JPH0529551A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0529551A JPH0529551A JP3179252A JP17925291A JPH0529551A JP H0529551 A JPH0529551 A JP H0529551A JP 3179252 A JP3179252 A JP 3179252A JP 17925291 A JP17925291 A JP 17925291A JP H0529551 A JPH0529551 A JP H0529551A
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Abstract
(57)【要約】
【目的】半導体集積回路に関し、集積度の向上及び省電
力化を目的とする。 【構成】相互に独立にオン・オフ可能な複数の電源ライ
ンの夫々から電源供給を受ける複数の回路ブロックと、
一の電源ラインから電源供給を受ける回路ブロックから
の出力信号を該一の電源ラインのオン時に送出すると共
に、この電源ラインがオフする直前のこの回路ブロック
からの出力信号を保持して電源ラインのオフ時に出力す
るラッチ回路とを備えるように構成する。
力化を目的とする。 【構成】相互に独立にオン・オフ可能な複数の電源ライ
ンの夫々から電源供給を受ける複数の回路ブロックと、
一の電源ラインから電源供給を受ける回路ブロックから
の出力信号を該一の電源ラインのオン時に送出すると共
に、この電源ラインがオフする直前のこの回路ブロック
からの出力信号を保持して電源ラインのオフ時に出力す
るラッチ回路とを備えるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、特に、一つのＬＳＩチップ内において相互に異なる
電源から夫々電源供給を受ける回路ブロックを配置し
て、各電源のオン・オフ等を介して消費電力の低減或い
は動作の高速化を図った半導体集積回路に関する。
し、特に、一つのＬＳＩチップ内において相互に異なる
電源から夫々電源供給を受ける回路ブロックを配置し
て、各電源のオン・オフ等を介して消費電力の低減或い
は動作の高速化を図った半導体集積回路に関する。
【０００２】半導体集積回路から構成されるパーソナル
コンピュータ等のシステムにおいては、システム電源装
置の小型化、更にはシステム全体の小型・軽量化を図る
ため、システム内の消費電力をできるだけ節減すること
が望まれている。かかる要望に応えるシステムとして、
半導体集積回路（ＬＳＩ）をその機能に従って分割し、
夫々のＬＳＩに電源を供給するシステムが知られてい
る。
コンピュータ等のシステムにおいては、システム電源装
置の小型化、更にはシステム全体の小型・軽量化を図る
ため、システム内の消費電力をできるだけ節減すること
が望まれている。かかる要望に応えるシステムとして、
半導体集積回路（ＬＳＩ）をその機能に従って分割し、
夫々のＬＳＩに電源を供給するシステムが知られてい
る。
【０００３】
【従来の技術】図９は、上記従来の消費電力の節減に応
えるためのシステム構成を例示している。同図に示した
ように、このシステムは、二つに分割されたＬＳＩ（LS
IA、LSI B）から構成されている。
えるためのシステム構成を例示している。同図に示した
ように、このシステムは、二つに分割されたＬＳＩ（LS
IA、LSI B）から構成されている。
【０００４】各ＬＳＩの内、ＬＳＩBに電源を供給する
電源ラインＶDDBにはスイッチ４０が設けられ、システ
ムがＬＳI Bの動作を不要と判断したときには、その都
度当該ＬSＩBに供給される電源をオフとして、その時点
で真に動作が必要なＬＳＩAのみを実際に動作させるこ
ととし、システム全体の消費電力の節減が図られてい
る。
電源ラインＶDDBにはスイッチ４０が設けられ、システ
ムがＬＳI Bの動作を不要と判断したときには、その都
度当該ＬSＩBに供給される電源をオフとして、その時点
で真に動作が必要なＬＳＩAのみを実際に動作させるこ
ととし、システム全体の消費電力の節減が図られてい
る。
【０００５】上記従来のシステムは、各ＬＳＩが同じ電
圧の電源に接続された電源ラインから夫々電源供給を受
ける例であったが、システムの電力消費を更に抑えるた
めに回路の機能に合わせて一方の電源電圧を低くするこ
とで、各ＬＳＩの電源ラインの電圧が相互に異なる例が
ある。かかる場合には、各ＬＳＩ相互間で送受される信
号について必要な電圧レベルの変換のために、同図に示
したＬＳＩAとＬＳＩBとの間に、信号レベルシフト回路
を構成するＬＳＩが別に設けられる。
圧の電源に接続された電源ラインから夫々電源供給を受
ける例であったが、システムの電力消費を更に抑えるた
めに回路の機能に合わせて一方の電源電圧を低くするこ
とで、各ＬＳＩの電源ラインの電圧が相互に異なる例が
ある。かかる場合には、各ＬＳＩ相互間で送受される信
号について必要な電圧レベルの変換のために、同図に示
したＬＳＩAとＬＳＩBとの間に、信号レベルシフト回路
を構成するＬＳＩが別に設けられる。
【０００６】
【発明が解決しようとする課題】上記従来のシステムで
は、動作時期が或いは電源電圧が相互に異なる各機能回
路毎にＬＳＩを分割するため、システム全体としてＬＳ
Ｉによる占有面積が増大することに加えて、ＬＳＩ相互
間を連絡する信号配線を配置するために配線領域が別に
必要となり、システム全体の配置効率が低下するという
問題がある。
は、動作時期が或いは電源電圧が相互に異なる各機能回
路毎にＬＳＩを分割するため、システム全体としてＬＳ
Ｉによる占有面積が増大することに加えて、ＬＳＩ相互
間を連絡する信号配線を配置するために配線領域が別に
必要となり、システム全体の配置効率が低下するという
問題がある。
【０００７】また、このように信号配線が各ＬＳＩ相互
間を連絡することにより、信号配線の亘長が増大してそ
の寄生容量の増大が避けられず、この大きな寄生容量の
ため信号伝達に遅れが生じてシステムの高速化に障害に
なるという問題もある。
間を連絡することにより、信号配線の亘長が増大してそ
の寄生容量の増大が避けられず、この大きな寄生容量の
ため信号伝達に遅れが生じてシステムの高速化に障害に
なるという問題もある。
【０００８】更に、電源供給を停止して動作を停止させ
たＬＳＩにあっては、その出力信号ラインが所定の電圧
値に維持されないこととなる。従って、この出力信号ラ
インから入力を受ける別のＬＳＩに対して、例えばその
ＣＭＯＳトランジスタに貫通電流が生じて電力消費を増
大させることのないように、或いは誤動作させることの
ないように考慮する等、その信号ラインの電圧レベルに
よって問題が生じないように図る必要がある。
たＬＳＩにあっては、その出力信号ラインが所定の電圧
値に維持されないこととなる。従って、この出力信号ラ
インから入力を受ける別のＬＳＩに対して、例えばその
ＣＭＯＳトランジスタに貫通電流が生じて電力消費を増
大させることのないように、或いは誤動作させることの
ないように考慮する等、その信号ラインの電圧レベルに
よって問題が生じないように図る必要がある。
【０００９】本発明は、複数の電源ラインを備えて一方
の電源供給を停止する等によって消費電力を低減させる
上記システムに採用される半導体集積回路について、シ
ステムの配置効率の低下を招くことなく、また高速化に
障害とならないように図ると共に、電源の供給を停止し
た回路からの信号ラインが他の回路部の障害とならない
ように半導体集積回路を改良し、もって信頼度が高く、
配置効率の向上が可能なシステムを構成可能な半導体集
積回路を提供することを第一の目的とする。
の電源供給を停止する等によって消費電力を低減させる
上記システムに採用される半導体集積回路について、シ
ステムの配置効率の低下を招くことなく、また高速化に
障害とならないように図ると共に、電源の供給を停止し
た回路からの信号ラインが他の回路部の障害とならない
ように半導体集積回路を改良し、もって信頼度が高く、
配置効率の向上が可能なシステムを構成可能な半導体集
積回路を提供することを第一の目的とする。
【００１０】更に本発明は、異電圧電源を備えるシステ
ムにおいても信号伝達速度及び配置効率の低下を伴うこ
となく、信号レベルの変換が可能なシステムを構成する
ことが容易な半導体集積回路を提供することを第二の目
的とする。
ムにおいても信号伝達速度及び配置効率の低下を伴うこ
となく、信号レベルの変換が可能なシステムを構成する
ことが容易な半導体集積回路を提供することを第二の目
的とする。
【００１１】
【課題を達成するための手段】図１は本発明の原理図で
ある。同図において、ＶDDA及びＶDDBは電源ライン、１
及び２は回路ブロック、３はラッチ回路である。
ある。同図において、ＶDDA及びＶDDBは電源ライン、１
及び２は回路ブロック、３はラッチ回路である。
【００１２】前記第一の目的を達成するため、本発明の
第一発明の半導体集積回路は、図１に示したように、相
互に独立にオン・オフ可能に配設された複数の電源ライ
ン（ＶDDA、ＶDDB）と、該電源ライン（ＶDDA、ＶDDB）
の夫々から電源供給を受ける複数の回路ブロック（１、
２）とを備える半導体集積回路であって、一の前記電源
ライン（ＶDDA）から電源供給を受ける一の前記回路ブ
ロック（１）からの出力信号を該一の前記電源ライン
（ＶDDA）のオン時に送出すると共に、前記一の電源ラ
イン（ＶDDA）がオフする直前の前記出力信号を保持し
て前記一の電源ライン（ＶDDA）のオフ時に出力するラ
ッチ回路（３）を更に備えることを特徴とするものであ
る。
第一発明の半導体集積回路は、図１に示したように、相
互に独立にオン・オフ可能に配設された複数の電源ライ
ン（ＶDDA、ＶDDB）と、該電源ライン（ＶDDA、ＶDDB）
の夫々から電源供給を受ける複数の回路ブロック（１、
２）とを備える半導体集積回路であって、一の前記電源
ライン（ＶDDA）から電源供給を受ける一の前記回路ブ
ロック（１）からの出力信号を該一の前記電源ライン
（ＶDDA）のオン時に送出すると共に、前記一の電源ラ
イン（ＶDDA）がオフする直前の前記出力信号を保持し
て前記一の電源ライン（ＶDDA）のオフ時に出力するラ
ッチ回路（３）を更に備えることを特徴とするものであ
る。
【００１３】また、前記第二の目的を達成するため、本
発明の第二発明の半導体集積回路は、二つの相補型ＭＯ
Ｓトランジスタを内部に備える多数の回路セルが列状に
配列されて成るダブルカラムタイプの半導体集積回路に
おいて、一の前記回路セル内に夫々配される一方及び他
方の前記相補型ＭＯＳトランジスタが、相互に異なる電
圧を有する二種類の電源ライン（ＶDD1、ＶDD2）から夫
々電源供給を受けることを特徴とするものである。
発明の第二発明の半導体集積回路は、二つの相補型ＭＯ
Ｓトランジスタを内部に備える多数の回路セルが列状に
配列されて成るダブルカラムタイプの半導体集積回路に
おいて、一の前記回路セル内に夫々配される一方及び他
方の前記相補型ＭＯＳトランジスタが、相互に異なる電
圧を有する二種類の電源ライン（ＶDD1、ＶDD2）から夫
々電源供給を受けることを特徴とするものである。
【００１４】
【作用】第一発明において、一の半導体集積回路内に、
相互に独立にオン・オフ可能に配設された複数の電源ラ
インＶDDA、ＶDDBを設け、夫々の電源ラインから電源供
給を受ける各回路ブロック１、２と、一の回路ブロック
１の出力側に設けられるラッチ回路３とを備える構成に
より、この半導体集積回路を備えるシステムにおいて
は、各機能毎に半導体集積回路を分割する必要がないた
め配置効率及び信号伝達速度の低下が生じないと共に、
一の電源ラインＶDDAをオフした時にも、この一の電源
から電源供給を受ける回路ブロック１からの信号が電源
オフ直前の信号である所定のレベルに維持されるので、
他の回路ブロック或いは他のＬＳＩの動作に影響を与え
ることがないため、回路ブロック１の電源供給を停止し
てこの回路ブロックの動作を停止させることで、システ
ム全体の動作を安定に維持しながらその消費電力を低減
することができる。
相互に独立にオン・オフ可能に配設された複数の電源ラ
インＶDDA、ＶDDBを設け、夫々の電源ラインから電源供
給を受ける各回路ブロック１、２と、一の回路ブロック
１の出力側に設けられるラッチ回路３とを備える構成に
より、この半導体集積回路を備えるシステムにおいて
は、各機能毎に半導体集積回路を分割する必要がないた
め配置効率及び信号伝達速度の低下が生じないと共に、
一の電源ラインＶDDAをオフした時にも、この一の電源
から電源供給を受ける回路ブロック１からの信号が電源
オフ直前の信号である所定のレベルに維持されるので、
他の回路ブロック或いは他のＬＳＩの動作に影響を与え
ることがないため、回路ブロック１の電源供給を停止し
てこの回路ブロックの動作を停止させることで、システ
ム全体の動作を安定に維持しながらその消費電力を低減
することができる。
【００１５】第二発明のダブルカラムタイプの半導体集
積回路において、一の回路セルを構成する二つの相補型
ＭＯＳトランジスタの夫々に異電圧電源を供給する構成
により、二種類の異電圧電源を供給する必要がある信号
レベルシフト回路が一のセル列内において構成できるた
め、レベルシフト回路を備えるＬＳＩ内部の各セル列間
或いはＬＳＩ相互間の配線本数を低減可能であると共に
その信号配線亘長が大幅に短縮できることから、配置効
率及び信号伝達速度が高いシステムを構成可能なＬＳＩ
とすることができる。
積回路において、一の回路セルを構成する二つの相補型
ＭＯＳトランジスタの夫々に異電圧電源を供給する構成
により、二種類の異電圧電源を供給する必要がある信号
レベルシフト回路が一のセル列内において構成できるた
め、レベルシフト回路を備えるＬＳＩ内部の各セル列間
或いはＬＳＩ相互間の配線本数を低減可能であると共に
その信号配線亘長が大幅に短縮できることから、配置効
率及び信号伝達速度が高いシステムを構成可能なＬＳＩ
とすることができる。
【００１６】
【実施例】図面を参照して本発明を更に説明する。図２
は本発明の第一発明の一実施例（１）のＬＳＩの構成を
示す回路図である。同図において、このＬＳＩ１０は、
三つの回路ブロックＡ１１、Ｂ１２、Ｃ１３から構成さ
れている
は本発明の第一発明の一実施例（１）のＬＳＩの構成を
示す回路図である。同図において、このＬＳＩ１０は、
三つの回路ブロックＡ１１、Ｂ１２、Ｃ１３から構成さ
れている
【００１７】各回路ブロックＡ〜Ｃは、夫々ＬＳＩ１０
内部に配される３つの電源ラインＶDD1〜ＶDD3から夫々
電源の供給を受け、第一及び第三の各電源ラインＶD
D1、ＶDD3は夫々直接に電源ＶDDに接続され、第二の電
源ラインＶDD2はこのＬＳＩ１０の外部に配設されるス
イッチ１４を介して電源ＶDDに接続される。
内部に配される３つの電源ラインＶDD1〜ＶDD3から夫々
電源の供給を受け、第一及び第三の各電源ラインＶD
D1、ＶDD3は夫々直接に電源ＶDDに接続され、第二の電
源ラインＶDD2はこのＬＳＩ１０の外部に配設されるス
イッチ１４を介して電源ＶDDに接続される。
【００１８】回路ブロックＡ１１から回路ブロックＢ１
２に向かう信号ライン１７の途中にはスイッチ回路１５
が設けられ、また、回路ブロックＢ１２から回路ブロッ
クＣ１３に向かう信号ライン１８の途中にはラッチ回路
１６が設けられている。
２に向かう信号ライン１７の途中にはスイッチ回路１５
が設けられ、また、回路ブロックＢ１２から回路ブロッ
クＣ１３に向かう信号ライン１８の途中にはラッチ回路
１６が設けられている。
【００１９】図３（ａ）及び（ｂ）は夫々、図２におけ
るスイッチ回路１５及びラッチ回路１６の回路構成を示
す回路図である。同図（ａ）に示したように、スイッチ
回路１５は、スイッチングトランジスタを夫々構成しソ
ース・ドレイン路が相互に並列に接続されたＰチャネル
及びＮチャネルトランジスタＱ１、Ｑ２と、第二の電源
ラインＶDD2の電位を入力され出力をＰチャネルトラン
ジスタＱ１に与える第一のインバータＩＮＶ1と、この
インバータＩＮＶ1の出力から入力を受けてＮチャネル
トランジスタＱ２のゲートに出力を与える第二のインバ
ータＩＮＶ2とから構成される。
るスイッチ回路１５及びラッチ回路１６の回路構成を示
す回路図である。同図（ａ）に示したように、スイッチ
回路１５は、スイッチングトランジスタを夫々構成しソ
ース・ドレイン路が相互に並列に接続されたＰチャネル
及びＮチャネルトランジスタＱ１、Ｑ２と、第二の電源
ラインＶDD2の電位を入力され出力をＰチャネルトラン
ジスタＱ１に与える第一のインバータＩＮＶ1と、この
インバータＩＮＶ1の出力から入力を受けてＮチャネル
トランジスタＱ２のゲートに出力を与える第二のインバ
ータＩＮＶ2とから構成される。
【００２０】各インバータＩＮＶ1及びＩＮＶ2は夫々、
第一の電源ラインＶDD1から電源供給を受けており、第
二の電源ラインＶDD2のオフ時にもその動作が可能であ
る。この構成により、回路ブロックＡ１１から回路ブロ
ックＢ１２へ信号を伝達する信号ライン１７は、第二の
電源ＶDD2のオン又はオフに従って回路ブロックＡ１１
からの信号を伝達又は遮断する。
第一の電源ラインＶDD1から電源供給を受けており、第
二の電源ラインＶDD2のオフ時にもその動作が可能であ
る。この構成により、回路ブロックＡ１１から回路ブロ
ックＢ１２へ信号を伝達する信号ライン１７は、第二の
電源ＶDD2のオン又はオフに従って回路ブロックＡ１１
からの信号を伝達又は遮断する。
【００２１】図３（ｂ）に示したラッチ回路１６は、ス
イッチングトランジスタＱ３、Ｑ４及びインバータＩＮ
Ｖ3、ＩＮＶ4を有することで前記スイッチ回路１５と同
様な構成を有することに加え、スイッチングトランジス
タＱ３、Ｑ４の出力側の信号ライン１８に接続されたラ
ッチ用インバータＩＮＶ5、ＩＮＶ6を備える。ラッチ用
インバータＩＮＶ5及びＩＮＶ6は、一方の入力が他方の
出力に互いに接続されることにより、スイッチングトラ
ンジスタＱ３、Ｑ４のオフ時にその出力側ライン１８に
おける電源オフ直前の信号状態をラッチして回路ブロッ
クＣに伝達する。各インバータＩＮＶ3〜ＩＮＶ6は夫々
第三の電源ラインＶDD3から電源供給を受けている。
イッチングトランジスタＱ３、Ｑ４及びインバータＩＮ
Ｖ3、ＩＮＶ4を有することで前記スイッチ回路１５と同
様な構成を有することに加え、スイッチングトランジス
タＱ３、Ｑ４の出力側の信号ライン１８に接続されたラ
ッチ用インバータＩＮＶ5、ＩＮＶ6を備える。ラッチ用
インバータＩＮＶ5及びＩＮＶ6は、一方の入力が他方の
出力に互いに接続されることにより、スイッチングトラ
ンジスタＱ３、Ｑ４のオフ時にその出力側ライン１８に
おける電源オフ直前の信号状態をラッチして回路ブロッ
クＣに伝達する。各インバータＩＮＶ3〜ＩＮＶ6は夫々
第三の電源ラインＶDD3から電源供給を受けている。
【００２２】上記のごとき構成により、図２のＬＳＩ１
０では、第二の電源ラインＶDD2がスイッチ１４を介し
て電源ＶDDから遮断されると、回路ブロックＢ１２はそ
の動作を停止するため、ＬＳＩにおける消費電力の節減
が可能となる。
０では、第二の電源ラインＶDD2がスイッチ１４を介し
て電源ＶDDから遮断されると、回路ブロックＢ１２はそ
の動作を停止するため、ＬＳＩにおける消費電力の節減
が可能となる。
【００２３】第二の電源ラインＶDD2がオフになると、
各スイッチ回路１５はオフとなり、従って、回路ブロッ
クＢ１２の信号入力ライン１７は、回路ブロックＡ１１
の出力から遮断される。このため、回路ブロックＢに寄
生的に形成されるダイオード部等において、回路ブロッ
クＡからの信号ライン１７を介して第一の電源ラインＶ
DD1から、このオフとなった第二の電源ラインＶDD2に向
かって流れる電流は、これらスイッチ回路１５によって
阻止される。
各スイッチ回路１５はオフとなり、従って、回路ブロッ
クＢ１２の信号入力ライン１７は、回路ブロックＡ１１
の出力から遮断される。このため、回路ブロックＢに寄
生的に形成されるダイオード部等において、回路ブロッ
クＡからの信号ライン１７を介して第一の電源ラインＶ
DD1から、このオフとなった第二の電源ラインＶDD2に向
かって流れる電流は、これらスイッチ回路１５によって
阻止される。
【００２４】また、回路ブロックＢ１２からの信号ライ
ン１８は、電源ＶDD2のオフ時にラッチ回路１６によっ
て遮断されると共に、電源がオフする直前の信号ライン
１８における信号が、ラッチ回路１６によってラッチさ
れて回路ブロックＣ１３に入力されている。このため、
信号ライン１８のレベルが浮動して、例えば回路ブロッ
クＣ１３のＣＭＯＳトランジスタに貫通電流が生ずるこ
とはない。また、再び電源ラインＶDD2がオンとなった
時、回路ブロックＢ１２からの出力ライン１８は、直ち
に回路ブロックＣにおいて利用可能な信号となる。
ン１８は、電源ＶDD2のオフ時にラッチ回路１６によっ
て遮断されると共に、電源がオフする直前の信号ライン
１８における信号が、ラッチ回路１６によってラッチさ
れて回路ブロックＣ１３に入力されている。このため、
信号ライン１８のレベルが浮動して、例えば回路ブロッ
クＣ１３のＣＭＯＳトランジスタに貫通電流が生ずるこ
とはない。また、再び電源ラインＶDD2がオンとなった
時、回路ブロックＢ１２からの出力ライン１８は、直ち
に回路ブロックＣにおいて利用可能な信号となる。
【００２５】本実施例のように、回路ブロックＢ１２か
ら回路ブロックＡ１１に向かう信号ライン１８にラッチ
回路１６を挿入することなく、例えば、電源ラインＶDD
2のオフと同時に信号ライン１８を強制的に０レベルと
する回路構成を採用することも可能である。しかし、か
かる回路構成によると、電源ラインＶDD2の電源復帰時
に信号ライン１８の全てが一旦０からスタートするため
に、信号ライン１８における電源復帰直後の信号をデー
タとして採用しないようにソフト上で考慮する必要が生
じ、ソフトが複雑となる。
ら回路ブロックＡ１１に向かう信号ライン１８にラッチ
回路１６を挿入することなく、例えば、電源ラインＶDD
2のオフと同時に信号ライン１８を強制的に０レベルと
する回路構成を採用することも可能である。しかし、か
かる回路構成によると、電源ラインＶDD2の電源復帰時
に信号ライン１８の全てが一旦０からスタートするため
に、信号ライン１８における電源復帰直後の信号をデー
タとして採用しないようにソフト上で考慮する必要が生
じ、ソフトが複雑となる。
【００２６】図４は、本発明における電源ラインの構成
を例示する図であり、ＬＳＩのチップ平面を模した回路
図である。同図に示したように、このＬＳＩ１０では、
内部回路の各セル列を成す各回路ブロック２０が、夫々
電源ラインＶDD1〜ＶDD3、ＶSS1に接続されると共に、
チップ外周部に配されるＩ／Ｏ部の各Ｉ／Ｏセル２１も
対応する内部回路ブロック２０と同じブロックを形成し
て各ブロック毎の電源ラインに接続されている。
を例示する図であり、ＬＳＩのチップ平面を模した回路
図である。同図に示したように、このＬＳＩ１０では、
内部回路の各セル列を成す各回路ブロック２０が、夫々
電源ラインＶDD1〜ＶDD3、ＶSS1に接続されると共に、
チップ外周部に配されるＩ／Ｏ部の各Ｉ／Ｏセル２１も
対応する内部回路ブロック２０と同じブロックを形成し
て各ブロック毎の電源ラインに接続されている。
【００２７】各電源ラインＶDD1〜ＶDD3、ＶSS1は夫
々、チップ外周部の各Ｉ／Ｏセルを巡ってループをな
し、更に、内部回路の各回路ブロック２０のセル列両端
に配設されている。この構成により、各回路ブロック２
０及びＩ／Ｏセル２１は、必要に従って任意の電源ライ
ンからその電源供給を受けることができる。
々、チップ外周部の各Ｉ／Ｏセルを巡ってループをな
し、更に、内部回路の各回路ブロック２０のセル列両端
に配設されている。この構成により、各回路ブロック２
０及びＩ／Ｏセル２１は、必要に従って任意の電源ライ
ンからその電源供給を受けることができる。
【００２８】また、電源ラインＶDD1〜ＶDD3をこのよう
にループにすることにより、各回路ブロック２０及びＩ
／Ｏ部の各回路セルの一斉の動作によって多量の電源電
流が流れる際にも、各電源ラインにおける電源電圧の揺
動が防止される。
にループにすることにより、各回路ブロック２０及びＩ
／Ｏ部の各回路セルの一斉の動作によって多量の電源電
流が流れる際にも、各電源ラインにおける電源電圧の揺
動が防止される。
【００２９】各電源ラインＶDD1〜ＶDD3、ＶSS1は、夫
々Ｉ／Ｏ部のチップ外周部に配される電源パッド２２に
接続されて外部から電源供給を受けている。なお、電源
をオフする必要がない電源ラインＶDD1、ＶDD3は、共通
のパッド部において相互にまとめて外部電源ＶDDに接続
することも可能である。
々Ｉ／Ｏ部のチップ外周部に配される電源パッド２２に
接続されて外部から電源供給を受けている。なお、電源
をオフする必要がない電源ラインＶDD1、ＶDD3は、共通
のパッド部において相互にまとめて外部電源ＶDDに接続
することも可能である。
【００３０】図５は、図４とは別の電源ラインの構成を
例示する図４と同様な図である。同図の場合には、２本
の電源ラインＶDD1、ＶDD2は何れも当該電源ラインから
電源供給を受けるセル列２０並びにＩ／Ｏ部の各セル２
１近傍のみに配設され、この構成を採用する場合には、
図４に比して電源電圧の揺動は大きくなるが、多数の電
源ラインを併設することによる配置上の無駄を省くこと
ができ、従って、図４の電源ラインを有するＬＳＩに比
してＬＳＩの占有面積が小さくできる。
例示する図４と同様な図である。同図の場合には、２本
の電源ラインＶDD1、ＶDD2は何れも当該電源ラインから
電源供給を受けるセル列２０並びにＩ／Ｏ部の各セル２
１近傍のみに配設され、この構成を採用する場合には、
図４に比して電源電圧の揺動は大きくなるが、多数の電
源ラインを併設することによる配置上の無駄を省くこと
ができ、従って、図４の電源ラインを有するＬＳＩに比
してＬＳＩの占有面積が小さくできる。
【００３１】本発明のＬＳＩでは、上記の如く、電源系
統を複数に分割することで、各電源ラインを独立にオン
・オフ可能として消費電力の節減を可能としたものであ
るが、他に、例えば一方の電源ラインの電圧のみを高く
したり、或いは低くすることで、動作スピードを変更し
たり、或いは出力能力を調節することが可能である。
統を複数に分割することで、各電源ラインを独立にオン
・オフ可能として消費電力の節減を可能としたものであ
るが、他に、例えば一方の電源ラインの電圧のみを高く
したり、或いは低くすることで、動作スピードを変更し
たり、或いは出力能力を調節することが可能である。
【００３２】図６は、本発明の第二発明の一実施例
（２）のゲートアレイを成すＬＳＩの電源ライン及び回
路ブロックの構成を示す要部回路図である。同図におい
て、例示した各回路ブロック２５〜２８は何れもダブル
カラムタイプのＣＭＯＳセルからなるセル列を表わして
いる。
（２）のゲートアレイを成すＬＳＩの電源ライン及び回
路ブロックの構成を示す要部回路図である。同図におい
て、例示した各回路ブロック２５〜２８は何れもダブル
カラムタイプのＣＭＯＳセルからなるセル列を表わして
いる。
【００３３】各回路セル列２５〜２８には、三種類の高
電位電源ラインＶDD1、ＶDD2、ＶDD3の内二つの電源ラ
インが夫々セル列内に導入されており、二種類の電源ラ
インが一つのセル列内に設けられるセル列２６、２８及
び同種類の電源ラインが独立に設けられるセル列２５、
２７がある。
電位電源ラインＶDD1、ＶDD2、ＶDD3の内二つの電源ラ
インが夫々セル列内に導入されており、二種類の電源ラ
インが一つのセル列内に設けられるセル列２６、２８及
び同種類の電源ラインが独立に設けられるセル列２５、
２７がある。
【００３４】図７は、図６に示したセル列２６の一部を
模式的に示す平面図である。同図において、このダブル
カラムタイプの一つの回路セル３０は、セルの内側に並
んで配される二つのＮチャネルトランジスタ部３１、３
２と、各Ｎチャネルトランジスタ部３１、３２の外側に
夫々これらと隣接して配設されるＰチャネルトランジス
タ部３３、３４とから構成される。図中左側の各一方の
Ｐチャネル及びＮチャネルトランジスタ３３、３１及び
右側の各他方のＰチャネル及びＮチャネルトランジスタ
３４、３２が、夫々一対のＣＭＯＳトランジスタとして
構成される。
模式的に示す平面図である。同図において、このダブル
カラムタイプの一つの回路セル３０は、セルの内側に並
んで配される二つのＮチャネルトランジスタ部３１、３
２と、各Ｎチャネルトランジスタ部３１、３２の外側に
夫々これらと隣接して配設されるＰチャネルトランジス
タ部３３、３４とから構成される。図中左側の各一方の
Ｐチャネル及びＮチャネルトランジスタ３３、３１及び
右側の各他方のＰチャネル及びＮチャネルトランジスタ
３４、３２が、夫々一対のＣＭＯＳトランジスタとして
構成される。
【００３５】一方のＣＭＯＳトランジスタ３１、３３
は、電源ラインＶDD1及びＶSS1から、他方のＣＭＯＳト
ランジスタ３２、３４は、電源ラインＶDD2及びＶSS1か
ら、夫々電源供給を受けている。例えば、電源ラインＶ
DD1は２Ｖの電源ラインとして、電源ラインＶDD2は３Ｖ
の電源ラインとして構成される。
は、電源ラインＶDD1及びＶSS1から、他方のＣＭＯＳト
ランジスタ３２、３４は、電源ラインＶDD2及びＶSS1か
ら、夫々電源供給を受けている。例えば、電源ラインＶ
DD1は２Ｖの電源ラインとして、電源ラインＶDD2は３Ｖ
の電源ラインとして構成される。
【００３６】図８は、セル列２８内に形成されるレベル
シフト回路を回路図として表わしている。このレベルシ
フト回路は、０−３Ｖの入力論理信号INを受けて、これ
を３Ｖの電源ラインＶDD2から電源供給を受けるインバ
ータを成すＣＭＯＳトランジスタＱ５、Ｑ６、及び５Ｖ
電源から電源供給を受ける二つのＣＭＯＳトランジスタ
Ｑ７〜Ｑ１０によって出力端OUTから０−５Ｖの論理信
号として出力する。
シフト回路を回路図として表わしている。このレベルシ
フト回路は、０−３Ｖの入力論理信号INを受けて、これ
を３Ｖの電源ラインＶDD2から電源供給を受けるインバ
ータを成すＣＭＯＳトランジスタＱ５、Ｑ６、及び５Ｖ
電源から電源供給を受ける二つのＣＭＯＳトランジスタ
Ｑ７〜Ｑ１０によって出力端OUTから０−５Ｖの論理信
号として出力する。
【００３７】レベルシフト回路の出力はＩ／Ｏセルを経
由してＬＳＩ外部に取り出される。セル列２８は、この
ように各Ｉ／Ｏセルに対応して配されるレベルシフト回
路から構成されるセル列である。
由してＬＳＩ外部に取り出される。セル列２８は、この
ように各Ｉ／Ｏセルに対応して配されるレベルシフト回
路から構成されるセル列である。
【００３８】上記実施例の場合、ＬＳＩをダブルカラム
タイプのゲートアレイとして構成し、電圧値の異なる二
種類の電源を一のセル列に供給することで、一のセル列
内に完結的にレベルシフト回路を形成することを可能と
している。このため、ＬＳＩ内部の配線が極めて少なく
なる。
タイプのゲートアレイとして構成し、電圧値の異なる二
種類の電源を一のセル列に供給することで、一のセル列
内に完結的にレベルシフト回路を形成することを可能と
している。このため、ＬＳＩ内部の配線が極めて少なく
なる。
【００３９】なお、ダブルカラムタイプのゲートアレイ
としては、上記のごとくＰチャネルトランジスタがセル
列の外側に配される形式の他にＮチャネルトランジスタ
が外側に配される形式も採用される。
としては、上記のごとくＰチャネルトランジスタがセル
列の外側に配される形式の他にＮチャネルトランジスタ
が外側に配される形式も採用される。
【００４０】近年、携帯型のパーソナルコンピュータ等
において消費電力の節減が要望され、かかる要望に応え
るために、低い電圧で作動可能な回路は出来るだけ低い
電圧で作動させる一方、高い電圧での作動を必要とする
回路は高い電圧で作動させることとして、或いは、一部
の回路セルを異なる二種類の電圧で切替作動させること
として、システム内で二種類以上の電源電圧を採用する
必要性が増加している。
において消費電力の節減が要望され、かかる要望に応え
るために、低い電圧で作動可能な回路は出来るだけ低い
電圧で作動させる一方、高い電圧での作動を必要とする
回路は高い電圧で作動させることとして、或いは、一部
の回路セルを異なる二種類の電圧で切替作動させること
として、システム内で二種類以上の電源電圧を採用する
必要性が増加している。
【００４１】上記実施例のダブルカラムタイプのゲート
アレイの場合には、かかる異電圧で作動するＬＳＩ相互
間を連結するインターフェイスを含むＬＳＩとして利用
することが好適である。従来、かかる異電圧の回路を扱
う場合には、別にインターフェイス用のＬＳＩを設け、
或いは一のＬＳＩ内に配する場合でも特別にセル列若し
くはセルの島を挿入することが一般的で、異電圧のセル
相互を隔離する方法がとられていた。
アレイの場合には、かかる異電圧で作動するＬＳＩ相互
間を連結するインターフェイスを含むＬＳＩとして利用
することが好適である。従来、かかる異電圧の回路を扱
う場合には、別にインターフェイス用のＬＳＩを設け、
或いは一のＬＳＩ内に配する場合でも特別にセル列若し
くはセルの島を挿入することが一般的で、異電圧のセル
相互を隔離する方法がとられていた。
【００４２】しかし、ＬＳＩを別に設ける場合は当然の
こととして、同じＬＳＩ内部に別のセル列或いはセルの
島を挿入するためには、これらを他から分離するために
離隔距離をとる必要があり、集積度を犠牲にすることと
なっていた。本実施例のＬＳＩの場合には、これとは異
なり、同一のセル列に異電圧電源を供給することができ
るので、ＬＳＩの集積度を犠牲にすることがない。
こととして、同じＬＳＩ内部に別のセル列或いはセルの
島を挿入するためには、これらを他から分離するために
離隔距離をとる必要があり、集積度を犠牲にすることと
なっていた。本実施例のＬＳＩの場合には、これとは異
なり、同一のセル列に異電圧電源を供給することができ
るので、ＬＳＩの集積度を犠牲にすることがない。
【００４３】また、レベルシフト回路を一つのセル列内
に構成することができるため、配線の寄生容量の増大を
防止でき、信号伝達における遅延を防止することもでき
る。特にこのレベルシフト回路がクリティカルパスとな
っている場合には、これによりシステムの高速化が可能
となる。
に構成することができるため、配線の寄生容量の増大を
防止でき、信号伝達における遅延を防止することもでき
る。特にこのレベルシフト回路がクリティカルパスとな
っている場合には、これによりシステムの高速化が可能
となる。
【００４４】
【発明の効果】以上説明したように、本発明の第一発明
によると、ＬＳＩ内部の一の回路ブロックについて、そ
の電源ラインをオフとすることによって動作を停止させ
て消費電力の節減を図る一方、停止させた回路ブロック
から信号を受ける別の回路の入力を電源ラインがオフす
る直前の信号に保持することにより、別の回路における
誤動作を防止すると共に電源回復後のシステムの素早い
動作が保証されるという顕著な効果を奏する。
によると、ＬＳＩ内部の一の回路ブロックについて、そ
の電源ラインをオフとすることによって動作を停止させ
て消費電力の節減を図る一方、停止させた回路ブロック
から信号を受ける別の回路の入力を電源ラインがオフす
る直前の信号に保持することにより、別の回路における
誤動作を防止すると共に電源回復後のシステムの素早い
動作が保証されるという顕著な効果を奏する。
【００４５】本発明の第二発明によると、ダブルカラム
タイプのＬＳＩに二種類の電源電圧を供給することで、
ＬＳＩ相互間乃至はセル列相互間の配線本数及び亘長を
低減することで、信号伝達を高速化すると共に配置効率
の向上が可能になったという顕著な効果を奏する。
タイプのＬＳＩに二種類の電源電圧を供給することで、
ＬＳＩ相互間乃至はセル列相互間の配線本数及び亘長を
低減することで、信号伝達を高速化すると共に配置効率
の向上が可能になったという顕著な効果を奏する。
【図１】本発明の原理図である。
【図２】第一発明の一実施例（１）のＬＳＩの回路図で
ある。
ある。
【図３】（ａ）及び（ｂ）は夫々、図２におけるスイッ
チ回路及びラッチ回路の回路図である。
チ回路及びラッチ回路の回路図である。
【図４】本発明のＬＳＩにおける電源ラインの構成例
（１）である。
（１）である。
【図５】本発明のＬＳＩにおける電源ラインの構成例
（２）である。
（２）である。
【図６】第二発明の一実施例（２）のＬＳＩの要部構成
を示す回路図である。
を示す回路図である。
【図７】図６におけるセル列の一部を示す平面図であ
る。
る。
【図８】図６のＬＳＩにおけるレベルシフト回路の回路
図である。
図である。
【図９】従来のシステムのブロック図である。
ＶDDA、ＶDDB、ＶDD1〜ＶDD3、ＶSS1：電源ライン
１０：ＬＳＩ
１１〜１３：回路ブロック
１５：スイッチ回路
１６：ラッチ回路
１７、１８ 信号ライン
２５〜２８：セル列
Ｑ１〜Ｑ１０：トランジスタ
ＩＮＶ1〜ＩＮＶ6：インバータ
Claims (4)
- 【請求項１】相互に独立にオン・オフ可能に配設された
複数の電源ライン（ＶDDA、ＶDDB）と、該電源ライン
（ＶDDA、ＶDDB）の夫々から電源供給を受ける複数の回
路ブロック（１、２）とを備える半導体集積回路であっ
て、 一の前記電源ライン（ＶDDA）から電源供給を受ける一
の前記回路ブロック（１）からの出力信号を該一の前記
電源ライン（ＶDDA）のオン時に送出すると共に、前記
一の電源ライン（ＶDDA）がオフする直前の前記出力信
号を保持して前記一の電源ライン（ＶDDA）のオフ時に
出力するラッチ回路（３）を更に備えることを特徴とす
る半導体集積回路。 - 【請求項２】前記一の電源ライン（ＶDDA）のオフ時に
前記一の回路ブロック（１）に対する入力信号の伝達を
阻止するスイッチ回路（１５）を更に備えることを特徴
とする請求項１記載の半導体集積回路。 - 【請求項３】二つの相補型ＭＯＳトランジスタを内部に
備える多数の回路セルが列状に配列されて成るダブルカ
ラムタイプの半導体集積回路において、一の前記回路セ
ル内に夫々配される一方及び他方の前記相補型ＭＯＳト
ランジスタが、相互に異なる電圧を有する二種類の電源
ライン（ＶDD1、ＶDD2）から夫々電源供給を受けること
を特徴とする半導体集積回路。 - 【請求項４】信号レベルシフト回路が、一の前記セル列
内に形成されることを特徴とする請求項３記載の半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3179252A JPH0529551A (ja) | 1991-07-19 | 1991-07-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3179252A JPH0529551A (ja) | 1991-07-19 | 1991-07-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529551A true JPH0529551A (ja) | 1993-02-05 |
Family
ID=16062602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3179252A Withdrawn JPH0529551A (ja) | 1991-07-19 | 1991-07-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529551A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07131323A (ja) * | 1993-11-02 | 1995-05-19 | Nec Corp | スタンバイ電流が小さな半導体集積回路 |
| JP2002280893A (ja) * | 2001-03-21 | 2002-09-27 | Ricoh Co Ltd | 半導体装置 |
| JP2002311907A (ja) * | 2001-04-13 | 2002-10-25 | Sanyo Electric Co Ltd | アクティブマトリクス型表示装置 |
| JP2002311909A (ja) * | 2001-04-13 | 2002-10-25 | Sanyo Electric Co Ltd | アクティブマトリクス型表示装置 |
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| JP2004500717A (ja) * | 2000-03-23 | 2004-01-08 | インテル・コーポレーション | 種々の動作モードを具備する集積回路およびそのための方法 |
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-
1991
- 1991-07-19 JP JP3179252A patent/JPH0529551A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |