JP2013192239A - 半導体集積回路 - Google Patents

Abstract

【課題】回路の誤動作や回路面積の増加を防止しつつ一部の回路の電源電圧を遮断して消費電力を低減させることができる半導体集積回路を提供する。
【解決手段】チップ内部を複数の回路ブロック（１１，１２，１３……）に分割するとともに、いずれかの回路ブロックへの電源電圧の供給を遮断可能に構成し、電源電圧の供給を遮断可能な回路ブロックから他の回路ブロックへ出力される信号の経路上であって信号が分岐される前の位置に、信号の伝達を遮断可能な信号ゲート手段（３１）と電源遮断直前の信号を記憶可能な記憶手段（３２）とを含むブロック間インタフェース回路（３０）を設けるようにした。
【選択図】図１

Description

本発明は、半導体集積回路の低消費電力化技術に関し、例えばＣＰＵ（中央処理ユニット）とその周辺回路とが一つの半導体チップ上に形成されてなるデータ処理用半導体集積回路であって特に電池で動作する携帯用電子機器に用いられる半導体集積回路に利用して有効な技術に関する。

従来、スタンバイモードなどにおいて、チップ全体に電源電圧を供給したままクロック信号を停止させることで回路の動作を停止させて消費電力の低減を図るようにしたマイクロコンピュータなどの半導体集積回路がある。

しかしながら、このクロック停止による低消費電力化方式にあっては、チップに電源電圧が供給されたまま動作が停止するので、回路を構成するＭＯＳＦＥＴなどにおいてリーク電流があると、それによって消費電力が充分に低減されなくなるという不具合がある。一方、半導体集積回路によっては、チップ内部の一部の回路は動作させずに他の回路は動作させたいようなものもある。このような場合、動作させなくてもよい回路へは電源電圧の供給を遮断することが考えられる。

チップ内部を複数の回路ブロックに分割して動作させなくてもよい回路ブロックへの電源電圧の供給を遮断するようにした場合、消費電力の低減は可能であるが、電源が遮断された回路ブロックから出力される信号の状態が不定になる。そのため、このような信号を受ける側の回路ブロックが動作中であると回路が誤動作を起こすおそれがある。

そこで、本発明者らは、各回路ブロックにインタフェース回路を設けて、電源電圧の供給が遮断された回路ブロックから入力された信号を上記インタフェース回路で遮断する方式について検討した。

しかしながら、この方式にあっては、インタフェース回路を設けたい回路ブロックの設計変更が必要になるとともに、その変更は他の回路ブロックの状態を考慮して行なう必要があるため、設計が非常に複雑になる。また、電源電圧の供給が遮断される回路ブロックから供給される信号ごとにインタフェース回路を追加する必要があるため、回路面積が増加し、チップサイズを増大させてしまうという不具合があることが明らかとなった。

この発明の目的は、回路の誤動作を防止しつつ一部の回路の電源電圧を遮断して消費電力を低減させることができる半導体集積回路技術を提供することにある。

この発明の他の目的は、回路面積の増加を抑えつつ消費電力を低減させることができる半導体集積回路技術を提供することにある。

この発明の他の目的は、僅かな回路の追加で消費電力を低減させることができる半導体集積回路技術を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。

すなわち、チップ内部を複数の回路ブロックに分割するとともに、いずれかの回路ブロックは電源電圧が遮断されてその動作が停止可能に構成し、該動作停止可能な回路ブロックと他の回路ブロックとの間に、信号の伝達を遮断可能な信号ゲート手段と電源遮断直前の信号の状態を記憶可能な記憶手段とを含むブロック間インタフェース回路（以下、単にインタフェース回路と称する）を設けるようにしたものである。ここで、上記インタフェース回路は、動作停止可能な回路ブロックから他の回路ブロックへ出力される信号の経路上であって信号が分岐される前の位置に設けられるのが望ましい。

上記した手段によれば、電源遮断直前の信号を記憶した状態で一部の回路ブロックの電源電圧を遮断できるため、信号を受ける側の回路ブロックの誤動作を防止しつつ消費電力を低減させることができる。また、信号を受ける側の回路ブロック内ではなく回路ブロック間にインタフェース回路を設けるため、回路ブロックは変更する必要がなく比較的少ない回路の追加、変更で消費電力を低減させることができる。

さらに、電源が遮断されて動作停止する回路ブロックからの信号を受ける側の回路ブロックの入力部にインタフェース回路を設けると、その信号のファンアウト数が多い場合にはその数だけインタフェース回路が必要になるが、電源電圧の供給を遮断可能な回路ブロックから他の回路ブロックへ出力される信号の経路上であって信号が分岐される前の位置にインタフェース回路を設けることにより、インタフェース回路の数を最小限に抑えることができ、これによって回路面積の増加を抑えつつ消費電力を低減させることができるようになる。

また、望ましくは、上記インタフェース回路には、上記記憶手段に記憶されている信号と電源が遮断されていた回路ブロックへの電源供給再開後に該回路ブロックから出力された信号とを比較する比較回路を設ける。これによって、電源が遮断されていた回路ブロックへの電源供給が再開された場合に、元の状態に復帰できたことを確認してからインタフェース回路内の信号ゲート手段を信号伝達可能な状態にさせることによって、電源復帰後に回路が誤動作を起こすのを回避することができる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、本発明に従うと、電源遮断直前の信号を記憶した状態で一部の回路ブロックの電源電圧を遮断できるため、信号を受ける側の回路ブロックの誤動作を防止しつつ消費電力を低減させることができる。また、回路ブロック間にインタフェース回路を設けるため、回路ブロックは変更する必要がなく僅かな回路の追加、変更で消費電力を低減させることができる。さらに、電源を遮断可能な回路ブロックから他の回路ブロックへ出力される信号の経路上であって信号が分岐される前の位置にインタフェース回路が設けることにより、インタフェース回路の数を最小限に抑えることができ、これによって回路面積の増加を抑えつつ消費電力を低減させることができるようになる。

本発明を適用した半導体集積回路の第１の実施例の概略構成を示すブロック図である。 実施例の半導体集積回路における一部の回路ブロックへの電源の遮断と、電源復帰動作の手順を示すフローチャートである。 実施例の半導体集積回路における一部の回路ブロックの電源遮断時の関連する各信号のタイミングを示すタイミングチャートである。 実施例の半導体集積回路における一部の回路ブロックの電源復帰時の関連する各信号のタイミングを示すタイミングチャートである。 本発明を適用した半導体集積回路の第２実施例の概略構成を示すブロック図である。 本発明を適用した半導体集積回路の第３の実施例の概略構成およびこれを制御装置として用いた携帯電話システムの構成例を示すブロック図である。 実施例におけるインタフェース回路とＩ／Ｏ部の入出力回路との関係の一例を示す構成図である。 本発明を適用した半導体集積回路の第４実施例の概略構成を示すブロック図である。

以下、本発明の好適な実施例を図面に基づいて説明する。

図１は、本発明を適用した半導体集積回路の第１の実施例の概略構成を示す。図１において、１０は単結晶シリコンのような一個の半導体チップである。図１に示されているように、この実施例の半導体集積回路おいては、チップ内部が複数の回路ブロック１１，１２，１３……に分割されている。この実施例では、これらの回路ブロックのうち回路ブロック１１が動作停止可能な回路ブロックである。

２１は外部から供給される電源電圧Ｖｃｃが印加される外部電源端子である。この電源端子２１からの電源電圧を回路ブロック１１へ供給する電源ライン２２上には電源の供給を遮断可能な電源スイッチ２３が設けられている。また、回路ブロック１１から他の回路ブロック１２，１３……へ出力される信号ＤＴの経路上であって信号の分岐点Ｎの前にはインタフェース回路３０が設けられている。図１では配線が分岐されている例が示されているが、分岐点Ｎに複数のファンアウトを有するバッファや論理ゲートなどを配置して信号を分岐させるように構成しても良い。

また、一般に半導体集積回路では、信号の分岐が１箇所のみでなく、次第に枝分かれするいわゆるツリー構造で行なわれる場合があるが、このような場合、２段目と３段目の間にインタフェース回路３０をそれぞれ設けるようにしても良い。ただし、数の点では出力側の回路ブロック１１に近い分岐点より前にインタフェース回路３０を設けるのが最も望ましい。

なお、図１にはインタフェース回路が１つだけしか示されていないが、回路ブロック１１から他の回路ブロック１２，１３……へ出力される図示しない他の信号の経路上にも同様なインタフェース回路３０が設けられている。また、この実施例では、特に制限されるものでないが、回路ブロック１１からの電源遮断要求信号ＰＣＱを受けて上記電源スイッチ２３をオフさせたり、インタフェース回路３０を制御したりする制御信号ＣＳ１，ＣＳ２を生成するブロック間信号制御回路４０が同一のチップ上に設けられている。

インタフェース回路３０は、例えばＭＯＳＦＥＴからなるスイッチもしくは論理ゲートのような信号の伝達を可能にしたり遮断したりする信号ゲート手段３１と、電源遮断直前の信号の状態（ハイレベルかロウレベルか）を記憶可能な記憶手段３２と、該記憶手段３２に記憶されているデータ信号ＤＴ’と電源が遮断されていた回路ブロックから電源供給再開後に出力されたデータ信号ＤＴとを比較する信号比較回路３３などから構成されている。この信号比較回路３３の比較結果信号ＣＤは、上記ブロック間信号制御回路４０に供給される。上記記憶手段３２はフリップフロップなどにより、また信号比較回路３３はイクスクルーシブＮＯＲゲートなどによりそれぞれ構成することができる。

この実施例によれば、電源遮断直前の信号を記憶した状態で一部の回路ブロック１１の電源電圧を遮断できるため、記憶されている信号が遮断後も供給され続ける。そのため、信号を受ける側の回路ブロック１２，１３等の誤動作を防止しつつ消費電力を低減させることができる。また、この実施例に従うと、図１に示されているように、電源が遮断される回路ブロック１１の出力端子に近い側にインタフェース回路３０が設けられている。つまり、回路ブロック１１から出力される信号が複数の回路ブロックに供給される場合に、その信号が分岐される分岐点Ｎの前にインタフェース回路３０が設けられているため、信号を受ける回路ブロック１２，１３……の入り口にインタフェース回路を設ける場合に比べて回路の数を少なくすることができる。

次に、図１の実施例の半導体集積回路における回路ブロック１１への電源の遮断と、電源復帰動作の手順を、図２のフローチャートと図３および図４のタイミングチャートを用いて説明する。

通常動作を行なっているときに、回路ブロック１１において、例えば動作停止モード等が発生すると（ステップＳ１）、回路ブロック１１内のレジスタの値を例えばチップ外部のメモリに転送して格納する（ステップＳ２）。なお、他の回路ブロック１２や１３内にメモリがあれば、そこへ退避するようにしても良い。この場合、その信号経路上には前述のようなインタフェース回路３０は設けられていないものとする。

その後、回路ブロック１１は電源遮断要求信号ＰＣＱを例えばハイレベルにアサートしてブロック間信号制御回路４０へ電源遮断を通知する（図２のステップＳ３，図３のタイミングｔ１）。すると、ブロック間信号制御回路４０は制御信号ＣＳ２を例えばロウレベルに変化させてインタフェース回路３０内の信号ゲート手段３１を遮断状態に変化させる（図２のステップＳ４，図３のタイミングｔ２）。

信号ゲート手段３１が遮断状態にされると、回路ブロック１１から出力される信号ＤＴの直前の状態が記憶手段３２に記憶される。続いて、ブロック間信号制御回路４０は制御信号ＣＳ１を変化させて電源スイッチ２３をオフさせる（図２のステップＳ５，図３のタイミングｔ３）。

以上が、電源遮断時の制御である。この制御により、回路ブロック１１から出力されるデータ信号ＤＴの状態は、不定になるが、その前に記憶手段３２に記憶され遮断後も供給され続けるためこのデータ信号ＤＴ’を受ける他の回路ブロック１２、１３等が誤動作することはない。

電源復帰は、ブロック間信号制御回路４０に対する回路ブロック１１の電源投入要求信号ＰＯＱがアサートされることにより、開始される（ステップＳ６）。この電源投入要求信号ＰＯＱは、チップ外部から入力されるようにする場合もあるし、他の回路ブロック１２や１３等から入力されるようにすることもある。電源投入要求信号ＰＯＱがアサートされると、ブロック間信号制御回路４０は、制御信号ＣＳ１をハイレベルに変化させて電源スイッチ２３をオンさせ、回路ブロック１１ヘ電源電圧Ｖｃｃを供給する（図２のステップＳ７，図４のタイミングｔ４）。

すると、回路ブロック１１では内部のレジスタ等の初期化が行なわれる。続いて、回路ブロック１１は、チップ外部のメモリ（もしくは他の回路ブロック１２や１３内のメモリ）に退避していたレジスタの値を元のレジスタに戻す（ステップＳ８）。これにより、回路ブロック１１からは電源遮断直前に出力していたデータ信号ＤＴが元の状態に戻る。また、ブロック間信号制御回路４０への電源遮断要求信号ＰＣＱもロウレベルにネゲートされた状態になる。

その後、ブロック間信号制御回路４０は、インタフェース回路３０内の比較回路３３からの比較結果信号ＣＤをチェックして、回路ブロック１１から出力されたデータ信号ＤＴと記憶手段３２に記憶されていたデータ信号ＤＴ’の状態が同一か否か判定し、同一でないときはステップＳ７へ戻って回路ブロック１１内を再度初期化するか所定のエラーと処理を行なう（ステップＳ９，Ｓ１０）。

一方、データ信号ＤＴとＤＴ’が一致したときは、図４のタイミングｔ５のように比較結果信号ＣＤがハイレベルに変化するので、これを受けてブロック間信号制御回路４０が制御信号ＣＳ２をハイレベルに変化させて、インタフェース回路３０内の信号ゲート手段３１をオンさせる（図２のステップＳ１１，図４のタイミングｔ６）。これによって、回路ブロック１１が他の回路ブロック１２，１３と接続され、チップは通常動作に復帰する。

以上、ブロック間信号制御回路４０が回路ブロック１１への電源遮断を制御するようにした実施例を説明したが、回路ブロック１１の電源が他の回路ブロックと別個に外部から供給されるようにされていて、外部で回路ブロック１１への電源遮断が行なわれるようにされた実施例にも適用することができる。

次に、本発明の第２の実施例を、図５を用いて説明する。図５において、図１と同一の回路及び部位には同一の符号を付して重複した説明は省略する。５０は外部電源装置である。

第２の実施例は、電源スイッチ２３Ａ，２３Ｂ，２３Ｃを設けて、半導体チップ１０上の複数の回路ブロック１１，１２，１３への電源の供給をそれぞれ遮断できるようにしたものである。各回路ブロック１１，１２，１３の周囲には特に制限されるものでないが、電源ラインが配置された電源ライン領域６０Ａ，６０Ｂ，６０Ｃが設けられ、その外側に図１に示されているインタフェース回路３０を複数個並べたインタフェース領域３０Ａ，３０Ｂ，３０Ｃがそれぞれ設けられている。

このように、インタフェース領域３０Ａ，３０Ｂ，３０Ｃは電源ライン領域６０Ａ，６０Ｂ，６０Ｃの外側に配置されるとともに、各インタフェース領域３０Ａ，３０Ｂ，３０Ｃのインタフェース回路を構成する素子と、対応する回路ブロック１１，１２，１３を構成する素子とは、チップ表面の互いに電気的に分離されたウェル領域に形成される。従って、電源が遮断された回路ブロックはそのウェル領域への電位の供給も遮断することができ、これによってさらに消費電力を低減させることができる。

上記インタフェース領域３０Ａ，３０Ｂ，３０Ｃに設けられている各インタフェース回路は、対応する回路ブロック１１，１２，１３から出力される信号を遮断したり、記憶したりするもので、他の回路ブロックから入力される信号はそのまま通過させるように構成される。図５においては、インタフェース領域３０Ａ，３０Ｂ，３０Ｃが各回路ブロック１１，１２，１３をそれぞれ囲繞するように設けられているが、各回路ブロック１１，１２，１３の一部の辺に沿って設けられていても良い。

この実施例では、電源スイッチ２３Ａ，２３Ｂ，２３Ｃにより回路ブロック１１，１２，１３への電源の供給をそれぞれ遮断できるようにされているが、インタフェース領域３０Ａ，３０Ｂ，３０Ｃのインタフェース回路およびブロック間信号制御回路４０には、外部電源装置５０から常時電源が供給されるように構成されている。ブロック間信号制御回路４０は、第１の実施例と同様に、インタフェース回路と電源スイッチ２３Ａ〜２３Ｃを制御する。

この実施例によれば、電源遮断直前の信号を記憶した状態でいずれかの回路ブロックの電源電圧を任意に遮断できるため、他の回路ブロックの誤動作を防止しつつ消費電力を低減させることができる。２つの回路ブロックの電源を遮断するように構成することも可能である。

次に、図６を用いて本発明をマイクロプロセッサに適用した場合の実施例と、このマイクロプロセッサを制御装置として用いた携帯電話のシステムの例を説明する。

この実施例においては、特に制限されるものでないが、半導体チップ１０の中央がメイン電源領域１１０とされ、このメイン電源領域１１０にＣＰＵ（中央処理ユニット）やキャッシュメモリなどチップのスタンバイモード時に電源の供給が遮断される回路が設けられている。また、このメイン電源領域１１０の周囲にサブ電源領域１２０が設けられ、このサブ電源領域１２０には図１に示されているインタフェース回路３０と同様な回路およびブロック間信号制御回路４０と同様な回路やＣＰＵの周辺回路としての割込み処理回路７０、タイマ回路８０等が設けられている。これらの回路には、常時電源が供給される。

なお、この実施例では、サブ電源領域１２０に設けられる回路のうちインタフェース回路３０は、メイン電源領域１１０（ＣＰＵコア部）を囲むようにサブ電源領域１２０の最も内側（チップの中央より部分）に配置されている。また、特に制限されるものでないが、メイン電源領域１１０とサブ電源領域１２０との間には電源ライン領域６０Ａが、またサブ電源領域１２０とＩ／Ｏ電源領域１３０との間には電源ライン領域６０Ｂがそれぞれ設けられ、各電源領域１１０と１２０の基板表面のウェル領域は電気的に分離されていている。

さらに、この実施例においては、上記サブ電源領域１２０の外側であるチップ周縁部にＩ／Ｏ電源領域１３０が設けられ、このＩ／Ｏ電源領域１３０にはチップの外部端子であるパッドのうち信号の入出力に使用されるパッドに接続された入出力回路が配置されている。そして、この実施例の半導体チップには、Ｉ／Ｏ電源領域１３０とサブ電源領域１２０とメイン電源領域１１０に応じて３つの電源パッドＰｉ，Ｐｓ，Ｐｍが設けられ、Ｉ／Ｏ電源領域１３０には、Ｉ／Ｏ用電源パッドＰｉから内部回路の電源電圧よりも高い３．３Ｖのような電源電圧Ｖｃｃ１が供給される。これは、チップ外部の他の装置との間でチップ内部よりも振幅の大きな信号で情報のやり取りを行なえるようにするためである。一方、サブ電源領域１２０とメイン電源領域１１０にはそれぞれ１．５Ｖのような電源電圧Ｖｃｃ２とＶｃｃ３がそれぞれ供給される。内部回路の消費電力を押さえるためである。

この実施例においては、メイン電源領域１１０のＣＰＵからチップ外部の電源装置５０に対して内部状態信号ＩＳＳが出力され、この内部状態信号ＩＳＳが電源を遮断しても良い状態になったことを示していると、外部電源装置５０がブロック間信号制御回路４０にスタンバイ信号ＳＢＹを供給してインタフェース回路の遮断を行なわせてからメイン電源領域１１０への電源を遮断するように構成されている。

また、この電源遮断状態で、チップ外部からサブ電源領域１２０の割込み処理回路７０に対して所定の割込み信号ＩＲＱが入力されると、割込み処理回路７０がブロック間信号制御回路４０に対して電源復帰要求信号ＰＯＱを供給する。すると、ブロック間信号制御回路４０は外部電源装置５０に対してスタンバイ解除要求信号ＳＲＱを出力し、外部電源装置５０はこのスタンバイ解除要求信号ＳＲＱを受けるとメイン電源領域１１０への電源電圧の供給を再開する。すると、ＣＰＵが内部のイニシャライズをしてから動作を再開する。一方、ブロック間信号制御回路４０は、ＣＰＵのイニシャライズが終了するのを見計らってインタフェース回路３０の導通制御を行なう。

特に制限されるものでないが、この実施例のマイクロプロセッサを携帯電話機に使用する場合、チップは２つのバスＢＵＳ１，ＢＵＳ２に接続される。一方のバスＢＵＳ１には液晶表示パネル２１０や記憶装置としてのＲＡＭ（ランダム・アクセス・メモリ）２２０が接続される。また、他方のバスＢＵＳ２には、ベースバンド処理用のＬＳＩ２３０が接続され、さらにこのベースバンドＬＳＩ２３０とアンテナ２４０との間には高周波信号処理用の高周波モジュール２５０が接続される。

さらに、この実施例のマイクロプロセッサチップには、ＣＰＵへの電源の供給が遮断されて動作停止状態になっている間に、ＣＰＵを介さずに直接ベースバンド処理用ＬＳＩ２３０からの信号によって液晶表示パネル２１０の表示を変更できるようにするため、あるパッドＰ１に入力された外部信号をそのまま他のパッドＰ２からチップ外部へ出力させるためのバイパスラインＢＰＳと、該バイパスラインの信号とＣＰＵからの信号との切替えを行なうセレクタＳＥＬが設けられている。このセレクタＳＥＬの切替えは、前記ブロック間信号制御回路４０がインタフェース回路３０を遮断する信号を用いて行なうようにすることができる。

図７には、上記実施例のマイクロプロセッサにおける本発明のブロック間信号の一例として、メイン電源領域１１０のＣＰＵコア部からＩ／Ｏ電源領域１３０の入出力回路を介してチップ外部へ出力される信号の扱い方を示す。

図７に示されているように、ＣＰＵからデータ信号ＤＴ１とその出力制御信号ＤＳ１が出力される場合、データ信号ＤＴ１と出力制御信号ＤＳ１はそれぞれインタフェース回路３０の信号ゲート手段３１Ａ，３１Ｂを介して記憶手段３２Ａ，３２Ｂに一旦記憶される。Ｉ／Ｏ電源領域１３０の入出力回路は例えば入出力バッファとレベル変換回路とから構成されており、データ信号ＤＴ１は記憶手段３２Ａからレベル変換回路ＬＳ１に供給されて０−１．５Ｖのような振幅から０−３．３Ｖのような振幅に変換されて出力バッファＢＦＦのデータ入力端子に供給される。一方、出力制御信号ＤＳ１は記憶手段３２Ｂからレベル変換回路ＬＳ２に供給されて０−１．５Ｖのような振幅から０−３．３Ｖのような振幅に変換されて出力バッファＢＦＦの制御端子に供給される。

インタフェース回路３０を設けないで、ＣＰＵからの信号を直接レベル変換回路ＬＳ１，ＬＳ２に供給して出力させるように構成されていると、ＣＰＵの電源が遮断されることにより、出力バッファＢＦＦの出力信号が不定になるおそれがあるが、この実施例のように、インタフェース回路３０が設けられ、記憶手段３２Ａ，３２Ｂにより直前の信号状態が持されることにより、チップ外部へ出力される信号が不定になるのを防止することができ、他のチップひいてはシステム全体が誤動作するのを回避することができる。

図８は、本発明を適用した半導体集積回路の第４の実施例を示す。

この実施例は、内部回路を、動作モードに応じて電源が遮断される回路ブロック１１と、常時電源が供給されて動作する回路ブロック１２とがある場合に、入出力回路を各回路ブロックに応じて電源が遮断されるＩ／Ｏ部１３１と常時電源が供給されて動作するＩ／Ｏ部１３２とに分けるようにしたものである。回路ブロック１１と回路ブロック１２との間には、図１に示されているようなインタフェース回路３０を複数個並べたインタフェース領域３０Ａが設けられている。

また、動作モードに応じて電源が遮断される回路ブロック１１から出力される信号のうち電源遮断時に出力する必要のないものは電源が遮断されるＩ／Ｏ部１３１に供給され、電源遮断中にも出力していたいものは常時電源が供給されて動作するＩ／Ｏ部１３２へインタフェース回路３０を複数個並べたインタフェース領域３０Ｂを介して供給されるように構成されている。

なお、上記インタフェース領域３０Ａ，３０Ｂ内のインタフェース回路３０を制御するブロック間信号制御回路４０は常時電源が供給される回路ブロック１２の一部に設けられる。このような構成の半導体集積回路としては、例えば図６に示されているマイクロプロッサとベースバンド処理用ＬＳＩ２３０を１チップ化し、マイクロプロセッサを動作停止させるように構成したものが考えられる。

なお、この実施例においても、回路ブロック１１への電源の遮断は外部電源装置５０で行なうようにしている。そのため、回路ブロック１２から電源制御信号ＰＣＱを外部電源装置５０へ出力するように構成されているが、図１の実施例と同様にチップ内部に電源スイッチ２３を設けて内部で電源を遮断するように構成することも可能である。

以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記実施例におけるインタフェース回路３０内の記憶手段３２を直列にチェーン結合してシフトレジスタとして動作するスキャンパスを形成できるように構成しておいて、テスト時にこのスキャンパスを使ってチップ外部からＬＳＩの内部にテストデータを入れてから回路ブロックを動作させ、回路ブロックの論理動作で変化した出力信号をインタフェース回路３０内の記憶手段３２に記憶させ、再びシフトレジスタとして動作させてチップ外部へ出力させるテスト回路を構成できるようにすることも可能である。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロプロセッサに適用した場合について説明したが、本発明はそれに限定されるものでなく一部の回路の動作を停止させたい半導体集積回路一般に利用することができる。

１０ 半導体チップ
１１，１２，１３ 回路ブロック
２１ 電源端子
２２ 電源ライン
２３ 電源スイッチ
３０ ブロック間インタフェース回路
３１ 信号ゲート手段
３２ 記憶手段
３３ 信号比較回路
４０ ブロック間信号制御回路
５０ 外部電源装置
６０Ａ，６０Ｂ，６０Ｃ 電源ライン領域
１１０ メイン電源領域
１２０ サブ電源領域
１３０ Ｉ／Ｏ電源領域

Claims (12)

1. 電源配線と、
   データ信号を出力する第１の回路ブロックと、
   前記電源配線から前記第１の回路ブロックへ、電源電圧を供給するか遮断するかを制御する電源スイッチと、
   前記データ信号の状態を記憶するための記憶手段と、
   前記第１の回路ブロックから前記記憶手段へ、前記データ信号を供給するか遮断するかを制御する信号ゲート手段と、
   前記記憶手段に記憶された前記データ信号が入力される第２の回路ブロックと、
   前記信号ゲート手段を制御するための第１の制御信号を出力する制御回路と、を備える半導体集積回路。
2. 前記電源スイッチが、前記電源配線から前記第１の回路ブロックへの電源電圧を遮断する前に、前記データ信号の状態が前記記憶手段に記憶されることを特徴とする請求項１に記載の半導体集積回路。
3. 前記第１の回路ブロックは、前記制御回路が第１の制御信号を出力するための要求信号を出力することを特徴とする請求項１に記載の半導体集積回路。
4. 前記第１の回路の動作は、前記電源配線から前記第１の回路ブロックへの電源電圧の供給が前記電源スイッチにより遮断されることにより停止されることを特徴とする請求項１に記載の半導体集積回路。
5. 前記記憶手段はフリップフロップ回路であることを特徴とする請求項１に記載の半導体集積回路。
6. 前記信号ゲート手段はＭＯＳＦＥＴにより構成されることを特徴とする請求項１に記載の半導体集積回路。
7. 電源配線と、
   信号を出力する第１の回路ブロックと、
   前記電源配線から前記第１の回路ブロックへ電源電圧を供給するか遮断するかを制御する第１のスイッチと、
   前記データ信号の状態を記憶するための記憶手段と、
   前記第１の回路ブロックから前記記憶手段へ前記データ信号を供給するか遮断するかを 制御する第２のスイッチと、
   前記記憶手段に記憶された前記データ信号が入力される第２の回路ブロックと、
   前記第１のスイッチを制御するための第１の制御信号と前記第２のスイッチを制御するための第２の制御信号とを出力する制御回路と、を備える半導体集積回路。
8. 前記第１のスイッチが、前記電源配線から前記第１の回路ブロックへの電源電圧を遮断する前に、前記データ信号の状態が前記記憶手段に記憶されることを特徴とする請求項７に記載の半導体集積回路。
9. 前記第１の回路ブロックは、前記制御回路が第１の制御信号を出力するための要求信号を出力することを特徴とする請求項７に記載の半導体集積回路。
10. 前記第１の回路の動作は、前記電源配線から前記第１の回路ブロックへの電源電圧の供給が前記第１のスイッチにより遮断されることにより停止されることを特徴とする請求項７に記載の半導体集積回路。
11. 前記記憶手段はフリップフロップ回路であることを特徴とする請求項７に記載の半導体集積回路。
12. 前記第２のスイッチはＭＯＳＦＥＴにより構成されることを特徴とする請求項７に記載の半導体集積回路。

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