JP2022548483A - 低オーバーヘッド広帯域幅再構成可能な相互接続装置及び方法 - Google Patents

Abstract

これら３つのモード、すなわち、第１のモード（例えば、帯域幅モード）、第２のモード（例えば、待ち時間モード）、及び第３のモード（例えば、エネルギモード）のうちの１つで作動するように、緩衝相互接続部リンクのペアを再構成するための低オーバーヘッドの方法及び装置が記載される。帯域幅モードにおいて、緩衝相互接続部リンクペア内の各リンクは、ソースから宛先へ一意的な信号を送る。待ち時間モードにおいて、ペア内の両方のリンクは、送信元から宛先まで同じ信号を送り、ペア内の一方のリンクは「プライマリ」であり、他方は「アシスト」と呼ばれる。この緩衝相互接続部のペアにおける遷移の時間的整合は、プライマリの実効容量を減少させ、それによって、遅延又は待ち時間を減少させる。エネルギモードでは、ペアの１つのリンク（プライマリ）だけが信号を送る一方で、ペア内の他のリンクはアイドルになる。一方の側のアイドル状態の隣接物は、プライマリのエネルギ消費を低減させる。

Description

（関連出願の参照）
この出願は、２０１９年９月１９日に出願された「LOW OVERHEAD, HIGH BANDWIDTH RE-CONFIGURABLE INTERCONNECT APPARATUS AND METHOD」という名称の米国特許出願第１６／５７６，６８７号に対する優先権を主張し、その全文を全ての目的のために参照として援用される。

今日、単一の製品設計が異なる電源電圧で動作するために必要とされている。例えば、同じプロセッサは、高電圧電源（例えば、１．２Ｖ）及び低電圧電源（例えば、０．５Ｖ）で動作するように設計される。電源電圧（又は電圧範囲）は、市場セグメント（例えば、タブレット、ラップトップ、デスクトップなど）の性能及び電力要求に従って選択及び固定されることがある。例えば、デスクトップ市場セグメントのプロセッサは、より高い周波数及び処理速度（例えば、より高い性能）を提供する、より高い電圧で動作することがある一方で、タブレット又はラップトップ市場セグメントの同じプロセッサは、より低い電圧及びより低い周波数及び処理速度で動作することがある。殆どの場合、プロセッサは、最小動作電圧（ＶＭＩＮ）から最大動作電圧（ＶＭＡＸ）までの範囲をサポートすることが必要とされる場合がある。また、電圧は、動作中に動的に調整されることがある（例えば、低電力モード、通常モード、ターボモードなど）。

大きな異種プラットフォームのためには、少ない待ち時間、低エネルギ及び高帯域幅ネットワークオンチップ（ＮｏＣ：network-on-chip）が、電力エンベロープ(power envelope)内で性能ＣＡＧＲ(compound annual growth rate)（複合年成長率）を維持するために重要である。慎重な設計にも拘わらず、ＮｏＣファブリック（ＲＩＮＧ又はＭＥＳＨ又は他のトポロジー）は、待ち時間、帯域幅及びエネルギに対する競合する要求を満たすために苦労しており、しばしば互いにトレードオフを行う。具体的には、ＮｏＣファブリックの待ち時間、帯域幅及びエネルギは、しばしば長い反復(repeated)／緩衝(buffered)ワイヤ／相互接続部(インターコネクト)によって制限される。例えば、ＮｏＣファブリックの待ち時間、帯域幅及びエネルギは、２つのＭＥＳＨストップ又はＲＩＮＧストップを接続する緩衝相互接続部によって順番に制限される。例えば、緩衝相互接続部は、１０００秒のワイヤのバスを構成し、典型的には、チップを横切って数ミリメートルに亘り、ＤＶＦＳ(dynamic voltage and frequency scaling)（動的電圧及び周波数スケーリング）を受けて、電力エンベロープの下で高性能を達成する。緩衝相互接続部は、中継器間距離、バッファサイズ、ワイヤ層、ワイヤ幅、ワイヤ間隔等を注意深く選択することによって最適化される。技術スケーリング及び広い動作範囲は、この課題を更に悪化させる。

本開示の実施形態は、以下に与えられる詳細な記述から並びに本開示の様々な実施形態の添付の図面からより完全に理解されるが、それらは本開示を特定の実施形態に限定するものと理解されるべきでなく、説明及び理解のためのものであるに過ぎない。

高速モードにおける再構成可能な相互接続部を示している。

低エネルギモードにおける再構成可能な相互接続部を示している。

幾つかの実施形態に従った再構成可能な相互接続部を備える３×３ＭＥＳＨを含むネットワークオンチップ（ＮｏＣ）を示している。

ベースライン反復バス相互接続部設計を示している。

幾つかの実施形態に従った三モード再構成可能な相互接続部を示している。

幾つかの実施形態に従った帯域幅モードにおける三モード再構成可能な相互接続部を示している。

幾つかの実施形態に従った待ち時間モードにおける三モード再構成可能な相互接続部を示している。

幾つかの実施形態に従ったエネルギモードにおける三モード再構成可能な相互接続部を示している。

幾つかの実施形態に従った帯域幅モードを示すプロットを示している。 幾つかの実施形態に従った待ち時間モードを示すプロットを示している。

幾つかの実施形態に従った帯域幅モードを示すプロットを示している。 幾つかの実施形態に従った待ち時間モードを示すプロットを示している。

幾つかの実施形態に従った３×反復ワイヤを備える三モード再構成可能な相互接続部を示している。

幾つかの実施形態に従った三モード再構成可能な相互接続部を有するＳＯＣ又はＮｏＣを示している。

抵抗性相互接続部(抵抗性インターコネクト)(resistive interconnect)の電力及び性能効果は、電源電圧に強く依存する。従って、低電圧で最も良く作動する設計は、高電圧での動作効率が低く、逆も同様である。異なる市場セグメント及び電力モードについて１つの設計を適用することは、設計及び製造効率を提供するが、性能及びエネルギを損なう。この妥協は、相互接続部抵抗がスケーリングに伴って増大するにつれて、より深刻になることがある。

抵抗性相互接続部を備えるロジック(論理)又はプロセッサを設計するための現在の解決策は、２つの最適でない方法に限られる。第１の方法において、集積回路（ＩＣ：Integrated Circuit）の設計は、与えられた性能点（例えば、高性能又は低電力）で最適化される。この場合、他の性能目標製品は、最適未満の性能で有意に作動するという難点がある。例えば、高性能（例えば、高周波数）で作動するように最適化されたＩＣ設計は、低電圧及び低周波数で作動する製品にとって最適未満の電力効率をもたらすことがある。何故ならば、より低い性能で作動するために実際に必要とされる最小よりも多くの電力が消費されるからである。

幾つかの実施形態は、これら３つのモード、すなわち、第１のモード（例えば、帯域幅モード）、第２のモード（例えば、待ち時間モード）及び第３のモード（例えば、エネルギモード）のうちの１つで作動する緩衝(buffered)相互接続部リンクのペアを再構成するための低オーバーヘッド方法及び装置を提供する。帯域幅モードでは、緩衝相互接続部リンクのペアの各リンクが送信元(source)から宛先(destination)へ一意的な(固有の)信号を送る。待ち時間モードでは、ペア内の両方のリンクが送信元から宛先まで同じ信号を送り、ペア内の一方のリンクは「プライマリ(primary)」であり、他方は「アシスト(assist)」と呼ばれる。緩衝相互接続部のこのペアにおける遷移(transitions)の時間的整合は、プライマリの実効容量を減少させ、それによって、遅延又は待ち時間を減少させる。エネルギモードでは、ペアの一方のリンク、すなわち、プライマリ）だけが信号を送り、ペアの他方のリンクはアイドルである。一方の側のアイドル状態の隣接物は、プライマリのエネルギ消費を削減する。これらの相互接続部は、（例えば、ネットワークオンチップ（ＮＯＣ：network-on chip）における）ＭＥＳＨ又はＲＩＮＧネットワークの一部である。幾つかの実施形態では、アービタ回路(arbiter circuits)（例えば、ＭＥＳＨ－ｓｔｏｐ及びＲＩＮＧ－ｓｔｏｐ）は、（例えば、電力管理ユニット内の）マスタファブリックコントローラ(master fabric controller)と協調して動作して、ワークロードの必要性に緩衝相互接続部リンクを動的に適合させる。

様々な実施形態の多くの技術的効果がある。例えば、再構成可能な相互接続部(reconfigurable interconnect)は、ファブリックの待ち時間、帯域幅及びエネルギのオンザフライ(on-the-fly)再構成を可能にする。遅延及びエネルギは、動的電圧周波数スケーリングによって調整されることができるが、この再構成可能な相互接続部は、遅延（例えば、待ち時間）、エネルギ及び帯域幅を調整するための強力で信頼性のあるノブを提供する。この再構成可能な相互接続部は、追加の配線又は如何なる新しいプロセス強化又は洗練されたカスタム回路も用いることなく、これらの利点を可能にする。再構成可能な相互接続部は、物理的に緩衝された相互接続部リンクの設計／最適化を統一するための潜在的なチップ設計者を提供する。何故ならば、同じ物理的リンクの下にあるペアは、ある範囲の待ち時間、帯域幅及びエネルギ目標を達成するために、異なるモードで制御及び作動されることができるからである。例えば、ＮｏＣ／ファブリック相互接続部構成は、（プロセッサコアから低レベルキャッシュ（ＬＬＣ：lower-level-cache）への通信を含む）コア間通信、コアとメインメモリとの通信、コアとＩ／Ｏとの通信を維持し、それは再構成可能な相互接続部からのより低い待ち時間及びより高い帯域幅ファブリックが様々なワークロードについての電力性能の顕著な改良を可能にすることを意味する。他の技術的効果は、様々な実施形態及び図から明らかである。

以下の説明では、本開示の実施形態のより完全な説明を提供するために、多数の詳細が議論される。しかしながら、本開示の実施形態がこれらの特定の詳細なしに実施される場合があることが当業者に明らかであろう。他の例では、本開示の実施形態を曖昧にすることを回避するために、よく知られている構造及びデバイスは、詳細にではなくブロック図の形態で示される。

なお、実施の形態の対応する図面において、信号は線で表されている。幾つかのライン(線)は、より多くのコンポーネント(構成要素)の信号経路を示すために、より太くされることがあり、且つ／或いは、一次情報の流れる方向を示すために、１つ以上の端に矢印を有することがある。そのような指示は、限定することを意図しない。むしろ、ラインは、回路又は論理ユニットの理解をより容易な理解を促進するために、１つ以上の例示的な実施形態と関連して使用される。設計の必要性又は好みによって規定されるような如何なる表現される信号も、実際には、何れかの方向に進むことがある１つ以上の信号を含んでよく、任意の適切なタイプの信号方式で実装されてよい。

明細書を通じて並びに請求項において、「接続される(connected)」という用語は、中間デバイスのない、接続される物の間の電気的、機械的又は磁気的接続のような、直接的な接続を意味する。「連結される(coupled)」という用語は、接続される物の間の直接的な電気的、機械的もしくは磁気的接続、又は１つ以上の受動的もしくは能動的中間デバイスを通じた間接的接続のような、直接的又は間接的な接続を意味する。

「回路(circuit)」又は「モジュール(module)」という用語は、互いに協働して所望の機能を提供するように構成される１つ以上の受動的及び／又は能動的なコンポーネントを指すことがある。「信号(signal)」という用語は、少なくとも１つの電流信号、電圧信号、磁気信号、又はデータ／クロック信号を指すことがある。単数形の表現（「a」、「an」及び「the」）の意味は、複数の参照を含む。「内(in)」の意味は、「内(in)」及び「上(on)」を含む。

「スケーリング(scaling)」という用語は、一般に、設計（図表及びレイアウト）を、１つのプロセス技術から別のプロセス技術に変換し、引き続き、レイアウト領域内で削減されることを意味する。「スケーリング」という用語は、一般に、同じ技術ノード内のレイアウト及びデバイスを小型化することも意味する。「スケーリング」という用語は、他のパラメータ、例えば、電源レベルに対する信号周波数の調整（例えば、スローダウン又はスピードアップ、すなわち、それぞれ、スケーリングダウン又はスケーリング）を意味することもある。「スケーリング」という用語は、回路に対する電源電圧の大きさを調整すること（例えば、電圧スケーリング）も意味することがある。

「実質的に(substantially)」、「付近(close)」、「約(approximately)」、「近い(near)」、及び「約(about)」は、一般に、目標値の＋／１０％内であることを意味する。別段の断りがない限り、共通の物体(オブジェクト)を記述するための順序形容詞「第１」、「第２」、及び「第３」等の使用は、同様の物体の異なるインスタンスが参照されていることを単に示しているに過ぎず、そのように記述される物体が、時間的に、空間的に、ランキングにおいて、又は任意の他の方法において、所与の順序になければならないことを暗示することは意図されていない。

そのように使用される用語は、本明細書に記載する本発明の実施形態が、例えば、本明細書に図示又は他の方法で記述するものとは別の向きで動作可能であるような適切な状況の下で互換可能であることが理解されるべきである。

本開示の目的のために、「Ａ及び／又はＢ(A and/or B)」及び「Ａ又はＢ(A or B)」という句は、（Ａ）、（Ｂ）、又は（Ａ及びＢ）を意味する。本開示の目的のために、「Ａ、Ｂ、及び／又はＣ(A, B, and/or C)」という句は、（Ａ）、（Ｂ）、（Ｃ）、（Ａ及びＢ）、（Ａ及びＣ）、（Ｂ及びＣ）、又は（Ａ、Ｂ及びＣ）を意味する。本明細書及び請求項における「左(left)」、「右(right)」、「前(front)」、「後(back)」、「頂(top)」、「底(bottom)」、「上(over)」、「下(under)」及び同等の表現は、存在するならば、記述の目的のために使用され、永続的な相対的位置を記載するために必ずしも使用されない。

実施形態の目的のために、様々な回路、モジュール、及び論理ブロック内のトランジスタは、トンネリングＦＥＴ（ＴＦＥＴ：Tunneling FET）であってよく、或いは様々な実施形態の幾つかのトランジスタは、ドレイン、ソース、ゲート、及びバルク端子を含む、金属酸化物半導体（ＭＯＳ：metal oxide semiconductor）トランジスタを含んでよい。トランジスタは、Ｔｒｉ－Ｇａｔｅ及びＦｉｎＦＥＴトランジスタ、Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ Ｃｙｌｉｎｄｒｉｃａｌ Ｔｒａｎｓｉｓｔｏｒ、Ｓｑｕａｒｅ Ｗｉｒｅ、又はＲｅｃｔｕｎｇｕｌａｒ Ｒｉｂｂｏｎ Ｔｒａｎｓｉｓｔｏｒ、又はカーボンナノチューブもしくはスピントロンデバイスのようなトランジスタ機能性を実装する他のデバイスを含んでもよい。ＭＯＳＦＥＴの対称的なソース端子及びドレイン端子は、すなわち、同一の端子であり、ここでは互換的に使用される。他方、ＴＦＥＴデバイスは、非対称のソース端子及びドレイン端子を有する。当業者は、本開示の範囲から逸脱することなく、他のトランジスタ、例えば、バイポーラ接合トランジスタ－ＢＪＴ ＰＮＰ／ＮＰＮ、ＢｉＣＭＯＳ、ＣＭＯＳ等を幾つかのトランジスタのために使用する場合があることを理解するであろう。

プロセッサ又は論理(ロジック)のための電源電圧（ＶＤＤ：）が増加するにつれて、緩衝相互接続部はデバイスよりもワイヤによってより制限される（何故ならば、デバイス遅延はＶＤＤと共に減少し、ワイヤ遅延はＶＤＤと共に減少しないからである）。高ＶＤＤでのより低い遅延及び低ＶＤＤでのより低い電力を同時に可能にするために、再構成可能な相互接続部を使用することができる。典型的な再構成可能な相互接続部において、あらゆる緩衝相互接続部は、別の同一の緩衝相互接続部（ドライバ及びワイヤ）を「アシスト(assist)」として得る。再構成可能な相互接続部は、図１Ａ～図１Ｂに示すように、２つのモード、すなわち、高速モード及び低エネルギモードにおいて作動する。

図１Ａは、高速モードにおける再構成可能な相互接続部アーキテクチャ１００を示している。図１Ｂは、低エネルギモードにおける再構成可能な相互接続部アーキテクチャ１２０を示している。アーキテクチャ１００は、ワイヤ１０１ａ、１０１ｂ、１０１ｃ、及び１０１ｄと、ドライバ（インバータ）１０２ａ、１０２ｂ、１０２ｃ、及び１０２ｄと、レシーバ（インバータ）１０３ａ、１０３ｂ、１０３ｃ、及び１０３ｄとを示している。相互接続部の再構成可能な部分は、入力「Ｉｎ」を受信し、出力「Ｏｕｔ」を提供する。相互接続部の再構成可能な部分は、ドライバ１０２ａ及び１０２ｂと、ワイヤ１０１ｂ及び１０１ｃと、レシーバ１０３ａ及び１０３ｂとからなり、ドライバ１０２ｂは、（イネーブル信号によって制御される）トライステート(tri-state)ドライバであり、レシーバ１０３ｂは、イネーブル信号によって制御可能なトライステートレシーバである。

ここで、容量(キャパシタンス)Ｃ_ａｂは、ワイヤ１０１ａとワイヤ１０１ｂとの間の結合容量(カップリングキャパシタンス)であり、容量Ｃ_ｂｃは、ワイヤ１０１ｂとワイヤ１０１ｃとの間の結合容量であり、容量Ｃ_ｃｄは、ワイヤ１０１ｃとワイヤ１０１ｄとの間の結合容量である。図１Ａによって示すような高速モードにおいて、プライマリ相互接続部１０１ｂ及びアシスト相互接続部１０１ｃにおける遷移の時間的整合は、プライマリ相互接続部１０１ｂとアシスト１０１ｃとの間の効果的な交差結合容量(cross coupling capacitance)を減少させ、それによって、入力Ｉｎから出力Ｏｕｔへの遅延及びエネルギを減少させる。図１Ｂに示すような低エネルギモードにおいて、アシスト緩衝相互接続部はトリステート及びアイドル(休止状態)にあり、それはエネルギ節約をもたらす。

図１Ａ～図１Ｂの再構成可能な相互接続部は、配線リソースが制約されないシナリオにおいてのみ効果的である。更に、アシスト経路内のトリステートインバータ１０２ｂ及び１０３ｂは、シリコン面積を消費する。例えば、図１Ａの高速モード構成は、プライマリ相互接続部１０１ｂ及びアシスト相互接続部１０１ｃ内の遷移が一時的に整列するときにプライマリ相互接続部１０１ｂの有効ワイヤ容量を低減させることによって遅延を減少させ、それらの間の交差結合容量Ｃｂｃは低減又は除去される。図１Ｂの低エネルギモード構成において、アシスト相互接続部１０１ｃは無効にされ、動的電力を低減させる。しかしながら、再構成可能な相互接続部アーキテクチャ１００／１２０は、アシストワイヤ１０１ｃのための追加の配線トラックを必要とする。

図２は、幾つかの実施形態に従った再構成可能な相互接続部を備える３×３ＭＥＳＨを含むネットワークオンチップ（ＮｏＣ）アーキテクチャを示している。ＮｏＣアーキテクチャ２００は、電力管理ユニット２０１（ＰＭＵ：power management unit）を含み、ＭＥＳＨネットワークは、ルータ、ノード、及び／又はアービタ２０２(arbiters)を含む。この例では、３×３のＭＥＳＨネットワークが、ルータ、ノード、及び／又はアービタ２０２_１．１乃至２０２_３．３を含むことを示している。各ルータ、ノード、及び／又はアービタは、モード制御装置２０３を受けるためのインターフェース、及びトラフィック相互接続部２０４と結合するためのインターフェース（例えば、ドライバ及びレシーバ）を有する。幾つかの実施形態において、緩衝相互接続部２０４は、典型的には、規則的なインバータ経路であり、トリステートインバータは、アシスト経路内で必要とされず、拡張すると、トリステートインバータのための制御信号は必要とされない。よって、様々な実施形態の技術は、静的タイミング分析(static timing analysis)と互換性があり、容易に使用可能である。

幾つかの実施形態において、緩衝相互接続部の動作モードは、マスタファブリックコントローラ（又は電力管理ユニット２０１）によって決定され、マスタファブリックコントローラは、ＤＶＦＳ(dynamic voltage and frequency scaling)を制御するものと同じユニットであってもよい。幾つかの実施形態において、コントローラ２０１は、動作モードをあらゆるＭＥＳＨ－ＳＴＯＰ又はＲＩＮＧ－ＳＴＯＰに送信する。ここで、ＭＥＳＨ－ＳＴＯＰ又はＲＩＮＧ－ＳＴＯＰは、ルータ、ノード、及び／又はアービタ２０２である。従って、ＭＥＳＨ－ＳＴＯＰ及びＲＩＮＧ－ＳＴＯＰは、（動作モードに依存して）緩衝相互接続部のペアの入力への信号を決定し且つ駆動する。例えば、動作モードに基づいて、緩衝相互接続部のペアは、一意的な信号（帯域幅モード）又は同じ信号（待ち時間モード）で適切に駆動されるか、或いはアシストが駆動されない（エネルギモード）。幾つかの実施形態において、ＰＭＵ２０１は、オペレーティングシステム（ＯＳ）のヒント(hints)及び／又はオンチップ電力性能カウンタ(on-chip power-performance counters)を使用して、相互接続部ファブリックの動作モードを動的に決定する。

例えば、待ち時間クリティカルである(latency critical)待ち時間クリティカルなワークロード(latency critical workloads)について、ＯＳは、待ち時間モードをＰＭＵ２０１に発し、ＰＭＵ２０１は、アービタを待ち時間モードに構成して、周波数要件を満たすようＮＯＣにおける遅延を低減する。待ち時間クリティカルでないワークロード(latency non-critical workloads)について、ＯＳは、ＰＭＵ２０１が、エネルギを節約するために電源電圧及び周波数の両方を減少させるＤＶＦＳを実行することを可能にし、ＰＭＵ２０１は、アービタが、ＮＯＣのエネルギ消費を低減するエネルギモードにあるように構成する。ＤＶＦＳによって動作周波数をブーストすることによってサポートされ得ない高い帯域幅を必要とするワークロード（例えば、データ移動、メモリアクセスなど）について、ＰＭＵ２０１は、アービタが、利用可能な相互接続部を利用して通信する帯域幅モードにあるように構成することができる。

図１Ａ～図１Ｂにおけるような伝統的な再構成可能な相互接続部において、緩衝相互接続部の性能－電力調整は、典型的には、バッファ及びワイヤの最適化に制限される。幾つかの実施形態において、ＭＥＳＨ－ＳＴＯＰは、動作モードを制御することによって、緩衝相互接続部の遅延及びエネルギに影響を与え得る。これはマイクロアーキテクト(micro-architects)及びアーキテクトが基本ファブリックパラメータ(fundamental fabric parameters)を調整するアーキテクチャのためのノブ(knob)を提供する。

他のロジックコントローラと比較して、ＰＭＵ２０１のようなマスタファブリックコントローラは、ＭＥＳＨストップ、次に、緩衝相互接続部リンクの動作モードを制御することによって、帯域幅又は待ち時間要求により良く反応することができる。これは（ＤＶＦＳを伴う）動作ＶＤＤ及び周波数を超える追加の自由度を提供する。

図３は、ベースライン反復バス相互接続部設計３００を示している。ベースライン設計３００は、２つの可能なＭＥＳＨ又はＲＩＮＧ－ｓｔｏｐ間の相互接続部の例を示している。この例において、ＭＥＳＨ又はＲＩＮＧ－ｓｔｏｐは、ルータ（ノード又はアービタ）３０２_１．１及び３０２_１．２である。２つの信号経路（又はトラヒック相互接続部）３０４が示されている。第１の信号経路は、入力Ｉｎ１から始まり、出力Ｏｕｔ１で終わる。第２の信号経路は、入力Ｉｎ２から始まり、出力Ｏｕｔ２で終わる。各信号経路は、最適化された中継器間距離、中継器サイズ、ワイヤ層、幅及びワイヤ間スペースを有する反復バス相互接続部である。この例において、中継器３０４ａは、（非反転バッファとして実装されることもできる）インバータ及びワイヤ３０４ｂとして示されている。受動シールドは、隣接するワイヤ間のミラー(Miller)結合容量を低減するために使用される。この例において、受動シールドは、電源（Ｖｃｃ）又は接地（Ｖｓｓ）相互接続部である。逆方向の走行信号も、ミラー結合容量を減少させる。この例において、信号Ｉｎ１は、右から左へ伝播する一方で、信号Ｉｎ２は、左から右へ伝播する。

図４は、幾つかの実施形態に従った三モード再構成可能な相互接続部４００を示している。この例では、Ｖｃｃ又はＶｓｓ相互接続部によってシールドされる信号経路のパックを形成する２ｘ反復ワイヤが示されている。第１の信号経路は、入力Ｉｎ１から始まり、出力Ｏｕｔ１で終わる。第２の信号経路は、入力Ｉｎ２から始まり、出力Ｏｕｔ２で終わる。第３の信号経路は、入力Ｉｎ３から始まり、出力Ｏｕｔ４で終わる。第４の信号経路は、入力Ｉｎ４から始まり、出力Ｏｕｔ４で終わる。第２及び第４の信号経路は、アービタ３０１_１．１からアービタ３０２_１．２へ信号を伝搬させる一方で、第１及び第３の信号経路は、アービタ３０１_１．２からアービタ３０２_１．１へ信号を伝搬させる。実施形態は、アービタ３０１_１．１とアービタ３０２_１．２との間の信号経路を示すが、実施形態は、任意のＭＥＳＨ又はＲＩＮＧ－ｓｔｏｐ間の信号伝送に適用可能である。様々な実施形態において、アービタ３０１１．１は、Ｉｎ３及びＩｎ４を駆動する入力信号を決定し、それによって、動作モード、すなわち、帯域幅モード、待ち時間モード、及びエネルギモードを設定する。表１は、モードを要約している。

幾つかの実施形態では、コントローラ（例えば、ＰＭＵ２０１又は任意の他のネットワークコントローラ）は、モード信号２０３を生成する。このモード信号２０３は、２つ以上の相互接続部の第１及び第２のための動作モードを示すマルチビット信号である。例えば、モード信号２０３は、信号経路Ｉｎ１からＯｕｔ１、Ｉｎ３からＯｕｔ３、Ｉｎ２からＯｕｔ２、及びＩｎ４からＯｕｔ４の動作モードを設定し、信号経路Ｉｎ１からＯｕｔ１及びＩｎ３からＯｕｔ３は、第1の２つ以上の相互接続部の一部であり、信号経路Ｉｎ２からＯｕｔ２及びＩｎ４からＯｕｔ４は、第２の２つ以上の相互接続部の一部である。様々な実施形態において、特定の方向における信号経路の伝搬遅延は同一（又は実質的に同一）である。例えば、信号経路Ｉｎ２からＯｕｔ２及びＩｎ４からＯｕｔ４は、同じ（又は実質的に同じ）伝搬遅延を有する一方で、信号経路Ｉｎ１からＯｕｔ１及びＩｎ３からＯｕｔ３は、同じ（又は実質的に同じ）伝搬遅延を有する。

動作モードは、第１のモード、第２のモード、又は第３のモードであり得る。様々な実施形態が、第１のモードが帯域幅モードであり、第２のモードが待ち時間モードであり、第３のモードがエネルギモードである、２ビット信号であるモード信号を参照して記載されている。しかしながら、実施形態は、これらのモードに限定されない。アービタ４０２（例えば、４０２_１．１及び４０２_１．２）は、３つのモードよりも多くのモードを実装するように構成されることができる。１つのそのような実施形態では、より多くの信号経路がアービタ間に提供され、モード制御信号２０３のビットサイズは、２ビットよりも大きいことができる。

第１のアービタ４０２_１．２は、コントローラ２０１に通信可能に結合される。例えば、モード制御２０３は、第１のアービタ４０２_１．２に提供され、よって、通信結合が達成される。幾つかの実施形態において、第１のアービタ４０２_１．２は、２つ以上の相互接続部（例えば、Ｉｎ１からＯｕｔ１及びＩｎ３からＯｕｔ３）のうちの第１の相互接続部を、第１、第２、又は第３のモードのいずれかにあるように構成することが意図される。例えば、モード制御信号２０３のビット値に依存して、第１のアービタ４０２_１．２は、入力Ｉｎ１及びＩｎ３ノードを、それらのそれぞれの信号経路を通じて一意的な信号を送るために独立するように設定し、それらのそれぞれの信号経路を通じて同じ信号を送るために短絡され、或いはそれらのうちの１つを電気的に開いて１つの信号経路のみをアクティブにする。

幾つかの実施形態において、第２のアービタ４０２_１．１は、第１のアービタ４０２_１．２がコントローラ２０１に通信的に結合されるのと全く同様に、コントローラ２０１に通信的に結合される。幾つかの実施形態において、第２のアービタ４０２_１．１は、２つ以上の相互接続部（例えば、Ｉｎ２からＯｕｔ２及びＩｎ４からＯｕｔ４）の第２の相互接続部を、第１、第２又は第３のモードのうちの１つであるように構成することが意図される。例えば、モード制御信号２０３のビット値に依存して、第２アービタ４０２_１．１は、入力Ｉｎ２及びＩｎ４ノードを、それらのそれぞれの信号経路を通じて一意的な信号を送るために独立するように設定し、それらのそれぞれの信号経路を通じて同じ信号を送るために短絡され、或いはそれらのうちの１つを電気的に開いて１つの信号経路のみをアクティブにする。

様々な実施形態において、第１のアービタ及び第２のアービタによって設定される動作モードは、同じ動作モードである。例えば、第１アービタ４０２_１．２及び第２アービタ４０２_１．１は、信号経路（例えば、２つ以上の相互接続部のうちの第１の相互接続部及び２つ以上の相互接続部のうちの第２の相互接続部）を、帯域幅モード、待ち時間モード、又はエネルギモードにあるようにさせる。幾つかの実施形態において、第１及び第２のアービタによって設定される動作モードは、異なる動作モードである。

様々な実施形態において、２つ以上の相互接続部の第１の相互接続部のうちの少なくとも１つ、及び２つ以上の相互接続部の第２の相互接続部のうちの少なくとも１つは、電源ライン（Ｖｃｃ）又は接地ライン（Ｖｓｓ）によって遮蔽される。この例において、信号経路Ｉｎ１からＯｕｔ１は、Ｖｃｃ又はＶｓｓの１つによって遮蔽される一方で、信号経路Ｉｎ２からＯｕｔ２は、Ｖｃｃ又はＶｓｓの１つによって遮蔽される。

幾つかの実施形態では、第１のモード（例えば、帯域幅モード）において、第１のアービタ４０２_１．２及び第２のアービタ４０２_１．１は、２つ以上の相互接続部のうちの第１の相互接続部及び第２の相互接続部で別々の信号の伝搬を引き起こす。例えば、各信号経路は、一意的な信号を送る。この例では、４つの異なる信号が、帯域幅モードにおいて２つのアービタ間で伝搬されることができる。

幾つかの実施形態では、第２のモード（例えば、待ち時間モード）において、第１のアービタ４０２_１．２及び第２のアービタ４０２_１．１は、２つ以上の相互接続部のうちの第１の相互接続部で第１の同じ信号の伝搬を引き起こすことが意図され、２つ以上の相互接続部のうちの第２の相互接続部で第２の同じ信号の伝搬を引き起こすことが意図される。例えば、Ｉｎ１及びＩｎ３は、アービタ４０２_１．２からアービタ４０２_１．１に伝搬する同じ信号であり、Ｉｎ２及びＩｎ４は、アービタ４０２_１．１からアービタ４０２_１．２に伝搬する同じ信号である。

幾つかの実施形態では、第３のモード（例えば、エネルギモード）において、第１のアービタ４０２_１．２及び第２のアービタ４０２_１．１は、２つ以上の相互接続部のうちの交互の第１の相互接続部及び２つ以上の相互接続部のうちの交互の第２の相互接続部で信号の伝搬を引き起こすことが意図される。例えば、信号経路Ｉｎ１からＯｕｔ１は有効にされる一方で、信号経路Ｉｎ３からＯｕｔ３は無効にされる。同様に、信号経路Ｉｎ２からＯｕｔ２は、有効される一方で、信号パスＩｎ４からＯｕｔ４は無効にされる。

様々な実施形態において、アービタは、モード制御装置２０３のビット値に従って相互接続部３０４上のトラフィックをルーティング(経路指定)するモード制御装置２０３によって制御可能な、マルチプレクサ、パスゲート、トライステートバッファ又はインバータ、ＮＡＮＤゲート、ＮＯＲゲートなどのような任意の適切なロジックを使用して実装されることができる。

図５は、幾つかの実施形態に従った帯域幅モードにおける三モード再構成可能な相互接続部５００を示している。この構成では、単一の信号経路に対して高い帯域幅が達成される。各物理リンクは、一意的な論理信号を送る。この例では、４つの物理ワイヤが同じ配線リソース内にパックされている。ここで、アービタ３０１_１．１及びアービタ３０２_１．２は、入力Ｉｎ１、Ｉｎ２、Ｉｎ３、及びＩｎ４が一意的な信号を送るように、（信号ルータ５０２_１．１及び５０２_１．２によって示されるように）構成される。

図６は、幾つかの実施形態に従った待ち時間モードにおける三モード再構成可能な相互接続部６００を示している。近隣物（例えば、信号経路ＩＮ３）は、信号経路ＩＮ１のためのアシスト経路として再利用される。ここで、アービタ３０１１．１及びアービタ３０２１．２は、ＩＮ１及びＩＮ４が同じ信号を送り且つＩｎ１及びＩｎ３が同じ信号を送るように、（信号ルータ６０２１．１及び６０２１．２によって示すように）構成される。並列信号経路を使用することによって、信号経路間の交差結合容量が低減される。アシスト経路（ＩＮ３）及びプライマリ経路（ＩＮ１）内の信号遷移が時間的に整列して、ＩＮ１とＩＮ３との間の結合容量の効果的な減少（及び最良の場合には除去）をもたらす。ドライバサイズ及びワイヤレイアウトは、ＩＮ１及びＩＮ３が密接な整合(close matching)を可能にするために、同一（又は実質的に同一）である。ＩＮ１とＩＮ３との間の信号遷移に時間的な不整合(mismatch)があるにも拘わらず、遅延利益は優雅に(gracefully)低下する。

図７は、幾つかの実施形態に従ったエネルギモードにおける三モード再構成可能な相互接続部７００を示している。ここで、アービタ３０１１．１及びアービタ３０２１．２は、交互の信号経路を可能にするように（信号ルータ７０２１．１及び７０２１．２によって示すように）構成される。従って、信号を送る信号経路は、切り替わらない信号経路(non-switching signal paths)によって遮蔽される。この構成は、より少ない信号経路が切り替わっているので、低エネルギモードを可能にするだけでなく、重要な信号（例えば、ハードリセット信号）をノイズから遮蔽することも可能にする。この場合、隣接信号経路（ＩＮ３）は、切り替わらず、ワークロードが短い待ち時間又は高帯域幅を要求しない場合に、単に信号経路ＩＮ１が切り替わって、エネルギを節約する。

図８Ａ及び図８Ｂは、幾つかの実施形態に従った帯域幅モード及び待ち時間モードをそれぞれ示すプロット８００及び８２０を示している。プロット８００は、典型的な相互接続部８０１、遅延モードにおける再構成可能な相互接続部８０２、及び帯域幅モードにおける再構成可能な相互接続部８０３についての待ち時間に対してピーク帯域幅を比較している。プロットは、待ち時間クリティカルなサーバＭＥＳＨリンクのための三モード再構成可能な相互接続部の性能を示している。ここで、各曲線の４つの点は、異なるＶＤＤ点、すなわち、０．６５Ｖ、０．７５Ｖ、０．９Ｖ及び１．１Ｖである。プロット８００は、帯域幅モードでは、８０１を超える４６％のエネルギを犠牲にしてピーク帯域幅を最大３３％だけ増加させ得ることを示している。プロット８２０は、典型的な相互接続部８２１、待ち時間モードにおける再構成可能な相互接続部８２２、及び帯域幅モードにおける再構成可能な相互接続部８２３についての待ち時間に対してエネルギを比較している。プロット８２０は、待ち時間モードにおいて、エネルギの６８％増加を犠牲にして、リンク待ち時間を１４％だけ減少させ得ることを示している。なお、この例では、両方が望ましくないならば、再構成可能な相互接続部は、５％未満の待ち時間増加でエネルギモードにあることができる。

図９Ａ及び図９Ｂは、幾つかの実施形態に従った帯域幅モード及び待ち時間モードをそれぞれ示すプロット９００及び９２０を示している。プロット９００は、典型的な相互接続部９０１、待ち時間モードにおける再構成可能な相互接続部９０２、及び帯域幅モードにおける再構成可能な相互接続部９０３についての待ち時間に対してピーク帯域幅を比較している。プロットは、待ち時間クリティカルなサーバＭＥＳＨリンクのための三モード再構成可能な相互接続部の性能を示している。例えば、プロット９００及び９２０は、曲線内の異なる点によって示されるような固定エネルギ収支(fixed energy budget)の下でさえ利益を受け得ることを示してより、異なる点は、異なるＶＤＤ点、すなわち、０．６５Ｖ、０．７５Ｖ、０．９Ｖ及び１．１Ｖである。ピーク帯域幅対待ち時間プロット９００は、帯域幅モードにおいて、エネルギ制約（例えば、リンク９０１によって消費される最大エネルギ）の下でさえ、帯域幅の２７％増加があることを示している。プロット９２０は、典型的な相互接続部９２１、待ち時間モードにおける再構成可能な相互接続部９２２、及び帯域幅モードにおける再構成可能な相互接続部９２３についての待ち時間に対してエネルギを比較している。プロット９２０は、待ち時間モードにおいて、エネルギ増加を伴わずに、リンク待ち時間を５％だけ減少させ得ることを示している。なお、より洗練された（オール・ツー・オール(網羅的)）アービタは、２ｘ及び３ｘトリモーダル再構成可能な相互接続部を動的にサポートすることもできる。ここで、オール・ツー・オールアービタとは、全ての他のアービタと直接的に通信することができるアービタを指す。

図１０は、幾つかの実施形態に従った３×反復ワイヤを備える三モード再構成可能な相互接続部１０００を示している。この発明の代替的な実施形態では、緩衝相互接続部のペアを動的に再構成する代わりに、３つの緩衝相互接続部を３つの動作モード、すなわち、帯域幅モード、待ち時間モード、及びエネルギモードに構成することができる。類似のスキームを使用して、「ｎ」緩衝相互接続部を構成することができ、ここで、「ｎ」は、３よりも大きい。幾つかの実施形態において、アービタ１００２１．１及び１００２１．２は、ＩＮ３、ＩＮ４、ＩＮ５、及びＩＮ４を駆動する入力信号を決定し、それによって、動作モード、すなわち、帯域幅モード、待ち時間モード、及びエネルギモードを設定する。表２は、モードを要約している。３ｘトリモーダル再構成可能な相互接続部で可能な待ち時間低減、エネルギ低減、及び帯域幅増加は、特定の緩衝相互接続部構成のためのベースラインよりも高いことがある。

図１１は、幾つかの実施形態に従った三モード再構成可能な相互接続部を備えるＳＯＣ又はＮｏＣ２４００を示している。幾つかの実施形態において、デバイス２４００は、コンピューティングタブレット、携帯電話もしくはスマートフォン、ラップトップ、デスクトップ、物のインターネット（ＩＯＴ）デバイス、サーバ、ウェアラブルデバイス、セットトップボックス、ワイヤレス対応ｅリーダ、又は同等物のような、適切なコンピューティングデバイスを表す。特定のコンポーネントが一般的に示されており、そのようなデバイスの全てのコンポーネントがデバイス２４００に示されていないことが理解されるであろう。図１１の任意のブロックは、様々な実施形態の三モード再構成可能な相互接続部を有することができる。

ある例において、デバイス２４００は、ＳｏＣ（Ｓｙｓｔｅｍ－ｏｎ－Ｃｈｉｐ）２４０１を含む。ＳＯＣ２４０１の例示的な境界が、図１５に点線を使用して示されており、幾つかの例示的なコンポーネントは、ＳＯＣ２４０１内に含まれるように示されている。しかしながら、ＳＯＣ２４０１は、デバイス２４００の任意の適切なコンポーネントを含んでよい。

幾つかの実施形態において、デバイス２４００は、プロセッサ２４０４を含む。プロセッサ２４０４は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラマブル論理デバイス、処理コア、又は他の処理手段のような、１つ以上の物理デバイスを含むことができる。プロセッサ２４０４によって行われる処理動作は、アプリケーション及び／又はデバイス機能が実行されるオペレーティングプラットフォーム又はオペレーティングシステムの実行を含む。処理動作は、人間のユーザ又は他のデバイスとのＩ／Ｏ（入出力）に関する動作、電力管理に関する動作、コンピューティングデバイス２４００を他のデバイスに接続することに関する動作、及び／又は同等の動作を含む。処理動作は、オーディオＩ／Ｏ及び／又はディスプレイＩ／Ｏに関する動作を含むこともある。

幾つかの実施形態において、プロセッサ２４０４は、（コアとも呼ぶ）複数の処理コア２４０８ａ、２４０８ｂ、２４０８ｃを含む。３つのコア２４０８ａ、２４０８ｂ、２４０８ｃが図１５に示されているに過ぎないが、プロセッサ２４０４は、任意の他の適切な数の処理コア、例えば、数十又は数百の処理コアを含んでよい。プロセッサコア２４０８ａ、２４０８ｂ、２４０８ｃは、単一の集積回路（ＩＣ）チップ上に実装されてよい。その上、チップは、１つ以上の共有キャッシュ及び／又はプライベートキャッシュ、バス又は相互接続部、グラフィックス及び／又はメモリコントローラ、又は他のコンポーネントを含んでよい。

幾つかの実施形態において、プロセッサ２４０４は、キャッシュ２４０６を含む。ある例において、キャッシュ２４０６のセクション(区画)は、個々のコア２４０８に専用であってよい（例えば、コア２４０８ａに専用のキャッシュ２４０６の第１のセクション、コア２４０８ｂに専用のキャッシュ２４０６の第２のセクションなど）。ある例において、キャッシュ２４０６の１つ以上のセクションは、コア２４０８の２つ以上のコアの間で共有されてよい。キャッシュ２４０６は、異なるレベル、例えば、レベル１（Ｌ１）キャッシュ、レベル２（Ｌ２）キャッシュ、レベル３（Ｌ３）キャッシュなどに分割されてよい。

幾つかの実施形態において、プロセッサコア２４０４は、コア２４０４による実行のために（条件付き分岐を伴う命令を含む）命令をフェッチするためのフェッチユニット(fetch unit)を含んでよい。命令は、メモリ２４３０のような任意の記憶デバイスからフェッチされてよい。プロセッサコア２４０４は、フェッチされた命令をデコードするデコードユニットを含んでもよい。例えば、デコードユニットは、フェッチされた命令を複数のマイクロ動作にデコードしてよい。プロセッサコア２４０４は、デコードされた命令を格納することに関する様々な動作を実行するスケジュールユニットを含んでよい。例えば、スケジュールユニットは、命令がディスパッチの準備が整うまで、例えば、デコードされた命令の全てのソース値が利用可能になるまで、デコードユニットからのデータを保持してよい。１つの実施形態において、スケジュールユニットは、実行のためにデコードされた命令をスケジュール(schedule)してよく、且つ／或いはデコードされた命令を実行ユニットに発行(issue)（又は発送(dispatch)）してよい。

発送された命令が（例えば、デコードユニットによって）デコードされ、（例えば、スケジュールユニットによって）発送された後に、実行ユニットは、発送された命令を実行してよい。ある実施形態において、実行ユニットは、（撮像計算ユニット、グラフィックス計算ユニット、汎用計算ユニットなどのような）１つよりも多くの実行ユニットを含んでよい。実行ユニットは、加算、減算、乗算、及び／又は除算のような様々な算術演算を実行してもよく、１つ以上の算術論理ユニット（ＡＬＵ：arithmetic logic units）を含んでよい。ある実施形態では、コプロセッサ（図示せず）は、実行ユニットと連動して様々な算術演算を実行してよい。

更に、実行ユニットは、順序が乱れた命令を実行してよい。故に、プロセッサコア２４０４は、１つの実施形態において、順序乱れプロセッサコア(out-of-order processor core)であってよい。プロセッサコア２４０４は、退去ユニット(retirement unit)を含んでもよい。退去ユニットは、実行された命令が委ねられた(committed)後に退去されることができる。ある実施形態において、実行された命令の退去は、命令の実行から委ねられているプロセッサ状態、割り当て解除されている(de-allocated)命令によって使用される物理レジスタなどをもたらすことがある。プロセッサコア２４０４は、１つ以上のバスを介してプロセッサコア２４０４のコンポーネントと他のコンポーネントとの間の通信を可能にするバスユニットを含んでもよい。プロセッサコア２４０４は、（割り当てられた(assigned)アプリケーションプライオリティ及び／又はサブシステム状態（モード）関連(association)に関する値のような）コア２４０４の様々なコンポーネントによってアクセスされるデータを格納する１つ以上のレジスタを含んでもよい。

幾つかの実施形態において、デバイス２４００は、接続性回路構成２４３１(connectivity circuitries)を含む。例えば、接続性回路構成２４３１は、例えば、デバイス２４００が外部デバイスと通信することを可能にするために、ハードウェアデバイス（例えば、無線及び／又は有線コネクタ及び通信ハードウェア）及び／又はソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）などを含む。デバイス２４００は、他のコンピューティングデバイス、無線アクセスポイント又は基地局などのような、外部デバイスから分離されてよい。

ある例において、接続性回路構成２４３１は、複数の異なるタイプの接続性を含んでよい。一般化するために、接続性回路構成２４３１は、セルラ接続性回路構成、ワイヤレス接続性回路構成などを含んでよい。接続性回路構成２４３１のセルラ接続性回路構成は、一般的に、ＧＳＭ（global system for mobile communications）もしくは変形物もしくは派生物、ＣＤＭＡ（code division multiple access）もしくは変形物もしくは派生物、ＴＤＭ（time division multiplexing）もしくは変形物もしくは派生物、第３世代パートナーシッププロジェクト（３ＧＰＰ）ユニバーサル移動通信システム（ＵＭＴＳ）もしくは変形物もしくは派生物、３ＧＰＰロングタームエボリューション（ＬＴＥ）システムもしくは変形物もしくは派生物、３ＧＰＰ ＬＴＥ－Ａｄｖａｎｃｅｄ（ＬＴＥ－Ａ）システムもしくは変形物もしくは派生物、第５世代（５Ｇ）無線システムもしくは変形物もしくは派生物、５Ｇ移動ネットワークシステムもしくは変形物もしくは派生物、第５Ｇ Ｎｅｗ Ｒａｄｉｏ（ＮＲ）システムもしくは変形物もしくは派生物、又は他のセルラサービス標準を介して提供されるような、無線通信事業者によって提供されるセルラネットワーク接続性を指す。接続性回路構成２４３１の無線接続性回路構成（又は無線インターフェース）は、セルラではない無線接続性を指し、（Ｂｌｕｅｔｏｏｔｈ（登録商標）、近接場などのような）パーソナルエリアネットワーク、（Ｗｉ－Ｆｉのような）ローカルエリアネットワーク、及び／又は（ＷｉＭａｘのような）ワイドエリアネットワーク、及び／又は他の無線通信を含むことができる。ある例において、接続性回路構成２４３１は、例えば、システム実施形態が無線デバイス、例えば、携帯電話又は携帯情報端末に組み込まれることがあるように、有線又は無線インターフェースのような、ネットワークインターフェースを含んでよい。

幾つかの実施形態において、デバイス２４００は、１つ以上のＩ／Ｏデバイスとの相互作用に関するハードウェアデバイス及び／又はソフトウェアコンポーネントを表す制御ハブ２４３２を含む。例えば、プロセッサ２４０４は、制御ハブ２４３２を介して、ディスプレイ２４２２、１つ以上の周辺デバイス２４２４、記憶デバイス２４２８、１つ以上の他の外部デバイス２４２９などのうちの１つ以上と通信してよい。制御ハブ２４３２は、チップセット、プラットフォーム制御ハブ（ＰＣＨ）、及び／又は同等物であってよい。

例えば、制御ハブ２４３２は、デバイス２４００に接続する追加的なデバイスのための１つ以上の接続ポイントを示しており、例えば、それを通じて、ユーザはシステムと相互作用(対話)することがある、例えば、デバイス２４００に取り付けられることができるデバイス（例えば、デバイス２４２９）は、マイクロホンデバイス、スピーカもしくはステレオシステム、オーディオデバイス、ビデオシステムもしくは他のディスプレイデバイス、キーボードもしくはキーパッドデバイス、又はカードリーダもしくは他のデバイスのような特定のアプリケーションで使用するための他のＩ／Ｏデバイスを含む。

上述のように、制御ハブ２４３２は、オーディオデバイス、ディスプレイ２４２２などと相互作用することができる。例えば、マイクロホン又は他のオーディオデバイスを通じた入力は、デバイス２４００の１つ以上のアプリケーション又は機能のための入力又はコマンドを提供することができる。加えて、ディスプレイ出力の代わりに又はディスプレイ出力に加えて、オーディオ出力を提供することができる。別の例において、ディスプレイ２４２２がタッチスクリーンを含むならば、ディスプレイ２４２２は、少なくとも部分的に制御ハブ２４３２によって管理されることができる入力デバイスとしても機能する。制御ハブ２４３２によって管理されるＩ／Ｏ機能を提供するために、コンピューティングデバイス２４００に追加的なボタン又はスイッチがあることができる。１つの実施形態において、制御ハブ２４３２は、加速度計、カメラ、光センサもしくは他の環境センサ、又はデバイス２４００に含まれることができる他のハードウェアのようなデバイスを管理する。入力は、直接的なユーザ対話の一部であることができ、システムに環境入力を提供して、（ノイズをフィルタリングすること、輝度検出のためにディスプレイを調整すること、カメラのためにフラッシュを適用すること、又は他の構成のような）システムの動作に影響を及ぼすことができる。

幾つかの実施形態において、制御ハブ２４３２は、任意の適切な通信プロトコル、例えば、ＰＣＩｅ（Peripheral Component Interconnect Express）、ＵＳＢ（Universal Serial B us）、Ｔｈｕｎｄｅｒｂｏｌｔ、ＨＤＭＩ（登録商標）（High Definition Multimedia Interface）、Ｆｉｒｅｗｉｒｅなどを使用して、様々なデバイスに結合してよい。

幾つかの実施形態において、ディスプレイ２４２２は、ユーザがデバイス２４００と対話するための視覚的及び／又は触覚的ディスプレイを提供するハードウェア（例えば、ディスプレイデバイス）及びソフトウェア（例えば、ドライバ）コンポーネントを表す。ディスプレイ２４２２は、ディスプレイインターフェース、ディスプレイスクリーン、及び／又はユーザにディスプレイを提供するために使用されるハードウェアデバイスを含んでよい。幾つかの実施形態において、ディスプレイ２４２２は、出力及び入力の両方をユーザに提供するタッチスクリーン（又はタッチパッド）デバイスを含む。ある例において、ディスプレイ２４２２は、プロセッサ２４０４と直接的に通信することがある。ディスプレイ２４２２は、モバイル電子デバイス又はラップトップデバイスにおけるような内部ディスプレイデバイス、又はディスプレイインターフェース（例えば、ＤｉｓｐｌａｙＰｏｒｔなど）を介して取り付けられる外部ディスプレイデバイスのうちの１つ以上であることができる。１つの実施形態において、ディスプレイ２４２２は、仮想現実（ＶＲ）アプリケーション又は拡張現実（ＡＲ）アプリケーションにおける使用のための立体視ディスプレイデバイスのようなヘッドマウントディスプレイ（ＨＭＤ）であることができる。

幾つかの実施形態では、図示されていないが、プロセッサ２４０４に加えて（又はプロセッサ２４０４の代わりに）、デバイス２４００は、ディスプレイ２４２２上にコンテンツを表示する１つ以上の態様を制御することがある１つ以上のグラフィックス処理コアを含むグラフィックス処理ユニット（ＧＰＵ）を含んでよい。

制御ハブ２４３２（又はプラットフォームコントローラハブ）は、ハードウェアインターフェース及びコネクタ、並びに周辺デバイス２４２４への周辺接続を行うためのソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含んでよい。

デバイス２４００は、他のコンピューティングデバイスへの周辺デバイスであってよく、それに接続される周辺デバイスを有して良いことが理解されるであろう。デバイス２４００は、デバイス２４００上のコンテンツを管理（例えば、ダウンロード及び／又はアップロード、変更、同期）する目的のために他のコンピューティングデバイスに接続する「ドッキング」コネクタを有してよい。加えて、ドッキングコネクタは、デバイス２４００が、特定の周辺機器に接続することを可能にすることができ、特定の周辺機器は、コンピューティングデバイス２４００が、例えば、オーディオビジュアル又は他のシステムへのコンテンツ出力を制御することを可能にする。

専用ドッキングコネクタ又は他の専用接続ハードウェアに加えて、デバイス２４００は、共通又は標準ベースのコネクタを介して周辺接続を行うことができる。共通タイプは、（多数の異なるハードウェアインターフェースのいずれかを含むことができる）ユニバーサルシリアルバス（ＵＳＢ）コネクタ、ＭＤＰ（ＭｉｎｉＤｉｓｐｌａｙＰｏｒｔ）、ＨＤＭＩ（登録商標）（High Definition Multimedia Interface）、Ｆｉｒｅｗｉｒｅ、又は他のタイプを含むＤｉｓｐｌａｙＰｏｒｔを含むことができる。

幾つかの実施形態において、接続性回路構成２４３１は、例えば、プロセッサ２４０４に直接的に結合されることに加えて或いはその代わりに、制御ハブ２４３２に結合されてよい。幾つかの実施形態において、ディスプレイ２４２２は、例えば、プロセッサ２４０４に直接的に結合されることに加えて或いはその代わりに、制御ハブ２４３２に結合されてよい。

幾つかの実施形態において、デバイス２４００は、メモリインターフェース２４３４を介してプロセッサ２４０４に結合されるメモリ２４３０を含む。メモリ２４３０は、デバイス２４００内に情報を格納するためのメモリデバイスを含む。メモリは、不揮発性（メモリデバイスへの電力が中断された場合に状態が変化しない）及び／又は揮発性（メモリデバイスへの電力が中断された場合に状態が不確定である）メモリデバイスを含むことができる。メモリデバイス２４３０は、ダイナミックランダムアクセスメモリデバイス（ＤＲＡＭ）、スタティックランダムアクセスメモリデバイス（ＳＲＡＭ）、フラッシュメモリデバイス、相変化メモリデバイス、又はプロセスメモリとして機能するのに適した性能を有する何らかの他のメモリデバイスであり得る。１つの実施形態において、メモリ２４３０は、デバイス２４００用のシステムメモリとして作動して、１つ以上のプロセッサ２４０４がアプリケーション又はプロセスを実行するときに使用するときの使用のためのデータ及び命令を格納することができる。メモリ２４３０は、アプリケーションデータ、ユーザデータ、音楽、写真、文書、又は他のデータ、並びにデバイス２４００のアプリケーション及び機能の実行に関するシステムデータを（長期であれ一時的であれ）格納することができる。

様々な実施形態及び例の要素は、コンピュータ実行可能命令（例えば、本明細書で議論する任意の他のプロセスを実装する命令）を格納するための機械可読媒体（例えば、メモリ２４３０）としても提供される。機械可読媒体（例えば、メモリ２４３０）は、フラッシュメモリ、光ディスク、ＣＤ－ＲＯＭ、ＤＶＤ ＲＯＭ、ＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気もしくは光カード、相変化メモリ（ＰＣＭ）、又は電子もしくはコンピュータ実行可能命令を格納するのに適した他のタイプの機械可読媒体を含んでよいが、これらに限定されない。例えば、本開示の実施形態は、通信リンク（例えば、モデム又はネットワーク接続）を介してデータ信号によってリモートコンピュータ（例えば、サーバ）から要求元コンピュータ（例えば、クライアント）に転送されることがあるコンピュータプログラム（例えば、ＢＩＯＳ）としてダウンロードされてよい。

幾つかの実施形態において、デバイス２４００は、例えば、デバイス２４００の様々なコンポーネントの温度を測定するための温度測定回路構成２４４０を含む。ある例において、温度測定回路構成２４４０は、それらの温度が測定及び監視されるべきである様々なコンポーネントに埋め込まれてよく、結合されてよく、或いは取り付けられてよい。例えば、温度測定回路構成２４４０は、コア２４０８ａ、２４０８ｂ、２４０８ｃ、電圧調整器２４１４、メモリ２４３０、ＳＯＣ２４０１のマザーボード、及び／又はデバイス２４００の任意の適切なコンポーネントのうちの１つ以上の温度を測定することがある。

幾つかの実施形態において、デバイス２４００は、例えば、デバイス２４００の１つ以上のコンポーネントによって消費される電力を測定するための、電力測定回路構成２４４２を含む。ある例では、電力を測定することに加えて或いはその代わりに、電力測定回路構成２４４２は、電圧及び／又は電流を測定することがある。ある例において、電力測定回路構成２４４２は、それらの電力、電圧、及び／又は電流消費が測定及び監視されることが意図される様々なコンポーネントに埋め込まれてよく、結合されてよく、或いは取り付けられてよい。例えば、電力測定回路構成２４４２は、１つ以上の電圧調整器２４１４によって供給される電力、電流及び／又は電圧、ＳＯＣ２４０１に供給される電力、デバイス２４００に供給される電力、デバイス２４００のプロセッサ２４０４（又は任意の他のコンポーネント）によって消費される電力などを測定することがある。

幾つかの実施形態において、デバイス２４００は、一般的に電圧調整器（ＶＲ：voltage regulator））２４１４と呼ばれる１つ以上の電圧調整器回路構成を含む。ＶＲ２４１４は、デバイス２４００の任意の適切なコンポーネントを作動させるために供給されることがある、適切な電圧レベルで信号を生成する。単なる例として、ＶＲ２４１４は、デバイス２４００のプロセッサ２４０４に信号を供給していることが示されている。幾つかの実施形態において、ＶＲ２４１４は、１つ以上の電圧識別（ＶＩＤ：Voltage Identification）信号を受信し、ＶＩＤ信号に基づいて、適切なレベルで電圧信号を生成する。様々なタイプのＶＲがＶＲ２４１４のために利用されてよい。例えば、ＶＲ２４１４は、「バック(buck)」ＶＲ、「ブースト(boost)」ＶＲ、バック及びブーストＶＲの組み合わせ、低ドロップアウト（ＬＤＯ：low dropout）調整器、スイッチングＤＣ－ＤＣ調整器などを含んでよい。バックＶＲは、一般的に、入力電圧を１(unit)よりも小さい比率で出力電圧に変換する必要のある電力送達用途で使用される。ブーストＶＲは、一般的に、入力電圧を１(unit)よりも大きな比率で出力電圧に変換する必要のある電力送達用途で使用される。幾つかの実施形態において、各プロセッサコアは、ＰＣＵ２４１０ａ／ｂ及び／又はＰＭＩＣ２４１２によって制御されるその独自のＶＲを有する。幾つかの実施形態において、各コアは、電力管理のための効率的な制御を提供するために分散型ＬＤＯのネットワークを有する。ＬＤＯは、デジタルＬＤＯ、アナログＬＤＯ、又はデジタル又はアナログＬＤＯの組み合わせであることができる。

幾つかの実施形態において、デバイス２４００は、一般的にクロック生成器２４１６と呼ぶ１つ以上のクロック生成器回路構成を含む。クロック生成器２４１６は、デバイス２４００の任意の適切なコンポーネントに供給されることがある適切な周波数レベルでクロック信号を生成する。単なる例として、クロック生成器２４１６は、デバイス２４００のプロセッサ２４０４にクロック信号を供給していることが示されている。幾つかの実施形態において、クロック生成器２４１６は、１つ以上の周波数識別（ＦＩＤ：Frequency Identification）信号を受信し、ＦＩＤ信号に基づいて、適切な周波数でクロック信号を生成する。クロック生成器２４１６は、様々な実施形態に関連して議論するような適応周波数出力を提供することができる適応クロック源(adaptive clock source)である。

幾つかの実施形態において、デバイス２４００は、デバイス２４００の様々なコンポーネントに電力を供給するバッテリ２４１８を含む。単なる例として、バッテリ２４１８は、プロセッサ２４０４に電力を供給していることが示されている。図に示していないが、デバイス２４００は、ＡＣアダプタから受け取る交流（ＡＣ）電源に基づいて、例えば、バッテリを再充電するための、充電回路構成を含んでよい。

幾つかの実施形態において、デバイス２４００は、（電力管理ユニット（ＰＭＵ：Power Management Unit）、電力コントローラなどとも呼ぶ）電力制御ユニット（ＰＣＵ：Power Control Unit）２４１０を含む。ある例において、ＰＣＵ２４１０の幾つかのセクション(区画)は、１つ以上の処理コア２４０８によって実装されてよく、ＰＣＵ２４１０のこれらのセクションは、点線ボックスを使用して象徴的に示されており、ＰＣＵ２４１０ａと印されている。ある例において、ＰＣＵ２４１０の幾つかの他のセクションは、処理コア２４０８の外側に実装されてよく、ＰＣＵ２４１０のこれらのセクションは、点線ボックスを使用して象徴的に示されており、ＰＣＵ２４１０ｂと印されている。ＰＣＵ２４１０は、デバイス２４００のための様々な電力管理動作を実装することがある。ＰＣＵ２４１０は、デバイス２４００のための様々な電力管理動作を実装するために、ハードウェアインターフェース、ハードウェア回路構成、コネクタ、レジスタなど、並びにソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含んでよい。

幾つかの実施形態において、デバイス２４００は、例えば、デバイス２４００のための様々な電力管理動作を実装するために、電力管理集積回路（ＰＭＩＣ：Power Management Integrated Circuit）２４１２を含む。幾つかの実施形態において、ＰＭＩＣ２４１２は、再構成可能な電力管理ＩＣ（ＲＰＭＩＣ：Reconfigurable Power Management IC））及び／又はＩＭＶＰ（Ｉｎｔｅｌ（Intel（登録商標） Mobile Voltage Positioning）である。ある例において、ＰＭＩＣは、プロセッサ２４０４から分離されたＩＣチップ内にある。これはデバイス２４００のための様々な電力管理動作を実装することがある。ＰＭＩＣ２４１２は、デバイス２４００のための様々な電力管理動作を実装するために、ハードウェアインターフェース、ハードウェア回路構成、コネクタ、レジスタなど、並びにソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含んでよい。

ある例において、デバイス２４００は、ＰＣＵ２４１０又はＰＭＩＣ２４１２の一方又は両方を含む。ある例において、ＰＣＵ２４１０又はＰＭＩＣ２４１２のいずれか一方は、デバイス２４００内に存在しないことがあり、故に、これらのコンポーネントは、点線を使用して図示されている。

デバイス２４００の様々な電力管理動作は、ＰＣＵ２４１０によって、ＰＭＩＣ２４１２によって、又はＰＣＵ２４１０とＰＭＩＣ２４１２との組み合わせによって実行されてよい。例えば、ＰＣＵ２４１０及び／又はＰＭＩＣ２４１２は、デバイス２４００の様々なコンポーネントについての電力状態（例えば、Ｐ状態）を選択してよい。例えば、ＰＣＵ２４１０及び／又はＰＭＩＣ２４１２は、デバイス２４００の様々なコンポーネントについての（例えば、ＡＣＰＩ（Advanced Configuration and Power Interface）仕様に従って）電力状態を選択してよい。単に一例として、ＰＣＵ２４１０及び／又はＰＭＩＣ２４１２は、デバイス２４００の様々なコンポーネントを、スリープ状態、アクティブ状態、適切なＣ状態（例えば、ＡＣＰＩ仕様に従ったＣ０状態又は他の適切なＣ状態）などに遷移させることができる。ある例において、ＰＣＵ２４１０及び／又はＰＭＩＣ２４１２は、ＶＲ２４１４による電圧出力及び／又はクロック生成器によって出力されるクロック信号の周波数を、例えば、それぞれＶＩＤ信号及び／又はＦＩＤ信号を出力することによって制御してよい。ある例において、ＰＣＵ２４１０及び／又はＰＭＩＣ２４１２は、バッテリ電力の使用、バッテリ２４１８の充電、及び電力節約動作に関する構成を制御することがある。

クロック生成器２４１６は、位相固定ループ（ＰＬＬ：phase locked loop）、周波数こいてループ（ＦＬＬ：frequency locked loop）、又は任意の適切なクロック源を含むことができる。幾つかの実施形態において、プロセッサ２４０４の各コアは、それ自体のクロック源を有する。従って、各コアは、他方のコアの動作周波数から独立した周波数で作動することができる。幾つかの実施形態において、ＰＣＵ２４１０及び／又はＰＭＩＣ２４１２は、適応的又は動的周波数スケーリング又は調整を行う。例えば、プロセッサコアのクロック周波数は、コアがその最大電力消費閾値又は限界で作動していないならば、増加させられることができる。幾つかの実施形態において、ＰＣＵ２４１０及び／又はＰＭＩＣ２４１２は、プロセッサの各コアの動作条件を決定し、コアが目標性能レベルより下で作動しているとＰＣＵ２４１０及び／又はＰＭＩＣ２４１２が決定するときに、コアのクロック源（例えば、コアのＰＬＬ）がロックを喪失することなく、そのコアの周波数及び／又は電源電圧を適宜調整する。例えば、コアが、そのコア又はプロセッサ２４０４について割り当てられた総電流よりも小さい電源レール(power supply rail)から電流を引き出すならば、ＰＣＵ２４１０及び／又はＰＭＩＣ２４１２は、コア又はプロセッサ２４０４がより高い性能レベルで動作できるように、（例えば、クロック周波数及び／又は電源電圧レベルを増加することによって）そのコア又はプロセッサ２４０４についての電力引出し(power draw)を一時的に増加させることができる。従って、電圧及び／又は周波数は、製品の信頼性を損なうことなく、プロセッサ２４０４のために一時的に増加されられることができる。

ある例において、ＰＣＵ２４１０及び／又はＰＭＩＣ２４１２は、例えば、電力測定回路構成２４４２、温度測定回路構成２４４０、バッテリ２４１８の充電レベル、及び／又は電力管理のために使用されることがある任意の他の適切な情報から測定値を受信することに少なくとも部分的に基づいて、電力管理動作を実行してよい。この目的を達成するために、ＰＭＩＣ２４１２は、システム／プラットフォームの電力／熱挙動に対する影響を有する１つ以上の要因における様々な値／変動を感知／検出するために、１つ以上のセンサに通信的に結合される。１つ以上の要因の例は、電流、電圧低下、温度、動作周波数、動作電圧、電力消費、コア間通信活動などを含む。これらのセンサのうちの１つ以上は、コンピューティングシステムの１つ以上のコンポーネント又は論理／ＩＰブロックと物理的に近接して（且つ／或いは熱接触／結合して）設けられてよい。加えて、センサは、ＰＣＵ２４１０及び／又はＰＭＩＣ２４１２が、少なくとも部分的にセンサの１つ以上によって検出される値に基づいてプロセッサコアエネルギを管理することを可能にするために、少なくとも１つの実施形態において、ＰＣＵ２４１０及び／又はＰＭＩＣ２４１２に直接的に接続されてよい。

（ソフトウェアスタックの全ての要素が示されているわけではないが）デバイス２４００の例示的なソフトウェアスタックが示されている。単なる例として、プロセッサ２４０４は、アプリケーションプログラム２４５０、オペレーティングシステム２４５２、（例えば、一般的にＰＭアプリケーション２４５８と呼ぶ）１つ以上の電力管理（ＰＭ）特定アプリケーションプログラム、及び／又は同等のプログラムを実行してよい。ＰＭアプリケーション２４５８は、ＰＣＵ２４１０及び／又はＰＭＩＣ２４１２によって実行されてもよい。ＯＳ２４５２はまた、１つ以上のＰＭアプリケーション２４５６ａ、２４５６ｂ、２４５６ｃを含んでもよい。ＯＳ２４５２は、様々なドライバ２４５４ａ、２４５４ｂ、２４５４ｃなどを含んでもよく、それらの幾つかは、電力管理の目的のために特定されてよい。幾つかの実施形態において、デバイス２４００は、基本入出力システム（ＢＩＯＳ：Basic Input/Output System）２４２０を更に含んでよい。ＢＩＯＳ２４２０は、（例えば、１つ以上のドライバ２４５４を介して）ＯＳ２４５２と通信したり、プロセッサ２４０４と通信したりしてよい。

例えば、ＰＭアプリケーション２４５８、２４５６、ドライバ２４５４、ＢＩＯＳ２４２０などのうちの１つ以上を使用して、電力管理特有のタスクを実施して、例えば、デバイス２４００の様々なコンポーネントの電圧及び／又は周波数を制御し、デバイス２４００の様々なコンポーネントの起動状態、スリープ状態、及び／又は任意の他の適切な電力状態を管理してよく、バッテリの電力使用量、バッテリ２４１８の充電、電力節約動作に関する構成などを制御してよい。

本明細書における「ある実施形態」、「１つの実施形態」、「幾つかの実施形態」、又は「他の実施形態」への言及は、実施形態に関連して記載される特定の構成、構造、又は特徴が、必ずしも全ての実施形態ではなく、少なくとも幾つかの実施形態に含まれることを意味する。「ある実施形態」、「１つの実施形態」、又は「幾つかの実施形態」の様々な外観は、必ずしも全てが同じ実施形態に言及しているわけではない。明細書が、コンポーネント、構成、構造、又は特徴が「含まれてよい(may be included)」、「含まれてよい(might be included)」、又は「含まれることができる(can be included)」と述べる場合、その特定のコンポーネント、構成、構造、又は特徴が含まれることは必要とされない。明細書又は請求項が単数の要素に言及する場合、それは、要素のうちの１つのみが存在することを意味しない。本明細書又は請求項が「追加的な」要素に言及する場合、それは追加的な要素のうちの１つよりも多くが存在することを排除しない。

更に、特定の構成、構造、機能、又は特徴は、１つ以上の実施形態において任意の適切な方法で組み合わせられてよい。例えば、第１の実施形態は、２つの実施形態に関連する特定の構成、構造、機能、又は特徴が相互に排他的でない場合には、第２の実施形態と組み合わせられてよい。

本開示は、その特定の実施形態に関連して記載されたが、そのような実施形態の多くの代替、修正、及び変形が、前述の記述に照らして当業者に明らかであろう。本開示の実施形態は、添付の請求項の広い範囲内に入るように、全てのそのような代替、修正、及び変形を包含することが意図される。

加えて、図示及び議論を簡単にするために、並びに開示を曖昧にしないために、集積回路（ＩＣ）チップ及び他のコンポーネントへのよく知られている電力／接地接続は、提示された図中に示されることがあり、或いは示されないことがある。更に、構成は、開示を曖昧にすることを避けるために、並びにそのようなブロック図構成の実装に関する詳細が、本開示が実装されるプラットフォームに大きく依存する（すなわち、そのような詳細は、十分に当業者の範囲内であるべきである）という事実も考慮して、ブロック図形式で示されることがある。本開示の例示的な実施形態を記載するために特定の詳細（例えば、回路）が記載される場合、本開示はこれらの特定の詳細を伴わないで或いはそれらの変形を伴って実施され得ることが、当業者に明らかであるはずである。よって、本記述は、限定的ではなく例示的であると考えられるべきである。

以下の例は、さらなる実施形態に関する。例における特定事項は、１つ以上の実施形態のどこでも使用されてよい。本明細書に記載する装置の全ての任意的な構成は、方法又はプロセスに関して実装されてよい。

例１：モード信号を生成し、モード信号は、２つ以上の相互接続部のうちの第１及び第２の相互接続部の動作モードを示し、動作モードは、第１のモード、第２のモード又は第３のモードのうちの１つを含む、コントローラと、コントローラに通信的に結合され、２つ以上の相互接続部のうちの第１の相互接続部を、第１、第２又は第３のモードのうちの１つにあるように構成する、第１のアービタと、コントローラに通信的に結合され、２つ以上の相互接続部のうちの第２の相互接続部を、２つ以上の相互接続部のうちの第１の相互接続部と同じモードにあるように構成する、第２のアービタとを含む、装置。

例２：第１及び第２のアービタは、２つ以上の相互接続部のうちの前記第１の相互接続部の入力を短絡させ、２つ以上の相互接続部のうちの前記第１の相互接続部の入力を第１又は第２のアービタの入力ポート又は出力ポートに接続し、或いは、２つ以上の相互接続部のうちの第１の相互接続部の１つの第１の相互接続部の入力を第１又は第２のアービタの入力ポート又は出力ポートから分離する、ように動作可能である、例１に記載の装置。

例３：２つ以上の相互接続部のうちの第１の相互接続部の少なくとも１つの第１の相互接続部及び２つ以上の相互接続部のうちの第２の相互接続部の少なくとも１つの第２の相互接続部は、電源ライン又は接地ラインによって遮蔽される、例１に記載の装置。

例４：第１のモードは、帯域幅モードであり、第１及び第２のアービタは、２つ以上の相互接続部のうちの第１及び第２の相互接続部で別個の信号の伝搬を引き起こす、例１に記載の装置。

例５：第２のモードは、待ち時間モードであり、第１及び第２のアービタは、２つ以上の相互接続部のうちの第１の相互接続部での第１の同じ信号及び２つ以上の相互接続部のうちの第２の相互接続部での第２の同じ信号の伝搬を引き起こす、例１に記載の装置。

例６：第３のモードは、エネルギモードであり、第１及び第２のアービタは、２つ以上の相互接続部のうちの交互の第１の相互接続部及び２つ以上の相互接続部のうちの交互の第２の相互接続部での信号の伝搬を引き起こす、例１に記載の装置。

例７：コントローラは、電力管理ユニットであり、動的電圧及び周波数スケーリングを行うようにも動作可能である、例１に記載の装置。

例８：モード制御を生成する電力管理ユニット（ＰＭＵ）と、ＰＭＵに結合されるアービタのメッシュネットワークと、を含み、アービタのメッシュネットワークは、モード制御を受信するようＰＭＵに通信的に結合される第１のアービタと、モード制御を受信するようＰＭＵに通信的に結合される第２のアービタと、第１のアービタに結合される第１のドライバ及び第２のドライバを有する第１のペアの信号経路と、第２のアービタに結合される第１のレシーバ及び第２のレシーバと、第２のアービタに結合される第３のドライバ及び第４のドライバを有する第２のペアの信号経路と、第１のアービタに結合される第３のレシーバ及び第４のレシーバと含み、第１及び第２のアービタは、第１及び第２の信号経路を、モード制御に従って第１のモード、第２のモード又は第３のモードのうちの１つにあるように構成する、装置。

例９：ＰＭＵは、動的電圧及び周波数スケーリングを行う、例８に記載の装置。

例１０：第１及び第２のアービタは、第１のペアの信号経路の各入力を第１又は第２のアービタの各入力ポート又は出力ポートに接続し、或いは、第１のペアの信号経路の入力を第１又は第２のアービタの同じ信号ポートに短絡させる、例８に記載の装置。

例１１：第１及び第２のアービタは、第１のペアの信号経路の信号経路のうちの信号経路の１つの信号経路の入力の１つの電気経路を開き、或いは、第１のペアの信号経路の各入力を第１又は第２のアービタの各入力ポート又は出力ポートに接続する、例８に記載の装置。

例１２：第１及び第２のアービタは、第２のペアの信号経路の各入力を第１又は第２のアービタの各入力ポート又は出力ポートに接続し、或いは、第２のペアの信号経路の入力を第１又は第２のアービタの同じ信号ポートに短絡させる、例８に記載の装置。

例１３：第１及び第２のアービタは、第２のペアの信号経路の信号経路のうちの１つの信号経路の入力の１つの電気経路を開き、或いは、第１のペアの信号経路の各入力を第１又は第２のアービタの各入力ポート又は出力ポートに接続する、例８に記載の装置。

例１４：第１のモードは、帯域幅モードであり、第１及び第２のアービタは、第１及び第２のペアの信号経路で別個の信号の伝搬を引き起こす、例８に記載の装置。

例１５：第２のモードは、待ち時間モードであり、第１及び第２のアービタは、第１のペアの信号経路での第１の同じ信号及び第２のペアの信号経路での第２の同じ信号の伝搬を引き起こす、例８に記載の装置。

例１６：第３のモードは、エネルギモードであり、第１及び第２のアービタは、第１及び第２のペアの信号経路の交互の信号経路で信号の伝搬を引き起こす、例８に記載の装置。

例１７：メモリと、メモリに結合されるプロセッサコアと、動的電圧及び周波数スケーリングを行うようプロセッサコアに結合される電力管理ユニット（ＰＭＵ）と、メッシュ又はリングネットワークを含むネットワークオンチップ（ＮＯＣ）と、プロセッサに通信的に結合されるワイヤレスインターフェースとを含み、ＮＯＣは、ＰＭＵに結合されるアービタのネットワークを含み、アービタのネットワークは、モード制御を受信するようＰＭＵに通信的に結合される第１のアービタと、モード制御を受信するようＰＭＵに通信的に結合される第２のアービタと、第１のアービタに結合される第１のドライバ及び第２のドライバを有する第１のペアの信号経路と、第２のアービタに結合される第１のレシーバ及び第２のレシーバと、第２のアービタに結合される第３のドライバ及び第４のドライバを有する第２のペアの信号経路と、第１のアービタに結合される第３のレシーバ及び第４のレシーバとを含み、第１及び第２のアービタは、第１及び第２の信号経路を、モード制御に従って第１のモード、第２のモード又は第３のモードのうちの１つにあるように構成する、システム。

例１８：第１のモードは、帯域幅モードであり、第１及び第２のアービタは、第１及び第２のペアの信号経路で別個の信号の伝搬を引き起こす、例１７に記載のシステム。

例１９：第２のモードは、待ち時間モードであり、第１及び第２のアービタは、第１のペアの信号経路での第１の同じ信号及び第２のペアの信号経路での第２の同じ信号の伝搬を引き起こす、例１７に記載のシステム。

例２０：第３のモードは、エネルギモードであり、第１及び第２のアービタは、第１及び第２のペアの信号経路の交互の信号経路で信号の伝搬を引き起こす、例１７に記載のシステム。

読者が技術開示の性質及び要旨を確認することを可能にする要約が提供される。要約は、請求項の範囲又は意味を限定するために使用されないという理解の下に提出される。これにより、以下の請求項は、詳細な記述に組み込まれ、各請求項は、別個の実施形態として自立する。

Claims (25)

1. モード信号を生成し、該モード信号は、２つ以上の相互接続部のうちの第１及び第２の相互接続部の動作モードを示し、該動作モードは、第１のモード、第２のモード又は第３のモードのうちの１つを含む、コントローラと、
   前記コントローラに通信的に結合され、前記２つ以上の相互接続部のうちの前記第１の相互接続部を、前記第１、第２又は第３のモードのうちの１つにあるように構成する、第１のアービタと、
   前記コントローラに通信的に結合され、前記２つ以上の相互接続部のうちの前記第２の相互接続部を、前記２つ以上の相互接続部のうちの前記第１の相互接続部と同じモードにあるように構成する、第２のアービタとを含む、
   装置。
2. 前記第１及び第２のアービタは、
   前記２つ以上の相互接続部のうちの前記第１の相互接続部の入力を短絡させ、
   前記２つ以上の相互接続部のうちの前記第１の相互接続部の入力を前記第１又は第２のアービタの入力ポート又は出力ポートに接続し、或いは
   前記２つ以上の相互接続部のうちの前記第１の相互接続部の１つの第１の相互接続部の入力を前記第１又は第２のアービタの入力ポート又は出力ポートから分離する、
   ように動作可能である、
   請求項１に記載の装置。
3. 前記２つ以上の相互接続部のうちの前記第１の相互接続部の少なくとも１つの第１の相互接続部及び前記２つ以上の相互接続部のうちの前記第２の相互接続部の少なくとも１つの第２の相互接続部は、電源ライン又は接地ラインによって遮蔽される、請求項１又は２に記載の装置。
4. 前記第１のモードは、帯域幅モードであり、前記第１及び第２のアービタは、前記２つ以上の相互接続部のうちの前記第１及び第２の相互接続部で別個の信号の伝搬を引き起こす、請求項１～３のうちのいずれか１項に記載の装置。
5. 前記第２のモードは、待ち時間モードであり、前記第１及び第２のアービタは、前記２つ以上の相互接続部のうちの前記第１の相互接続部での第１の同じ信号及び前記２つ以上の相互接続部のうちの前記第２の相互接続部での第２の同じ信号の伝搬を引き起こす、請求項１～４のうちのいずれか１項に記載の装置。
6. 前記第３のモードは、エネルギモードであり、前記第１及び第２のアービタは、前記２つ以上の相互接続部のうちの交互の第１の相互接続部及び前記２つ以上の相互接続部のうちの交互の第２の相互接続部での信号の伝搬を引き起こす、請求項１～５のうちのいずれか１項に記載の装置。
7. 前記コントローラは、電力管理ユニットであり、動的電圧及び周波数スケーリングを行うようにも動作可能である、請求項１～６のうちのいずれか１項に記載の装置。
8. モード制御を生成する電力管理ユニット（ＰＭＵ）と、
   前記ＰＭＵに結合されるアービタのメッシュネットワークと、を含み、該アービタのメッシュネットワークは、
   前記モード制御を受信するよう前記ＰＭＵに通信的に結合される第１のアービタと、
   前記モード制御を受信するよう前記ＰＭＵに通信的に結合される第２のアービタと、
   前記第１のアービタに結合される第１のドライバ及び第２のドライバを有する第１のペアの信号経路と、前記第２のアービタに結合される第１のレシーバ及び第２のレシーバと、
   前記第２のアービタに結合される第３のドライバ及び第４のドライバを有する第２のペアの信号経路と、前記第１のアービタに結合される第３のレシーバ及び第４のレシーバと、含み、
   前記第１及び第２のアービタは、前記第１及び第２の信号経路を、前記モード制御に従って前記第１のモード、第２のモード又は第３のモードのうちの１つにあるように構成する、
   装置。
9. 前記ＰＭＵは、動的電圧及び周波数スケーリングを行う、請求項８に記載の装置。
10. 前記第１及び第２のアービタは、
    前記第１のペアの信号経路の各入力を前記第１又は第２のアービタの各入力ポート又は出力ポートに接続し、或いは
    前記第１のペアの信号経路の入力を前記第１又は第２のアービタの同じ信号ポートに短絡させる、
    請求項８又は９に記載の装置。
11. 前記第１及び第２のアービタは、
    前記第１のペアの信号経路の前記信号経路のうちの前記信号経路の１つの信号経路の入力の１つの電気経路を開き、或いは
    前記第１のペアの信号経路の各入力を前記第１又は第２のアービタの各入力ポート又は出力ポートに接続する、
    請求項８～１０のうちのいずれか１項に記載の装置。
12. 前記第１及び第２のアービタは、
    前記第２のペアの信号経路の各入力を前記第１又は第２のアービタの各入力ポート又は出力ポートに接続し、或いは
    前記第２のペアの信号経路の入力を前記第１又は第２のアービタの同じ信号ポートに短絡させる、
    請求項８～１１のうちのいずれか１項に記載の装置。
13. 前記第１及び第２のアービタは、
    前記第２のペアの信号経路の前記信号経路のうちの１つの信号経路の入力の１つの電気経路を開き、或いは
    前記第１のペアの信号経路の各入力を前記第１又は第２のアービタの各入力ポート又は出力ポートに接続する、
    請求項８～１２のうちのいずれか１項に記載の装置。
14. 前記第１のモードは、帯域幅モードであり、前記第１及び第２のアービタは、前記第１及び第２のペアの信号経路で別個の信号の伝搬を引き起こす、請求項８～１３のうちのいずれか１項に記載の装置。
15. 前記第２のモードは、待ち時間モードであり、前記第１及び第２のアービタは、前記第１のペアの信号経路での第１の同じ信号及び前記第２のペアの信号経路での第２の同じ信号の伝搬を引き起こす、請求項８～１４のうちのいずれか１項に記載の装置。
16. 前記第３のモードは、エネルギモードであり、前記第１及び第２のアービタは、前記第１及び第２のペアの信号経路の交互の信号経路で信号の伝搬を引き起こす、請求項８～１５のうちのいずれか１項に記載の装置。
17. メモリと、
    前記メモリに結合されるプロセッサコアと、
    動的電圧及び周波数スケーリングを行うよう前記プロセッサコアに結合される電力管理ユニット（ＰＭＵ）と、
    メッシュ又はリングネットワークを含むネットワークオンチップ（ＮＯＣ）と、
    前記プロセッサに通信的に結合されるワイヤレスインターフェースと、を含み、
    前記ＮＯＣは、前記ＰＭＵに結合されるアービタのネットワークを含み、該アービタのネットワークは、
    前記モード制御を受信するよう前記ＰＭＵに通信的に結合される第１のアービタと、
    前記モード制御を受信するよう前記ＰＭＵに通信的に結合される第２のアービタと、
    前記第１のアービタに結合される第１のドライバ及び第２のドライバを有する第１のペアの信号経路と、前記第２のアービタに結合される第１のレシーバ及び第２のレシーバと、
    前記第２のアービタに結合される第３のドライバ及び第４のドライバを有する第２のペアの信号経路と、前記第１のアービタに結合される第３のレシーバ及び第４のレシーバと、を含み、
    前記第１及び第２のアービタは、前記第１及び第２の信号経路を、前記モード制御に従って前記第１のモード、第２のモード又は第３のモードのうちの１つにあるように構成する、
    システム。
18. 前記第１のモードは、帯域幅モードであり、前記第１及び第２のアービタは、前記第１及び第２のペアの信号経路で別個の信号の伝搬を引き起こす、請求項１７に記載のシステム。
19. 前記第２のモードは、待ち時間モードであり、前記第１及び第２のアービタは、前記第１のペアの信号経路での第１の同じ信号及び前記第２のペアの信号経路での第２の同じ信号の伝搬を引き起こす、請求項１７に記載のシステム。
20. 前記第３のモードは、エネルギモードであり、前記第１及び第２のアービタは、前記第１及び第２のペアの信号経路の交互の信号経路で信号の伝搬を引き起こす、請求項１７～１９のうちのいずれか１項に記載のシステム。
21. コントローラによって、モード信号を生成することであって、該モード信号は、２つ以上の相互接続部のうちの第１及び第２の相互接続部のための動作モードを示し、該動作モードは、第１のモード、第２のモード又は第３のモードのうちの１つを含む、生成すること、
    前記コントローラに通信的に結合される第１のアービタによって、前記２つ以上の相互接続部のうちの前記第１の相互接続部を、前記第１のモード、第２のモード又は第３のモードのうちの１つにあるように構成すること、及び
    前記コントローラに通信的に結合される第２のアービタによって、前記２つ以上の相互接続部のうちの前記第２の相互接続部を、前記２つ以上の相互接続部のうちの前記第１の相互接続部と同じモードにあるように構成することを含む、
    方法。
22. 前記２つ以上の相互接続部のうちの前記第１の相互接続部の入力を短絡させること、
    前記２つ以上の相互接続部のうちの前記第１の相互接続部の入力を前記第１又は第２のアービタの入力ポート又は出力ポートに接続すること、又は
    前記２つ以上の相互接続部のうちの前記第１の相互接続部の１つの第１の相互接続部の入力を前記第１又は第２のアービタの入力ポート又は出力ポートから分離することを更に含む、
    請求項２１に記載の方法。
23. 前記第１のモードは、帯域幅モードであり、当該方法は、前記２つ以上の相互接続部のうちの前記第１及び第２の相互接続部で別個の信号を伝搬させることを含む、請求項２１又は２２に記載の方法。
24. 前記第２のモードは、待ち時間モードであり、当該方法は、前記２つ以上の相互接続部のうちの前記第１の相互接続部で第１の同じ信号を伝搬させ、前記２つ以上の相互接続部のうちの前記第２の相互接続部で第２の同じ信号を伝搬させることを含み、且つ／或いは
    前記第３のモードは、エネルギモードであり、当該方法は、前記２つ以上の相互接続部のうちの交互の第１の相互接続部及び前記２つ以上の相互接続部のうちの交互の第２の相互接続部で信号を伝搬させることを含む、
    請求項２１～２３のうちのいずれか１項に記載の方法。
25. 電源ライン又は接地ラインによって前記２つ以上の相互接続部のうちの前記第１の相互接続部の少なくとも１つの第１の相互接続部及び前記２つ以上の相互接続部のうちの前記第２の相互接続部の少なくとも１つの第２の相互接続部を遮蔽することを更に含む、請求項２１～２４のうちのいずれか１項に記載の方法。

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