JP2023149269A - 半導体集積回路 - Google Patents

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Abstract

【課題】動作速度の異なる複数の制御部が特定の機能部を共用することができ、チップサイズを低減することができる、半導体集積回路を提供する。【解決手段】第１の動作速度が許容される第１の領域に含まれる第１の制御部と、省電力モードで電源の供給が遮断される第２の領域であって、第１の動作速度に比べて高速な動作が要求される第２の領域に含まれる第２の制御部と、特定の機能を有する機能部と、制御信号に応じて第１の制御部と機能部とを接続する第１の経路及び第２の制御部と機能部とを接続する第２の経路のいずれか一方を選択する選択部と、を備える半導体集積回路とする。【選択図】図１

Description

本発明は、半導体集積回路に関する。
汎用マイクロコンピュータにおいては、高速動作が求められる一方で、低消費電力であることが求められている。高速動作と低消費電力とを両立するための手法として、マルチＶｔ手法や電源遮断技術が知られている。マルチＶｔ手法では、高速動作が求められる回路ブロックを構成する素子の閾値電圧を、低速動作が許容される回路ブロックを構成する素子の閾値電圧よりも低くし、リーク電流を削減する。一方、電源遮断技術では、省電力モードに移行したときに、不要な回路ブロックへの電源供給を遮断する。
例えば、特許文献１には、待機時に電源の供給が遮断される第１の領域と、常に電源供給がなされる第２の領域とを備える半導体集積回路が開示されている。第１の領域には、高速処理動作が要求されるデジタル信号処理装置（ＤＳＰ）等の第１の論理回路と、第１のＳＲＡＭとが配置されている。一方、第２の領域には、中央処理ユニット（ＣＰＵ）等の第２の論理回路と、第２のＳＲＡＭとが配置されている。そして、待機時に電源の供給が遮断される第１の領域の回路ブロックの素子の閾値電圧を、他の回路ブロックの素子の閾値電圧より低くし、リーク電流を削減している。
特開２００４－１４６６３号公報
しかしながら、このような従来の回路構成では、低速用のＳＲＡＭと高速用のＳＲＡＭとが必要になり、チップサイズが増加し、ひいてはチップコストが増加するという問題があった。この問題は、ＳＲＡＭにアクセスする場合に限らず、動作速度の異なる複数の制御ブロックから特定の機能部にアクセスする場合に発生する。
本発明は上記課題に鑑みなされたものであり、本発明の目的は、動作速度の異なる複数の制御部が特定の機能部を共用することができ、チップサイズを低減することができる、半導体集積回路を提供することにある。
本開示の半導体集積回路は、第１の動作速度が許容される第１の領域に含まれる第１の制御部と、省電力モードで電源の供給が遮断される第２の領域であって、前記第１の動作速度に比べて高速な動作が要求される前記第２の領域に含まれる第２の制御部と、特定の機能を有する機能部と、制御信号に応じて前記第１の制御部と前記機能部とを接続する第１の経路及び前記第２の制御部と前記機能部とを接続する第２の経路のいずれか一方を選択する選択部と、を備える。
本発明の半導体集積回路によれば、動作速度の異なる複数の制御部が特定の機能部を共用することができ、チップサイズを低減することができる。
本発明の基本構成の一例を示す模式図である。 図１に示す基本構成の第１の変形例を示す模式図である。 図１に示す基本構成の第２の変形例を示す模式図である。 本発明の第１の実施形態に係る半導体集積回路の構成の一例を示すブロック図である。 第１の実施形態に係る半導体集積回路の動作の一例を示すフローチャートである。 図４に示す半導体集積回路の構成の変形例を示すブロック図である。 図４に示す半導体集積回路の構成の変形例を示すブロック図である。 本発明の第２の実施形態に係る半導体集積回路の構成の一例を示すブロック図である。 第２の実施形態に係る半導体集積回路の動作の一例を示すフローチャートである。 マルチＶｔ手法と電源遮断技術を併用する従来の半導体集積回路の構成を示すブロック図である。
以下、図面を参照して本発明の実施の形態の一例を詳細に説明する。
＜基本構成＞
まず、図１を参照して本発明の基本構成について説明する。
基本構成に係る半導体集積回路は、通常速度での動作が許容される第１の領域１００に含まれる第１の制御部１０２と、通常速度に比べて高速な動作が要求される第２の領域１０４に含まれる第２の制御部１０６と、特定の機能を有する機能部１０８と、制御信号に応じて第１の制御部１０２と機能部１０８とを接続する第１の経路と第２の制御部１０６と機能部１０８とを接続する第２の経路のいずれか一方を選択する選択部１１０と、を備えている。
なお、通常速度とは、汎用の処理速度である。以下では、通常速度に比べて高速な動作を「高速動作」と言い、通常速度での動作を「低速動作」又は「省電力動作」という。
第１の制御部１０２は、ＤＭＡＣ（ＤＭＡコントローラ：DMA Controller）等のデータ転送装置である。第２の制御部１０６は、ＣＰＵ（中央処理ユニット：Central Processing Unit）、ＤＳＰ（デジタル信号処理装置：Digital Signal Processing）等のプロセッサである。選択部１１０は、セレクタとして機能する調停回路やマルチプレクサ等により構成することができる。
機能部１０８は、主にメモリを想定しているが、各種演算部、通信インタフェース等であってもよい。メモリとしては、ＳＲＡＭ（Static Random Access Memory）、ＭＲＡＭ（磁気抵抗メモリ：Magnetoresistive Random Access Memory）、ＦＬＡＳＨ（フラッシュメモリ）、ＦｅＲＡＭ（強誘電体メモリ：Ferroelectric Random Access Memory）等が挙げられる。演算部としては、乱数発生器、低電圧検出回路等のセンシング回路等が挙げられる。通信インタフェースとしては、ＳＰＩ（Serial Peripheral Interface）やＵＡＲＴ（Universal Asynchronous Receiver/Transmitter）、Ｉ２Ｃ等が挙げられる。
また、マルチＶｔ手法に従って、第２の領域１０４に含まれる素子の閾値電圧は、第１の領域１００含まれる素子の閾値電圧よりも低くされている。閾値電流が低いほど、動作速度は速くなるが、リーク電流も多くなる。なお、以下では、より高い方の閾値電圧を「高閾値電圧」と言い、より低い方の閾値電圧を「低閾値電圧」と言う。
機能部１０８及び選択部１１０は、高閾値電圧の素子及び低閾値電圧の素子いずれで構成されてもよい。一般には、ＳＲＡＭ等の機能部１０８は高速動作することが期待されるので低閾値電圧の素子で構成され、マルチプレクサ等の選択部１１０は低速動作が許容されるので高閾値電圧の素子で構成される。しかしながら、所望の動作速度に対応できればよく、機能部１０８及び選択部１１０を構成する素子の種類は、所望の省電力効果、所望の動作速度に応じて適宜変更することができる。
次に、図１に示す半導体集積回路の動作を説明する。
この半導体集積回路は、回路全体に電源が供給される通常モード、又は回路の一部への電源の供給が遮断される省電力モードで動作する。基本構成では、第２の領域１０４だけを電源遮断の対象とする。
通常モードでは、第２の領域１０４及び第１の領域１００の両方を含む回路全体に電源が供給される。このとき、選択部１１０は、第２の経路を選択して、第２の制御部１０６から機能部１０８へのアクセスを可能にする。また、省電力モードでは、第１の領域１００には電源が供給されるが、リーク電流の多い第２の領域１０４への電源の供給は遮断される。このとき、選択部１１０は、第１の経路を選択して、第１の制御部１０２から機能部１０８へのアクセスを可能にする。
なお、通常モードにおいて、選択部１１０は、第１の経路及び第２の経路の選択を適宜切り替えて、第１の制御部１０２から機能部１０８へのアクセスを可能にしてもよい。
また、図１に示す基本構成では、機能部１０８及び選択部１１０を第１の領域１００の外側に配置してもよいものとしているが、機能部１０８及び選択部１１０をどのような領域に配置するか、どのような素子で構成するかにより、以下の変形例が考えられる。
（基本構成の第１の変形例）
第１の変形例では、図２に示すように、機能部１０８及び選択部１１０を第１の領域１００内に配置する。また、図１に示す基本構成と同様に、第２の領域１０４だけを電源遮断の対象とする。したがって、機能部１０８及び選択部１１０には、常時電源が供給される。
（基本構成の第１の変形例）
第２の変形例では、図３に示すように、機能部１０８及び選択部１１０を、第１の領域１００及び第２の領域１０４のいずれとも異なる第３の領域１１２内に配置する。この例では、第３の領域１１２、即ち、機能部１０８及び選択部１１０は、常時電源が供給される。一方、第１の領域１００及び第２の領域１０４の両方を電源遮断の対象とする。例えば、第２の制御部１０６が機能部１０８にアクセスしている間は、第１の領域１００への電源の供給を遮断する。
以下では、第１の制御部１０２として「ＤＭＡＣ」を含み、第２の制御部１０６として「ＣＰＵ」を含み、機能部１０８として「ＡＤＣ（アナログ-デジタル変換回路：Analog-to-Digital Converter）」及び「ＡＤＣコントローラ」を含む、半導体集積回路の具体的な実施形態について説明する。
＜第１の実施形態＞
図４を参照して、第１の実施形態に係る半導体集積回路の構成について説明する。
半導体集積回路は、低速動作が許容される第１の領域１２と、高速動作が要求される第２の領域１４と、第２の領域１４への電源（ＶＤＤ）の供給をオンオフする電源スイッチ１６とを備えている。なお、第１の領域１２には、常時、電源が供給されている。
第１の領域１２には、ＤＭＡＣ３２、ＳＲＡＭ／ＡＨＢブリッジ３４、ＡＤＣコントローラ３６、ＡＤＣ３８、ＡＨＢ（Advanced High-Performance Bus）バス４０、ＳＲＡＭ５０、マルチプレクサ５２、ＰＭＵ（フェーザ計測装置：Phasor Measurement Unit）５４が配置されている。ＡＤＣ３８、ＳＲＡＭ５０、及びマルチプレクサ５２を除くブロックの各々は、高閾値電圧の素子で構成され省電力動作が可能である。したがって、ＡＨＢバス４０は、低速バスとして機能する。
第２の領域１４には、ＣＰＵ２０、ＦＬＡＳＨ／ＡＨＢブリッジ２２、ＳＲＡＭ／ＡＨＢブリッジ２４、ペリフェラル２６、ＦＬＡＳＨ２８、及びＡＨＢバス３０が配置されている。ＦＬＡＳＨ２８を除くブロックの各々は、低閾値電圧の素子で構成され高速動作が可能である。したがって、ＡＨＢバス３０は、高速バスとして機能する。
ＣＰＵ２０及びペリフェラル２６は、ＡＨＢバス３０に接続されている。ＦＬＡＳＨ２８は、ＦＬＡＳＨ／ＡＨＢブリッジ２２を介してＡＨＢバス３０に接続されている。低速バスであるＡＨＢバス４０も、高速バスであるＡＨＢバス３０に接続されている。また、ＤＭＡＣ３２は、ＡＨＢバス４０に接続されている。ＡＤＣ３８は、ＡＤＣコントローラ３６を介してＡＨＢバス４０に接続されている。
ＳＲＡＭ５０は、マルチプレクサ５２及びＳＲＡＭ／ＡＨＢブリッジ２４を介してＡＨＢバス３０に接続されると共に、マルチプレクサ５２及びＳＲＡＭ／ＡＨＢブリッジ３４を介してＡＨＢバス４０に接続されている。ＰＭＵ５４は、電源スイッチ１６及びマルチプレクサ５２の各々に接続されており、電源スイッチ１６及びマルチプレクサ５２の各々を制御する。なお、図示はしていないが、ＰＭＵ５４は、ＣＰＵ２０とも通信可能に接続されている。
ＦＬＡＳＨ２８、ＡＤＣ３８、ＳＲＡＭ５０、及びマルチプレクサ５２の各々は、所望の動作速度に対応できればよく、これらを構成する素子の種類は、所望の省電力効果、所望の動作速度に応じて適宜変更することができる。但し、マルチプレクサ５２は、高閾値電圧の素子で構成され省電力動作が可能であることが好ましい。
第１の実施形態では、半導体集積回路は、回路全体に電源が供給される「通常モード」と、高速動作領域である第２の領域１４への電源の供給が遮断される「省電力モード」の、２つのモードで動作する。ＰＭＵ５４は、動作モードに応じた制御信号をマルチプレクサ５２に入力する。マルチプレクサ５２は、制御信号に応じて、通常モードではＣＰＵ２０とＳＲＡＭ５０とを接続する第２の経路を選択し、省電力モードではＤＭＡＣ３２とＳＲＡＭ５０とを接続する第１の経路を選択する。
（高速領域の電源遮断と起動の流れ）
次に、半導体集積回路の動作について説明する。
基本動作としては、この半導体集積回路では、ＡＤＣ３８が定期的にサンプリングを行い、一定量のデータがＡＤＣ３８に蓄積されると、ＤＭＡＣ３２を使用してＳＲＡＭ５０にデータを転送する。また、ＳＲＡＭ５０に一定量のデータが蓄積されると、ＣＰＵ２０が起動してＳＲＡＭ５０のデータを処理する。
ここで図５を参照して、以上の手順を電源遮断と関連付けてより詳細に説明する。
まず、ステップＳ１０で、ＣＰＵ２０は、ＤＭＡＣ３２に、ＡＤＣ３８からデータ転送要求を受信したらＡＤＣ３８からデータを読み出し、ＳＲＡＭ５０にデータを書き込む処理を指定回数だけ繰り返すよう指示する。
次に、ステップＳ１２で、ＣＰＵ２０は、ＡＤＣ３８に、定期的にデータを取り込むように指示する。
次に、ステップＳ１４で、ＣＰＵ２０は、ＰＭＵ５４に動作モードを通常モードから省電力モードに移行するように指示をすると、第２の領域１４への電源の供給が遮断される。
次に、ステップＳ１６で、ＰＭＵ５４は、電源スイッチ１６に指示して電源遮断を実行すると共に、マルチプレクサ５２に省電力モードに応じた制御信号を入力してＳＲＡＭ５０とＤＭＡＣ３２とを接続する第１の経路を選択させる。
次に、ステップＳ１８で、ＡＤＣ３８はデータを取り込み、ＤＭＡＣ３２がそのデータをＳＲＡＭ５０に転送する処理を、指定された転送回数だけ繰り返す。
次に、ステップＳ２０で、ＤＭＡＣ３２は、指定された転送回数のデータ転送を完了すると、転送完了通知をＰＭＵ５４へ発行する。これにより、動作モードが省電力モードから通常モードに移行する。
次に、ステップＳ２２で、ＰＭＵ５４は、電源スイッチ１６に指示して第２の領域１４の電源遮断を解除すると共に、マルチプレクサ５２に通常モードに応じた制御信号を入力してＳＲＡＭ５０とＣＰＵ２０とを接続する第２の経路を選択させる。
次に、ステップＳ２４で、ＣＰＵ２０は、ＳＲＡＭ５０のデータを処理し、ステップＳ１０に戻って、ステップＳ１０～Ｓ２４の動作を繰り返す。
（効果）
第１の実施形態に係る回路では、ＣＰＵ２０がＳＲＡＭ５０のデータを処理している間は、回路全体に電源が供給されると共に、ＤＭＡＣ３２からＳＲＡＭ５０へのデータ転送中は、高速動作領域である第２の領域１４への電源の供給が遮断されるので、高速動作と低消費電力とを両立することができる。また、高速動作領域である第２の領域１４を低閾値電圧の素子で構成することで、高速動作を可能にしつつ、低速動作領域である第１の領域１２を高閾値電圧の素子で構成することで、リーク電流を削減して電力消費量を低減することができる。
次に、従来の構成と比較しながら第１の実施形態の効果について説明する。
図１０にマルチＶｔ手法と電源遮断技術を併用する従来の半導体集積回路の構成を示す。図４に示す半導体集積回路と同じ構成部分には同じ符号を付している。従来の半導体集積回路では、第２の領域１４にＣＰＵ２０が使用する高速動作用のＳＲＡＭ２５が設けられると共に、第１の領域１２にも低速動作用のＳＲＡＭ５３が設けられている。
この従来の回路構成と比較すると、第１の実施形態に係る半導体集積回路では、高速動作及び低速動作でＳＲＡＭ５０が共用されるので、従来の回路構成に比べてチップサイズが小さくなり、ひいてはチップコストが低減される。
また、図１０に示すように、従来の回路構成では、低速動作用のＳＲＡＭ５３のデータをＣＰＵ２０が処理する場合は、破線で示すように、低速バスであるＡＨＢバス４０を経由する必要があり低速でしか処理できない。このためＣＰＵ２０による処理時間が長くなり、電力消費量が増加する。これに対し、第１の実施形態に係る半導体集積回路では、ＣＰＵ２０は、低速バスを介さずにＳＲＡＭ５０のデータを直接処理することができるので、高速動作が可能で処理時間が短くて済み、電力消費量を低減することも可能である。
ここで、図４に示す半導体集積回路の構成の変形例を示す。
（ブリッジ回路の省略）
図４に示す回路構成では、第２の領域１４にＳＲＡＭ／ＡＨＢブリッジ２４が設けられると共に、第１の領域１２にもＳＲＡＭ／ＡＨＢブリッジ３４が設けられている。これに対して、図６に示す例では、ＳＲＡＭ５０とマルチプレクサ５２との間に共用のＳＲＡＭ／ＡＨＢブリッジ５６が配置され、マルチプレクサ５２がＡＨＢバス３０及びＡＨＢバス４０の各々に接続されている。共用のＳＲＡＭ／ＡＨＢブリッジ５６を配置することで、ＳＲＡＭ／ＡＨＢブリッジを１つ省略することができる。
（調停回路の利用）
図４に示す回路構成では、選択部（図１の選択部１１０参照）としてマルチプレクサ５２を使用している。マルチプレクサ５２は、論理段数が少なく、処理速度が比較的早いという利点を有する。しかしながら、マルチプレクサ５２は、動作モードに応じて経路を切り替えるので、通常モードでは第２の経路が選択され、第１の領域１２にも電源が供給されているにも拘わらず、第１の経路からＳＲＡＭ５０にアクセスできない。
これに対して、図７に示す例では、選択部として調停回路６０を使用する。調停回路６０は、ＡＨＢバス３０及びＡＨＢバス４０の各々からアクセス通知を受信可能であり、アクセス通知を受信した方のＡＨＢバスとの接続を選択する。ＣＰＵ２０からのアクセスの場合は、ＡＨＢバス３０からアクセスが通知され、ＤＭＡＣ３２からのアクセスの場合は、ＡＨＢバス４０からアクセスが通知される。したがって、調停回路６０を設けた場合には、通常モードでも第１の経路を選択することが可能となる。この場合、ＡＨＢバスからのアクセス通知に基づいて選択を行うため、ＰＭＵ５４からの制御信号の入力は不要である。
＜第２の実施形態＞
図８に示すように、第２の実施形態では、ＳＲＡＭ５０、マルチプレクサ５２、ＰＭＵ５４を、第１の領域１２から取り除いて、第１の領域１２及び第２の領域１４のいずれとも異なる第３の領域１８に配置し、第３の領域１８に常時電源を供給すると共に、第１の領域１２への電源の供給をオンオフする電源スイッチ１７を追加した以外は、第１の実施形態に係る半導体集積回路と同じ構成であるため、同じ構成部分には同じ符号を付して説明を省略する。
第３の領域１８は、常時電源が供給されるので、第３の領域１８含まれるＰＭＵ５４は、高閾値電圧の素子で構成される。ＳＲＡＭ５０及びマルチプレクサ５２の各々は、所望の動作速度に対応できればよく、これらを構成する素子の種類は、所望の省電力効果、所望の動作速度に応じて適宜変更することができる。但し、マルチプレクサ５２は、高閾値電圧の素子で構成され省電力動作が可能であることが好ましい。
第２の実施形態では、半導体集積回路は、回路全体に電源が供給される「通常モード」、高速動作領域である第２の領域１４への電源の供給が遮断される「第１省電力モード」、低速動作領域である第１の領域１２への電源の供給が遮断される「第２省電力モード」の、３つのモードで動作する。マルチプレクサ５２は、通常モード及び第２省電力モードでは、ＳＲＡＭ５０とＣＰＵ２０とを接続する第２の経路を選択し、第１省電力モードでは、ＳＲＡＭ５０とＤＭＡＣ３２とを接続する第１の経路を選択する。
図９を参照して第２の実施形態に係る半導体集積回路の動作を以下に説明する。図５示す動作とは、動作モードと電源遮断の対象が相違する。
まず、ステップＳ３０で、ＣＰＵ２０は、ＤＭＡＣ３２に、ＡＤＣ３８からデータ転送要求を受信したらＡＤＣ３８からデータを読み出し、ＳＲＡＭ５０にデータを書き込む処理を指定回数だけ繰り返すよう指示する。
次に、ステップＳ３２で、ＣＰＵ２０は、ＡＤＣ３８に、定期的にデータを取り込むように指示する。
次に、ステップＳ３４で、ＣＰＵ２０がＰＭＵ５４に動作モードを通常モードから第１省電力モードに移行するように指示をすると、第２の領域１４への電源の供給が遮断される。
次に、ステップＳ３６で、ＰＭＵ５４は、電源スイッチ１６に指示して電源遮断を実行すると共に、マルチプレクサ５２に第１省電力モードに応じた制御信号を入力してＳＲＡＭ５０とＤＭＡＣ３２とを接続する第１の経路を選択させる。
次に、ステップＳ３８で、ＡＤＣ３８はデータを取り込み、ＤＭＡＣ３２がそのデータをＳＲＡＭ５０に転送する処理を、指定された転送回数だけ繰り返す。
次に、ステップＳ４０で、ＤＭＡＣ３２は、指定された転送回数のデータ転送を完了すると、転送完了通知をＰＭＵ５４へ発行する。これにより、動作モードが第１省電力モードから第２省電力モードに移行する。
次に、ステップＳ４２で、ＰＭＵ５４は、電源スイッチ１６に指示して第２の領域１４の電源遮断を解除すると共に、電源スイッチ１７に指示して第１の領域１２の電源遮断を実行して、マルチプレクサ５２に第２省電力モードに応じた制御信号を入力してＳＲＡＭ５０とＣＰＵ２０とを接続する第２の経路を選択させる。
次に、ステップＳ４４で、ＣＰＵ２０は、ＳＲＡＭ５０のデータを処理し、ステップＳ３０に戻って、ステップＳ３０～Ｓ４４の動作を繰り返す。
第２の実施形態では、第１の実施形態と同様の効果が得られる外、第２省電力モードで、第１の領域１２への電源の供給も遮断することができるので、全体的な電力消費量をさらに低減することができる。
なお、第２の実施形態においても、１つのブリッジ回路を省略でき、マルチプレクサに代えて調停回路を使用できる点は、第１の実施形態と同様である。
＜変形例＞
なお、上記実施の形態で説明した半導体集積回路の構成は一例であり、本発明の主旨を逸脱しない範囲内においてその構成を変更してもよいことは言うまでもない。
１２ 第１の領域
１４ 第２の領域
１６ 電源スイッチ
１７ 電源スイッチ
１８ 第３の領域
２０ ＣＰＵ
２２ ＦＬＡＳＨ／ＡＨＢブリッジ

２４ ＳＲＡＭ／ＡＨＢブリッジ
２６ ペリフェラル
２８ ＦＬＡＳＨ
３０ ＡＨＢバス
３２ ＤＭＡＣ
３４ ＳＲＡＭ／ＡＨＢブリッジ
３６ ＡＤＣコントローラ
３８ ＡＤＣ
４０ ＡＨＢバス
５０ ＳＲＡＭ
５２ マルチプレクサ
５４ ＰＭＵ
５６ ＳＲＡＭ／ＡＨＢブリッジ
６０ 調停回路
１００ 第１の領域
１０２ 第１の制御部
１０４ 第２の領域
１０６ 第２の制御部
１０８ 機能部
１１０ 選択部
１１２ 第３の領域

Claims (11)

  1. 第１の動作速度が許容される第１の領域に含まれる第１の制御部と、
    省電力モードで電源の供給が遮断される第２の領域であって、前記第１の動作速度に比べて高速な動作が要求される前記第２の領域に含まれる第２の制御部と、
    特定の機能を有する機能部と、
    制御信号に応じて前記第１の制御部と前記機能部とを接続する第１の経路及び前記第２の制御部と前記機能部とを接続する第２の経路のいずれか一方を選択する選択部と、
    を備える半導体集積回路。
  2. 前記機能部がメモリである、請求項１に記載の半導体集積回路。
  3. 前記機能部及び前記選択部が、前記第１の領域内に配置されている、請求項１又は請求項２に記載の半導体集積回路。
  4. 前記機能部及び前記選択部以外の前記第１の領域を、第１の閾値電圧を有する素子で構成し、前記第２の領域を、前記第１の閾値電圧より低い第２の閾値電圧を有する素子で構成する、請求項３に記載の半導体集積回路。
  5. 回路全体に電源が供給される通常モード及び前記第２の領域への電源の供給が遮断される省電力モードの２つのモードで動作し、
    前記選択部がマルチプレクサで構成され、前記マルチプレクサは、前記通常モードでは前記第２の経路を選択し、前記省電力モードでは前記第１の経路を選択する、
    請求項３又は請求項４に記載の半導体集積回路。
  6. 回路全体に電源が供給される通常モード及び前記第２の領域への電源の供給が遮断される省電力モードの２つのモードで動作し、
    前記選択部が調停回路で構成され、前記調停回路は、前記通常モードでは、前記第１の制御部からのアクセスに応じて第１の経路を選択すると共に、前記第２の制御部からのアクセスに応じて第２の経路を選択し、前記省電力モードでは、前記第１の経路を選択する、
    請求項３又は請求項４に記載の半導体集積回路。
  7. 前記機能部及び前記選択部が、前記第１の領域及び前記第２の領域のいずれとも異なる第３の領域内に配置されている、請求項１又は請求項２に記載の半導体集積回路。
  8. 前記第１の領域を、第１の閾値電圧を有する素子で構成し、前記第２の領域を、前記第１の閾値電圧より低い第２の閾値電圧を有する素子で構成する、請求項７に記載の半導体集積回路。
  9. 前記機能部及び前記選択部以外の前記第３の領域を、前記第１の閾値電圧を有する素子で構成する、請求項８に記載の半導体集積回路。
  10. 回路全体に電源が供給される通常モード、前記第２の領域への電源の供給が遮断される第１省電力モード、及び前記第１の領域への電源の供給が遮断される第２省電力モードの３つのモードで動作し、
    前記選択部がマルチプレクサで構成され、前記マルチプレクサは、前記通常モードでは前記第２の経路を選択し、前記第１省電力モードでは前記第１の経路を選択し、前記第２省電力モードでは前記第２の経路を選択する、
    請求項７から請求項９までのいずれか１項に記載の半導体集積回路。
  11. 回路全体に電源が供給される通常モード、前記第２の領域への電源の供給が遮断される第１省電力モード、及び前記第１の領域への電源の供給が遮断される第２省電力モードの３つのモードで動作し、
    前記選択部が調停回路で構成され、前記調停回路は、前記通常モードでは、前記第１の制御部からのアクセスに応じて第１の経路を選択し、前記第２の制御部からのアクセスに応じて第２の経路を選択し、前記第１省電力モードでは、前記第１の経路を選択し、前記第２省電力モードでは、前記第２の経路を選択する、
    請求項７から請求項９までのいずれか１項に記載の半導体集積回路。
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