JP4491365B2

JP4491365B2 - 直列インタフェース回路

Info

Publication number: JP4491365B2
Application number: JP2005085129A
Authority: JP
Inventors: 正行平沢; 充博渡辺
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2005-03-24
Filing date: 2005-03-24
Publication date: 2010-06-30
Anticipated expiration: 2025-03-24
Also published as: US20060215646A1; KR20060103079A; US7617339B2; CN100530151C; JP2006268390A; CN1838094A

Description

本発明は、ＣＰＵ（中央処理装置）から周辺回路へアクセスするための直列インタフェース回路、特にＣＰＵのアクセス時のオーバーヘッド低減に関するものである。

半導体プロセスの微細化によりトランジスタのオフリーク電流が増大し、クロックや入出力の動作を停止させたＬＳＩ（大規模集積回路）の待機時の消費電流は、無視できない大きさになってきた。特に携帯機器の電源供給はバッテリーによるため、この消費電流を削減することが大きな課題になっている。待機時の消費電流を削減する方法としては、ＬＳＩに供給する電源を遮断することが最も効果的である。

電源を遮断する場合、ＬＳＩ全体の電源を遮断する場合は通常の電源投入と遮断の手順で行えば良いので問題は生じない。しかし、例えば内蔵時計機能を有するＬＳＩのように、全体の電源を遮断できない場合には、常に電源を投入しておかなければならない領域（バックアップエリア）と、電源を遮断してもよい領域（パワーオフエリア）とに分け、待機時にパワーオフエリアの電源を遮断するバックアップモードを持たせておくことが必要である。

ＬＳＩ内部でバックアップエリアとパワーオフエリアを持つと、半導体プロセスの微細化による耐圧の減少や、異なる電源間の電流の流れ込みによるゲート酸化膜破壊が起こり易くなるので、インタフェースの信号線に電磁破壊に対する保護回路を設ける必要がある。しかしながら、信号線の増加に伴い、その信号線１本１本に付加する保護回路の面積も無視できない大きさになってきた。

これを解消するための１つの方法として、バックアップエリアとパワーオフエリアの間のインタフェースを並列方式から直列方式に変更し、信号線の増加を抑えて保護回路の面積を縮小する方法がある。

図２は、従来の直列インタフェース回路を有するＬＳＩの一部を示す構成図である。
この図２の左半分はＣＰＵ１を含むパワーオフエリアであり、右半分は図示しない内蔵時計等を含むバックアップエリアである。

パワーオフエリアには、バックアップエリアとの間で３２ビットのデータを直列に転送するためのシフトレジスタ（ＳＲ）１１、バックアップエリア側のレジスタを指定する２ビットのアドレスを直列に転送するためのシフトレジスタ１２、及びバックアップエリアに対して読み書きの指定を行う１ビットの制御信号を転送するためのシフトレジスタ１３が設けられている。シフトレジスタ１１〜１３は直列に接続され、制御ブロック１４から与えられるシフトクロックＳＣＫに従い、バックアップエリア側との間で３５ビットの信号を直列に送受信するようになっている。

シフトレジスタ１１は、ＣＰＵ１が接続されるシステムバス２との間で、読み出しデータＲＤと書き込みデータＷＤを並列に受け渡しできるように構成されている。シフトレジスタ１２は、システムバス２からアドレス信号ＡＤを並列に入力できるように構成されている。また、シフトレジスタ１３は、制御ブロック１４から与えられる読み書きの指定を行う制御信号Ｗ／Ｒをセットできるようになっている。

制御ブロック１４は、ＣＰＵ１からシステムバス２を介して与えられる制御信号Ｗ／Ｒ、動作許可信号ＥＮ、システムクロックＣＬＫ等に基づいて、シフトレジスタ１１〜１３に対する並列データの入出力や直列データのシフト制御を行うと共に、バックアップエリア側に対する動作許可信号ＲＥＮやクロック信号ＲＣＫの出力を行うものである。

一方、バックアップエリアには、パワーオフエリア側のシフトレジスタ１１〜１３に対応するシフトレジスタ５１，５２，５３が設けられている。即ち、シフトレジスタ５１は、パワーオフエリアとの間で３２ビットのデータを直列に送受信し、シフトレジスタ５２は、２ビットのアドレスを直列に送受信し、シフトレジスタ５３は１ビットの制御信号を送受信するものである。これらのシフトレジスタ５１〜５３の直列入力側には、パワーオフエリア側のシフトレジスタ１３から、信号線２５を通して転送される直列書き込みデータＳＷＤが共通に与えられるようになっている。シフトレジスタ５１〜５３の直列出力側はセレクタ（ＳＥＬ）５４の入力側に接続され、更にシフトレジスタ５３の出力側は、制御ブロック５５に接続されている。

シフトレジスタ５１〜５３とセレクタ５４は、制御ブロック５５からの制御に従ってパワーオフエリアとの間で直列にデータ転送を行うように構成されている。即ち、制御ブロック５５は、パワーオフエリアの制御ブロック１４から与えられる動作許可信号ＲＥＮ及びクロック信号ＲＣＫと、シフトレジスタ１３，５３を介して与えられる制御信号Ｗ／Ｒに従って、各シフトレジスタ５１〜５３に対するシフトクロックＣ５１，Ｃ５２，Ｃ５３を生成すると共に、セレクタ５４に対する選択信号Ｓ５４、シフトレジスタ５１に対するロード信号Ｌ５１等を、順次出力するようになっている。セレクタ５４で選択されて出力される直列読み出しデータＳＲＤは、信号線６５を通してパワーオフエリア側のシフトレジスタ１１に与えられるようになっている。

更に、バックアップエリアには、パワーオフエリア側からアドレス信号ＡＤで指定可能な４つのレジスタ（計時レジスタ５６、制御レジスタ５７、比較レジスタ５８及び状態レジスタ５９）が設けられている。計時レジスタ５６は、例えば１秒周期で与えられるカウント信号ＣＮＴに従って、その値を１ずつカウントアップするものである。制御レジスタ５７は、計時レジスタ５６の動作開始／停止を制御するものである。比較レジスタ５８は、計時レジスタ５６の値が所定の値に達したときに割り込みを発生させるために、その所定の値を設定するものである。また、状態レジスタ５９は、バックアップエリアの動作状態等を示すものである。

レジスタ５６〜５９の出力側はセレクタ６０の入力側に接続され、このセレクタ６０の出力側がシフトレジスタ５１の並列入力側に接続されている。シフトレジスタ５１の並列出力側は、レジスタ５６〜５９の入力側に共通接続されている。シフトレジスタ５２の並列出力側は、セレクタ６０の選択端子とデコーダ（ＤＥＣ）６１の入力端子に接続されている。デコーダ６１は、制御ブロック５５から動作許可信号Ｅ６１が与えられたときに、シフトレジスタ５２から出力されるアドレスＡＤを解読して該当するレジスタ５６〜５９に対する書き込み制御を行うものである。

また、計時レジスタ５６と比較レジスタ５８の値は、比較器（ＣＭＰ）６２に与えられ、これらの値が一致したときに、この比較器６２からパワーオフエリア側に割り込み信号ＩＮＴが出力されるようになっている。尚、これらのパワーオフエリアとバックアップエリアを接続する信号線２５，６５等には、その受信側に電磁破壊に対する保護回路（ＰＤ）が設けられている。

このような直列インタフェース回路を有するＬＳＩにおいて、例えばＣＰＵ１がバックアップエリア内の計時レジスタ５６の値を読み出す場合、アドレス信号ＡＤとしてこの計時レジスタ５６に割り当てられたアドレス（例えば、２進数の“００”）をセットし、制御信号Ｗ／Ｒと動作許可信号ＥＮを、それぞれ“Ｌ”，“Ｈ”にセットする。

これにより、制御ブロック１４からのロード信号Ｌ１１に基づいてシステムバス２上の書き込みデータＷＤと、アドレス信号ＡＤと制御信号Ｗ／Ｒが、それぞれシフトレジスタ１１，１２，１３に取り込まれる。これと同時に、制御ブロック１４からバックアップエリアの制御ブロック５５に対して、動作許可信号ＲＥＮとクロック信号ＲＣＫが出力される。

更に、シフトレジスタ１１〜１３に取り込まれた各信号は、制御ブロック１４から与えられるシフトクロックＳＣＫに従って順次シフトされ、３５ビットの直列書き込みデータＳＷＤとしてバックアップエリアに転送される。

バックアップエリアの制御ブロック５５では、動作許可信号ＲＥＮとクロック信号ＲＣＫに基づいて、まず、シフトクロックＣ５３によって制御信号Ｗ／Ｒをシフトレジスタ５３に取り込み、次に、シフトクロックＣ５２によってアドレス信号ＡＤをシフトレジスタ５２に取り込む。この段階で、シフトレジスタ５３に取り込まれていた制御信号Ｗ／Ｒを、動作許可信号Ｅ６１としてデコーダ６１に与える。この場合、制御信号Ｗ／Ｒは“Ｌ”であるので、デコーダ６１の動作は禁止される。一方、アドレス信号ＡＤは“００”であるので、セレクタ６０によって計時レジスタ５６が選択され、制御ブロック５５からのロード信号Ｌ５１に基づいて、この計時レジスタ５６のカウント値がシフトレジスタ５１に並列にセットされる。そして、制御ブロック５５からセレクタ５４に対してシフトレジスタ５１を選択するための選択信号Ｓ５４が出力されると共に、このシフトレジスタ５１に対するシフトクロックＣ５１が与えられる。これにより、シフトレジスタ５１にセットされた計時レジスタ５６の値が、直列読み出しデータＳＲＤとしてパワーオフエリアに転送される。

パワーオフエリアのシフトレジスタ１１に計時レジスタ５６の値がシフトされて入力された時点で、パワーオフエリアとバックアップエリアでの直列データ転送は停止する。その後ＣＰＵ１は、システムバス２を介してシフトレジスタ１１の内容を並列に読み出すことができる。

米国特許第６，２６０，０８６号明細書

しかしながら、前記直列インタフェース回路では、パワーオフエリアとバックアップエリア間で直列データ転送を行っている間、ＣＰＵ１は動作許可信号ＥＮを“Ｈ”に設定すると共に、読み出しまたは書き込みの動作に応じて制御信号Ｗ／Ｒを“Ｌ”または“Ｈ”に設定しておかなければならない。このため、データの直列転送が行われている間、ＣＰＵ１は他の処理を行うことができずに待機状態になってしまい、並列インタフェースに比べて、ＣＰＵのオーバーヘッドによる処理能力の低下が問題となっていた。

本発明は、直列インタフェース回路におけるＣＰＵのオーバーヘッドを低減することを目的としている。

本発明の直列インタフェース回路は、ＣＰＵを含むコア部と周辺回路内のレジスタとの間でデータを直列に転送する直列インタフェース回路であって、前記コア部内に前記レジスタに対応して設けられ、システムバスを介して前記ＣＰＵに接続されたミラーレジスタと、前記コア部内に設けられ、前記ＣＰＵから前記レジスタを指定するアドレス信号、該レジスタに対する読み書きの動作種別信号、及び書き込み動作の場合の書き込みデータを保持し、クロック信号に従って直列に第１の信号線に出力すると共に、該クロック信号に従って第２の信号線から直列に与えられる情報をシフトして保持する第１のシフトレジスタと、前記コア部内に設けられ、前記クロック信号を生成すると共に、読み出し動作の場合には前記第２の信号線から与えられて前記第１のシフトレジスタに保持された情報を該当する前記ミラーレジスタに書き込むタイミング信号を生成する第１の制御回路と、前記周辺回路内に設けられ、前記クロック信号に従って前記第１の信号線から与えられる情報をシフトして保持すると共に、該クロック信号に従って前記コア部に与える情報を直列に前記第２の信号線に出力する第２のシフトレジスタと、前記周辺回路内に設けられ、前記第２のシフトレジスタに保持された前記書き込みデータを該当する前記レジスタに書き込むタイミング信号、または該レジスタの内容を該第２のシフトレジスタに出力するタイミング信号を生成する第２の制御回路と、前記第１及び第２の信号線で直列に情報の転送が行われていない状態で、前記周辺回路内のレジスタの値が更新されたときに、該第２の信号線に出力されている信号のレベルを反転させる更新通知回路と、前記第１及び第２の信号線で直列に情報の転送が行われていない状態で、該第２の信号線のレベルが反転されたときに、更新検出信号を出力する更新検出回路とを備えている。そして、前記第１の制御回路は、前記更新検出信号が与えられたときに、前記ＣＰＵに代わって前記周辺回路内の特定のレジスタに対する読み出し要求を行うように構成したことを特徴としている。
また、本発明の他の直列インタフェース回路は、ＣＰＵを含むコア部と周辺回路内のレジスタとの間でデータを直列に転送する直列インタフェース回路であって、前記発明と同様のミラーレジスタ及び第１のシフトレジスタと、前記第１及び第２の信号線で直列に情報の転送が行われていない状態で、該第２の信号線のレベルが反転されたときに、更新検出信号を出力する更新検出回路と、前記コア部内に設けられ、前記クロック信号を生成すると共に、読み出し動作の場合には前記第２の信号線から与えられて前記第１のシフトレジスタに保持された情報を該当する前記ミラーレジスタに書き込むタイミング信号を生成し、前記更新検出信号が与えられたときには、前記周辺回路に対する読み出し要求を行う第１の制御回路と、前記周辺回路内に設けられ、前記クロック信号に従って前記第１の信号線から与えられる情報をシフトして保持すると共に、該クロック信号に従って前記コア部に与える情報を直列に前記第２の信号線に出力する第２のシフトレジスタと、前記周辺回路内に設けられ、該周辺回路内のレジスタの値が更新されたときに、その更新されたレジスタのアドレスを出力する監視回路と、前記周辺回路内に設けられ、前記第２のシフトレジスタに保持された前記書き込みデータを該当する前記レジスタに書き込むタイミング信号、或いは該レジスタまたは前記監視回路から出力されたアドレスのレジスタの内容を該第２のシフトレジスタに出力するタイミング信号を生成する第２の制御回路と、前記第１及び第２の信号線で直列に情報の転送が行われていない状態で、前記周辺回路内のレジスタの値が更新されたときに、該第２の信号線に出力されている信号のレベルを反転させる更新通知回路とを備えたことを特徴としている。

本発明では、ＣＰＵを含むコア部に、周辺回路内のレジスタに対応するミラーレジスタを設けると共に、このミラーレジスタと周辺回路内のレジスタとの間でデータを転送するための第１及び第２のシフトレジスタを設け、第１及び第２の信号線を介して直列にデータ転送を行うようにしている。また、ミラーレジスタは、システムバスを介してＣＰＵに接続されている。これにより、ミラーレジスタには周辺回路内のレジスタと同じ内容が保持され、ＣＰＵはこのミラーレジスタにシステムバスを介して並列にアクセスすることにより、直ちに周辺回路内のレジスタの内容を読み書きすることができる。これにより、ＣＰＵのオーバーヘッドを低減することができる、という効果がある。

第１及び第２の信号線で直列に情報の転送が行われていない状態で、周辺回路内のレジスタの値が更新されたときに、第２の信号線に出力されている信号のレベルを反転させる更新通知回路と、これらの第１及び第２の信号線で直列に情報の転送が行われていない状態で、第２の信号線のレベルが反転されたときに、更新検出信号を出力する更新検出回路とを設けると共に、第１の制御回路は、更新検出信号が与えられたときに、ＣＰＵに代わって周辺回路内のレジスタに対する読み出し要求を行うように構成する。これにより、周辺回路内のレジスタの内容が更新されると、直ちにコア部のミラーレジスタの内容も更新される。従って、ＣＰＵは、常に最新のレジスタの内容を読み出すことができる。

図１は、本発明の実施例１を示す直列インタフェース回路の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。

この図１の左半分はＣＰＵ１とＣＰＵインタフェース（ＣＰＵ−Ｉ／Ｆ）で構成されるコア部であり、待機状態では電源供給が停止されるパワーオフエリアである。また、右半分は内蔵時計（図示せず）を含むリアルタイム・クロック（ＲＴＣ）等の周辺回路部とＲＴＣインタフェース（ＲＴＣ−Ｉ／Ｆ）で構成されるバックアップエリアである。この内、ＣＰＵ−ＩＦとＲＴＣ−Ｉ／Ｆが、直列インタフェース回路を構成している。

パワーオフエリアには、バックアップエリアとの間で例えば３２ビットのデータを直列に転送するためのシフトレジスタ１１、バックアップエリア側のレジスタを指定する例えば２ビットのアドレスを直列に転送するためのシフトレジスタ１２、及びバックアップエリアに対して読み書きの指定を行う１ビットの制御信号を転送するためのシフトレジスタ１３が設けられている。シフトレジスタ１１〜１３は直列に接続され、制御ブロック１４から与えられるシフトクロックＳＣＫに従い、バックアップエリア側との間で合計３５ビットの信号を直列に送受信するようになっている。

シフトレジスタ１１は、システムバスからの書き込みデータＷＤを並列に入力すると共に、読み出しデータＲＤを並列に出力することができるように構成されている。シフトレジスタ１２は、アドレス信号ＡＤを並列に入力できるように構成され、シフトレジスタ１３は、制御ブロック１５から与えられる読み書きの指定を行う制御信号Ｗ／Ｒをセットできるようになっている。

制御ブロック１５は、ＣＰＵ１からシステムバスを介して与えられる制御信号Ｗ／Ｒ、動作許可信号ＥＮ、システムクロックＣＬＫ等に基づいて、シフトレジスタ１１〜１３に対する並列データの入出力及び直列データのシフト制御を行うと共に、パワーオフエリア内の各種のタイミング制御と、バックアップエリア側に対する動作許可信号ＲＥＮやクロック信号ＲＣＫの出力を行うものである。

更に、パワーオフエリアには、バックアップエリア側のレジスタ（即ち、計時レジスタ５６、制御レジスタ５７、比較レジスタ５８及び状態レジスタ５９）に対応するミラーレジスタ（計時レジスタ１６、制御レジスタ１７、比較レジスタ１８及び状態レジスタ１９）を有している。これらのミラーレジスタ１６〜１９の出力側は、セレクタ２０の入力側に接続され、このセレクタ２０の出力側がシステムバスに接続されて読み出しデータＲＤが出力されるようになっている。

また、パワーオフエリアには、アドレス信号ＡＤを切り替えるためのセレクタ２１が設けられている。セレクタ２１は、システムバスから与えられるアドレス信号ＡＤと計時レジスタ１６，５６を指定するための固定アドレス（２進数の“００”）を切り替えて出力するもので、その出力側がシフトレジスタ１２の並列入力側と、セレクタ２０の選択端子と、２ビットのレジスタ（ＲＥＧ）２２の入力側に接続されている。レジスタ２２の出力側には、デコーダ２３が接続されている。

デコーダ２３は、制御ブロック１５から動作許可信号Ｅ２３が与えられたときに、レジスタ２２から出力されるアドレス信号ＡＤを解読して該当するミラーレジスタ１６〜１９に対する書き込み制御を行うものである。

更に、このパワーオフエリアには、更新検出回路２４が設けられている。更新検出回路２４は、後述するバックアップエリア内の更新通知回路６３と組み合わせることによって、バックアップエリアの計時レジスタ５６のカウント値が更新されたことを検出するものである。即ち、更新通知回路６３は、直列データ転送が行われていない状態で、計時レジスタ５６のカウント値が更新された時に、直列読み出しデータＳＲＤを出力する信号線の論理レベルを反転するように構成されている。これに対し、更新検出回路２４は、直列データ転送が行われていない状態（即ち、動作許可信号ＲＥＮが“Ｌ”）で、信号線６５上の直列読み出しデータＳＲＤの論理レベルが反転したときに、更新検出信号ＤＥＴを出力するものである。更新検出信号ＤＥＴは、制御ブロック１５に与えられると共に、セレクタ２１の選択端子に与えられるようになっている。

一方、バックアップエリアには、パワーオフエリア側のシフトレジスタ１１〜１３に対応するシフトレジスタ５１〜５３が設けられている。即ち、シフトレジスタ５１は、パワーオフエリアとの間で３２ビットのデータを直列に送受信し、シフトレジスタ５２は、２ビットのアドレスを直列に送受信し、シフトレジスタ５３は１ビットの制御信号を送受信するものである。これらのシフトレジスタ５１〜５３の直列入力側には、パワーオフエリア側のシフトレジスタ１３から、信号線２５を通して転送される直列書き込みデータＳＷＤが共通に与えられるようになっている。シフトレジスタ５１〜５３の直列出力側はセレクタ５４の入力側に接続され、更に、シフトレジスタ５３の出力側は、制御ブロック５５に接続されている。

シフトレジスタ５１〜５３とセレクタ５４は、制御ブロック５５からの制御によってパワーオフエリアとの間で直列にデータ転送を行うように構成されている。即ち、制御ブロック５５は、パワーオフエリアの制御ブロック１４から与えられる動作許可信号ＲＥＮとクロック信号ＲＣＫに従って、シフトレジスタ５１〜５３にシフトクロックＣ５１，Ｃ５２，Ｃ５３を所定の順序で与えると共に、セレクタ５４に対する選択信号Ｓ５４を順次出力するようになっている。セレクタ５４から出力される直列読み出しデータＳＲＤは、更新通知回路６３と信号線６５を介してパワーオフエリア側のシフトレジスタ１１に与えられている。更新通知回路６３は、前述のように、動作許可信号ＲＥＮが“Ｌ”のときにカウント信号ＣＮＴが与えられると、セレクタ５４から出力される直列読み出しデータＳＲＤの論理レベルを反転させて出力するものである。また、更新通知回路６３は、動作許可信号ＲＥＮが“Ｈ”のときにカウント信号ＣＮＴが与えられると、その状態を記憶して動作許可信号ＲＥＮが“Ｌ”に戻った後で、直列読み出しデータＳＲＤの論理レベルを反転させて出力するようになっている。

更に、バックアップエリアには、パワーオフエリア側からアドレス信号ＡＤで指定可能な、前述の４つのレジスタ（計時レジスタ５６、制御レジスタ５７、比較レジスタ５８及び状態レジスタ５９）が設けられている。計時レジスタ５６は、バックアップ時でも常に動作する発振回路（図示せず）から１秒周期で与えられるカウント信号ＣＮＴに従い、その値を１ずつカウントアップするものである。制御レジスタ５７は、計時レジスタ５６の動作開始／停止を制御するものである。比較レジスタ５８は、計時レジスタ５６の値が所定の値に達したときに割り込みを発生させるために、その所定の値を記憶するものである。また、状態レジスタ５９は、バックアップエリアの動作状態等を示すものである。

レジスタ５６〜５９の出力側はセレクタ６０の入力側に接続され、このセレクタ６０の出力側がシフトレジスタ５１の並列入力側に接続されている。シフトレジスタ５１の並列出力側は、レジスタ５６〜５９の入力側に共通接続されている。アドレス信号ＡＤを保持するシフトレジスタ５２の並列出力側は、セレクタ６０の選択端子とデコーダ６１の入力端子に接続され、このデコーダ６１の制御端子には、制御ブロック５５から動作許可信号Ｅ６１が与えられるようになっている。デコーダ６１は、動作許可信号Ｅ６１が与えられたときに、シフトレジスタ５２から出力されるアドレスを解読して該当するレジスタ５６〜５９に対する書き込み制御を行うものである。

なお、この図１では省略しているが、パワーオフエリアとバックアップエリアの間を接続する各信号線２５，６５等には、その受信側に電磁破壊に対する保護回路が設けられている。

次に動作を説明する。
（Ａ）読み出し動作
図３は、図１のＣＰＵ側からバックアップエリア内の計時レジスタ５６を読み出すときの動作を示すタイミングチャートである。

時刻ｔ１においてＣＰＵ１から計時レジスタ５６のアドレス“００”を指定するアドレス信号ＡＤが出力され、制御信号Ｗ／Ｒが“Ｌ”にされた状態で、時刻ｔ２におけるシステムクロックＣＬＫの立ち上がりと共に動作許可信号ＥＮが“Ｈ”にされる。このとき、更新検出信号ＤＥＴは“Ｌ”であるので、セレクタ２１によってアドレス信号ＡＤが選択され、シフトレジスタ１２、セレクタ２０及びレジスタ２２に与えられる。制御ブロック１５からセレクタ２０に対して動作許可信号Ｅ２０が出力され、このセレクタ２０で選択されたミラーレジスタである計時レジスタ１６の内容が、読み出しデータＲＤとしてデータバスに出力される。ＣＰＵは、システムバスに出力された計時レジスタ１６の内容を読み取る。

同時に、制御ブロック１５から、シフトレジスタ１１，１２とレジスタ２２にロード信号Ｌ１１が出力され、シフトレジスタ１１にはデータバス上の書き込みデータＷＤがロードされ、シフトレジスタ１２とレジスタ２２にはアドレス信号ＡＤがロードされる。また、シフトレジスタ１３には、ロード信号Ｌ１３によって制御信号Ｗ／Ｒの“Ｌ”がセットされる。

時刻ｔ３におけるシステムクロックＣＬＫの立ち上がりで動作許可信号ＥＮは“Ｌ”にされ、ＣＰＵ１による読み出し動作が完了する。この後、ＣＰＵ１は、バックアップエリアに対するアクセス以外の処理が可能になる。一方、この時刻ｔ３において、制御ブロック１５から出力される動作許可信号ＲＥＮが“Ｈ”にされる。動作許可信号ＲＥＮは、バックアップエリア内の制御ブロック５５に与えられると共に、ビジー信号ＢＳＹとしてシステムバスに出力される。ビジー信号ＢＳＹの出力により、ＣＰＵ１からバックアップエリアへのアクセスは禁止される。動作許可信号ＲＥＮが“Ｈ”になったことにより、制御ブロック５５は動作可能状態となり、セレクタ５４に対する選択信号Ｓ５４によってシフトレジスタ５３を選択する。

時刻ｔ３のシステムクロックＣＬＫの立ち上がり以降、制御ブロック１５からシフトレジスタ１１〜１３に、このシステムクロックＣＬＫと同じタイミングのシフトクロックＳＣＫが与えられる。また、制御ブロック１５から制御ブロック５５には、同様のタイミングでクロック信号ＲＣＫが与えられる。

これにより、シフトクロックＳＣＫに同期して、シフトレジスタ１３，１２，１１にロードされたデータが、制御信号Ｗ／Ｒ、アドレス信号ＡＤ、書き込みデータＷＤの順に、直列書き込みデータＳＷＤとしてシフトレジスタ１３からバックアップエリアのシフトレジスタ５１〜５３に、順次転送される。

時刻ｔ４のクロック信号ＲＣＫの立ち上がりで、制御ブロック５５からシフトレジスタ５３に対するシフトクロックＣ５３が出力される。これにより、直列書き込みデータＳＷＤとして出力された制御信号Ｗ／Ｒ（＝“Ｌ”）が、シフトレジスタ５３に保持されると共に、このシフトレジスタ５３から制御ブロック５５に与えられる。これにより、制御ブロック５５では、ＣＰＵ側からの読み出し要求であることを認識することができる。

シフトレジスタ５３に予め保持されていた内容は、セレクタ５４と更新通知回路６３を介して、直列読み出し信号ＳＲＤとしてパワーオフエリア側に転送される。その後、制御ブロック５５は、セレクタ５４に対する選択信号Ｓ５４によってシフトレジスタ５２を選択する。

時刻ｔ５、ｔ６のクロック信号ＲＣＫの立ち上がりでは、直列書き込みデータＳＷＤとして出力されたアドレス信号ＡＤが、制御ブロック５５からのシフトクロックＣ５２によってシフトレジスタ５２に保持され、このシフトレジスタ５２にそれまで保持されていた内容が、直列読み出し信号ＳＲＤとしてパワーオフエリア側に転送される。また、シフトレジスタ５２に保持された新たなアドレス信号ＡＤは、セレクタ６０とデコーダ６１に与えられる。これにより、セレクタ６０では計時レジスタ５６のカウント値が選択され、読み出しデータＲＤとしてシフトレジスタ５１に並列に与えられる。

時刻ｔ７のクロック信号ＲＣＫの立ち上がりで、制御ブロック５５から出力されるロード信号Ｌ５１によって、セレクタ６０で選択された計時レジスタ５６のカウント値がシフトレジスタ５１に並列に書き込まれる。その後、制御ブロック５５は、セレクタ５４に対する選択信号Ｓ５４によってシフトレジスタ５１を選択する。

時刻ｔ７〜ｔ３８のクロック信号ＲＣＫの立ち上がりで、直列書き込みデータＳＷＤとして出力された書き込みデータＷＤがシフトレジスタ５１に順次保持され、このシフトレジスタ５１にそれまで保持されていたデータが、直列読み出し信号ＳＲＤとして、順次パワーオフエリア側に転送される。これにより、パワーオフエリアのシフトレジスタ１１〜１３の内容と、バックアップエリアのシフトレジスタ５１〜５３の内容が、そっくり入れ替わることになる。但し、パワーオフエリア側から転送された書き込みデータＷＤは、バックアップエリア側で無視される。

時刻ｔ３９において、パワーオフエリアの制御ブロック１５からデコーダ２３に対して動作許可信号Ｅ２３が与えられる。これにより、デコーダ２３でデコードされたアドレス信号ＡＤに対応するミラーレジスタ（この場合は、計時レジスタ１６）へのロード信号が出力され、シフトレジスタ１１に保持されていた計時レジスタ５６のカウント値が、この計時レジスタ１６に書き込まれる。

時刻ｔ４０において、一連の動作が終了すると、動作許可信号ＲＥＮとビジー信号ＢＳＹは“Ｌ”となる。

（Ｂ）書き込み動作
図４は、図１のＣＰＵ側からバックアップエリア内の計時レジスタ５６に書き込むときの動作を示すタイミングチャートである。

時刻Ｔ１においてＣＰＵ１から計時レジスタ５６のアドレス“００”を指定するアドレス信号ＡＤと、この計時レジスタ５６に書き込むべき書き込みデータＷＤが出力され、制御信号Ｗ／Ｒが“Ｈ”にされた状態で、時刻Ｔ２におけるシステムクロックＣＬＫの立ち上がりと共に動作許可信号ＥＮが“Ｈ”にされる。更新検出信号ＤＥＴは“Ｌ”であるので、セレクタ２１ではアドレス信号ＡＤが選択されてシフトレジスタ１２、セレクタ２０及びレジスタ２２に与えられる。

同時に、制御ブロック１５から、シフトレジスタ１１，１２とレジスタ２２にロード信号Ｌ１１が出力され、シフトレジスタ１１にはデータバス上の書き込みデータＷＤがロードされ、シフトレジスタ１２とレジスタ２２にはアドレス信号ＡＤがロードされる。また、ロード信号Ｌ１３により、シフトレジスタ１３には制御信号Ｗ／Ｒの“Ｈ”がセットされる。更に、制御ブロック１５からデコーダ２３に動作許可信号Ｅ２３が出力され、このデコーダ２３でデコードされたアドレス信号ＡＤに対応するミラーレジスタ（この場合は、計時レジスタ１６）に、シフトレジスタ１１にロードされた書き込みデータＷＤが書き込まれる。

時刻Ｔ３におけるシステムクロックＣＬＫの立ち上がりで動作許可信号ＥＮは“Ｌ”にされ、ＣＰＵ１による読み出し動作が完了する。この後、ＣＰＵ１は、バックアップエリアに対するアクセス以外の処理が可能になる。一方、この時刻Ｔ３において、制御ブロック１５から出力される動作許可信号ＲＥＮが“Ｈ”にされる。動作許可信号ＲＥＮは、バックアップエリア内の制御ブロック５５に与えられると共に、ビジー信号ＢＳＹとしてシステムバスに出力される。動作許可信号ＲＥＮが“Ｈ”になったことにより、制御ブロック５５は動作可能状態となる。

時刻Ｔ３のシステムクロックＣＬＫの立ち上がり以降、制御ブロック１５からシフトレジスタ１１〜１３に、このシステムクロックＣＬＫと同じタイミングのシフトクロックＳＣＫが与えられる。また、制御ブロック１５から制御ブロック５５には、同様のタイミングでクロック信号ＲＣＫが与えられる。これにより、シフトクロックＳＣＫに同期して、シフトレジスタ１３〜１１にロードされたデータが、制御信号Ｗ／Ｒ、アドレス信号ＡＤ、書き込みデータＷＤの順に、直列書き込みデータＳＷＤとしてシフトレジスタ１３からバックアップエリアのシフトレジスタ５１〜５３に、順次転送される。

時刻Ｔ４のクロック信号ＲＣＫの立ち上がりで、制御ブロック５５からシフトレジスタ５３に対するシフトクロックＣ５３が出力される。これにより、直列書き込みデータＳＷＤとして出力された制御信号Ｗ／Ｒ（＝“Ｈ”）が、シフトレジスタ５３に保持されると共に、このシフトレジスタ５３から制御ブロック５５に出力される。これにより、制御ブロック５５では、ＣＰＵ側からの書き込み要求であることを認識することができる。

時刻Ｔ５、Ｔ６のクロック信号ＲＣＫの立ち上がりでは、直列書き込みデータＳＷＤとして出力されたアドレス信号ＡＤが、制御ブロック５５からのシフトクロックＣ５２によってシフトレジスタ５２に保持される。シフトレジスタ５２に保持されたアドレス信号ＡＤは、セレクタ６０に選択信号として与えられる。これにより、計時レジスタ５６のカウント値がセレクタ６０で選択され、読み出しデータＲＤとしてシフトレジスタ５１に並列に与えられる。但し、この場合、制御ブロック５５からロード信号Ｌ５１は出力されないので、シフトレジスタ５１の内容は変化しない。

時刻Ｔ７〜Ｔ３８のクロック信号ＲＣＫの立ち上がりでは、直列書き込みデータＳＷＤとして出力された書き込みデータＷＤが順次シフトしてシフトレジスタ５１に保持される。これにより、パワーオフエリアのシフトレジスタ１１〜１３の内容と、バックアップエリアのシフトレジスタ５１〜５３の内容が、そっくり入れ替わることになる。

時刻Ｔ３９において、制御ブロック５５からデコーダ６１に対して動作許可信号Ｅ６１が与えられる。これにより、デコーダ６１でデコードされたアドレス信号ＡＤに対応する計時レジスタ５６へのロード信号が出力され、シフトレジスタ５１に保持されていた書き込みデータＷＤが、この計時レジスタ５６に書き込まれる。

（Ｃ）ミラーレジスタの自動更新動作
自動更新は、バックアップエリアの計時レジスタ５６のカウント値が変化（カウントアップ）したときに、ＣＰＵを介在させずに、パワーオフエリア内の計時レジスタ１６の内容を計時レジスタ５６の内容に一致させる動作である。

バックアップエリア内のカウント信号ＣＮＴが立ち上がると、計時レジスタ５６がカウントアップすると共に、更新通知回路６３でもこのカウント信号ＣＮＴの立ち上がりが検出される。更新通知回路６３では、動作許可信号ＲＥＮによってデータ転送動作中か否かを判定する。動作許可信号ＲＥＮが“Ｌ”、即ちデータ転送動作が行われていない場合には、更新通知回路６３は、セレクタ５４から出力される信号のレベルを反転して、直列読み出し信号ＳＲＤとして信号線６５上に出力する。もしも、動作許可信号ＲＥＮが“Ｈ”、即ちデータ転送動作中であれば、カウント信号ＣＮＴが立ち上がったことを記憶するだけで、直列読み出し信号ＳＲＤの反転は行わない。但し、その場合は、データ転送動作の終了後、直列読み出し信号ＳＲＤを反転して更新の通知を行う。

一方、パワーオフエリア内の更新検出回路２４では、動作許可信号ＲＥＮが“Ｌ”のときに、信号線６５上の直列読み出し信号ＳＲＤのレベルを監視する。直列読み出し信号ＳＲＤのレベルが反転したとき、更新検出回路２４は更新検出信号ＤＥＴを出力する。更新検出信号ＤＥＴは、制御ブロック１５とセレクタ２１に与えられる。

これにより、セレクタ２１は、計時レジスタ５６のアドレスに対応する固定アドレス“００”側に切り替えられ、この固定アドレス“００”がシフトレジスタ１２及びレジスタ２２に与えられる。一方、制御ブロック１５は、更新検出信号ＤＥＴが与えられたことにより、読み出し動作を開始する。但し、この場合の読み出し動作は、ＣＰＵは介在しないので、セレクタ２０からシステムバスへの読み出しデータＲＤの出力は行われない。

その他の動作は、「読み出し動作」で説明したとおりであり、アドレス信号ＡＤ（この場合、“００”）で指定されたバックアップエリアの計時レジスタ５６のカウント値が読み出され、パワーオフエリア内のミラーレジスタである計時レジスタ１６に書き込まれる。これにより、ＣＰＵを介さずに、計時レジスタ１６，５６の内容が一致するように更新される。

なお、ミラーレジスタの自動更新動作中に、ＣＰＵ側から読み出しや書き込み動作の指示が行われたときは、制御ブロック１５では、自動更新動作を中止してＣＰＵからの指示に従った動作を開始する。

（Ｄ）待機状態からの復帰時の動作
待機状態では、パワーオフエリア内の電源供給は停止され、システムクロックＣＬＫも停止される。これにより、パワーオフエリア内のミラーレジスタ１６〜１９の内容は消失する。その後、待機状態が解除されてパワーオフエリアに電源が供給されても、ミラーレジスタ１６〜１９の内容は元には戻らず不定値となる。このため、ＣＰＵは、待機状態の解除後、各レジスタ１６〜１９に対する読み出し動作を行う必要がある。これにより、パワーオフエリア内のミラーレジスタ１６〜１９の内容が、バックアップエリアの各レジスタ５６〜５９の内容に一致させられる。

この実施例１の直列インタフェース回路は、次のような利点がある。
（ａ）バックアップエリアのレジスタ５６〜５９に対応するミラーレジスタ１６〜１９をパワーオフエリア内に設け、ＣＰＵ１からこれらのレジスタ５６〜５９の内容を読み出すときに、ミラーレジスタ１６〜１９の内容をシステムバスを介して並列に読み出すようにしている。これにより、ＣＰＵ１はレジスタ５６〜５９の読み出し完了を待たずに読み出し動作を完了することができる。従って、ＣＰＵ１のオーバーヘッドを少なくすることができる。
（ｂ）同様に、ＣＰＵ１からこれらのレジスタ５６〜５９に書き込みを行うときに、ミラーレジスタ１６〜１９にデータを並列に書き込むようにしている。これにより、ＣＰＵ１はレジスタ５６〜５９の書き込み完了を待たずに書き込み動作を完了することができる。従って、ＣＰＵ１のオーバーヘッドを少なくすることができる。
（ｃ）直列データ通信中を示すビジー信号ＢＳＹを有しているので、直列データの送受信中にＣＰＵ１からのアクセスを防止することができる。
（ｄ）計時レジスタの自動更新機能により、バックアップエリア内で計時レジスタ５６がカウントアップすると、パワーオフエリア内のミラーレジスタ（計時レジスタ１６）の更新が自動的にかつ速やかに行われる。これにより、ＣＰＵ１のオーバーヘッドを防止することができる。
（ｅ）計時レジスタ５６のカウントアップを通知する手段として、直列データ転送用の信号線６５の論理レベルを反転させる更新通知回路６３と、この信号線６５の論理レベルの反転を検出する更新検出回路２４を設けている。これにより、カウントアップを通知する信号線を新たに追加する必要がない。
（ｆ）更新通知回路６３は、直列データ転送中に計時レジスタ５６のカウントアップがあった場合に自動更新要求を保留し、その直列データ転送が終了した後に更新通知を出力するようにしているので、パワーオフエリアとバックアップエリアの計時レジスタ５６，１６を常に一致させることができる。

なお、本発明は、上記実施例１に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１）パワーオフエリアとバックアップエリアとの間の直列データ転送に限定されず、ＣＰＵを含むコア部とその他の周辺回路との間での直列データ転送にも適用することができる。
（２）レジスタの数や、直列に転送するデータのビット数は、例示した数値に限定されない。

図５は、本発明の実施例２を示す直列インタフェース回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。

この直列インタフェース回路は、図１中のパワーオフエリア内の計時レジスタ１６に代えて、バックアップエリア内の計時レジスタ５６と同様にカウント信号ＣＮＴによってカウントアップする計時レジスタ１６Ａを設けると共に、更新検出回路２４に代えて論理ゲート２５を設けている。論理ゲート２５は、動作許可信号ＲＥＮが“Ｌ”で、バックアップエリアから割り込み信号ＩＮＴが与えられたときに、更新検出信号ＤＥＴを出力するものである。更に、この直列インタフェース回路は、バックアップエリア内の更新通知回路６３を削除し、セレクタ５４の出力信号を、直列読み出し信号ＳＲＤとして信号線６５を通して、シフトレジスタ１１に与えるようにしている。その他の構成は、図１と同様である。

この直列インタフェース回路では、バックアップエリア内の計時レジスタ５６がカウント信号ＣＮＴによってカウントアップすると、同じカウント信号ＣＮＴによってパワーオフエリア内の計時レジスタ１６Ａもカウントアップする。従って、計時レジスタ５６，１６Ａのカウント値は、常に同一の値に保持される。

また、バックアップエリアから割り込み信号ＩＮＴが出力されると、直列データ転送処理が行われていなければ、パワーオフエリア内の制御ブロック１５に検出信号が与えられ、この制御ブロック１５によって、実施例１で説明したミラーレジスタの自動更新動作が行われる。尚、ＣＰＵによるバックアップエリア内のレジスタの読み出しと、バックアップエリア内のレジスタへの書き込み動作は、実施例１と同様である。

この実施例２の直列インタフェース回路は、前記（ａ）〜（ｃ）の利点に加えて、次のような利点がある。
（ｇ）バックアップエリア内の計時レジスタ５６とパワーオフエリア内の計時レジスタ１６Ａのカウント値が常に同一の値に保持されるので、ＣＰＵは、計時レジスタ５６の最新のカウント値を読み出すことができる。
（ｈ）割り込み信号ＩＮＴによって計時レジスタ１６の自動更新が行われるので、例えば、雑音等によってバックアップエリアとパワーオフエリアの計時レジスタ５６，１６の値がずれた場合でも、割り込み要因が生じたとき（例えば、計時レジスタ５６の値が比較レジスタ５８の値と一致したとき）に、パワーオフエリア内の計時レジスタ１６の値を、自動的に補正することができる。

図６は、本発明の実施例３を示す直列インタフェース回路の構成図であり、図５中の要素と共通の要素には共通の符号が付されている。

この図６はパワーオフエリア内の回路のみを示しており、バックアップエリア内の回路は、図５と同様である。この直列インタフェース回路では、図５中の状態レジスタ１９に代えて、割り込み信号ＩＮＴによって内容をセットすることができる状態レジスタ１９Ａを設けたものである。その他の構成は図５と同様である。

この直列インタフェース回路では、バックアップエリアで割り込み信号ＩＮＴが発生したときに、ＣＰＵから状態レジスタ１９Ａを読み出すことによって、バックアップエリアの状態を直ちに把握することができる。

図７は、本発明の実施例４を示す直列インタフェース回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。

この直列インタフェース回路は、図１中のパワーオフエリア内のセレクタ２１を削除し、代わりにセレクタ２６を設けると共に、シフトレジスタ１２に代えて機能が若干異なるシフトレジスタ１２Ａを設けている。シフトレジスタ１２Ａは、システムバスから与えられるアドレス信号ＡＤを並列に入力すると共に、保持しているアドレス信号ＡＤを並列に出力する機能を有している。一方、セレクタ２６は、レジスタ２２に保持されたアドレス信号とシフトレジスタ１２Ａから並列に出力されるアドレス信号を、更新検出回路２４から与えられる検出信号ＤＥＴに従って選択し、デコーダ２３に与えるものである。尚、セレクタ２１の削除に伴い、システムバスのアドレス信号ＡＤは、シフトレジスタ１２Ａ、セレクタ２０、及びレジスタ２２に直接与えられるようになっている。

一方、バックアップエリア側では、シフトレジスタ５２と更新通知回路６３に代えて、機能が若干異なるシフトレジスタ５２Ａと更新通知回路６３Ａを設けている。シフトレジスタ５２Ａは、ロード信号Ｌ５２によってアドレス信号ＲＡＤを並列にセットすることができるようになっている。アドレス信号ＲＡＤは、監視回路６４によってレジスタ５６〜５９の内容の変化が検出されたときに、変化検出信号ＣＮＧと共にその変化したレジスタのアドレスとして出力されるものである。また、更新通知回路６３Ａは、動作許可信号ＲＥＮが“Ｌ”のときに変化検出信号ＣＮＧが与えられると、セレクタ５４から出力される直列読み出しデータＳＲＤの論理レベルを反転させて出力すると共に、シフトレジスタ５２Ａに対するロード信号Ｌ５２を出力するようになっている。その他の構成は、図１と同様である。

この直列インタフェース回路では、バックアップエリア側の監視回路６４によってレジスタ５６〜５９の変化が検出されると、この監視回路６４から変化検出信号ＣＮＧとアドレス信号ＲＡＤが出力される。このとき、動作許可信号ＲＥＮが“Ｌ”であれば、更新通知回路６３Ａによって、信号線６５上の直列読み出し信号ＳＲＤのレベルが反転されると共に、この更新通知回路６３Ａからシフトレジスタ５２Ａにロード信号Ｌ５２が出力される。これにより、シフトレジスタ５２Ａには、監視回路６４から出力されたアドレス信号ＲＡＤが並列に書き込まれる。

パワーオフエリアの更新検出回路２４では、直列読み出し信号ＳＲＤの反転を検出すると、実施例１と同様の自動更新動作が開始され、バックアップエリア側へレジスタの内容の読み出しを要求する信号が出力される。これに従い、バックアップエリア側では、シフトレジスタ５２Ａに保持されているアドレス信号ＲＡＤで指定されるレジスタ（即ち、内容の変化したレジスタ）が読み出されてシフトレジスタ５１に並列に書き込まれる。シフトレジスタ５２Ａ，５１に書き込まれたデータは、セレクタ５４及び更新通知回路６３Ａを通して、直列読み出し信号ＳＲＤとして順次パワーオフエリア側へ転送される。

これにより、パワーオフエリアのシフトレジスタ１２Ａにはバックアップエリア側の変化したレジスタのアドレスが格納され、シフトレジスタ１１にはそのレジスタの変化後のデータが格納される。セレクタ２６では、検出信号ＤＥＴによってシフトレジスタ１２Ａの出力信号が選択されてデコーダ２３に与えられる。そして、制御ブロック１５からデコーダ２３に動作許可信号Ｅ２３が与えられると、変化したバックアップエリア側のレジスタに対応するミラーレジスタに、シフトレジスタ１１の内容が書き込まれる。これにより、ミラーレジスタの内容が自動更新される。尚、ＣＰＵによるバックアップエリア内のレジスタの読み出しと、バックアップエリア内のレジスタへの書き込み動作は、実施例１と同様である。

この実施例４の直列インタフェース回路は、前記（ａ）〜（ｃ）の利点に加えて、次のような利点がある。
（ｉ）バックアップエリアで内容が更新されたレジスタのアドレスを、パワーオフエリア側へ転送するように構成しているので、どのレジスタが更新された場合でも、パワーオフエリア内の対応するミラーレジスタを常に最新のデータに維持することができる。これにより、ＣＰＵは、計時レジスタ１６に限らず、バックアップエリア側のレジスタ５６〜５９内の最新データを読み出すことができる。

本発明の実施例１を示す直列インタフェース回路の構成図である。従来の直列インタフェース回路を有するＬＳＩの一部を示す構成図である。図１のＣＰＵ側からバックアップエリア内の計時レジスタ５６を読み出すときの動作を示すタイミングチャートである。図１のＣＰＵ側からバックアップエリア内の計時レジスタ５６に書き込むときの動作を示すタイミングチャートである。本発明の実施例２を示す直列インタフェース回路の構成図である。本発明の実施例３を示す直列インタフェース回路の構成図である。本発明の実施例４を示す直列インタフェース回路の構成図である。

符号の説明

１１〜１３，５１〜５３シフトレジスタ
１５，５５制御ブロック
１６，５６計時レジスタ
１７，５７制御レジスタ
１８，５８比較レジスタ
１９，５９状態レジスタ
２０，２１，２６，５４，６０セレクタ
２２レジスタ
２３，６１デコーダ
２４更新検出回路
２５，６５信号線
６３更新通知回路
６４監視回路

Claims

中央処理装置を含むコア部と周辺回路内のレジスタとの間でデータを直列に転送する直列インタフェース回路であって、
前記コア部内に前記レジスタに対応して設けられ、システムバスを介して前記中央処理装置に接続されたミラーレジスタと、
前記コア部内に設けられ、前記中央処理装置から前記レジスタを指定するアドレス信号、該レジスタに対する読み書きの動作種別信号、及び書き込み動作の場合の書き込みデータを保持し、クロック信号に従って直列に第１の信号線に出力すると共に、該クロック信号に従って第２の信号線から直列に与えられる情報をシフトして保持する第１のシフトレジスタと、
前記コア部内に設けられ、前記クロック信号を生成すると共に、読み出し動作の場合には前記第２の信号線から与えられて前記第１のシフトレジスタに保持された情報を該当する前記ミラーレジスタに書き込むタイミング信号を生成する第１の制御回路と、
前記周辺回路内に設けられ、前記クロック信号に従って前記第１の信号線から与えられる情報をシフトして保持すると共に、該クロック信号に従って前記コア部に与える情報を直列に前記第２の信号線に出力する第２のシフトレジスタと、
前記周辺回路内に設けられ、前記第２のシフトレジスタに保持された前記書き込みデータを該当する前記レジスタに書き込むタイミング信号、または該レジスタの内容を該第２のシフトレジスタに出力するタイミング信号を生成する第２の制御回路と、
前記第１及び第２の信号線で直列に情報の転送が行われていない状態で、前記周辺回路内のレジスタの値が更新されたときに、該第２の信号線に出力されている信号のレベルを反転させる更新通知回路と、
前記第１及び第２の信号線で直列に情報の転送が行われていない状態で、該第２の信号線のレベルが反転されたときに、更新検出信号を出力する更新検出回路とを備え、
前記第１の制御回路は、前記更新検出信号が与えられたときに、前記中央処理装置に代わって前記周辺回路内の特定のレジスタに対する読み出し要求を行うように構成したことを特徴とする直列インタフェース回路。
中央処理装置を含むコア部と周辺回路内のレジスタとの間でデータを直列に転送する直列インタフェース回路であって、
前記コア部内に前記レジスタに対応して設けられ、システムバスを介して前記中央処理装置に接続されたミラーレジスタと、
前記コア部内に設けられ、前記中央処理装置から前記レジスタを指定するアドレス信号、該レジスタに対する読み書きの動作種別信号、及び書き込み動作の場合の書き込みデータを保持し、クロック信号に従って直列に第１の信号線に出力すると共に、該クロック信号に従って第２の信号線から直列に与えられる情報をシフトして保持する第１のシフトレジスタと、
前記第１及び第２の信号線で直列に情報の転送が行われていない状態で、該第２の信号線のレベルが反転されたときに、更新検出信号を出力する更新検出回路と、
前記コア部内に設けられ、前記クロック信号を生成すると共に、読み出し動作の場合には前記第２の信号線から与えられて前記第１のシフトレジスタに保持された情報を該当する前記ミラーレジスタに書き込むタイミング信号を生成し、前記更新検出信号が与えられたときには、前記周辺回路に対する読み出し要求を行う第１の制御回路と、
前記周辺回路内に設けられ、前記クロック信号に従って前記第１の信号線から与えられる情報をシフトして保持すると共に、該クロック信号に従って前記コア部に与える情報を直列に前記第２の信号線に出力する第２のシフトレジスタと、
前記周辺回路内に設けられ、該周辺回路内のレジスタの値が更新されたときに、その更新されたレジスタのアドレスを出力する監視回路と、
前記周辺回路内に設けられ、前記第２のシフトレジスタに保持された前記書き込みデータを該当する前記レジスタに書き込むタイミング信号、或いは該レジスタまたは前記監視回路から出力されたアドレスのレジスタの内容を該第２のシフトレジスタに出力するタイミング信号を生成する第２の制御回路と、
前記第１及び第２の信号線で直列に情報の転送が行われていない状態で、前記周辺回路内のレジスタの値が更新されたときに、該第２の信号線に出力されている信号のレベルを反転させる更新通知回路と、
を備えたことを特徴とする直列インタフェース回路。