JP4696003B2 - データ転送回路 - Google Patents

Description

本発明は、プロセッサからメモリに一旦格納された音楽データ等を、低速のクロック信号に同期して読み出して音源処理回路等へ転送するデータ転送回路、特にその消費電力低減に関するものである。

図２は、従来のデータ転送回路の一例を示す構成図である。
このデータ転送回路は、Ｉ２Ｓ(Inter-IC Sound)と呼ばれるディジタルオーディオ用のシリアル通信に用いられるもので、高速なプロセッサで音楽データを随時読み書き可能なメモリ(Random Access Memory、以下、「ＲＡＭ」という）を使用したバッファに書き込み、送信回路側でその音楽データを読み出して低速のオーディオ転送用クロックに従って音源処理回路等の外部のデータ処理装置に転送するものである。

このデータ転送回路は、中央処理ユニット（以下、「ＣＰＵ」という）１にシステムバス２を介して接続されたインタフェース回路（以下、「Ｉ／Ｆ」という）１０、音楽データを一時的に蓄積するバッファとして使用されるＲＡＭ２０、このＲＡＭ２０から音楽データを読み出してオーディオ転送用のオーディオクロックＡＣＫに同期して音源処理回路に転送する送信回路３０、このオーディオクロックＡＣＫを生成するクロック生成回路４０、及び幾つかの論理回路で構成されている。なお、ＣＰＵ１、Ｉ／Ｆ１０及びＲＡＭ２０は、クロック生成回路３から出力されるバスクロックＢＣＫに同期して動作するように構成されている。

Ｉ／Ｆ１０は、ＣＰＵ１側からアクセス可能でＲＡＭ２０にデータを書き込むたびに次の書き込みアドレスに更新される書込アドレスレジスタ（ＷＲＥＧ）１１と、このＲＡＭ２０からデータを読み出すたびに次の読み出しアドレスに更新される読出アドレスレジスタ（ＲＲＥＧ）１２を有している。更に、Ｉ／Ｆ１０は、ＣＰＵ１からＲＡＭ２０へのデータ書き込み要求に基づいて、このＲＡＭ２０に対するチップイネーブル信号ＣＥ、書込制御信号ＷＥ及び書き込むべき入力データＤＩを出力する機能と、送信回路３０側からのデータ読み出し要求に従って与えられるウエイト信号ＷＡＩＴに基づいてＣＰＵ１からのアクセスを保留する機能と、ＲＡＭ２０中のデータが一定量以下になったときにＣＰＵ１に対して割込信号ＩＮＴを出力する機能を有している。

ＲＡＭ２０は、チップ選択信号ＣＳで選択されたときに、書込制御信号ＷＥで書き込み状態が指定されていれば、アドレス信号ＭＡＤで指定されたアドレスに入力データＤＩをバスクロックＢＣＫに同期して書き込み、このチップ選択信号ＣＳで選択されたときに、書込制御信号ＷＥで書き込み状態が指定されていなければ、アドレス信号ＭＡＤで指定されたアドレスのデータを読み出して出力データＤＯとして出力するようになっている。

送信回路３０は、ＲＡＭ２０から並列に出力される出力データＤＯを取り込み、オーディオクロックＡＣＫに従って、この出力データＤＯをシリアルデータＯＵＴに変換して出力するものである。この送信回路３０は、出力データＤＯを取り込むたびに、次の出力データをＲＡＭ２０から読み出すために、送信トリガ信号ＴＲＧを出力するようになっている。

送信トリガ信号ＴＲＧは、微分回路５１に与えられている。微分回路５１には、バスクロックＢＣＫが与えられており、送信トリガ信号ＴＲＧが与えられた後、最初のバスクロックＢＣＫの立ち上がりから１クロック周期の間、ウエイト信号ＷＡＩＴを出力するものである。ウエイト信号ＷＡＩＴは、Ｉ／Ｆ１０と、２入力の否定的論理和ゲート（以下、「ＮＯＲ」という）５２の一方の入力側と、セレクタ５３の選択端子に与えられるようになっている。

ＮＯＲ５２の他方の入力側にはＩ／Ｆ１０からＲＡＭ２０に対するチップイネーブル信号ＣＥが与えられ、このＮＯＲ５２の出力側からＲＡＭ２０に対するチップ選択信号ＣＳが出力されるようになっている。

セレクタ５３は、Ｉ／Ｆ１０の書込アドレスレジスタ１１から出力される書込アドレスＷＡＤと、読出アドレスレジスタ１２から出力される読出アドレスＲＡＤをウエイト信号ＷＡＩＴに従って選択し、アドレス信号ＭＡＤとしてＲＡＭ２０に与えるものである。なお、セレクタ５３では、ウエイト信号ＷＡＩＴが出力されている間、読出アドレスＲＡＤが選択されるようになっている。

このデータ転送回路では、ＣＰＵ１からＲＡＭ２０に対するデータの書き込みと、送信回路３０からこのＲＡＭ２０中のデータの読み出しが非同期に行われる。但し、送信回路３０で読み出すデータは、外部の音源処理回路で音響信号に変換されて出力されるので、ＲＡＭ２０に対するデータの書き込み要求と読み出し要求が同時に発生した場合は、この送信回路３０によるデータの読み出しが優先されるようになっている。また、ＲＡＭ２０に対するアクセスは、送信回路３０からの読み出しの場合でも、ＣＰＵ１の処理能力を低下させないように、このＣＰＵ１と同じバスクロックＢＣＫに同期して行うようになっている。

即ち、送信回路３０からデータ読み出し要求である送信トリガ信号ＴＲＧが出力されると、微分回路５１からバスクロックＢＣＫに同期して、１クロック周期分のウエイト信号ＷＡＩＴが出力される。ウエイト信号ＷＡＩＴが出力されると、Ｉ／Ｆ１０はＣＰＵ１からのアクセスを抑制する。また、ＮＯＲ５２からＲＡＭ２０にチップ選択信号ＣＳが出力され、セレクタ５３では読出アドレスＲＡＤが選択されてアドレス信号ＭＡＤとしてＲＡ２０に与えられる。

これにより、ＲＡＭ２０から読出アドレスＲＡＤのデータが読み出されて出力データＤＯとして送信回路３０に与えられる。送信回路３０では、出力データＤＯを取り込み、シリアルデータＯＵＴに変換して音源処理回路に出力する。

Ｉ／Ｆ１０は、ＲＡＭ２０に対する読み出しによってＲＡＭ２０内のデータ量が一定量以下になったときに、ＣＰＵ１に対する割込信号ＩＮＴを出力する。これにより、ＣＰＵ１からＲＡＭ２０に音楽データが書き込まれ、データの補充が行われる。

特開２０００−１８１５８４号公報

上記特許文献１には、シリアルインタフェース回路を使った通信において、実際に通信動作を行わない期間、このシリアルインタフェース回路の受信部と送信部に対する動作クロックの供給を停止することにより、クロック供給による不必要な電力消費を低減したデータ処理装置が記載されている。

しかしながら、前記データ転送回路（前記特許文献１のデータ処理装置も含む）では、シリアルデータ転送中にはシリアル転送用のクロックのみならず、バスクロックを停止することができない。このため、ＲＡＭにデータを書き込んだ後、ＣＰＵの処理が不要になった時でも、シリアルデータ転送が行われている限り、バスクロックを常時出力する必要があり、消費電力の低減が困難であった。

本発明は、データ転送中に不必要なバスクロックを停止させることにより、消費電力を低減することを目的としている。

本発明は、第１のクロック信号に従って動作するＣＰＵからデータ処理装置に第２のクロック信号に従ってデータを送信するデータ転送回路を、前記ＣＰＵから出力されるデータをメモリクロック信号に従って蓄積するメモリと、リセット信号に従って前記第１のクロック信号の出力を開始し、前記ＣＰＵから停止信号が与えられたときには該第１のクロック信号の出力を停止する第１のクロック生成回路と、前記ＣＰＵの制御に従って前記第２のクロック信号を出力する第２のクロック生成回路と、前記ＣＰＵから与えられるクロック選択信号に従って前記第１または第２のクロック信号を選択し、前記メモリクロック信号として前記メモリに供給するクロック選択回路と、前記第２のクロック信号に従って前記メモリからデータを読み出して前記データ処理装置に出力する送信回路と、前記メモリ中のデータが所定の量に達したときに前記リセット信号を出力するＩ／Ｆとを備えた構成にしたことを特徴としている。

本発明では、クロック選択信号に従って第１または第２のクロック信号を選択してメモリに供給するクロック選択回路を備えると共に、ＣＰＵからの停止信号によって、このＣＰＵに供給する第１のクロック信号の出力を停止する第１のクロック生成回路を有している。これにより、これにより、ＣＰＵの動作が不要になったときに、第１のクロック信号を停止することができ、クロック供給による不必要な電力消費を低減することができるという効果がある。

ＣＰＵからデータ処理装置に対するデータ転送のみならず、データ処理装置からＣＰＵに対するデータ転送にも適用することができる。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例１を示すデータ転送回路の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。

このデータ転送回路は、ＣＰＵ１Ａにシステムバス２を介して接続されたＩ／Ｆ１０Ａ、音楽データを一時的に蓄積するバッファとして使用されるＲＡＭ２０、このＲＡＭ２０から音楽データを読み出してオーディオ転送用の低速（例えば、１ＭＨｚ）のオーディオクロックＡＣＫに同期して音源処理回路に転送する送信回路３０、このオーディオクロックＡＣＫを生成するクロック生成回路４０Ａ、及び幾つかの論理回路で構成されている。なお、ＣＰＵ１ＡとＩ／Ｆ１０Ａは、クロック生成回路３Ａから出力される高速（例えば、１２０ＭＨｚ）のバスクロックＢＣＫに同期して動作するように構成されている。

ＣＰＵ１Ａは、システムバス２を介してＩ／Ｆ１０Ａ及び図示しない各種の機能ブロックに接続される他、クロック生成回路３Ａの動作を停止させるためのクロック停止信号ＢＣＳと、クロック生成回路４０Ａの動作を停止させるためのクロック停止信号ＡＣＳを出力する機能を有している。なお、クロック停止信号ＢＣＳは、ＳＲ型フリップフロップ（以下、「ＦＦ」という）５６のセット端子Ｓに接続され、このＦＦ５６から出力されるクロック制御信号ＢＣＣがクロック生成回路３Ａに与えられるようになっている。一方、クロック停止信号ＡＣＳは、そのままクロック生成回路４０Ａに与えられるようになっている。

Ｉ／Ｆ１０Ａは、ＣＰＵ１Ａ側からアクセス可能でＲＡＭ２０にデータを書き込むたびに次の書き込みアドレスに更新される書込アドレスレジスタ１１と、クロック選択レジスタ（ＣＲＥＧ）１３を有している。更に、Ｉ／Ｆ１０Ａは、ＣＰＵ１ＡからＲＡＭ２０へのデータ書き込み要求に基づいて、このＲＡＭ２０に対するチップイネーブル信号ＣＥ、書込制御信号ＷＥ及び書き込むべき入力データＤＩを出力する機能と、送信回路３０側からのデータ読み出し要求に従って与えられるウエイト信号ＷＡＩＴに基づいてＣＰＵ１Ａからの要求を保留する機能と、ＲＡＭ２０のデータが読み出されて無くなったときにＣＰＵ１Ａに対して割込信号ＩＮＴを出力する機能を有している。割込信号ＩＮＴは、ＣＰＵ１Ａの他、ＦＦ５６のリセット端子Ｒにも与えられるようになっている。

ＲＡＭ２０は、チップ選択信号ＣＳで選択されたときに、書込制御信号ＷＥで書き込み状態が指定されていれば、アドレス信号ＭＡＤで指定されたアドレスに入力データＤＩをバスクロックＢＣＫに同期して書き込み、チップ選択信号ＣＳで選択されたときに、書込制御信号ＷＥで書き込み状態が指定されていなければ、アドレス信号ＭＡＤで指定されたアドレスのデータを読み出して出力データＤＯとして出力するものである。

送信回路３０は、オーディオクロックＡＣＫに従って動作し、ＲＡＭ２０から並列に出力される出力データＤＯを取り込み、このオーディオクロックＡＣＫに従って出力データＤＯをシリアルデータＯＵＴに変換して出力するものである。この送信回路３０は、出力データＤＯを取り込んだ後、次の出力データをＲＡＭ２０から読み出すために、送信トリガ信号ＴＲＧを出力するようになっている。

送信トリガ信号ＴＲＧは、微分回路５１に与えられている。微分回路５１には、セレクタ５４からメモリクロックＭＣＫが与えられており、送信トリガ信号ＴＲＧが与えられた後、最初のメモリクロックＭＣＫの立ち上がりから１クロック周期の間、ウエイト信号ＷＡＩＴを出力するものである。ウエイト信号ＷＡＩＴは、Ｉ／Ｆ１０Ａと、ＮＯＲ５２の一方の入力側と、セレクタ５３の選択端子と、アドレスカウンタ５５のクロック端子に与えられるようになっている。ＮＯＲ５２の他方の入力側にはＩ／Ｆ１０ＡからＲＡＭ２０に対するチップイネーブル信号ＣＥが与えられ、このＮＯＲ５２の出力側からＲＡＭ２０に対するチップ選択信号ＣＳが出力されるようになっている。

アドレスカウンタ５５は、初期リセットで０にリセットされ、ウエイト信号ＷＡＩＴの立ち下がりに同期して所定の値まで周期的に１ずつカウントアップするものである。アドレスカウンタ５５のカウント値は、読出アドレスＲＡＤとしてセレクタ５３に与えられている。

セレクタ５３は、Ｉ／Ｆ１０Ａの書込アドレスレジスタ１１から出力される書込アドレスＷＡＤと、読出アドレスカウンタ５５から出力される読出アドレスＲＡＤをウエイト信号ＷＡＩＴに従って選択し、アドレス信号ＭＡＤとしてＲＡＭ２０に与えるものである。セレクタ５３では、ウエイト信号ＷＡＩＴが出力されている間、読出アドレスＲＡＤが選択されるようになっている。

なお、セレクタ５４は、Ｉ／Ｆ１０Ａのクロック選択レジスタ１３に設定されたクロック選択信号ＣＳＬに従って、バスクロックＢＣＫまたはオーディオクロックＡＣＫのいずれか一方を選択し、メモリクロックＭＣＫとしてＲＡＭ２０と微分回路５１に出力するものである。

次に動作を説明する。
（１） 初期リセット動作により、アドレスカウンタ５５の読出アドレスＲＡＤは０にリセットされ、ＦＦ５６はリセットされる。これにより、クロック生成回路３Ａが動作し、バスクロックＢＣＫがＣＰＵ１ＡやＩ／Ｆ１０Ａに供給される。ＣＰＵ１Ａによる初期設定処理で、Ｉ／Ｆ１０Ａ内の書込レジスタ１１の書込アドレスＷＡＤは０に設定され、クロック選択レジスタ１３にはバスクロックＢＣＫを選択するクロック選択信号ＣＳＬが設定される。また、ＣＰＵ１Ａからクロック生成回路４０Ａの動作を停止させるためのクロック停止信号ＡＣＳが出力され、オーディオクロックＡＣＫは停止される。

（２） ＣＰＵ１Ａの処理によって転送すべき音楽データが生成されると、このＣＰＵ１ＡはＩ／Ｆ１０Ａを介してＲＡＭ２０に１曲分の音楽データを書き込む。ＣＰＵ１Ａは、音楽データの書き込みが終了した後、クロック選択レジスタ１３のクロック選択信号ＣＳＬをオーディオクロックＡＣＫを選択するための信号に書き替える。

（３） ＣＰＵ１Ａは、クロック停止信号ＡＣＳの出力を停止する。これにより、クロック生成回路４０Ａの動作が開始され、オーディオクロックＡＣＫが送信回路３０とセレクタ５４に与えられる。

（４） 送信回路３０の動作が開始され、この送信回路３０からＲＡＭ２０の音楽データを読み出すための送信トリガ信号ＴＲＧが出力され、微分回路５１に与えられる。

微分回路５１にはセレクタ５４で選択されたオーディオクロックＡＣＫが与えられているので、この微分回路５１によって１周期分のオーディオクロックＡＣＫがウエイト信号ＷＡＩＴとして出力される。

ウエイト信号ＷＡＩＴはセレクタ５３に与えられ、このセレクタ５３によってアドレスカウンタ５５の読出アドレスＲＡＤが選択され、メモリアドレスＭＡＤとしてＲＡＭ２０に与えられる。更にウエイト信号ＷＡＩＴは、ＮＯＲ５２を介してＲＡＭ２０にチップ選択信号ＣＳとして与えられるので、このＲＡＭ２０から読出アドレスＲＡＤで指定されるアドレスの音楽データが読み出され、出力データＤＯとして送信回路３０に与えられる。送信回路３０では、出力データＤＯを取り込む。

ウエイト信号ＷＡＩＴが停止すると、その立ち下がりのタイミングで、アドレスカウンタ５５がカウントアップし、読出アドレスＲＡＤとして次に読み出すべきアドレスがセットされる。

（５） 送信回路３０では、取り込んだ出力データＤＯを、オーディオクロックＡＣＫに同期してシリアルデータＯＵＴに変換して音源処理回路に出力する。更に、送信回路３０は、次の出力データＤＯを読み出すために、送信トリガ信号ＴＲＧを出力する。このようなＲＡＭ２０の読み出し動作が、送信回路３０によって繰り返して行われる。

（６） 一方、ＣＰＵ１Ａでは、割込許可状態に設定すると共に、クロック生成回路３Ａの動作を停止させるためのクロック停止信号ＢＣＳを出力する。これに従い、ＦＦ５６がセットされ、クロック制御信号ＢＣＣが出力されてクロック生成回路３Ａの動作が停止される。これにより、バスクロックＢＣＫが停止し、このバスクロックＢＣＫで動作するＣＰＵ１Ａ等の回路が停止する。これに対し、オーディオクロックＡＣＫで動作している送信回路３０は、動作を継続する。

（７） ＲＡＭ２０に書き込まれた音楽データがすべて読み出されると、Ｉ／Ｆ１０Ａから割込信号ＩＮＴが出力される。これに従い、ＦＦ５６がリセットされ、クロック制御信号ＢＣＣが停止されてクロック生成回路３Ａの動作が再開される。これにより、ＣＰＵ１Ａが動作を開始し、割込信号ＩＮＴに応じた処理が行われる。

（８） ＣＰＵ１Ａは、クロック生成回路４０Ａにクロック停止信号ＡＣＳを出力してオーディオクロックＡＣＫを停止した後、クロック選択レジスタ１３のクロック選択信号ＣＳＬを、バスクロックＢＣＫを選択するための信号に書き替える。これにより、（２）の最初の状態に戻り、ＣＰＵ１ＡからＲＡＭ２０に次の音楽データの書き込みが可能な状態になる。

以上のように、この実施例１のデータ転送回路は、ＣＰＵ１Ａが動作していないときは、低速のオーディオクロックＡＣＫに同期してＲＡＭ２０の音楽データを読み出すと共に、クロック生成回路３Ａ，４０Ａの動作をＣＰＵ１Ａから制御できるように構成している。これにより、動作の状態に応じて必要なクロックのみを供給することができるので、不必要なクロックによる消費電力を低減することができるという利点がある。

実施例１のデータ転送回路では、ＲＡＭ２０に与えるメモリクロックＭＣＫの切り替えに単純なセレクタ５４を使用しているため、クロック選択信号ＣＳＬで不用意に切り替えを行うと、タイミングによってパルス幅が極めて小さなひげ状のメモリクロックＭＣＫが発生し、ＲＡＭ２０等に誤動作を発生させるおそれがある。このため、実施例１の動作説明で示したように、クロックを切り替える際にはオーディオクロックＡＣＫを停止させる必要がある。

しかしながら、送信回路３０からシリアルデータＯＵＴを出力しているときにオーディオクロックＡＣＫを停止すると、音源処理回路で再生されている音楽が途絶えるという問題が生ずる。音楽再生中にオーディオクロックＡＣＫを停止させないためには、ＲＡＭ２０に１曲分の音楽データを格納する必要がある。従って、実施例１のデータ転送回路では、ＲＡＭ２０を、１曲分の音楽データが格納できる容量に設定しておく必要があった。

この実施例２は、オーディオクロックＡＣＫを停止させずにクロックを切り替えても、ひげ状のパルスが発生しないクロック選択回路を用いることにより、ＲＡＭ２０の容量を削減することを目的としたものである。

図３は、本発明の実施例２を示すクロック選択回路の回路図である。
このクロック選択回路６０は、図１中のセレクタ５４に代えて設けられるもので、オーディオクロックＡＣＫをバスクロックＢＣＫの立ち上がりのタイミングで保持するＦＦ６１と、このＦＦ６１の出力端子Ｑの信号ＦＰ１を同じバスクロックＢＣＫの立ち上がりで保持するＦＦ６２と、このＦＦ６２の反転出力端子／Ｑの信号ＦＰ２と信号ＦＰ１の論理積をとる論理積ゲート（以下、「ＡＮＤ」という）６３を有している。

ＡＮＤ６３から出力される信号ＳＬ１は、セレクタ６４の選択端子に与えられている。セレクタ６４の第１の入力端子にはクロック選択信号ＣＳＬが与えられ、このセレクタ６４の出力側がＦＦ６５の入力端子Ｄに接続されている。ＦＦ６５のクロック端子ＣにはバスクロックＢＣＫが与えられ、このＦＦ６５の出力端子Ｑの信号ＳＬ２がセレクタ６４の第２の入力端子に与えられると共に、セレクタ６６の選択端子に与えられている。セレクタ６６は、信号ＳＬ２に従ってバスクロックＢＣＫまたはオーディオクロックＡＣＫのいずれか一方を選択してメモリクロックＭＣＫとして出力するものである。

図４（ａ），（ｂ）は、図３の動作を示す信号波形図で、同図（ａ）はバスクロックからオーディオクロックへの切り替え動作、及び同図（ｂ）はオーディオクロックからバスクロックへの切り替え動作を示している。

このクロック選択回路６０では、バスクロックＢＣＫに同期した微分回路（ＦＦ６１，６２とＡＮＤ６３）によって、低速のオーディオクロックＡＣＫの立ち上がりから１パルスの選択信号ＳＬ１を生成する。選択信号ＳＬ１をラッチ回路（セレクタ６４とＦＦ６５）のラッチイネーブル信号として使用し、バスクロックＢＣＫに同期した信号ＳＬ２を、クロック切り替え用のセレクタ６６の選択信号として使用する。

バスクロックＢＣＫからオーディオクロックＡＣＫへの切り替えでは、オーディオクロックＡＣＫがレベル“Ｈ”になった後で、バスクロックＢＣＫの２クロック後のタイミングでオーディオクロックＡＣＫに切り替わる。従って、バスクロックＢＣＫとオーディオクロックＡＣＫが共に“Ｈ”の状態で切り替わり、ひげ状のパルスは発生しない。

オーディオクロックＡＣＫからバスクロックＢＣＫへの切り替えも同様で、オーディオクロックＡＣＫが“Ｈ”になった後で、バスクロックＢＣＫの２クロック後のタイミングでオーディオクロックＡＣＫに切り替わる。従って、バスクロックＢＣＫとオーディオクロックＡＣＫが共に“Ｈ”の状態で切り替わり、ひげ状のパルスは発生しない。

以上のように、この実施例２のクロック選択回路６０は、任意のタイミングでオーディオクロックＡＣＫとバスクロックＢＣＫを切り替えても、ひげ状のパルスを発生せずに正常な切り替えが可能である。従って、このクロック選択回路６０を図１中のセレクタ５４に代えて設けることにより、オーディオクロックＡＣＫを停止せずに任意のタイミングでバスクロックＢＣＫをＲＡＭ２０のメモリクロックＭＣＫとして切り替えて用いることができる。これにより、ＲＡＭ２０中の音楽データが一定量以下に減少したときに、Ｉ／Ｆ１０ＡからＣＰＵ１Ａに割込信号ＩＮＴを出力し、このＣＰＵ１ＡからＲＡＭ２０の音楽データを補充することが可能になり、ＲＡＭ２０の容量を削減することができるという利点がある。

なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ） 音楽データの転送を例に説明したが、バスクロックとデータ転送用のクロックの速度が異なるシステムにおけるデータ転送回路として同様に適用することができる。
（ｂ） データ送信側の回路について説明したが、データ受信側の回路にも同様に適用することができる。その場合は、図１中の送信回路３０に代えて受信回路を設け、この受信回路でデータ処理装置から受信したデータをオーディオクロックＡＣＫに従ってＲＡＭ２０に書き込み、このＲＡＭ２０に一定量のデータが蓄積された時に、ＣＰＵ１ＡからバスクロックＢＣＫに従ってこのＲＡＭ２０のデータを読み出すようにすれば良い。
（ｃ） 転送用のデータを記憶するメモリとして、メモリアドレスＭＡＤに従ってそのアドレスに対するデータの読み書きを行う一般的なＲＡＭを示したが、外部からアドレス信号を与えることなく、書き込んだ順に読み出しを行うＦＩＦＯ（先入れ先出し）バッファを使用すれば、回路構成を簡素化することができる。

本発明の実施例１を示すデータ転送回路の構成図である。 従来のデータ転送回路の一例を示す構成図である。 本発明の実施例２を示すクロック選択回路の回路図である。 図３の動作を示す信号波形図である。

符号の説明

１Ａ ＣＰＵ（中央処理プロセッサ）
２ システムバス
３Ａ，４０Ａ クロック生成回路
１０Ａ Ｉ／Ｆ（インタフェース回路）
２０ ＲＡＭ（随時読み書き可能メモリ）
３０ 送信回路
５１ 微分回路
５２ ＮＯＲ（否定的論理和ゲート）
５３，５４ セレクタ
５５ アドレスカウンタ
５６ ＦＦ（フリップフロップ）
６０ クロック選択回路

Claims (3)

1. 第１のクロック信号に従って動作する中央処理プロセッサからデータ処理装置に第２のクロック信号に従ってデータを送信するデータ転送回路であって、
   前記中央処理プロセッサから出力されるデータをメモリクロック信号に従って蓄積するメモリと、
   リセット信号に従って前記第１のクロック信号の出力を開始し、前記中央処理プロセッサから停止信号が与えられたときには該第１のクロック信号の出力を停止する第１のクロック生成回路と、
   前記中央処理プロセッサの制御に従って前記第２のクロック信号を出力する第２のクロック生成回路と、
   前記中央処理プロセッサから与えられるクロック選択信号に従って前記第１または第２のクロック信号を選択し、前記メモリクロック信号として前記メモリに供給するクロック選択回路と、
   前記第２のクロック信号に従って前記メモリからデータを読み出して前記データ処理装置に出力する送信回路と、
   前記メモリ中のデータが所定の量に達したときに前記リセット信号を出力するインタフェース回路とを、
   備えたことを特徴とするデータ転送回路。
2. 第１のクロック信号に従って動作する中央処理プロセッサとデータ処理装置との間で第２のクロック信号に従ってデータの受信を行うデータ転送回路であって、
   前記データ処理装置から前記第２のクロック信号に従って前記データを受信する受信回路と、
   前記受信回路で受信した前記データをメモリクロック信号に従って蓄積するメモリと、
   リセット信号に従って前記第１のクロック信号の出力を開始し、前記中央処理プロセッサから停止信号が与えられたときには該第１のクロック信号の出力を停止する第１のクロック生成回路と、
   前記中央処理プロセッサの制御に従って前記第２のクロック信号を出力する第２のクロック生成回路と、
   前記中央処理プロセッサから与えられるクロック選択信号に従って前記第１または第２のクロック信号を選択し、前記メモリクロック信号として前記メモリに供給するクロック選択回路と、
   前記メモリ中のデータが所定の量に達したときに前記リセット信号を出力するインタフェース回路とを、
   備えたことを特徴とするデータ転送回路。
3. 前記クロック選択回路は、
   前記第１のクロック信号に同期して前記第２のクロック信号の立ち上がりから１パルスの第１の選択信号を生成する微分回路と、
   前記第１の選択信号によって前記クロック選択信号を選択し、該選択したクロック選択信号を前記第１のクロック信号に従って保持して第２の選択信号を生成するラッチ回路と、
   前記第２の選択信号に従って前記第１または第２のクロック信号を選択して前記メモリクロックを出力する選択回路とで、
   構成されたことを特徴とする請求項１または２記載のデータ転送回路。

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