JP3935152B2 - バッファメモリ装置 - Google Patents

Description

本発明は、プリンタ、複写機等の画像関連機器において画像メモリ用に用いられるバッファメモリ装置に関する。

従来のバッファメモリボードの構成例を図１９により説明する。このバッファメモリ装置１は、メモリ装置２とプリンタ等の出力装置３との間に配設されるものであり、メモリ４とラインバッファ部５とコントロール回路６とにより構成されている。ここに、メモリ４は入出力データ線が共通なメモリ、例えば、ＤＲＡＭにより構成されたもので、その入力段にはＦＩＦＯ（ファーストイン・ファーストアウト）によるラインバッファ５ａ，５ｂが接続され、出力段にはＦＩＦＯによるラインバッファ５ｃ，５ｄが接続されている。また、コントロール回路６が入力画像データの各メモリ（ＤＲＡＭ，ＦＩＦＯ）へのリード／ライト動作を制御するように構成されている。

このような構成において、動作について説明する。まず、バッファメモリ装置１がライトモードの場合、メモリ装置２から出力される入力画像データは、入力段のラインバッファ５ａ，５ｂに書込まれた後、メモリ４（ＤＲＡＭ）に書込まれる。また、バッファメモリ装置１がリードモードの場合、メモリ４から読出される画像データは出力段のラインバッファ５ｃ，５ｄに書込まれた後、出力装置３に出力される。

ここで、バッファメモリ装置１のリード／ライトモードは外部信号により選択されるものであり、リード／ライト動作は図２０に示すようなプリンタインターフェイスのコントロール信号を基に行われる。即ち、画素クロックＷ．ＣＬＫ、ライン同期信号Ｌ．Ｓync、データのライン有効区間信号Ｌ．Ｇate、バッファメモリ装置１のリード開始信号Ｆ．Ｇate は何れも出力装置３より出力されるプリンタインターフェイスのコントロール信号である。そして、バッファメモリ装置１のライト動作開始信号ＷＦ．Ｇate はこのバッファメモリ装置１内で疑似的に発生させる。

メモリ装置２はバッファメモリ装置１のライト動作開始信号ＷＦ．Ｇateにより画像データをこのバッファメモリ装置１に対して上記のコントロール信号に従い出力する。

具体的には、コントロール回路６により、入力段の一方のラインバッファ５ａは奇数ラインの画像データが入力されるタイミングでその画像データを書込み、偶数ラインの画像データが入力されるタイミングでこのラインバッファ５ａ内の画像データをメモリ４に読出し、同時に、入力段の他方のラインバッファ５ｂはこの偶数ラインの画像データが入力されるタイミングでその画像データを書込み、奇数ラインの画像データが入力されるタイミングでこのラインバッファ５ｂ内の画像データをメモリ４に読出すように制御される。メモリ４からの画像データの読出しも書込み時と同様に行われ、リードモードが選択され、バッファメモリ装置１のリード開始信号Ｆ．Ｇate が入力されると、奇数ラインの画像データは一方のラインバッファ５ｃに書込まれ、偶数ラインの画像データは他方のラインバッファ５ｄに書込まれる。そして、これらのラインバッファ５ｃ，５ｄからライン交互に出力装置３に出力される。

従来のバッファメモリ装置１による場合、そのアドレスが出力装置３の同期信号Ｌ．Ｓyncにより規定されているため、メモリの未使用部分が発生し、無駄の多いものである。

また、１画面分の画像データをメモリ装置２に書込み、メモリ装置２と出力装置３との間のデータ転送を別のタイミングで制御する場合には、入出力段に各々ラインバッファ５ａ，５ｂ、ラインバッファ５ｃ，５ｄを必要とするものであり、回路規模が大きくなっているものである。

ちなみに、入出力装置との間のデータ転送を別のタイミングで制御する場合に、バッファメモリ装置の内部のクロックを用いて行うようにしたものも提案されているが、この方式の場合、出力装置の画素クロック周波数により動作が不安定になってしまう懸念がある。

請求項１記載の発明は、ラインバッファとメモリとコントロール部とを有してメモリ装置と出力装置との間に配設され、データとこのデータの転送を制御するコントロール信号のみをインターフェイスとして前記メモリに対するデータのリード／ライト動作が外部信号として入力される前記コントロール信号により選択されるバッファメモリ装置において、前記ラインバッファを入出力段に各々少なくとも４個以上の偶数個設けることで、入力段の前記ラインバッファを介して前記メモリにパラレルデータとしてライト動作されたデータを、前記メモリのリード動作時において出力段の前記ラインバッファから順次シリアル出力するパラレル／シリアル変換回路を形成するとともに、システムクロックを生成する発振源と、当該発振源のシステムクロックに基づいて疑似コントロール信号を前記コントロール信号として生成する疑似信号生成回路とを設けたことを特徴とするバッファメモリ装置である。

請求項２記載の発明は、請求項１記載のバッファメモリ装置において、前記メモリに対するデータのライト動作時に前記出力装置より出力される各種コントロール信号の入力を遮断する遮断回路を有することを特徴とする。

請求項３記載の発明は、請求項１又は２記載のバッファメモリ装置において、前記メモリにリード又はライトされるデータ数を計数するアドレスカウンタと、前記コントロール信号内の同期信号数を計数する第１，２のラインカウンタと、これらの第１，２のラインカウンタの出力を入力アドレスとしてライト動作時には前記同期信号により前記アドレスカウンタからの出力値を書込むとともにリード時には書込んだ前記アドレスカウンタの計数値を出力するアドレスポインタと、ラインの終了アドレスをラッチするラッチ回路と、リード中のアドレス値とラインの終了アドレス値とを比較するコンパレータとを有して、このコンパレータ出力により前記メモリのリード動作を停止させるアドレスデコーダを設けたことを特徴とする。

請求項４記載の発明は、請求項１又は２記載のバッファメモリ装置において、前記メモリにリード又はライトされるデータ数を計数するアドレスカウンタと、前記コントロール信号内の同期信号数を計数する第１，２のラインカウンタと、これらの第１，２のラインカウンタの出力を入力アドレスとしてライト動作時には前記同期信号により前記アドレスカウンタからの出力値を書込むとともにリード時には書込んだ前記アドレスカウンタの計数値を出力する第１のアドレスポインタと、ラインの終了アドレスをラッチするラッチ回路と、リード中のアドレス値とラインの終了アドレス値とを比較するコンパレータと、このコンパレータ出力により前記アドレスカウンタにライン先頭アドレス値を再設定する第２のアドレスポインタとを有するアドレスデコーダを設けたことを特徴とする。

請求項５記載の発明は、請求項３又は４記載のバッファメモリ装置において、アドレスデコーダ内のアドレスポインタを、１ラインでライトされるデータ数をデータとして予め記憶保持したデータメモリとし、アドレスカウンタを、リード時に前ラインの最終データ数を同期信号でロードし、ライン有効画像区間でデータ数を計数出力するアドレスカウンタとし、コンパレータを、このアドレスカウンタ出力と前記データメモリ出力とを比較するコンパレータとし、ラインカウンタを、リード時の同期信号だけを計数するラインカウンタとしたことを特徴とする。

請求項６記載の発明は、請求項５記載のバッファメモリ装置において、アドレスデコーダにおけるデータメモリを、出力装置の画素密度による１ラインに必要なデータ数を予め記憶保持させた複数個のデータメモリとし、画素密度信号に応じて対応するデータメモリを選択する選択回路を設けたことを特徴とする。

請求項７記載の発明は、請求項１又は２記載のバッファメモリ装置において、前記出力装置との間で授受されるコントロール信号中に画素密度信号を持たせ、この画素密度信号により予め設定された出力装置の画素クロックの周波数を判定する判定手段と、この判定手段の判定結果に基づき前記発振源を停止させて内部でのコントロール信号の生成を止める停止手段と、前記判定手段の判定結果に基づき内部で生成されたコントロール信号と前記出力装置から出力されるコントロール信号との一方を選択する選択手段とを設け、この選択手段により選択されたコントロール信号を用いてライト動作を行わせるようにしたことを特徴とする。

請求項８記載の発明は、請求項１又は２記載のバッファメモリ装置において、前記リード動作時に作動して前記出力装置から出力されるコントロール信号内のライン有効画像幅信号のライン先端側のエッジ信号でトグル動作をするトグル回路と、このトグル回路の出力を前記コントロール信号内の同期信号でラッチして正逆相の２つのラッチ信号を出力するラッチ回路とよりなるリード期間延長回路を設け、このリード期間延長回路から出力される信号を用いてリード動作を行わせるようにしたことを特徴とする。

請求項１記載の発明によれば、ラインバッファを入出力段に各々少なくとも４個以上なる複数個設けてメモリとによりパラレル／シリアル変換回路を形成するとともに、発振源と、この発振源に基づいて疑似コントロール信号を生成する疑似信号生成回路とを設けたので、バッファメモリ装置の内部でデータビット幅を外部より広く展開できるものとなり、出力装置からの高速なクロックにも応答できる。

請求項２記載の発明によれば、請求項１記載の発明に加えて、ライト動作時に出力装置より出力される各種コントロール信号の入力を遮断する遮断回路を有するものとしたので、バッファメモリ装置のライト動作時に必要としない出力装置側からの外部入力信号を遮断回路で絶ち切ることができ、メモリへのデータ書込みを安定して行わせることができる。

請求項３記載の発明によれば、メモリにリード又はライトされるデータ数を計数するアドレスカウンタと、コントロール信号内の同期信号数を計数する第１，２のラインカウンタと、これらの第１，２のラインカウンタの出力を入力アドレスとしてライト動作時には前記同期信号により前記アドレスカウンタからの出力値を書込むとともにリード時には書込んだ前記アドレスカウンタの計数値を出力するアドレスポインタと、ラインの終了アドレスをラッチするラッチ回路と、リード中のアドレス値とラインの終了アドレス値とを比較するコンパレータとを有して、このコンパレータ出力により前記メモリのリード動作を停止させるアドレスデコーダを設けたので、バッファメモリ装置の未使用領域をなくすことができる上に、ライン毎のデータを正しくリードできる。

請求項４記載の発明によれば、メモリにリード又はライトされるデータ数を計数するアドレスカウンタと、コントロール信号内の同期信号数を計数する第１，２のラインカウンタと、これらの第１，２のラインカウンタの出力を入力アドレスとしてライト動作時には前記同期信号により前記アドレスカウンタからの出力値を書込むとともにリード時には書込んだ前記アドレスカウンタの計数値を出力する第１のアドレスポインタと、ラインの終了アドレスをラッチするラッチ回路と、リード中のアドレス値とラインの終了アドレス値とを比較するコンパレータと、このコンパレータ出力により前記アドレスカウンタにライン先頭アドレス値を再設定する第２のアドレスポインタとを有するアドレスデコーダを設けたので、バッファメモリ装置の未使用領域をなくすことができる上に、ライン毎のデータが正しくリードできる。

請求項５記載の発明によれば、これらの請求項３又は４記載の発明に関して、アドレスデコーダ内のアドレスポインタを、１ラインでライトされるデータ数をデータとして予め記憶保持したデータメモリとし、アドレスカウンタを、リード時に前ラインの最終データ数を同期信号でロードし、ライン有効画像区間でデータ数を計数出力するアドレスカウンタとし、コンパレータを、このアドレスカウンタ出力と前記データメモリ出力とを比較するコンパレータとし、ラインカウンタを、リード時の同期信号だけを計数するラインカウンタとし、ライトデータの各ラインの先頭アドレスを予め記憶し得るようにしたので、アドレスデコーダの構成を簡易化することができる。

請求項６記載の発明によれば、請求項５記載の発明に関して、アドレスデコーダにおけるデータメモリを、出力装置の画素密度による１ラインに必要なデータ数を予め記憶保持させた複数個のデータメモリとし、画素密度信号に応じて対応するデータメモリを選択する選択回路を設けたので、複数の書込み密度に対応できるアドレスデコーダを簡易に構成することができる。
請求項７，８記載の発明によれば、請求項１又は２記載の発明と同様の効果を奏することができる。

本発明を実施するための最良の一形態について説明する。

本実施例のバッファメモリ装置１１も図１９に示したものと同様にメモリ装置と出力装置との間に配設されるものであり、基本的には、２個のラインバッファ１２ａ，１２ｂと、メモリ１３と、図示しないコントロール部とを備え、データとこのデータの転送を制御するコントロール信号のみをインターフェイスとしてリード／ライト動作が外部信号により選択されるように構成されている。

ここに、前記ラインバッファ１２ａ，１２ｂには入力データ線と出力データ線とが接続されている。さらに、メモリ装置のデータ線とラインバッファ１２ａ，１２ｂの入力データ線との間には３ステートバッファ（バッファ）１４が接続され、出力装置のデータ線とラインバッファ１２ａ，１２ｂの出力データ線との間にも３ステートバッファ（バッファ）１５が接続されている。また、メモリ１３のデータ線とラインバッファ１２ａ，１２ｂの入力データ線との間には３ステートバッファ（バッファ）１６が接続され、メモリ１３のデータ線とラインバッファ１２ａ，１２ｂの出力データ線との間にも３ステートバッファ（バッファ）１７が接続されている。これらの４個の３ステートバッファ１４〜１７は、バッファメモリ装置１１の動作モードを選択する信号により制御されるもので、ライトモード時には３ステートバッファ１５，１６がハイインピーダンスとなり、リードモード時には３ステートバッアァ１４，１７がハイインピーダンスとなるように設定されている。

このような構成において、まず、バッファメモリ装置１１がライトモードの場合、メモリ装置から出力される入力画像データは１ライン交互にラインバッファ１２ａ，１２ｂに書込み・読出しが行われ、３ステートバッファ１７を有するデータバスを経由してメモリ１３に書込まれる。ここで、３ステートバッファ１６はハイインピーダンス状態にあるので、メモリ装置から出力される入力画像データがメモリ１３に直接書込まれることはない。

一方、バッファメモリ装置１１がリードモードの場合、メモリ１３から読出される画像データは３ステートバッファ１６を有するデータバスを経由してラインバッファ１２ａ，１２ｂにライトモード時と同様に書込まれる。そして、これらのラインバッファ１２ａ，１２ｂから１ライン交互に読出される画像データは、３ステートバッファ１５を介して出力装置に出力される。

このように、本実施例によれば、各データ線上に３ステートバッファ１４〜１７を設け、動作モード（リード／ライトモード）により、メモリ１３とラインバッファ１２ａ，１２ｂ間、或いは、ラインバッファ１２ａ，１２ｂとメモリ装置及び出力装置との間の接続・切離しの制御を可能としたので、２個（一対）のラインバッファ１２ａ，１２ｂを入出力兼用として使用することができる。よって、従来に比して、ラインバッファ数を削減し得るものとなり、回路規模を縮小させることができる。

つづいて、別の実施例を図２ないし図９により説明する。本実施例のバッファメモリ装置１８も基本的には図１９に示したものと同様にメモリ装置と出力装置との間に配設されるものであり、４個のラインバッファ１９ａ〜１９ｄと、メモリ２０と、コントロール回路（コントロール部）２１とを備え、データとこのデータの転送を制御するコントロール信号のみをインターフェイス（プリンタインターェイス）としてリード／ライト動作が外部信号により選択されるように構成されている。

ここに、メモリ２０は入出力線が共通なもの、ここでは、ＤＲＡＭを基本に構成され、図３に示すように奇数ライン用、偶数ライン用の２個のＤＲＡＭ２２ａ，２２ｂを１組として１つのＤＲＡＭモジュール２３が形成されている。図示例では、ａ〜ｈなる８組のＤＲＡＭモジュール２３により構成されている。図３において、／ＲＡＳはローアドレスストローブ信号、／ＣＡＳはコラムアドレスストローブ信号、／ＷＥはライトイネーブル信号を示す。なお、各信号における“／”は反転信号であることを示す（以下の説明においても同様とする）。

また、ラインバッファ１９ａ〜１９ｄは、何れも、例えば、８ビットのＦＩＦＯ構成のラインバッファ単位（ＦＩＦＯ１〜８で示す）を８個集めたモジュールとして構成されており、ラインバッファ１９ａ，１９ｂはメモリ２０の入力段用として接続され、ラインバッファ１９ｃ，１９ｄはメモリ２０の出力段用として接続されている。

さらに、本実施例では、発振源２４と、この発振源２４に基づき疑似コントロール信号をプリンタインターフェイス信号として生成しコントロール回路２１へ出力する疑似信号生成回路２５と、前記メモリ２０のアドレスを計数するアドレスカウンタ２６とが付加されている。よって、入力画像データの各メモリ（ＤＲＡＭ，ＦＩＦＯ）１９ａ〜１９ｄ，２０への読み書きを制御するこのコントロール回路２１には、出力装置から出力されるコントロール信号がプリンタインターフェイス信号と、前記疑似信号生成回路２５による疑似プリンタインターフェイス信号とが入力されている。

このような構成において、まず、メモリ装置から入力される１画素の入力データ８ビット（Ｄata0〜7） は、入力段のモジュールなるラインバッファ１９ａ，１９ｂに取込まれ、８画素分の画像データ６４ビット（Ｄata0〜63）に展開されてメモリ２０に書込まれる。

一方、このメモリ２０から読出される８画素分の画像データ６４ビットは出力段のモジュールなるラインバッファ１９ｃ，１９ｄに書込まれた後、各ラインバッファ１９ｃ，１９ｄの８つのＦＩＦＯを順次読出すことで、パラレル／シリアル変換された画像データ８ビット（Ｗ．Ｄata0〜7） として出力装置に出力される。即ち、ラインバッファ１９ａ〜１９ｄとメモリ２０とにより、バッファメモリ装置１８の出力段にパラレル／シリアル変換回路が形成されている。

ここで、図４ないし図９に示すタイミングチャートを参照して、本実施例の動作をより詳細に説明する。図４ないし図６はライト時のタイミングチャートを示し、図７ないし図９はリード時のタイミングチャートを示す。これらの図において、ＷＬ．Ｓync はライン同期信号、ＷＬ．Ｇate はデータのライン書込み区間信号、ＷＦ．Ｇate はデータのライト開始信号を示し、何れも、疑似信号生成回路２５により生成出力される疑似プリンタインターフェイスのコントロール信号である。なお、／ＲＥＦ．Ｐはメモリ２０のＤＲＡＭをリフレッシュさせるための信号である。そして、図４ないし図６は何れも内部の発振源２４に基づき生成された信号によるものであり、図７及び図８は外部信号に従い内部の発振源２４に基づき生成した信号によるものであり、図１１は画素クロックＷ．ＣＬＫから生成した信号によるものである。

まず、メモリ装置は疑似プリンタインターフェイス信号により画像データをバッファメモリ装置１８へ出力する。この時、コントロール回路２１により、ラインバッファ１９ａ（モジュール１）は奇数ラインの画像データが入力されるタイミングでその画像データを書込み（図４中の／ＦＩＦＯ１ＷＥに示す）、偶数ラインの画像データが入力されるタイミングで上記のように取込んだ画像データをメモリ２０に読出し（図４中のＦＩＦＯ１ＲＥに示す）、これと並行して、ラインバッファ１９ｂ（モジュール２）は偶数ラインの画像データが入力されるタイミングでその画像データを書込み（図４中の／ＦＩＦＯ２ＷＥに示す）、奇数ラインの画像データが入力されるタイミングで上記のように取込んだ画像データをメモリ２０に読出す（図４中のＦＩＦＯ２ＲＥに示す）ように制御される。

そして、ラインバッファ１９ａ（モジュール１）中のＦＩＦＯ１の出力線はラインバッファ１９ｂ（モジュール２）中のＦＩＦＯ１の出力線と結線され、メモリ２０中のＤＲＡＭモジュールａに接続される。以下、ラインバッファ１９ａ，１９ｂ（モジュール１，２）中のＦＩＦＯ２の出力線同士が結線されてメモリ２０中のＤＲＡＭモジュールｂに接続され、〜、ラインバッファ１９ａ，１９ｂ（モジュール１，２）中のＦＩＦＯ８の出力線同士が結線されてメモリ２０中のＤＲＡＭモジュールｈに接続される。

ここに、ＤＲＡＭモジュールａ〜ｈは、図３に示したように、奇数ライン用のＤＲＡＭ２２ａと偶数ライン用のＤＲＡＭ２２ｂとにより構成されており、８ビットのデータ入出力線（ＤＱ0〜7）同士は各々結線されている。また、ラインバッファ１９ａ、１９ｂ（モジュール１、２）中の各ＦＩＦＯは入力１画素（８ｂｉｔ）毎に各々のＦＩＦＯに順次書込まれ（図５中の／ＷＥ１〜８に示す）、読出しは８個のＦＩＦＯが同時に行う（図６中のＦＩＦＯ１ＲＥに示す）ように制御され、図６中に示す／ＲＡＳ，／ＣＡＳ，／ＷＥ信号でＤＲＡＭにデータを書込む。

つまり、奇数ラインの１画素目の画像データはラインバッファ１９ａ（モジュール１）のＦＩＦＯ１から、メモリ２０中のＤＲＡＭモジュールａの奇数用ＤＲＡＭ２２ａに書込まれ、偶数ラインの８画素目の画像データはラインバッファ１９ｂ（モジュール２）のＦＩＦＯ８からメモリ２０中のＤＲＡＭモジュールｈの偶数用ＤＲＡＭ２２ｂに書込まれる。これらのＤＲＡＭからの画像データの読出しも書込み時と同様に行われ、奇数ラインの画像データは奇数用ＤＲＡＭ２２ａからラインバッファ１９ｃ（モジュール３）に書込まれ、偶数ラインの画像データは偶数用ＤＲＡＭ２２ｂからラインバッファ１９ｄ（モジュール４）に書込まれる（図７及び図８参照）。

そして、ラインバッファ１９ｃ，１９ｄ（モジュール３，４）は、片方ずつ読出しクロックに同期して順次読出され（図９中の／ＲＥ１〜８に示す）、６４ビットに展開されていた画像データは、８ビットデータ（Ｗ．Ｄata0〜7）毎に変換されて、プリンタ装置等なる出力装置への画像データとして出力される。図９は、ラインバッファ１９ｃ（モジュール３）のＦＩＦＯの読出し動作を示し、この場合、ラインバッファ１９ｄ（モジュール４）は動作させない。

ここで、外部信号によりバッファメモリ装置１８のライトモードとリードモードとが区別され、ライトモードが選択された時にはバッファメモリ装置１８の内部の発振源２４（システムクロックＳys．ＣＬＫ）を基に生成した疑似プリンタインターフェイス信号をメモリ装置に出力すると同時に、その信号を用いて各種コントロール信号を生成し、安定したライト動作を行う。リード動作時には、出力装置から入力されるコントロール（プリンタインターフェイス）信号を基に、メモリ２０は内部の発振源２４を用い、ラインバッファ１９ａ〜１９ｄ以降は画素クロックＷ．ＣＬＫを用いてリード動作を行う。

このように、本実施例によれば、内部の発振源２４を基にメモリ２０が動作可能な速度でコントロール信号を生成する一方で、４つ以上のラインバッファ１９ａ〜１９ｄが設けられてパラレル／シリアル変換回路が形成されているので、バッファメモリ装置１８の内部でデータビット幅を外部より広く展開できるものとなり、出力装置からの高速なクロック（画素クロックＷ．ＣＬＫ）にも応答できるものとなる。

つづいて、別の実施例を説明する。本実施例は、図２に示した前記実施例の構成において、出力装置とのインターフェイスのコントロール信号部に遮断回路を設けることにより構成される。この遮断回路はバッファメモリ装置１８のライトモード時に作動して、出力装置から出力されるプリンタインターフェイス信号の入力を遮断するものである。この場合、内蔵の発振源２４及び疑似信号生成回路２５による疑似信号を用いて、ライト動作を制御しているので遮断回路により各種コントロール信号を遮断しても何ら支障ない。このような遮断回路は、アナログスイッチ、３ステートバッファ等により容易に構成し得る。

本実施例によれば、バッファメモリ装置１８のライト動作時に必要としない出力装置側からの外部入力信号を遮断回路で絶ち切るので、メモリ２０へのデータ書込みを安定して行わせることができる。

さらに、別の実施例を図１０及び図１１により説明する。本実施例は、ラインバッファとメモリ２８とコントロール部とを有して、メモリ装置と出力装置との間に配設されて、データとこのデータの転送を制御するコントロール信号のみをインターフェイスとして、リード／ライト動作が外部信号により選択されるバッファメモリ装置の基本構成において、図１０に示すようなアドレスデコーダ３１を設けたものである。なお、前記実施例で示した部分と同一部分は同一符号を用いて示す。

このアドレスデコーダ３１は、ライン同期信号（／ＷＬ．Ｓync 又は／ＲＬ．Ｓync ）を計数する第１のラインカウンタ３２と、リード時のライン同期信号／ＲＬ．Ｓync のみを計数する第２のラインカウンタ３３と、前記メモリ２８のアドレスを設定するアドレスカウンタ３４と、前記第１，２のラインカウンタ３２，３３の出力値をアドレスとし、前記アドレスカウンタ３４の値をデータとしてラッチ記憶し、かつ、出力するアドレスポインタ３５と、前記第２のラインカウンタ３３の出力値をアドレスとした時に前記アドレスポインタ３５が出力するデータ（即ち、ラインの終了アドレス）をラッチするラッチ回路３６と、リード動作時の前記アドレスカウンタ３４の出力とこのラッチ回路３６の出力とを比較するコンパレータ３７とにより構成されている。このコンパレータ３７の出力が前記メモリ２８に接続され、そのリード動作を制御するように構成されている。

ここに、第１のラインカウンタ３２はバッファメモリ装置のライト／リード動作開始で計数を始め、ライン同期信号の期間のみカウント値が出力可能である。第２のラインカウンタ３３はライン同期信号／ＲＬ．Ｓync を遅延させた／ＤＬ．Ｓync 期間のみカウント値の出力が可能なものである。アドレスカウンタ３４はライト／リード動作時ともにライン有効区間信号Ｌ．Ｇate の期間計数を行い、ともに１フレームのライト／リード動作が終了するまで計数を行い、リードモードでは、アドレスポインタ３５の出力データをライン同期信号／ＲＬ．Ｓync の発生時にロードするものであり、例えば、通常のカウンタと３ステートバッファとにより構成される。アドレスポインタ３５はライト時においては同期信号発生期間だけアドレスカウンタ３４のデータをロードし、リード時においては同期信号発生期間にロードしたデータを出力する。また、Ｄ．ＣＬＫはメモリ２８へリード／ライトされるデータに同期したクロックである。

このような構成において、本実施例の動作について説明する。まず、データのライト時において、アドレスカウンタ３４はラインバッファ１７ａ，１７ｂ（モジュール１，２）の読出しクロックＤ．ＣＬＫをリード開始信号Ｆ．Ｇate が終了するまで、ライン有効区間信号Ｌ．Ｇate の期間中計数し続け、メモリ２８、ラッチ回路３６、コンパレータ３７及びアドレスポインタ３５にメモリ２８のライトアドレスデータとして計数値を出力する。そして、ラインバッファ１７ａ，１７ｂ（モジュール１，２）から読出されたデータがアドレスカウンタ３４の出力をアドレスとするメモリ２８に書込まれる。アドレスポインタ３５は／ＷＬ．Ｓync のタイミングに第１のラインカウンタ３２の出力をアドレス入力とし、その時のアドレスカウンタ３４の出力を入力データとして取込む。

一方、データのリード時には、アドレスポインタ３５は第１のラインカウンタ３２が出力するアドレス値に応じてライン同期信号／ＲＬ．Ｓync のタイミングでライト時に取込んだデータを出力する。と同時に、その出力をアドレスカウンタ３４がロードする（取込む）。そして、ライン同期信号／ＲＬ．Ｓync が立下ると、アドレスポインタ３５の入出力データ線はハイインピーダンスとなり、アドレスカウンタ３４とメモリ２８、ラッチ回路３６、コンパレータ３７だけが接続された状態となる。そこで、ライン書込み区間信号／ＲＬ．Ｇate によりアドレスカウンタ３４はロードした値からラインバッファ１７ｃ，１７ｄ（モジュール３，４）の書込みクロックＤ．ＣＬＫを計数し、計数値出力をメモリ２８のリードアドレスとして出力する。

ここで、オフセット値１が与えられた第２のラインカウンタ３３は、ライン同期信号／ＲＬ．Ｓync を遅延させた／ＤＬ．Ｓync の期間のみ計数値の出力が可能であり、／ＤＬ．Ｓync の期間、アドレスポインタ３５は第２のラインカウンタ３３の出力をアドレスとした時のデータを出力する。と同時に、このアドレスポインタ３５の出力をラッチ回路３６が記憶保持する。コンパレータ３７はこのラッチ回路３６の出力とアドレスカウンタ３４の出力とが同じになると、メモリ２８に対して信号を出力し、リード動作を停止させる。また、コンパレータ３７の出力信号は、次のラインのライン同期信号／ＲＬ．Ｓync でクリアされ、再び、リード動作が行われる。

このように、本実施例によれば、ライトデータの各ラインの先頭アドレスを記憶保持するアドレスデコーダ３１を設け、ライト時に保持されたアドレスと実際にリードしているアドレスとを比較し、この比較結果によりメモリ２８のリード動作を停止させる停止機能を持たせているので、バッファメモリ装置の未使用領域がなくなる上に、ライン毎のデータを正しくリードできるものとなる。

次いで、別の実施例を図１２により説明する。本実施例では、前記実施例中のアドレスデコーダ３１に第２のアドレスポインタ３８を付加して構成したものである。アドレスポインタ３５が第１のアドレスポインタとなる。このような第２のアドレスポインタ３８の付加に対応させて、コンパレータ３７の出力はメモリ２８に代えてこの第２のアドレスポインタ３８及びアドレスカウンタ３４に入力されている。

ここに、前記第２のアドレスポインタ３８はリード時のみ動作し、コンパレータ３７の出力信号によりライン先頭Ｄ．ＣＬＫのタイミングで記憶保持したアドレスカウンタ３４の出力データを出力する。また、アドレスカウンタ３４はコンパレータ３７の出力信号によりデータ入力受付状態となり、第２のアドレスポインタ３８の出力データをＤ．ＣＬＫによりロードする。この時、メモリアドレスはライン先頭アドレスとなる。

アドレスカウンタ３４がライン先頭アドレスをロードすると、コンパレータ３７からの信号出力がなくなり、第２のアドレスポインタ３８の出力はハイインピーダンスとなる。同時に、アドレスカウンタ３４のロード状態も解け、再度、計数を開始する。ここで、タイミング回路３９が第２のアドレスポインタ３８のライン先頭Ｄ．ＣＬＫでのロードタイミングを生成する。

このように、本実施例によれば、ライトデータの各ラインの先頭アドレスを記憶保持するアドレスデコーダ３１を設け、このアドレスデコーダ３１内に各ラインの先頭データアドレスをアドレスカウンタ３４に設定する第２のアドレスポインタ３８を設けて、ライト時に保持されたアドレスと実際にリードしているアドレスとを比較し、その比較結果によりこの第２のアドレスポインタ３８が各ラインの先頭データアドレスをアドレスカウンタ３４に再設定し、そのラインのデータを再度読出すことで、バッファメモリ装置の未使用領域をなくすことができる上に、ライン毎のデータが正しくリードできる。

別の実施例を図１３により説明する。本実施例は、例えば、図１０に示したアドレスデコーダ３１の構成を変形させて同様の機能を持たせたものである。即ち、アドレスカウンタ３４はリード時のみ動作しその出力データがメモリ２８とコンパレータ３７とに与えられるように接続されている。また、アドレスポインタ３５に代えてデータメモリ４０，４１が設けられ、予め１ライン分のデータ数を記憶保持するように構成されている。即ち、入力アドレス値に対するデータを、第１のデータメモリ４０は同期信号の間出力し、第２のデータメモリ４１は常にコンパレータ３７に出力する。このコンパレータ３７自体の動作は、図１０で説明した場合と同じである。また、ラインカウンタとしては一方のラインカウンタ３２のみが設けられ、リード時の同期信号／ＲＬ．Ｓync だけを計数するものとされている。

このような構成において、同期信号／ＲＬ．Ｓync が生ずると、第１のデータメモリ４０は前ラインの最終データ数を出力する。これは、ラインカウンタ３２が同期信号の立上りエッジでインクリメントされるからである。また、アドレスカウンタ３２は反転した同期信号で第１のデータメモリ４０の出力をロードし、／ＲＬ．Ｇate が生成されると、このロード値から計数を開始して出力する。

よって、本実施例によれば、ライトデータの各ラインの先頭アドレスを予め記憶するデータメモリ４０，４１を設けているので、アドレスデコーダ３１の構成が簡易化される。

なお、請求項４記載の発明に対応する請求項５記載の発明を構成する場合であれば、図１２中に示した第２のアドレスポインタ３８に代えて、ライン先頭のデータ数を記憶保持させたデータメモリを用い、コンパレータ３７の信号出力時にその値を読出し、アドレスカウンタ３４にロードさせるようにすればよい。

さらに、別の実施例を図１４により説明する。本実施例は、図１３に示した前記実施例を出力装置の画素密度対応となるように拡張したものである。即ち、前記実施例との対比では、第１，２のデータメモリ４０ａ、４１ａ対、第１，２のデータメモリ４０ｂ、４１ｂ対、第１，２のデータメモリ４０ｃ、４１ｃ対、〜のように、出力装置の画素密度に応じて複数対が設けられている。また、本実施例では出力装置とバッファメモリ装置とにインターフェイスのコントロール信号として画素密度信号が用意され、この画素密度信号によって何れかの第１，２のデータメモリ対が選択回路（図示せず）によって選択されるように構成されている。

ここに、画素密度信号に基づき選択されていない第１，２のデータメモリ対のデータ線は、ハイインピーダンスとなるので、動作は図１３の場合と同じとなる。

このような本実施例によれば、複数の書込み密度に対応できるアドレスデコーダ３１を簡易に構成することができる。

別の実施例を図１５により説明する。本実施例は、例えば、図２に示した請求項１記載の発明のバッファメモリ装置１８の構成に加え、判定手段４２、停止手段４３及び選択手段４４を付加するとともに、出力装置とバッファメモリ装置１８とにインターフェイスのコントロール信号として画素密度信号を用意したものである。

まず、判定手段４２は、画素密度信号により予め設定された出力装置が出力する画素クロックの周波数を、バッファメモリ装置１８内のメモリ２０がアクセス可能な周波数であるか否かを判定するものであり、判定結果を停止手段４３と選択手段４４とに出力する。この判定手段４２によりアクセス可能である旨の判定結果が出力される場合、停止手段４３は発振源２４を停止させ（例えば、発振源２４への供給電源をアナログスイッチ等で断つことで実現できる）、疑似信号生成回路２５の信号生成、即ち、内部でのコントロール信号の生成を止める。また、選択手段４４は、例えばマルチプレクサにより構成され、出力装置が出力するインターフェイス信号をコントロール回路２１に出力させ、ライト動作を制御する。

一方、判定手段４２によりアクセス不可である旨の判定結果が出力されると、停止手段４３は機能せず、かつ、選択手段４４は疑似信号生成回路２５が出力する疑似インターフェイス信号をコントロール回路２１に出力させ、ライト動作を制御する。

このように、本実施例によれば、出力装置の画素クロックの判定手段４２と内部の疑似信号生成回路２５を停止させる停止手段４３と外部又は内部のコントロール信号を選択する選択手段４４とを備え、バッファメモリ装置１８のリード／ライト動作に不要なコントロール信号の生成或いは入力を断つので、バッファメモリ装置１８のリード／ライト動作を安定して行わせることができる。

別の実施例を図１６により説明する。本実施例は、前記実施例中に示した発振源２４、疑似信号生成回路２５、停止手段４３及び選択手段４４に代えて、分周器４５を設けたものである。

まず、判定手段４２は出力装置が出力する画素クロックの周波数を画素密度信号によって判定して、分周器４５に出力する。この分周器４５は画素密度に応じて画素クロックをメモリ２０がアクセス可能なクロック（バッファメモリ装置１８におけるシステムクロック）に分周する分周比が定められており、前記判定手段４２の判定結果に基づき、適切なコントロール信号（疑似プリンタインターフェイス信号）を生成してコントロール回路２１へ出力する。このコントロール回路２１ではメモリ２０のリード／ライト動作に必要な信号を、この分周器４５から出力される信号に基づき生成することになる。

このように、本実施例によれば、出力装置の画素密度信号に応じて予め分周比が設定された分周器４５を設け、出力装置から出力される画素クロックをこの分周器４５で分周して各種コントロール信号を生成するので、前記実施例のように内部の発振源２４を用いた内部コントロール信号生成回路、即ち、疑似信号生成回路２５を必要とせず、安定したバッファメモリ装置１８を簡易に構成し得るものとなる。

別の実施例を図１７及び図１８により説明する。本実施例は、例えば、図２中に示したような、少なくとも４個以上なる偶数個のラインバッファ１９ａ〜１９ｄを設けてメモリ２０とによりパラレル／シリアル変換回路を形成した構成に加え、図１７に示すようなリード期間延長回路４６を設けて構成したものである。このリード期間延長回路４６は、リード動作時に作動して出力装置から出力されるコントロール信号内のライン有効画像幅信号／Ｌ．Ｇate のライン先端側のエッジ信号でトグル動作をするトグル回路４７と、このトグル回路４７の出力をコントロール信号内のライン同期信号／Ｌ．Ｓync でラッチして正逆相の２つのラッチ信号を出力するラッチ回路４８とにより構成されている。

このような構成において、出力装置からのライン有効幅信号／Ｌ．Ｇate をトグル回路４７にクロックとして入力し、ラッチ回路４８にはトグル回路４７の出力をデータ、ライン同期信号／Ｌ．Ｓync をクロックとして入力する。

ここで、バッファメモリ装置１８がリード動作に移ると、トグル回路４７及びラッチ回路４８のリセットが解除され、図１８中に示すように、トグル回路４７がライン有効幅信号／Ｌ．Ｇate の立下りエッジに同期したトグル信号（Ｔoggle Ｏut）を生成する。これを受けて、ラッチ回路４８はトグル信号をライン同期信号／Ｌ．Ｓync の立上りエッジでラッチして、リード信号（Ｒead Ｇate ）を生成する。生成されたリード信号はコントロール部２１に出力され、出力段のラインバッファ１９ｃ，１９ｄ（モジュール３，４）の読出し期間信号として用いられる（即ち、図７中のＦＩＦＯ３ＷＥ，ＦＩＦＯ４ＷＥにおける破線で示す部分が該当する）。

また、リード動作を内部の疑似信号生成回路２５に基づく信号で行う場合には、このようなリード信号をバッファメモリ装置１８のシステムクロックで同期させて用いる。

このように、本実施例によれば、バッファメモリ装置１８内のメモリ２０のデータリードサイクルより出力装置のデータリードサイクルが速い場合において、リード期間延長回路４６を設けて、データのリード期間を出力装置の１ライン走査期間内で最大とさせるので、有効画像データを可能な限り読出せるバッファメモリ装置１８となる。

なお、この他の実施例として、例えば、図１０ないし図１４に例示した請求項３，４，５又は６記載の発明に対応する各実施例に関して、図１に示したように、リード動作時にハイインピーダンスとなるバッファ１４，１７と、ライト動作時にハイインピーダンスとなるバッファ１５，１６とを設けるようにしてもよい。

これによれば、ラインバッファ数を削減して回路規模を縮小させ得るとともに、バッファメモリ装置の未使用領域をなくすこともでき、さらには、ライン毎のデータを正しくリードできるものとなる。

また、図１０ないし図１４に例示した請求項３，４，５又は６記載の発明に対応する各実施例に関して、請求項１記載の発明に準じて、図２に示したように、発振源２４と疑似信号生成回路２５と４個のラインバッファ１９ａ〜１９ｄ及びメモリ２０によるパラレル／シリアル変換回路とを設けるようにしてもよい。さらには、請求項２記載の発明に準じて、ライト動作時に出力装置より出力される各種コントロール信号の入力を遮断する遮断回路を設けるようにしてもよい。

これによれば、出力装置からの高速なクロックにも対応できる上に、バッファメモリ装置の未使用領域をなくすこともでき、さらには、ライン毎のデータを正しくリードできるものとなる。遮断回路を設けたものによれば、ライト動作時には必要としない外部入力信号を断つことで、メモリ２０へのデータ書込みを安定して行わせることができる。

また、図１１ないし図１５に例示した請求項３，４，５又は６記載の発明に対応する各
実施例に関して、請求項１記載の発明に準じて、図２に示したように、発振源２４と疑似
信号生成回路２５と４個のラインバッファ１９ａ〜１９ｄ及びメモリ２０によるパラレル
／シリアル変換回路とを設けるとともに、判定手段４２、停止手段４３及び選択手段
４４を付加するとともに、出力装置とバッファメモリ装置１８とにインターフェイスのコ
ントロール信号として画素密度信号を用いるようにしてもよい。

或いは、図１０ないし図１４に例示した請求項３，４，５又は６記載の発明に対応する各実施例に関して、判定手段４２及び分周器４５を付加するようにしてもよい。

また、図１０ないし図１４に例示した請求項３，４，５又は６記載の発明に対応する各実施例に関して、図２に示したように、４個のラインバッファ１９ａ〜１９ｄ及びメモリ２０によるパラレル／シリアル変換回路とを設けるとともに、トグル回路４７とラッチ回路４８とによるリード期間延長回路４６を付加するようにしてもよい（。この場合、請求項３記載の発明に準じて、発振源２４と疑似信号生成回路２５とを含めて構成するようにしてもよい。同時に、請求項２記載の発明に準じて、ライト動作時に出力装置より出力される各種コントロール信号の入力を遮断する遮断回路を設けるようにしてもよい。

さらには、図２に示したように、４個のラインバッファ１９ａ〜１９ｄ及びメモリ２０によるパラレル／シリアル変換回路とを設けた構成をベースとして、判定手段４２、停止手段４３及び選択手段４４を付加した構成としてライト動作を制御する一方、トグル回路４７とラッチ回路４８とによるリード期間延長回路４６を付加した構成としてリード動作を制御するようにしてもよい。

或いは、請求項１記載の発明のように４個のラインバッファ１９ａ〜１９ｄ及びメモリ２０によるパラレル／シリアル変換回路とともに発振源２４と疑似信号生成回路２５とを備えた構成に、請求項６記載の発明のように判定手段４２、停止手段４３及び選択手段４４を付加した構成としてライト動作を制御する一方、請求項１１記載の発明のようにトグル回路４７とラッチ回路４８とによるリード期間延長回路４６を付加した構成としてリード動作を制御するようにしてもよい。

さらには、図２に示したように、４個のラインバッファ１９ａ〜１９ｄ及びメモリ２０
によるパラレル／シリアル変換回路を設けた構成をベースとして、判定手段４２及び
分周器４５を付加した構成としてライト動作を制御する一方、トグル回路４７とラッチ回
路４８とによるリード期間延長回路４６を付加した構成としてリード動作を制御するよう
にしてもよい。

或いは、請求項１記載の発明のように４個のラインバッファ１９ａ〜１９ｄ及びメモリ２０によるパラレル／シリアル変換回路とともに発振源２４と疑似信号生成回路２５とを備えた構成に、判定手段４２及び分周器４５を付加した構成としてライト動作を制御する一方、請求項１１記載の発明のようにトグル回路４７とラッチ回路４８とによるリード期間延長回路４６を付加した構成としてリード動作を制御するようにしてもよい。

請求項１及び２記載の発明の一実施例を示すブロック図である。 請求項３記載の発明の一実施例を示すブロック図である。 そのＤＲＡＭモジュール構成を示すブロック図である。 ライト時の動作を示すタイミングチャートである。 ライト時の動作を示すタイミングチャートである。 ライト時の動作を示すタイミングチャートである。 リード時の動作を示すタイミングチャートである。 リード時の動作を示すタイミングチャートである。 リード時の動作を示すタイミングチャートである。 請求項５記載の発明の一実施例を示すブロック図である。 そのリード時に必要な信号を示すタイミングチャートである。 請求項６記載の発明の一実施例を示すブロック図である。 請求項７記載の発明の一実施例を示すブロック図である。 請求項８記載の発明の一実施例を示すブロック図である。 請求項９記載の発明の一実施例を示すブロック図である。 請求項１０記載の発明の一実施例を示すブロック図である。 請求項１１記載の発明の一実施例を示すブロック図である。 その動作を示すタイミングチャートである。 従来例を示すブロック図である。 その動作を示すタイミングチャートである。

符号の説明

１２ａ，１２ｂ ラインバッファ
１３ メモリ
１４〜１７ バッファ
１９ａ〜１９ｄ ラインバッファ
２０ メモリ
２１ コントロール部
２４ 発振源
２５ 疑似信号生成回路
２８ メモリ
３２，３３ ラインカウンタ
３４ アドレスカウンタ
３５ アドレスポインタ
３６ ラッチ回路
３７ コンパレータ
３８ 第２のアドレスポインタ
４０，４１ データメモリ
４２ 判定手段
４３ 停止手段
４４ 選択手段
４５ 分周器
４６ リード期間延長回路
４７ トグル回路
４８ ラッチ回路

Claims (8)

1. ラインバッファとメモリとコントロール部とを有してメモリ装置と出力装置との間に配設され、データとこのデータの転送を制御するコントロール信号のみをインターフェイスとして前記メモリに対するデータのリード／ライト動作が外部信号として入力される前記コントロール信号により選択されるバッファメモリ装置において、
   前記ラインバッファを入出力段に各々少なくとも４個以上の偶数個設けることで、入力段の前記ラインバッファを介して前記メモリにパラレルデータとしてライト動作されたデータを、前記メモリのリード動作時において出力段の前記ラインバッファから順次シリアル出力するパラレル／シリアル変換回路を形成するとともに、システムクロックを生成する発振源と、当該発振源のシステムクロックに基づいて疑似コントロール信号を前記コントロール信号として生成する疑似信号生成回路とを設けたことを特徴とするバッファメモリ装置。
2. 前記メモリに対するデータのライト動作時に前記出力装置より出力される各種コントロール信号の入力を遮断する遮断回路を有することを特徴とする請求項１記載のバッファメモリ装置。
3. 前記メモリにリード又はライトされるデータ数を計数するアドレスカウンタと、前記コントロール信号内の同期信号数を計数する第１，２のラインカウンタと、これらの第１，２のラインカウンタの出力を入力アドレスとしてライト動作時には前記同期信号により前記アドレスカウンタからの出力値を書込むとともにリード時には書込んだ前記アドレスカウンタの計数値を出力するアドレスポインタと、ラインの終了アドレスをラッチするラッチ回路と、リード中のアドレス値とラインの終了アドレス値とを比較するコンパレータとを有して、このコンパレータ出力により前記メモリのリード動作を停止させるアドレスデコーダを設けたことを特徴とする請求項１又は２記載のバッファメモリ装置。
4. 前記メモリにリード又はライトされるデータ数を計数するアドレスカウンタと、前記コントロール信号内の同期信号数を計数する第１，２のラインカウンタと、これらの第１，２のラインカウンタの出力を入力アドレスとしてライト動作時には前記同期信号により前記アドレスカウンタからの出力値を書込むとともにリード時には書込んだ前記アドレスカウンタの計数値を出力する第１のアドレスポインタと、ラインの終了アドレスをラッチするラッチ回路と、リード中のアドレス値とラインの終了アドレス値とを比較するコンパレータと、このコンパレータ出力により前記アドレスカウンタにライン先頭アドレス値を再設定する第２のアドレスポインタとを有するアドレスデコーダを設けたことを特徴とする請求項１又は２記載のバッファメモリ装置。
5. アドレスデコーダ内のアドレスポインタを、１ラインでライトされるデータ数をデータとして予め記憶保持したデータメモリとし、アドレスカウンタを、リード時に前ラインの最終データ数を同期信号でロードし、ライン有効画像区間でデータ数を計数出力するアドレスカウンタとし、コンパレータを、このアドレスカウンタ出力と前記データメモリ出力とを比較するコンパレータとし、ラインカウンタを、リード時の同期信号だけを計数するラインカウンタとしたことを特徴とする請求項３又は４記載のバッファメモリ装置。
6. アドレスデコーダにおけるデータメモリを、出力装置の画素密度による１ラインに必要なデータ数を予め記憶保持させた複数個のデータメモリとし、画素密度信号に応じて対応するデータメモリを選択する選択回路を設けたことを特徴とする請求項５記載のバッファメモリ装置。
7. 前記出力装置との間で授受されるコントロール信号中に画素密度信号を持たせ、この画素密度信号により予め設定された出力装置の画素クロックの周波数を判定する判定手段と、この判定手段の判定結果に基づき前記発振源を停止させて内部でのコントロール信号の生成を止める停止手段と、前記判定手段の判定結果に基づき内部で生成されたコントロール信号と前記出力装置から出力されるコントロール信号との一方を選択する選択手段とを設け、この選択手段により選択されたコントロール信号を用いてライト動作を行わせるようにしたことを特徴とする請求項１又は２記載のバッファメモリ装置。
8. 前記リード動作時に作動して前記出力装置から出力されるコントロール信号内のライン有効画像幅信号のライン先端側のエッジ信号でトグル動作をするトグル回路と、このトグル回路の出力を前記コントロール信号内の同期信号でラッチして正逆相の２つのラッチ信号を出力するラッチ回路とよりなるリード期間延長回路を設け、このリード期間延長回路から出力される信号を用いてリード動作を行わせるようにしたことを特徴とする請求項１又は２記載のバッファメモリ装置。

Images