JP2002268941A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 情報量の無駄を無くし、電力消費を軽減した
半導体装置を提供する。 【解決手段】 第１の情報を保持するレジスタ（１２、
１５）、及び外部から第１の信号を受信して第２の情報
を生成する情報生成回路（１１、１４）を備え、前記第
１の信号は前記第１の情報の反転を示す信号であり、前
記情報生成回路は前記第１の情報及び前記第１の信号に
基づいて前記第２の情報を生成する半導体装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関し、
より詳細には半導体装置のインタフェイスに関する。

【０００２】

【従来の技術】通常、半導体装置Ａから半導体装置Ｂに
データを送る場合において、例えば次ぎの１６ビット幅
のデータＤ１、Ｄ２を順番に送ることを考える。 Ｄ１：１１００１１００１１００１１００ Ｄ２：１１００１１００１１００１１０１ この例では、違っているのは最後の一桁であり、残りは
同じデータである。連続する動画画像データなどは一般
的に、前後のデータを比較するとほとんど同じで一部が
違う場合が多い。よって、このままでは非常にムダが多
いデータであると言える。これを解決するためにデータ
を圧縮して、記録媒体への書き込みや伝送を行う。

【０００３】ところが、実際には圧縮することなく生の
データをそのまま半導体装置間で転送することが必要な
場合がある。例えば、画像データを加工する場合は未圧
縮のデータや解凍後のデータを半導体装置間でやり取り
する必要がある。

【０００４】

【発明が解決しようとする課題】しかしながら、生のデ
ータをそのまま転送するのでは伝送する情報量に多くの
無駄な情報が含まれることになり、また無駄な電力を消
費してしまう。

【０００５】従って、本発明は上記従来技術の問題点を
解決し、効率的にデータを転送でき無駄な電力消費が少
ない半導体装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明は、第１の情報を
保持するレジスタ、及び外部から第１の信号を受信して
第２の情報を生成する情報生成回路を備え、前記第１の
信号は前記第１の情報の反転を示す信号であり、前記情
報生成回路は前記第１の情報及び前記第１の信号に基づ
いて前記第２の情報を生成する半導体装置を含む。

【０００７】第１の信号は第１の情報の反転を示す信号
である。従って、第１の情報と第１の信号とから反転前
の情報、つまり第２の情報が生成できる。反転を示す第
１の信号を受信することで、元の（反転前）の第２の情
報が生成できる。よって、第２の情報を何も加工しない
場合に比べて情報量の無駄がなくなり、電力消費を軽減
することができる。

【０００８】また、本発明は、第１の情報を保持するレ
ジスタ、及び第２の情報を受信し第１の信号を外部へ出
力する情報生成回路を備え、前記第１の信号は前記レジ
スタに保持された前記第１の情報と前記情報生成回路が
受信した前記第２の情報の論理演算に基づく信号であっ
て、第１の情報の反転を示す信号である半導体装置を含
む。同様に、情報量の無駄がなくなり、電力消費を軽減
することができる。

【０００９】第１の情報は、請求項３に記載のように、
前記レジスタに保持された前記第１の情報を前記第２の
情報に書き換えることで、半導体装置が最後に処理した
データであっても良い。また、第１の情報は、請求項４
に記載のように、外部から受信したもの（後述する本発
明の第２の原理で用いる代表データ）であっても良い。

【００１０】なお、上記第１や第２の情報とはデータや
アドレスなどである。

【００１１】

【発明の実施の形態】まず、図１を参照して本発明の第
１の原理を説明する。

【００１２】図１は、２つの半導体装置１０と１３がデ
ータバス１６を介して接続されたシステムを示す。図１
の例では、半導体装置１０はコントローラで、半導体装
置１３はコントローラ１０に制御される半導体記憶装置
（１つのメモリチップ。以下、単にメモリと言う）であ
る。コントローラ１０は、レジスタ１２を具備するイン
タフェイス部１１を有する。同様に、メモリ１３もレジ
スタ１４を具備するインタフェイス部１４を具備する。

【００１３】本発明の第１の原理を前述したデータ転送
の例で説明する。Ｄ１：１１００１１００１１００１１
００とＤ２：１１００１１００１１００１１０１をコン
トローラ１０からメモリ１３へ転送する場合、従来技術
ではＤ１とＤ２をそのまま順番に送っていた。これに対
し、本発明の第１の原理では最初にＤ１を送り、次はデ
ータＤ２のうちＤ１のビットと異なる（反転している）
ビットのみを送信する。つまり、データＤ２を転送する
代わりにＤ２’０００００００００００００００１を転
送する。これを受信したメモリ１３は直前のデータＤ１
と転送されたデータＤ２’からデータＤ２を再生する。
メモリ１３からコントローラ１０へデータを転送する場
合も同様である。

【００１４】つまり、コントローラ１０とメモリ１３は
それぞれ最後にやりとりしたデータをレジスタ１２と１
５を保持しておき、次に送るデータと保持しておいたデ
ータとの相違ビットのみを相手に転送し、受信側では受
取ったデータと保持しておいたデータとから今回転送さ
れたデータを再生する。反転したビットはパルスで送信
する。以下、このようなパルスをデータ反転パルス信号
と言う場合がある。

【００１５】この処理を図１の下側部分に示すシーケン
スを参照して詳しく説明する。このシーケンスは、コン
トローラ１０がメモリ１３にデータを書き込む場合を示
している。

【００１６】ステップ：まず、コントローラ１０がリ
フレッシュを指示するリフレッシュコマンドを発行す
る。このリフレッシュコマンドでコントローラ１０のレ
ジスタ１２とメモリ１３のレジスタ１５が００００にリ
セットされる。リセット値は００００に限定されるもの
ではなく、レジスタ１２と１５が同じ値にリセットされ
るのであれば任意の値で良い。

【００１７】ステップ：コントローラ１０がメモリ１
３にデータ１０１１を書き込む段階である。コントロー
ラ１０はデータ１０１１とレジスタ１２のデータ０００
０との排他的論理和（Ｅｘｃｌｕｓｉｖｅ−ＯＲ：ＥＸ
−ＯＲ）をとり、その結果をデータバス１６を介してメ
モリ１３に送信する。メモリ１３はデータ１０１１を受
信し、“１”の立っている桁についてレジスタ１５の内
容を反転させ、データ１０１１を再生する。今の例で
は、レジスタ１２、１５には００００が記憶されている
ので、送信されたデータを再生されたデータは１０１１
で同じである。そして、コントローラ１０とメモリ１３
はそれぞれレジスタ１２と１５の内容を１０１１に書き
換える。なお、再生されたデータ１０１１はメモリ１３
内部のメモリコアに転送され、格納される。

【００１８】ステップ：コントローラ１０がメモリ１
３にデータ１０１０を書き込む段階である。コントロー
ラ１０はデータ１０１０とレジスタ１２のデータ１０１
１との排他的論理和をとり、その結果０００１をメモリ
１３に転送する。メモリ１３はデータ０００１を受信
し、“１”の立っている桁についてレジスタ１５の内容
を反転させ、データ１０１０を再生する。そして、コン
トローラ１０とメモリ１３はそれぞれレジスタ１２と１
５の内容を１０１０に書き換える。

【００１９】以下ステップ、と同様な処理を繰り返
す。

【００２０】このように、コントローラ１０と１３の両
方で最後にやり取りしたデータをレジスタ１２と１５に
保持し、転送しようとするデータと保持したデータとの
相違する（反転している）ビットのみを送信し、受信側
ではこのデータと保持していたるデータとから送信され
たデータを再生することととたため、データ“１”を送
る回数が大幅に減ることになり、送信側及び受信側での
消費電力を削減することができる。例えば、ステップ
ではデータ１０１０を送信する代わりにデータ０００１
を送信しているので１ビット分の電力消費が軽減でき
る。特に、動画像データのように前後のデータはほとん
ど同じで一部のみが違う場合の効果は絶大である。

【００２１】図１は、コントローラ１０がメモリ１３へ
データを書き込む場合のシーケンスを示しているが、メ
モリ１３からデータを読み出してコントローラ１０に送
信する場合も同様である。

【００２２】以上、要約すると、コントローラ１０及び
メモリ１３は、第１の情報（リフレッシュ後の最初のデ
ータや最後にやり取りしたデータ）を保持するレジスタ
（１２、１５）、及び外部から第１の信号（排他的論理
和の演算結果でバス１６上を伝送する信号）を受信して
第２の情報を生成する情報生成回路（コントローラ１０
やメモリ１３の内部回路であって、例えばインタフェイ
ス部１０、１３に設けられている回路）を備え、前記第
１の信号は前記第１の情報の反転を示す信号（排他的論
理和演算の出力）であり、前記情報生成回路は前記第１
の情報及び前記第１の信号に基づいて（例えば、排他的
論理和演算を行うことにより）前記第２の情報を生成す
る半導体装置と言える。

【００２３】また、発明は情報処理方法を含むものであ
り、第１の情報（リフレッシュ後の最初のデータや最後
にやり取りしたデータ）をレジスタ（１２、１５）に保
持するステップと、外部から受信した第１の信号（排他
的論理和の演算結果でバス１６上を伝送する信号）と前
記第１の情報とに基づいて第２の情報を生成して所定の
回路に送出するステップとを有し、前記第１の信号は前
記第１の情報の反転を示す信号である情報処理方法であ
る。

【００２４】更に、コントローラ１０及びメモリ１３
は、第１の情報（リフレッシュ後の最初のデータや最後
にやり取りしたデータ）を保持するレジスタ（１２、１
５）、及び第２の情報（例えば、コントローラ１０の書
き込みデータ）を受信し第１の信号を外部（図１の例で
はメモリ１３）へ出力する情報生成回路（コントローラ
１０やメモリ１３の内部回路であって、例えばインタフ
ェイス部１０、１３に設けられている回路）を備え、前
記第１の信号は前記レジスタに保持された前記第１の情
報と前記情報生成回路が受信した前記第２の情報の論理
演算（例えば、排他的論理和演算）に基づく信号である
半導体装置である。

【００２５】更に、発明は情報処理方法を含むものであ
り、第１の情報（リフレッシュ後の最初のデータや最後
にやり取りしたデータ）をレジスタ（１２、１５）に保
持するステップと、受信した第２の情報と前記第１の情
報の論理演算（例えば、排他的論理和演算）して第１の
信号を生成して外部へ送信するステップとを有し、前記
第１の信号は第１の情報の反転を示す信号である情報処
理方法である。

【００２６】なお、上記の説明ではレジスタ１２と１５
をリセットするためにリフレッシュコマンドを用いてい
るが、メモリ１３がＤＲＡＭの場合には定期的にリフレ
ッシュが必要であるため、コントローラ１０はＤＲＡＭ
に定期的にリフレッシュコマンドを発行する。よって、
これを利用して定期的にレジスタ１２、１５をリセット
すれば、万が一レジスタ１２とレジスタ１５の内容が相
違してしまっても、リフレッシュの都度リセットされる
のでエラーの発生を最小限に抑えることができる。

【００２７】レジスタ１２と１５はリフレッシュコマン
ド以外の信号でも良い。例えば、コントローラ１０やメ
モリ１３等の半導体装置に電源を印加した時に内部で発
生するパワーオンリセット信号を用いても良いし、スタ
ンバイを制御する信号（たとえば、シンクロナスＤＲＡ
Ｍのクロックイネーブル信号ＣＫＥ）などを用いてリセ
ットしても良い。

【００２８】また、後述するように、上記本発明の第１
の原理はデータ転送のみならず、アドレス信号の送信に
も適用することができる。

【００２９】以下、本発明の実施の形態や実施例を説明
する。以下の説明で「読み出しデータ」と「書き込みデ
ータ」という語句を用いるが、これはコントローラとメ
モリとの間のデータ転送を例にしているためである。メ
モリにおいてもコントローラにおいても、これらの語句
は次の意味で使用してある。

【００３０】コントローラからメモリに送信するデー
タ：書き込みデータ メモリからコントローラに送信するデータ：読み出しデ
ータ 従って、例えば書き込みデータはメモリにとっては受信
するデータであり、コントローラにとっては送信するデ
ータである。 （本発明の第１の実施の形態）図２は、本発明の一実施
の形態を示すブロック図である。図示するシステムはコ
ントローラ１０が４つのメモリ１３ａ、１３ｂ、１３
ｃ、１３ｄを制御する構成である。コントローラ１０と
４つのメモリ１３ａ〜１３ｄとの間で転送されるアドレ
ス、書き込みデータ及び読み出しデータに対し、前述し
た本発明の第１の原理が適用されている。

【００３１】コントローラ１０と４つのメモリ１３ａ〜
１３ｄは、データバス１６Ｄ、アドレスバス１６Ａ、コ
マンドバス１６Ｃ、クロック線２１及びチップ選択信号
線２２を介して相互に接続されている。データバス１６
Ｄは抵抗２４を介して所定電圧ＶＲに終端され、同様に
クロック信号線２１は抵抗２３を介して所定電圧ＶＲに
終端されている。所定電圧ＶＲは論理“０”（ハイレベ
ルＨ）に相当する。アドレスバス１６Ａ及びデータバス
１６Ｄは、データ“１”を伝送するときにローレベルデ
ータ反転パルス信号を伝送する。なお、リフレッシュ直
後は生の送信データがデータバス１６Ｄに出力される。

【００３２】コントローラ１０はメモリ１３ａ〜１３ｄ
にそれぞれ対応するレジスタ１７ａ〜１７ｄとインタフ
ェイス部１８とを有する。各レジスタ１７ａ〜１７ｄは
図１のレジスタ１２に相当する。メモリ１３ａ〜１３ｄ
はそれぞれメモリコア２０ａ〜２０ｄとインタフェイス
部１９ａ〜１９ｄとを具備する。各インタフェイス部１
９ａ−１９ｄ内部のレジスタは、図１のレジスタ１５に
相当する。コントローラ１０のインタフェイス部１８と
メモリ１３ａ〜１３ｄのインタフェイス部１９ａ〜１９
ｄはそれぞれ、データバス１６Ｄ、アドレスバス１６
Ａ、コマンドバス１６Ｃ、クロック線２１及びチップ選
択信号線２２に接続されている。

【００３３】コントローラ１０のレジスタ１７ａ〜１７
ｄはそれぞれ、アドレス用レジスタＲｅｇＡＤＤ−Ｃ、
書き込みデータ用レジスタＲｅｇＤＷ−Ｃ、及び読み出
しデータ用レジスタＲｅｇＤＲ−Ｃを有する。アドレス
用レジスタＲｅｇＡＤＤ−Ｃは、リセットアドレス値又
は最後にやり取りしたアドレス値を保持する。書き込み
データ用レジスタＲｅｇＤＷ−Ｃは、リセット書き込み
データ値又は最後にやり取りした書き込みデータ値を保
持する。読み出しデータ用レジスタＲｅｇＤＲ−Ｃは、
リセット読み出しデータ値又は最後にやり取りした読み
出しデータ値を保持する。インタフェイス１８は複数の
半導体装置（図２ではメモリ１３ａ−１３）と選択的に
接続可能なインタフェイスであって、図１を参照して説
明したレジスタ値と今回送信するデータとの排他的論理
和をとって送信すべきデータやアドレスを計算して対応
するバスに出力する構成、及びレジスタ値と対応するバ
スから受信したデータとの排他的論理和をとって受信し
たデータを再生する構成を含むものである。なお、これ
らの構成の詳細は後述する。

【００３４】メモリ１３ａ〜１３ｄのインタフェイス部
１９ａ〜１９ｄはそれぞれ、アドレス用レジスタＲｅｇ
ＡＤＤ、書き込みデータ用レジスタＲｅｇＤＷ、及び読
み出しデータ用レジスタＲｅｇＤＲを有する。インタフ
ェイス部１９ａ〜１９ｄのアドレス用レジスタＲｅｇＡ
ＤＤはそれぞれコントローラ１０のレジスタ１７ａ〜１
７ｄのアドレス用レジスタＲｅｇＡＤＤ−Ｃに対応し、
リセットアドレス値又は最後にやり取りしたアドレス値
を保持する。インタフェイス部１９ａ〜１９ｄの書き込
みデータ用レジスタＲｅｇＤＷはそれぞれコントローラ
１０のレジスタ１７ａ〜１７ｄの書き込みデータ用レジ
スタＲｅｇＤＷ−Ｃに対応し、リセット書き込みデータ
値又は最後にやり取りした書き込みデータ値を保持す
る。インタフェイス部１９ａ〜１９ｄの読み出しデータ
用レジスタＲｅｇＤＲはそれぞれコントローラ１０のレ
ジスタ１７ａ〜１７ｄの読み出しデータ用レジスタＲｅ
ｇＤＲ−Ｃに対応し、リセット読み出しデータ値又は最
後にやり取りした読み出しデータ値を保持する。インタ
フェイス１９ａ〜１９ｄは、図１を参照して説明したレ
ジスタ値と今回送信するデータとの排他的論理和をとっ
て送信すべきデータやアドレスを計算して対応するバス
に出力する構成、及びレジスタ値と対応するバスから受
信したデータとの排他的論理和をとって受信したデータ
を再生する構成を含むものである。なお、これらの構成
の詳細は後述する。メモリコア２０ａ〜２０ｄは多数の
メモリセルがマトリクス状に配列されたアレイを含む。

【００３５】次に、図２に示す構成の動作を説明する。

【００３６】最初にコントローラ１０はメモリ１３ａ〜
１３ｄにリフレッシュコマンドを発行して、コントロー
ラ１０のレジスタ１７ａ〜１７ｄのレジスタＲｅｇＡＤ
Ｄ−Ｃ、ＲｅｇＤＷ−Ｃ、ＲｅｇＤＲ−Ｃ及びメモリ１
３ａ〜１３ｄのインタフェイス部１９ａ〜１９ｄ内のレ
ジスタＲｅｇＡＤＤ、ＲｅｇＤＷ、ＲｅｇＤＲをリセッ
トする（図１のステップに相当する処理）。例えば、
各レジスタは各ビットが“０”にリセットされる。

【００３７】次に、コントローラ１０は選択すべきメモ
リに対応するチップ選択信号ＣＳａ〜ＣＳｄのいずれか
をＯＮし、コマンドを発行する。例えば、チップ選択信
号ＣＳａがＯＮすると、コントローラ１０のレジスタ１
７ａがＯＮし、また信号線２２を介してメモリ１３ａが
選択される。コマンドが書き込みコマンドの場合、コン
トローラ１０のインタフェイス部１８は送信すべきアド
レス及びデータとレジスタＲｅｇＡＤＤ−Ｃ、ＲｅｇＤ
Ｗ−Ｃ、ＲｅｇＤＲ−Ｃ内のデータとの排他的論理和を
取り、その演算結果をこれらのレジスタに書き込むとと
もに、それぞれアドレスバス１６Ａ及びデータバス１６
Ｄに送信する（図１のステップに相当する処理）。選
択されているメモリ１３ａはアドレスバス１６Ａ及びデ
ータバス１６Ｄからそれぞれ排他的論理和出力を受取
り、受取ったデータとレジスタＲｅｇＡＤＤ、ＲｅｇＤ
Ｗ、ＲｅｇＤＲのデータとの排他的論理和を取り、その
演算結果をこれらのレジスタに書き込むとともに、メモ
リコア２０ａに出力する（図１のステップに相当する
処理）。以下、同様な処理が繰り返される。

【００３８】他方、コマンドが読み出しコマンドの場
合、メモリ１３ａのインタフェイス部１９ａは送信すべ
きアドレス及びデータとレジスタＲｅｇＡＤＤ、Ｒｅｇ
ＤＷ、ＲｅｇＤＲ内のデータとの排他的論理和を取り、
その演算結果をそれぞれこれらのレジスタに書き込むと
ともに、アドレスバス１６Ａ及びデータバス１６Ｄに送
信する。コントローラ１０はアドレスバス１６Ａ及びデ
ータバス１６Ｄからそれぞれ排他的論理和出力を受取
り、受取ったデータとレジスタＲｅｇＡＤＤ−Ｃ、Ｒｅ
ｇＤＷ−Ｃ、ＲｅｇＤＲ−Ｃのデータとの排他的論理和
を取り、その演算結果をこれらのレジスタに書き込むと
ともに、内部回路に出力する。

【００３９】このように、直前のデータとは異なるビッ
ト位置にのみ“１”が立つ排他的論理和出力をアドレス
バス１６Ａ及びデータバス１６Ｄに出力する。よって、
論理“１”によりアドレスバス１６Ａやデータバス１６
Ｄがローレベルのパルスを伝送する回数が減り、消費電
力を削減することができる。（メモリ側データ入力部の
第１の実施例）次に、各メモリ１３ａ−１３ｄのインタ
フェイス部１９ａ−１９ｄの内部に設けられたデータ入
力部の第１の実施例を説明する。第１の実施例は、外部
からのデータをクロックに同期して取り込むタイプのデ
ータ入力部である。

【００４０】各インタフェイス部１９ａ−１９ｄは、デ
ータバス１６Ｄからデータ（書き込みデータ）を入力す
るデータ入力部を具備する。このデータ入力部の第１の
実施例を図３に示す。データ入力部は、クロック発生部
２５、コマンド入力回路／コマンドでコーダ２６、ＯＲ
ゲート２７及びｎ個（ｎは任意の整数）のデータ入力回
路２８_１−２８_ｎを有する。クロック発生部２５は、ク
ロック線２１からクロック信号を受取り、内部クロック
ＣＬＫ１を生成してコマンド入力回路／コマンドデコー
ダ２６及びデータ入力回路２８_１−２８_ｎに出力する。
コマンド入力回路／コマンドデコーダ２６は、対応する
チップ選択信号／ＣＳ（ＣＳａ−ＣＳｄのいずれか）を
受けてＯＮ（イネーブル状態）し、コマンドバス１６Ｃ
から供給されたコマンドを取り込み、これをデコードす
る。デコードした結果に応じて、３つの制御線３３ａ−
３３ｃの何れかを駆動する。コマンド入力回路／コマン
ドデコーダ２６は、コマンドが読み出しコマンドの場合
には制御線３３ａを駆動して内部読み出しコマンドを出
力し、書き込みコマンドの場合には制御線３３ｂを駆動
して内部書き込みコマンドを出力し、リフレッシュコマ
ンドの場合には制御線３３ｃを駆動して内部リフレッシ
ュコマンドを出力する。

【００４１】データ入力回路２８_１−２８_ｎの各々は、
比較器２９、同期型ラッチ３０、パルス発生部３１及び
レジスタＲｅｇＤＷを有する。データ入力回路２８_１−
２８ _ｎは、前述した排他的論理和演算を行う。レジスタ
ＲｅｇＤＷはフリップフロップ（Ｆ／Ｆ）３２を有す
る。データ入力回路２８_１−２８_ｎはそれぞれ、データ
バス１６Ｄのそれぞれのバス線に接続されている。例え
ばデータバス１６Ｄが１６ビット幅の場合には、１６個
のデータ入力回路２８_１−２８_１６が設けられている。
比較器２９は、対応する１ビットの入力データ（ここで
はＮとする）としきい値Ｖｒｅｆとを比較し、入力デー
タＩＮの論理値を判定する。同期型ラッチ３０は、内部
クロックＣＬＫ１を受けて比較器２９の出力をラッチす
る。パルス発生部３１は、制御線３３ｂがＯＮの時、つ
まり書き込みコマンドを受信した時に同期型ラッチ３０
の出力信号Ｎ１を受けて所定のパルスＮ２を発生する。
パルスＮ２はフリップフロップ３２のクロック端子に与
えられる。フリップフロップ３２の／Ｑ出力はＤ端子に
接続され、Ｑ出力がデータ入力回路２８_１の出力信号と
なる。フリップフロップ３２は、ＯＲゲート２７の出力
でリセットされる。ＯＲゲート２７は、コマンド入力回
路／コマンドデコーダ２６が出力するリセット信号（チ
ップ選択信号／ＣＳがＯＦＦした時に生成される）、又
はリフレッシュコマンドを受信した時（制御線３３ｃが
ＯＮした時）にリセットされる。リセットされると、Ｑ
出力は“０”となる。

【００４２】図４は、図３に示す回路の動作を示すタイ
ミング図である。図４は、図３のデータ入力回路２８_１
に書き込みデータＩＮが供給される場合の動作である。
まず、クロックＣＬＫに同期してコマンドが送られてく
る。図４の例では最初にリフレッシュコマンドが供給さ
れ、フリップフロップ３２がリセットされる。続いて、
書き込みデータＩＮと書き込みコマンドが供給される
（図４のの部分）。書き込みデータＩＮは比較器２９
を通り、同期型ラッチ３０にラッチされる。同期型ラッ
チ３０はクロックＣＬＫ（実際にはこれから生成される
内部クロックＣＬＫ１）の立下りに同期して、データＩ
Ｎをラッチする。ラッチした出力はＮ１となり、パルス
発生部３１に送られる。図４のタイミング図ではＮ１の
図示を省略してある。

【００４３】コマンド入力回路／コマンドデコーダ２６
はこの書き込みコマンドをデコードして制御線３３ｂを
駆動する。これにより、パルス発生部３１はイネーブル
状態となり、図４ので示すようにデータＩＮ１に応答
してパルスＮ２を発生する。換言すれば、書き込みデー
タ“１”がクロックに同期してラッチされ所定のパルス
が１つ生成されるのである。パルスＮ２はフリップフロ
ップ３２の状態を反転させ、Ｑ出力がローレベルからハ
イレベルに変化する。つまり、リフレッシュ後最初に送
信されたデータ“１”がＯＵＴとして図示しない内部回
路（例えば図２に示すメモリコア２０ａ）に出力される
とともに、フリップフロップ３２に記憶される。

【００４４】次に、のタイミングでは書き込みコマン
ドと“０”（ハイレベルのパルスで伝送される）のデー
タＩＮが送信されて来る。データＩＮが“０”と言うこ
とは、送信側の排他的論理和演算結果が“０”、つまり
今回の書き込みデータは前回の書き込みデータと同じで
あることを意味している。同期型ラッチ３０はハイレベ
ルをラッチしてＮ１をパルス発生部３１に出力する。パ
ルス発生部３１はハイレベルの信号Ｎ１に応答せず、パ
ルスＮ２を発生しない。よって、フリップフロップ３２
の状態は反転せず、その出力ＯＵＴはハイレベルのまま
変わらない。

【００４５】次に、のタイミングで書き込みコマンド
と“１”（ローレベルのパルスで伝送される）のデータ
が送信されて来る。つまり、で送信されるデータは
で送信されたデータの反転データである。この場合は、
のタイミングと同様の動作が行われ、フリップフロッ
プ３２はパルスＮ２を受け、状態が反転する。よって、
出力ＯＵＴはハイレベルからローレベルに立ち下がる。

【００４６】以下、、のタイミングで同様の動作が
行われる。〜で送信されたデータは１０１１０であ
る。つまり、元の送信データは１１０１１である。デー
タ入力回路２８_１の出力ＯＵＴは１１０１１となってお
り、元の送信データ（書き込みデータ）が正しく再生さ
れている。元のデータ１１０１１をそのまま送信するの
ではなく排他的論理和出力１０１１０を送信すること
で、１ビット分の電力消費を軽減できている。

【００４７】各タイミング〜では、ｎビットのパラ
レルデータがデータバス１６Ｄを伝送されており、上述
したデータ入力回路２８_１以外のデータ入力回路２８_２
−２８_ｎも上述したデータ入力回路２８_１と同様に動作
する。（メモリ側アドレス入力部の実施例）図５は、各
メモリ１３ａ−１３ｄのインタフェイス部１９ａ−１９
ｄの内部に設けられたアドレス入力部の実施例を説明す
る。

【００４８】各インタフェイス部１９ａ−１９ｄは、ア
ドレスバス１６Ａからアドレスを入力するアドレス入力
部を具備する。アドレス入力部は図３に示すデータ入力
部の第１の実施例とほぼ同一構成である。すなわち、ア
ドレス入力部はデータ入力部と同様に、クロック発生部
３５、コマンド入力回路／コマンドでコーダ３６、ＯＲ
ゲート３７及びｍ個（ｍは任意の整数でアドレスを構成
するビット数に相当する）のアドレス入力回路３８_１−
３８_ｍを有する。アドレス入力回路３８_１−３８_ｎの各
々は、アドレスＮを受け取る比較器３９、同期型ラッチ
４０、パルス発生部４１及びレジスタＲｅｇＡＤＤを有
する。レジスタＲｅｇＡＤＤはフリップフロップ４２を
有する。

【００４９】アドレス入力部とデータ入力部との違い
は、パルス発生部４１は読み出しコマンドを受けてＯＮ
する制御線４３ａと、書き込みコマンドを受けてＯＮす
る制御線４３ｂの両方で制御される点である。これは、
アドレス入力回路３８_１−３８ _ｎを読み出しコマンドと
書き込みコマンドの両方で動作させるためである。

【００５０】図５んじょアドレス入力部の動作は図４に
示すタイミング図に示す動作と同様なので、ここでの説
明は省略する。 （メモリ側データ入力部の第２の実施例）次に、各メモ
リ１３ａ−１３ｄのインタフェイス部１９ａ−１９ｄの
内部に設けられたデータ入力部の第２の実施例を説明す
る。

【００５１】図６は、本発明の第２の実施例によるデー
タ入力部の構成を示すブロック図である。図６に示す構
成要素のうち、図３に示す構成要素と同一のものには同
一の参照番号を付してある。第２の実施例は、データＩ
Ｎのローエッジ（ハイからローに立ち下がるエッジ）を
検出するタイプのデータ入力部である。

【００５２】図３に示すデータ入力回路２８_１−２８_ｎ
に代えてデータ入力回路１２８_１−１２８_ｎが用いらて
いる。ただし、図６ではデータ入力回路１２８_１のみを
示す。また、内部クロックＣＬＫ１を分周率２で分周し
て相補関係にある内部クロックＣＬＫ２、／ＣＬＫ２を
生成する１／２分周器４４が設けられている。

【００５３】データ入力回路１２８_１は比較器２９、イ
ンバータ４６、入力ラッチ部４５、パルス発生部３１、
及びフリップフロップ３２を有する書き込みレジスタＲ
ｅｇＤＷとを有する。入力ラッチ部４５はデータＩＮの
ロー（Ｌ）エッジを検出するもので、交互に動作する２
系統の検出部を持つ。２系統の検出部の一方（以下、第
１のローエッジ検出部という）は内部クロックＣＬＫ２
に関連する回路で、ゲート４７、比較器４８、ラッチ４
９、遅延回路５０を有する。他方の検出部（以下、第２
のローエッジ検出部という）は内部クロック／ＣＬＫ２
に関連する回路で、ゲート５１、比較来５２、ラッチ５
３及び遅延回路５４を有する。なお、どちらの系統に属
するかを分かり易くするために、各部の名称の後に１又
は２の番号を付してある。また、入力ラッチ部４５は、
ＯＲゲート５５、遅延回路５６及び同期型ラッチ３０を
具備する。

【００５４】図７は、図６に示すデータ入力部の動作を
示すタイミング図である。図７に示すクロックＣＬＫと
データＩＮの関係に示すように、クロックＣＬＫのタイ
ミングｔ１とｔ２の間でデータＩＮのＬ（ロー）エッジ
が発生したパルスは書き込みコマンドＷｒｉｔｅ１で
取り込まれ、同様にパルスは書き込みコマンドＷｒｉ
ｔｅ２で取り込まれる。パルスはクロックＣＬＫのタ
イミングｔ４をまたいで発生しているが、パルスのＬ
エッジはタイミングｔ３とｔ４の間で発生しているの
で、書き込みコマンドＷｒｉｔｅ３で取り込まれる。ク
ロックＣＬＫのタイミングｔ４とｔ５の間ではパルス
の後半がはみ出しているが,この部分は無視され、パル
スが書き込みコマンドＷｒｉｔｅ４で取り込まれる。
クロックＣＬＫのタイミングｔ５とｔ６の間ではデータ
ＩＮにＬエッジが発生していないので、書き込みコマン
ドＷｒｉｔｅ５はパルスを取り込まない。また、図７に
おいて、書き込みコマンドＷｒｉｔｅ２が入力されなか
ったらパルスは無視される。

【００５５】前述した入力ラッチ部４５の第１のローエ
ッジ検出部は内部クロックＣＬＫ２がロー（Ｌ）の期間
に発生するデータＩＮのＬエッジを検出し、第２のロー
エッジ検出部は内部クロック／ＣＬＫ２がローの期間に
発生するデータＩＮのＬエッジを検出する。第１及び第
２のローエッジ検出部を交互に動作させることにより、
全ての期間におけるデータＩＮのＬエッジの検出が可能
となる。

【００５６】なお、データＩＮをインバータ４６を介し
て／ＩＮとして入力しているのは、入力がＬパルスであ
るよりもＨパルスである方が図７の動作を分かり易く書
けるためである。

【００５７】第１のローエッジ検出部の動作を説明す
る。内部クロックＣＬＫ２がＨレベルの間はラッチ４９
がリセットされており、その出力Ｎ３はＬである。内部
クロックＣＬＫ２がＬレベルになるとラッチ４９にリセ
ットが解除され、ラッチ４９は比較器４８の出力Ｎ２が
Ｈレベルになるのを待つ状態になる。ゲート４７の機能
は後述するが、この時は接続状態である。データＩＮに
Ｌパルスが入力されると、ノードＮ１にハイパルスが発
生する。内部クロックＣＬＫ２のＨエッジ（ローからハ
イに立ち上がるエッジ）とノードＮ１のＨエッジのとち
らが早いかを比較器４８で判定する。ノードＮ１のＨエ
ッジが早ければ出力Ｎ２はＨとなり、これがラッチ４９
にラッチされる。Ｈレベル信号はノードＮ３、Ｎ７と伝
達され、内部クロックＣＬＫ１に同期して同期型ラッチ
３０にラッチされ、出力信号Ｎ８としてパルス発生部３
１に出力される。データＩＮに対応した書き込みコマン
ドが入力されていれば、制御線３３ｂがＯＮしており
（内部書き込みコマンドが発生しているとも言える）、
パルス発生部３１でパルスＮ９が発生し、フリップフロ
ップ３２の状態を反転させる。図７の場合には、出力Ｏ
ＵＴが“０”から“１”に反転する（反転）。

【００５８】ここで、ラッチ４９が必要な理由は、図７
のＩＮのように内部クロックＣＬＫ２がＬレベルの間
にパルスの発生が終わってしまう場合は、比較器４８の
判定結果もＩＮパルスの終わりとともに消えてしまうた
め、ラッチ４９でそれを保持する必要があるためであ
る。

【００５９】また、ゲート４７の機能は、図７のＩＮ
のようにクロックＣＬＫのＨエッジをまたいで入力され
るパルスについて、後ろにはみ出した分を無視させるこ
とである。比較器４８で内部クロックＣＬＫ２よりノー
ドＮ１のＨが早かった場合にはノードＮ２がＨとなり、
この状態はノードＮ１がＨである限り保たれる。ノード
Ｎ２がＨレベルの間はゲート２は切断状態になり、第２
のローエッジ検出部の回路にデータＩＮは伝達されな
い。その後、ノードＮ１がＬレベルになるとノードＮ２
がＬレベルになり、ゲート５１が接続状態になり、内部
クロック／ＣＬＫ２がＬレベルの間にパルスが入力され
たら、第２のローエッジ検出回路がデータＩＮを取り込
む。

【００６０】なお、図６に示す構成では、入力データの
パルス幅（Ｌレベルの部分の長さ）が１クロックの長さ
を超えるような入力パルスの使用は原則として禁止され
る。また、ラッチ４９は、内部クロックＣＬＫ２を所定
時間だけ遅延させる遅延回路５０の出力でリセットされ
る。同様に、ラッチ５３は、内部クロック／ＣＬＫ２を
所定時間だけ遅延させる遅延回路５４の出力でリセット
される。また、同期型ラッチ３０は、内部クロックＣＬ
Ｋ１を所定時間だけ遅延させる遅延回路５６でリセット
される。

【００６１】図８は、図６に示すデータ入力部の入力ラ
ッチ部４５の回路構成例を示す図である。ゲート４７は
ＮＯＲゲート４７ａからなる。ＮＯＲゲート４７ａは比
較器２９の出力とインバータ５８の出力をＮＯＲ演算す
る。比較器４８はＮＡＮＤゲート４８ａと４８ｂとから
なる。ラッチ４９はＮＡＮＤゲート４９ａと４９ｂとか
らなる。遅延回路５０はインバータ５０ａと遅延素子５
０ｂとからなる。同様に、ゲート５１はＮＯＲゲート５
１ａからなる。ＮＯＲゲート５１ａは比較器２９の出力
とインバータ５７の出力をＮＯＲ演算する。比較器５２
はＮＡＮＤゲート５２ａと５２ｂとからなる。ラッチ５
３はＮＡＮＤゲート５３ａと５３ｂとからなる。遅延回
路５４はインバータ５４ａと遅延素子５４ｂとからな
る。ＯＲゲート５５は、ＮＯＲゲート５５ａとインバー
タ５５ｂとからなる。

【００６２】図８の回路動作は図７に示す通りである。 （メモリ側データ入力部の第３の実施例）次に、図９を
参照して、各メモリ１３ａ−１３ｄのインタフェイス部
１９ａ−１９ｄの内部に設けられたデータ入力部の第３
の実施例を説明する。第３の実施例は、チップ選択信号
／ＣＳの立ち上がりでデータＩＮのレベルを取り込むタ
イプのデータ入力部である。なお、図９において、図３
に示す構成要素と同一のものには同一の参照番号を付し
てある。

【００６３】コマンド入力回路／コマンドデコーダ２６
は、チップ選択信号／ＣＳの立ち下がりを検出して、内
部チップ選択信号ＣＳ１を出力しラッチ３０に出力す
る。ラッチ３０は、内部チップ選択信号ＣＳ１に同期し
てデータＩＮを取り込む。その他の回路構成は、図３に
示す回路構成と同様である。

【００６４】図１０は、図９に示すデータ入力部の動作
を示すタイミング図である。リフレッシュ後、チップ選
択信号／ＣＳの立ち下がりに応答してラッチ回路３０が
データＩＮのローパルスをラッチする。パルス発生部３
１は制御線３３ｂがＯＮしたことによりイネーブル状態
にあり、ラッチ３０からのパルスＮ１を受けてパルスＮ
２をフリップフロップ３２に出力する。フリップフロッ
プ３２はパルスＮ２を受けて、換言すればノードＮ２の
立ち上がりを受けて状態が反転する。この状態の反転に
より、フリップフロップ３２の出力ＯＵＴはＬからＨレ
ベルに変化する。

【００６５】以下同様にして、チップ選択信号／ＣＳの
立ち下りに時にデータＩＮがローレベルの場合にフリッ
プフロップ３２の状態を反転させる。 （メモリ側データ入力部の第４の実施例）次に、図１１
を参照して、各メモリ１３ａ−１３ｄのインタフェイス
部１９ａ−１９ｄの内部に設けられたデータ入力部の第
４の実施例を説明する。第４の実施例は、データＩＮの
Ｌエッジを非同期（クロックＣＬＫやチップ選択信号／
ＣＳ同期しない）で検出するタイプのデータ入力部であ
る。なお、図１１中、図６に示す構成要素と同一のもの
には同一の参照番号を付してある。

【００６６】図１１の回路構成は、図６に示す入力ラッ
チ部４５に代えて入力ラッチ部６０を設けた点と、図６
に示す１／２分周器４４を具備していない点で図６に示
す回路構成と相違する。入力ラッチ部６０は、比較器４
８、ラッチ４９及び遅延回路５０を具備する。入力ラッ
チ部６０は、チップ選択信号／ＣＳ（つまりＣＳ１）が
ＯＮ状態の間（入力受付期間）、入力データＩＮのＬエ
ッジ、直接的にはインバータ４６が出力する反転データ
／ＩＮのＨエッジを検出すると、パルス発生部３１に出
力信号Ｎ３を出力する。

【００６７】図１２は、図１１の回路の動作を示すタイ
ミング図である。リフレッシュ後の最初のデータＩＮは
Ｌパルス（）である。内部チップ選択信号ＣＳ１が入
力受付期間ないに反転データ／ＩＮがＬからＨレベルに
変化するので、比較器４８はパルスＮ２をラッチ４９に
出力する。ラッチ４９はＨパルスを保持し、パルス発生
部３１にＨレベルの信号Ｎ３を出力する。パルス発生部
３１は、書き込みコマンドＷｒｉｔｅ１を受けてＯＮ状
態となった制御線３３ｂを介して（換言すれば内部書き
込みコマンドにより）イネーブル状態にあり、Ｈレベル
の信号Ｎ３を受けてパルスＮ４をフリップフロップ３２
に出力する。これを受けたフリップフロップ３２は状態
が反転し、出力ＯＵＴはＬからＨレベルに変化する。

【００６８】データＩＮの次のＬパルス（）のタイミ
ングでは、内部チップ選択信号ＣＳ１はＯＦＦ状態であ
り、比較器４８はこのＬパルスを検出しない。図１２に
おいて、信号（ノード）Ｎ２を示す時間軸上に破線で図
示してあるパルスは、比較器４８で検出されず、この結
果入力ラッチ部６０にラッチされなかったことを示して
いる。

【００６９】ラッチ４９のリセットは、内部チップ選択
信号ＣＳ１を所定時間だけ遅延させる遅延回路５０の出
力信号で行われる。図示する例では、遅延時間は内部チ
ップ選択信号ＣＳ１の１／２周期相当である。

【００７０】データＩＮのその次にＬパルス（）は前
述したのＬパルスと同様に処理される。この結果、入
力データ、つまり書き込みデータのとのＬパルスに
応答してそれぞれフリップフロップ３２の状態が変化
し、出力ＯＵＴはＬ→Ｈ→Ｌと変化する。

【００７１】（メモリ側データ入力部の第５の実施例）
次に、図１３を参照して、各メモリ１３ａ−１３ｄのイ
ンタフェイス部１９ａ−１９ｄの内部に設けられたデー
タ入力部の第５の実施例を説明する。第５の実施例は、
データＩＮのＬエッジを非同期で検出するタイプのデー
タ入力部であって、上述した第４の実施例の改良型であ
る。なお、図１３中、図６に示す構成要素と同一のもの
には同一の参照番号を付してある。

【００７２】第５の実施例の回路構成は、図６に示す第
２の実施例の回路構成に似ているが、図１３に示す入力
ラッチ部６２は１つのローエッジ検出部を具備してい
る。このローエッジ検出部はゲート４７、比較器４８、
ラッチ４９及び遅延回路５０を具備する。ゲート５１、
比較器５２及びインバータ６３からなる回路はゲート４
７のＯＮ／ＯＦＦを制御する。

【００７３】図１４は、図１３に示す第５の実施例の動
作を示すタイミング図である。データＩＮのＬパルス
はインバータ４６でＨパルスのデータ／ＩＮに変換さ
れ、ゲート４７を通り、Ｎ１として比較器３８に与えれ
られる。この時、比較器３８はＬレベルの内部チップ選
択信号ＣＳ１を受けているので、Ｈパルスの出力Ｎ２を
ラッチ４９及びゲート５１に出力する。ラッチ４９はこ
のＨパルスをラッチし、Ｈレベルの出力Ｎ３をパルス発
生部３１に与える。パルス発生部３１は書き込みコマン
ドＷｒｉｔｅ１をデコードしてえられる内部コマンドＷ
ｒｉｔｅに応答して、パルス出力Ｎ４をフリップフロッ
プ３２に与える。これにより、出力ＯＵＴはＬからＨレ
ベルに変化する。

【００７４】他方、Ｈパルスの信号Ｎ２を受けてゲート
５１は接続状態となっており、反転データ／ＩＮはゲー
ト５１を通り比較器５２に与えられる。この時、反転内
部チップ選択信号／ＣＳ１はＨレベルなので比較器５２
は反転データ／ＩＮの立ち上がりを検出することができ
ず、その出力Ｎ６はＬレベルのままである。Ｌレベルの
出力Ｎ６でゲート４７は接続状態にある。

【００７５】入力データＩＮの次のＬパルスを受けた
時、内部チップ選択信号ＣＳ１はＨなので比較器４８は
ディスエーブル状態であり、比較器５２はイネーブル状
態である。ノードＮ２はＬレベルにあるので、ゲート５
１は接続状態にある。よって、比較器５２は反転データ
／ＩＮの立ち上がりを検出し、その出力Ｎ６をＨレベル
とする。これを受けてゲート４７はＯＦＦし、その出力
Ｎ１はＬレベルにある。よって、比較器４８の出力Ｎ２
もＬである。この時、ラッチ４９はＨレベルを保持し続
けている。つまり、入力ラッチ部６２はＬパルスを検
出しない（ラッチしない）。これは、チップ選択信号／
ＣＳが立ち下がる時点では既に、Ｌパルスが立ち下が
っており、このようなタイミングにあるＬパルスを無視
するためである。

【００７６】ラッチ４９は、内部チップ選択信号ＣＳ１
を所定時間だけ遅延させる遅延回路５０の出力でリセッ
トされ、Ｌレベルにリセットされる。つまり、ラッチが
解除される。

【００７７】次のデータ入力ＩＮのＬパルスは上述し
たと同様に処理され、フリップフロップ３２を反転さ
せる。

【００７８】以上のようにして、データＩＮの３つのＬ
パルス、、に応じて出力ＯＵＴはＬ→Ｈ→Ｌと２
回だけ変化する。

【００７９】なお、上記第３〜第５の実施例ではデータ
ＩＮの取り込みにチップ選択信号／ＣＳを用いている
が、それ以外のコマンド信号でも良い。 （メモリ側データ入力部の第６の実施例）次に、図１５
を参照して、各メモリ１３ａ−１３ｄのインタフェイス
部１９ａ−１９ｄの内部に設けられたデータ入力部の第
６の実施例を説明する。第６の実施例は、図３に示す第
１の実施例に電力消費の観点から改良を加えたデータ入
力部である。なお、図１５において、図３に示す構成要
素と同一のものには同一の参照番号を付してある。

【００８０】図１５に示す回路構成は、比較器２９で構
成される入力初段を、コマンド入力回路／コマンドデコ
ーダ２６が出力する内部チップ選択信号ＣＳ１で制御す
る構成を持つ。この点で、図３に示す回路構成と相違す
る。内部チップ選択信号ＣＳ１がＯＮの時のみ比較器２
９はイネーブル状態とされる（活性化される）。つま
り、ＯＦＦの時には比較器２９はディスエーブル状態で
ある。これにより、データ入力部が搭載されるチップが
選択されていない時には、比較器２９は無駄な電力を消
費しない。

【００８１】図１６は、図１５に示す回路構成の動作を
示すタイミング図である。チップ選択信号／ＣＳをクロ
ックＣＬＫの立ち上がりエッジより所定期間（図１６の
例では１／２周期）だけ前に入力することで、比較器２
９をイネーブル状態にした後にデータＩＮのＬレベルを
取り込むようにしている。

【００８２】入力初段を必要な時のみイネーブル状態す
る第６の実施例の考え方は、第１から第５の実施例にも
同様に適用できる。 （メモリ側データ出力部の実施例）次に、図１７を参照
して、各メモリ１３ａ−１３ｄのインタフェイス部１９
ａ−１９ｄの内部に設けられたデータ出力部の一実施例
を説明する。以下に説明するデータ出力部は、同期型に
も非同期型にも適用可能である。

【００８３】図１７に示すデータ出力部は、ＯＲゲート
６５、取込みゲート６０、レジスタ６７、及びｎ個のデ
ータ出力回路６８_１−６８_ｎを有する。データ出力回路
６８ _１−６８_ｎの各々は排他的論理和ゲート６９、フリ
ップフロップ７０、遅延回路７１、ＡＮＤゲート７２及
びトランジスタ７３を具備する。メモリコア（図２に図
示）からの読み出しデータは取込みゲート６０に与えら
れるとともに、ビット単位に対応するデータ出力回路６
８_１−６８_ｎに与えられる。取込みゲート６０は、メモ
リコアからのデータ出力パルスに応答してゲートが接続
状態となり、読み出しデータをレジスタ６７に出力す
る。コマンドバス１６Ｃ（図２）を通りコントローラ１
０から若しくはメモリ内部で発生するリフレッシュコマ
ンド、又は内部で発生するリセット信号は、ＯＲゲート
６５を通りレジスタ６７に与えられる。これらの信号を
受けると、レジスタ６７はリセットされる。レジスタ６
７はデータの読み出しがある都度リセットされる。

【００８４】データ出力回路６８_１の排他的論理和ゲー
ト６９は、読み出しデータの対応するビットと、レジス
タ６７から読み出された読み出しデータの対応するビッ
トとの排他的論理和演算を行う。レジスタ６７から読み
出された読み出しデータは、メモリコアから読み出され
たデータの直前の読み出しデータである。従って、排他
的論理和ゲート６９は、前回のデータに対し今回のデー
タが反転しているかどうかを検出する。反転していると
排他的論理和ゲート６９はＨレベルの出力Ｎ１をフリッ
プフロップ７０に出力する。フリップフロップ７０は、
データ出力パルスに応答してＨレベルの出力Ｎ１をラッ
チし、Ｑ出力にＨを出力する。データ出力パルスは遅延
回路７１で僅かに遅延され、ＡＮＤゲート７２に与えら
れる。ＡＮＤゲート７２は、Ｑ出力と遅延回路７１から
の出力とのタイミング差に相当する幅のパルスを出力す
る。トランジスタ７３はＮチャネルＭＯＳトランジスタ
などの電界効果型トランジスタで構成されており、ＡＮ
Ｄゲート７２が出力するＨパルスに応答してデータバス
１６Ｄの対応するバス線をグランドレベル（ローレベ
ル）に設定する。トランジスタ７３のドレインは抵抗で
終端されたデータバス線に接続されており、いわゆるオ
ープンドレインタイプの使用形態である。 （コントローラの／ＣＳ出力部及びデータ出力部の実施
例）次に、図１８を参照して、コントローラ１０の内部
に設けられたチップ選択信号出力部（以下、／ＣＳ出力
部という）及びデータ出力部の一実施例を説明する。

【００８５】コントローラ１０内部の／ＣＳ出力部はチ
ップ選択制御回路７５及びチップ選択信号出力回路８４
ａー８４ｄとを含む。チップ選択制御回路７５は、図２
に示す４つのメモリ１３ａ−１３ｄを選択するためのチ
ップ選択信号を生成し、チップ選択信号出力回路８４ａ
−８４ｄに出力する。各チップ選択信号出力回路８４ａ
−８４ｄは、ＡＮＤゲート８５及びＮＭＯＳトランジス
タなどの電界効果トランジスタ８６を有する。ＡＮＤゲ
ート８５は対応するチップ選択信号とＣＳ出力制御信号
とを受ける。ＣＳ出力制御信号は、コントローラ１０内
部の制御部（図示を省略する）から出力されるものであ
り、チップを選択する際にＯＮとなる信号である。ＡＮ
Ｄゲート８５の出力はトランジスタ８６のゲートを制御
する。チップ選択信号出力回路８４ａ−８４ｄのＡＮＤ
ゲート８６は、アクティブ・ローのチップ選択信号／Ｃ
Ｓａ−／ＣＳｄを出力する。チップ選択信号／ＣＳａ−
／ＣＳｄはそれぞれ、コマンドバス１６Ｃを介して図２
のメモリ１３ａ−１３ｄに供給される。

【００８６】コントローラ１０のデータ出力部は、ＯＲ
ゲート７６、取込み制御回路７７、リセット回路７８、
レジスタ群７９、マルチプレクサ８３及びデータ出力回
路８７_１−８７_ｎを具備する。レジスタ群７９は、４つ
のメモリ１０ａ−１０ｄに対応して４つのレジスタユニ
ット８０ａ−８０ｄを具備する。各レジスタユニット８
０ａ−８０ｄは、取込みゲート８１とレジスタ８２を具
備する。レジスタユニット８０ａ−８０ｄはそれぞれ、
図３に示すレジスタ１７ａ−１７ｄに相当する。図３の
インタフェイス部１８は、図１８のマルチプレクサ８３
及びデータ出力回路８７_１−８７_ｎを含む。

【００８７】書き込みデータはレジスタ群７９に与えら
れると共に、ビット単位にデータ出力回路８７_１−８７
_ｎに与えられる。取込み制御回路７７は４つのチップ選
択信号を受取り、データ出力パルスに応答して、レジス
タユニット８０ａ−８０ｄからＯＮとなっている（イネ
ーブル状態にある）チップ選択信号に対応するユニット
の取込みゲート８１が接続状態になる。これにより、書
き込みデータはＯＮとなった取込みゲートを介して、対
応するユニットのレジスタ８２に書き込まれる。リセッ
ト回路７８は、コントローラ１０の内部回路からＯＲゲ
ート７６を介して供給されるリフレッシュコマンド又は
リセット信号に応答して、チップ選択信号で選択された
ユニットのレジスタ８２をリセットする。

【００８８】レジスタユニット８０ａ−８０ｄのレジス
タ８２から読み出される書き込みデータはマルチプレク
サ８３を介して、ビット単位に対応するデータ出力回路
８７ _１−８７_ｎに供給される。

【００８９】データ出力回路８７_１−８７_ｎの各々は、
排他的論理和ゲート８４、フリップフロップ８５、遅延
回路８６、ＡＮＤゲート８７及びＮＭＯＳトランジスタ
などの電界効果トランジスタ８８を具備する。この構成
は、図１７に示すデータ出力回路６８_１−６８_ｎと同様
である。排他的論理和ゲート８４は、マルチプレクサ８
３からの対応するビットと書き込みデータの対応するビ
ットとを受取り、これらの排他的論理和演算を行い、演
算結果をフリップフロップ８５に出力する。マルチプレ
クサ８３を介して受取る書き込みデータは１つ前に処理
された書き込みデータである。よって、この排他的論理
和演算は、今回の書き込みデータが前回の書き込みデー
タの反転データであるかどうかを検出するものである。
反転していると排他的論理和ゲート８４はＨレベルの出
力をフリップフロップ８５に出力する。フリップフロッ
プ８５は、データ出力パルスに応答してＨレベルの出力
をラッチし、Ｑ出力にＨを出力する。データ出力パルス
は遅延回路８６で僅かに遅延され、ＡＮＤゲート８７に
与えられる。ＡＮＤゲート８７は、Ｑ出力と遅延回路８
６からの出力とのタイミング差に相当する幅のパルスを
出力する。トランジスタ８８はＮチャネルＭＯＳトラン
ジスタなどの電界効果型トランジスタで構成されてお
り、ＡＮＤゲート８７が出力するＨパルスに応答してデ
ータバス１６Ｄの対応するバス線をグランドレベルに設
定する。 （コントローラのデータ入力部の実施例）次に、図１９
を参照して、コントローラ１０の内部に設けられたデー
タ入力部の一実施例を説明する。

【００９０】コントローラ１０のデータ入力部は、チッ
プ選択回路７５、ＯＲゲート９０、リセット回路９１、
ｎ個の入力回路９１１−９１ｎ、４個のメモリ１３ａ−
１３ｄにそれぞれ対応するレジスタユニット９３ａ−９
３ｄ及びマルチプレクサ９８を具備する。データ入力部
はデータバス１６Ｄから読み出しデータを受取り、メモ
リコアを含む内部回路に出力する回路である。

【００９１】入力回路９２_１−９２_ｎはデータバス１６
Ｄから読み出しデータを受取り、レジスタユニット９３
ａ−９３ｄに出力する。入力回路９２_１−９２_ｎの各々
は比較器、ラッチ部及びパルス発生部を具備し、前述し
たメモリ側のデータ入力部の第１の実施例から第６の実
施例と同様に構成できる。

【００９２】レジスタユニット９３ａ−９３ｄの各々
は、ｎ個のＡＮＤゲート９６から構成される取込みゲー
ト９４とｎ個のフリップフロップから構成されるデータ
レジスタ９５とを具備する。ＡＮＤゲート９６は入力回
路９２_１−９２_ｎからｎビットの読み出しデータを受け
るとともに、対応するチップ選択信号を受ける。ＡＮＤ
ゲート９６の出力は、対応するフリップフロップ９７の
クロック端子に供給される。各フリップフロップ９７の
／Ｑ出力はＤ入力に接続され、Ｑ出力がマルチプレクサ
９８に供給される。リセット回路９１は、ＯＲゲート９
０を介して供給されるリフレッシュコマンド又はリセッ
ト信号に応答して、ユニット９３ａ−９３ｄのうちのチ
ップ選択信号で指示されている１つのユニットのフリッ
プフロップ９７をリセットする。マルチプレクサ９８
は、ＯＮとなっているチップ選択信号に対応するユニッ
トを選択し、ここから出力される読み出しデータをメモ
リコアを含む内部回路に出力する。

【００９３】入力回路９１_１−９１_ｎが反転データ
“１”（Ｌパルス）を受取ると、取込みゲート９４を介
してデータレジスタ９５の対応するフリップフロップ９
７の状態を反転させることで、送信されたデータの再生
が行われる。 （メモリ側データ入出力部の実施例）次に、図２０を参
照して、各メモリ１３ａ−１３ｄのインタフェイス部１
９ａ−１９ｄの内部に設けられたデータ入出力部を第７
の実施例として説明する。第７の実施例は、書き込みデ
ータレジスタＲｅｇＤＷと読み出しデータレジスタＲｅ
ｇＤＲを兼用するものである。なお、図２０において、
前述した図に示す構成要素と同一のものには同一の参照
番号を付してある。

【００９４】データ入出力部は、ＯＲゲート６５、取込
みゲート６０、レジスタ６７、及びデータ入出力部１０
０を有する。データ入出力部１００は、ｎ個のデータ入
出力ユニット１０１_１−１０１_ｎを有する。データ入出
力ユニット１０１_１−１０１ _ｎの各々は、データ入力＆
パルス発生回路１０２及びデータ出力回路１０３を具備
する。データ入力回路１０２は前述した第１の実施例か
ら第６の実施例のデータ入力回路のうち、書き込みレジ
スタＲｅｇＤＷを除くパルス発生部３１までの回路を含
むものである。書き込みレジスタＲｅｇＤＷは、レジス
タ６７に相当する。また、データ出力回路１０３は、例
えば図１７に示すデータ出力回路６８_１−６８_ｎであ
る。図１７に示すレジスタ６７（読み出しレジスタＲｅ
ｇＤＲ）は、図２０では書き込みレジスタＲｅｇＤＷと
しても機能する。

【００９５】メモリコアからの読み出しデータは内部読
み出しデータバス１０５を介して、取込みゲート６０と
データ入出力ユニット１０１_１−１０１_ｎのデータ出力
回路１０３に供給される。データ出力回路１０３は、排
他的論理和演算の結果が“１”に対応するデータ反転パ
ルス信号（例えばＬパルス）をバス１６Ｄに出力する。
書き込みデータは、データバス１６Ｄからデータ入力回
路１０２に入力し、ここでデータ反転を示すＬパルスが
検出されるとパルス信号がレジスタ６７に与えられる。
レジスタ６７は書き込みデータ又は比較用データを内部
書き込みデータバス１０４に出力する。比較用データと
は、今回の読み出しデータに対する前回の読み出しデー
タであって、取込みゲート６０を介してレジスタ６７に
格納されたものである。

【００９６】図２１は、図２０に示す取込みゲート６０
とレジスタ６７の一構成例を示す回路図であり、１ビッ
ト分の回路構成を示す。取込みゲート６０は、インバー
タ１０４と２つのＡＮＤゲート１０５、１０６を具備す
る。内部読み出しデータバス１０５上の読み出しデータ
はＡＮＤゲート１０６に直接供給されるとともに、イン
バータ１０４で反転されてＡＮＤゲート１０５に供給さ
れる。また、ＡＮＤゲート１０５と１０６は、取込み制
御信号として機能するデータ出力制御パルスを受取る。

【００９７】レジスタ６７は、ＯＲゲート１０７と、セ
ット端子フリップフロップ１０８を具備する。ＡＮＤゲ
ート１０５の出力はＯＲゲート１０７を介して、フリッ
プフロップ１０８のリセット端子に与えられる。また、
このリセット端子にはＯＲゲート１０７を介してリフレ
ッシュコマンド（又はリセット信号）が与えられる。Ａ
ＮＤゲート１０６の出力はセット端子に接続されてい
る。クロック端子には、データ入力＆パルス発生回路１
０２からのデータ反転パルス信号が与えられる。／Ｑ端
子はＤ端子に接続され、Ｑ端子がレジスタ６７の出力を
構成する。

【００９８】図２１の回路動作を説明する。リフレッシ
ュコマンド（又はリセット信号）がフリップフロップ１
０８に与えられると、フリップフロップ１０８はリセッ
トされ、Ｑ出力はＬレベルとなる。データ出力時にはデ
ータ出力制御パルスがＨレベルに変化する。読み出しデ
ータがＬレベルの場合にはリセット端子がＨになり、Ｑ
出力はＬレベルとなる。書き込みデータを取込む場合に
は、データ入力＆パルス発生回路１０２からのデータ反
転パルス信号がフリップフロップ１０８のクロック端子
に入り、Ｑ出力が反転する。

【００９９】このように、書き込みデータと読み出しデ
ータとでレジスタを共有することで、チップ面積を節約
することができる。 （コントローラの／ＣＳ出力部及びデータ出力部の別の
実施例）次に、図２２を参照して、コントローラ１０の
内部に設けられたチップ選択信号出力部（以下、／ＣＳ
出力部という）及びデータ出力部の別の実施例を第２の
実施例として説明する。この第２の実施例は、書き込み
データレジスタＲｅｇＤＷ−Ｃと読み出しデータレジス
タＲｅｇＤＲ−Ｃを兼用するものである。なお、図２２
において、図１８に示す構成要素と同一のものには同一
の参照番号を付してある。

【０１００】レジスタ群１１０は、図２に示す４つのメ
モリ１３ａ−１３ｄに対応して４つのレジスタユニット
１１１ａ−１１１ｄを有する。各レジスタユニット１１
１ａ−１１１ｄは、２つの取込みゲート１１２と１１３
及びレジスタ１１４を有する。取込み制御回路７７は、
チップ選択信号に基づいて、レジスタユニット１１１ａ
−１１１ｄのうちの１つの取込みゲート１１２を接続状
態にする。レジスタユニット１１１ａ−１１１ｄの取込
みゲート１１３は、対応するチップ選択信号に応答して
制御される。内部書き込みデータバス１２２上の書き込
みデータは、レジスタユニット１１１ａ−１１１ｄのう
ちのいずれか１つの取込みゲートを介してレジスタ１１
４に書き込まれる。後述するデータ入出力部１１７から
のデータ反転パルス信号は、レジスタユニット１１１ａ
−１１１ｄのうちのいずれか１つの取込みゲートを介し
てレジスタ１１４に書き込まれる。マルチプレクサ１１
５はチップ選択信号に応答して、レジスタユニット１１
１ａ−１１１ｄのうちのいずれか１つを選択し、ここか
らのデータ出力をレジスタ１１６に書き込む。レジスタ
１１６から読出されたデータ（読み出しデータ又は比較
用データ）は、内部読み出しデータバス１２１上に読み
出される。

【０１０１】データ入出力部１１７は、図２０に示すデ
ータ入出力部１００と同様の構成である。データ入出力
部１１７は、ｎ個のデータ入出力ユニット１１８_１−１
１８ _ｎを有する。データ入出力ユニット１１８_１−１１
８_ｎの各々は、データ入力＆パルス発生回路１１９及び
データ出力回路１２０を具備する。データ入力回路１１
９は図１９に示す入力回路９２_１−９２_ｎに相当するも
ので、前述した第１の実施例から第６の実施例のデータ
入力回路のうち、書き込みレジスタＲｅｇＤＷを除くパ
ルス発生部３１までの回路を含むものである。書き込み
レジスタＲｅｇＤＷは、レジスタ１１４に相当する。ま
た、データ出力回路１２０は、例えば図１８に示すデー
タ出力回路８７_１−８７_ｎである。図２２に示すチップ
選択信号出力回路８４は、図１８に示すチップ選択信号
出力回路８４ａ−８４ｄを含む。

【０１０２】図２３は、図２２に示す取込みゲート１１
２、１１３及びレジスタ１１４の一回路構成例を示す回
路図である。取込みゲート１１２は、インバータ１３１
及び２つのＡＮＤゲート１３２、１３３を有する。取込
みゲート１３６はＡＮＤゲート１３６を有する。レジス
タ１１４は、ＯＲゲート１３４とフリップフロップ１３
５とを有する。取込みゲート１１２は図２１に示す取込
みゲート６０と同一構成である。また、レジスタ１１４
は図２１に示すレジスタ６７と同一構成である。図２１
の回路構成では、データ反転パルス信号が直接フリップ
フロップ１０８のクロック端子に供給されていたのに対
し、図２３の回路構成ではＡＮＤゲート１３６で構成さ
れる取込みゲート１１３を介してフリップフロップ１３
５のクロック端子に供給されている。ＡＮＤゲート１３
６は、データ反転パルス信号と対応するチップ選択信号
のＡＮＤ演算を行う。チップ選択信号がＯＮの時、デー
タ入力＆パルス発生回路１１９が出力するデータ反転パ
ルス信号がＡＮＤゲート１３６を介して、フリップフロ
ップ１３５のクロック端子に与えられる。そして、Ｑ出
力がマルチプレクサ１１５を介してレジスタ１１６に一
端保持された後、読み出しデータとしてメモリコアに供
給される。 （本発明の第２の原理）次に、図２４を参照して本発明
の第２の原理を説明する。

【０１０３】図１を参照して説明した本発明の第１の原
理では、コントローラ１０のレジスタ１２とメモリ１３
のレジスタ１５とは常に最後にやり取りしたデータを保
持する構成である。これに対し、本発明の第２の原理で
は、コントローラ１０のレジスタ１２とメモリ１３のレ
ジスタ１５は同一の代表データを保持するものである。
そして、代表データと異なるビットをデータ反転信号と
して送信する。この送信は、例えばパルスを用いて行わ
れる。

【０１０４】例えば、ある一群のデータを送信する場
合、まず代表データを送信し、それに続いてその代表デ
ータと異なるビットを送信する。この場合、書き込みコ
マンドには代表データを送信するコマンド（ＷＲＩＴＥ
（Ａ））と、反転ビットを送信するコマンド（ＷＲＩＴ
Ｅ（Ｂ））の２種類を用いる。読み出しコマンドも同様
に、読み出しデータをそのまま出力するコマンド（ＲＥ
ＡＤ（Ａ））と、反転するビットのみを出力するコマン
ド（ＲＥＡＤ（Ｂ））がある。また、信号の送受信はパ
ルスで行うが、代表データを送信する場合にはＬパルス
が入った場合は“０”で、入らなかった場合は“１”な
どのように予め決めておく。

【０１０５】図２４の例では、ステップでコントロー
ラ１０は代表データ１０１１をレジスタ１２に書き込む
と共に、メモリ１３のレジスタ１５に書き込みコマンド
ＷＲＩＴＥ（Ａ）を用いて書き込む。これにより同一の
代表データがレジスタ１２と１５に書き込まれる。

【０１０６】ステップでコントローラ１０は書き込み
データ１０１０と代表データ１０１１との排他的論理和
演算を行い、その演算結果０００１をデータバス１６を
介してメモリ１３に送る。この時の書き込みコマンドは
ＷＲＩＴＥ（Ｂ）である。メモリ１３では、今受取った
データ０００１と代表データ１０１１との間で排他的論
理和演算を行い、その演算結果１０１０がメモリコアに
書き込まれる。

【０１０７】以下、同様にステップ、と行われる。 （第２の原理に対応したメモリのデータ入出力部の実施
例）図２５は、第２の原理に対応したメモリ（メモリ１
３や図２に示すメモリ１３ａ−１３ｄに相当する）のデ
ータ入出力部の実施例で、書き込みレジスタと読み出し
レジスタを共用する例である。

【０１０８】図示するデータ入出力部は、メモリコア２
０、スイッチ１４０、取込みゲート１４１、レジスタ１
４２、排他的論理和ゲート（ＥＸ−ＯＲ２）１４３、マ
ルチプレクサ（ＭＵＸ２）１４４、データ入出力回路１
４５、排他的論理和ゲート（ＥＸ−ＯＲ１）１４６、及
びマルチプレクサ（ＭＵＸ１）１４７を有する。

【０１０９】代表データを送受信する場合は、メモリ内
部で代表データ取込み信号が発生し、取込みゲート１４
１を接続状態にするとともに、マルチプレクサ１４３及
び１４７が入力Ａを選択する。また、書き込みか読み出
しかによってスイッチ１４０が切り替わる。この時、書
き込みデータであれば、データ入出力回路１４５から取
込まれ、マルチプレクサ１４７を通ってそのままメモリ
コア２０に送られるとともに、レジスタ１４２にも送ら
れ保持される。これに対し、読み出しデータであれば、
メモリコア２０からきたデータはマルチプレクサ１４４
を通ってそのままデータ入出力回路１４５から出力され
ると共に、レジスタ１４２に送られ保持される。

【０１１０】反転ビットを送受信する場合は、２つのマ
ルチプレクサ１４４と１４７が入力Ｂを選択する。この
時、書き込みデータであれば、データ入出力回路１４５
から取込まれ、排他的論理和ゲート１４６でレジスタ１
４２の代表データと排他的論理和を取る。この演算結果
は、マルチプレクサ１４７を通りメモリコア２０に送ら
れる。また、読み出しデータであれば、排他的論理和ゲ
ート１４３はメモリコア２０からきたデータとレジスタ
１４２の代表データとの排他的論理和を演算する。この
演算結果は、マルチプレクサ１４４を通りデータ入出力
回路１４５から出力される。

【０１１１】一般的には、代表データはコントローラ１
０からメモリ１３ａ−１３ｄに送られる場合がほとんど
と考えられるが、より汎用性を持たせるために、図２５
に示す回路構成ではメモリ１３ａー１３ｄからコントロ
ーラ１０にも代表データを送信できる構成としてある。 （第２の原理に対応したコントローラのデータ入出力部
の実施例）図２６は、第２の原理に対応したコントロー
ラのデータ入出力部の実施例で、書き込みレジスタと読
み出しレジスタを共用する例である。図中、前述した図
に示す構成要素と同一の構成要素には同一の参照番号を
付してある。

【０１１２】図示するコントローラのデータ入出力部
は、チップ選択回路７５、取込み制御回路７７、チップ
選択信号出力回路８４、マルチプレクサ１１５、コント
ローラの内部回路１５０、スイッチ１５１及びレジスタ
群１６０を有する。更に、データ入出力部は、排他的論
理和ゲート（ＥＸ−ＯＲ）１６１、マルチプレクサ（Ｍ
ＵＸ）１６２、データ入出力回路１６３、排他的論理和
ゲート（ＥＸ−ＯＲ）１６４、及びマルチプレクサ（Ｍ
ＵＸ）１６５を有する。

【０１１３】レジスタ群１６０は、図２に示す４つのメ
モリ１３ａ−１３ｄに対応して、４つのレジスタユニッ
ト１６１ａ−１６１ｄを具備する。各レジスタユニット
１６１ａ−１６１ｄは、取込みゲート１１３とレジスタ
１１４を有する。

【０１１４】代表データを送受信する場合は、内部回路
１５０で代表データ取込み信号が発生する。取込みゲー
ト７７は、ＯＮ状態のチップ選択信号に対応したレジス
タユニット１６１ａ−１６１ｄのうちの１つのレジスタ
ユニットの取込みゲート１１３を接続状態にする。ま
た、代表データ取込み信号は、マルチプレクサ１６２及
び１６５が入力Ａを選択する。また、書き込みか読み出
しかによってスイッチ１５１が切り替わる。この時、書
き込みデータであれば、データ入出力回路１６３から取
込まれ、マルチプレクサ１６５を通ってそのまま内部回
路１５０に送られるとともに、対応するレジスタユニッ
トのレジスタ１１４にも送られ保持される。これに対
し、読み出しデータであれば、内部回路１５０からきた
データはマルチプレクサ１６２を通ってそのままデータ
入出力回路１６３から出力されると共に、対応するレジ
スタユニットのレジスタ１１４に送られ保持される。

【０１１５】反転ビットを送受信する場合は、２つのマ
ルチプレクサ１６２と１６５が入力Ｂを選択する。この
時、書き込みデータであれば、データ入出力回路１６３
から取込まれ、排他的論理和ゲート１６４でレジスタ１
１４の代表データと排他的論理和を取る。この演算結果
は、マルチプレクサ１６５を通り内部回路１５０に送ら
れる。また、読み出しデータであれば、排他的論理和ゲ
ート１６１は内部回路１５０からきたデータとレジスタ
１１４の代表データとの排他的論理和を演算する。この
演算結果は、マルチプレクサ１６２を通りデータ入出力
回路１６３から出力される。

【０１１６】図２５や図２６に示す回路構成を持つデバ
イスにおいて、電源ノイズなどの影響によりレジスタ１
４２や１６０のデータが反転してしまった場合には、コ
ントローラ１０からメモリに代表データを再送信すれば
良い。このようば場合に備えて、読み出しも書き込みと
伴わない、代表データを送信してレジスタの内容を更新
するだけのコマンド（代表データ更新コマンド）をコマ
ンド体系の中に用意しておくこともできる。 （第１及び第２の原理の両方に対応したメモリのデータ
入出力部の実施例）図２７は、前述した本発明の第１及
び第２の原理の両方に対応したメモリのデータ入出力部
の実施例を示す図である。図２７において、図２５に示
す構成要素と同一のものには同一の参照番号を付してあ
る。このメモリは、第１の原理で動作する動作モード１
と、第２の原理で動作する動作モード２の２つのモード
を有する。

【０１１７】取込みゲート１４１は、ゲート制御１信
号、モード切り替え信号及び代表データ取込み信号を論
理演算した結果で制御される。この論理演算は、インバ
ータ１６７、ＡＮＤゲート１６８、１６９及びＯＲゲー
ト１７０で構成される。レジスタ１４２は、リセット信
号（又はリフレッシュ信号）とモード切り替え信号とを
インバータ１７１とＡＮＤゲート１７２で論理演算した
信号でリセットされる。マルチプレクサ１４７とメモリ
コア２０との間には、ゲート１７３とラッチ１７４が設
けられている。ゲート１７３は、ＯＲゲート１６５でモ
ード切り替え信号とゲート制御２信号とのＯＲ演算の結
果で制御される。マルチプレクサ１４４とデータ入出力
回路１４５との間には、ゲート１７５とラッチ１７６が
設けられている。ゲート１７５は、ＯＲゲート１６６で
モード切り替え信号とゲート制御３信号とのＯＲ演算の
結果で制御される。これらのゲート１７３とラッチ１７
４及びゲート１７５とラッチ１７６は、動作モード１に
対応した動作を実現するために設けられている。

【０１１８】ゲート制御１信号、ゲート制御２信号、ゲ
ート制御３信号、データ入出力制御信号、代表データ取
込み信号、読み出し／書き込み切り替え制御信号は、例
えばメモリのタイミングコントローラなどの内部回路
（図示を省略する）で生成されるものである。また、モ
ード切り替え信号はモードレジスタなどを用いて外部か
ら設定しても良いし、フューズなどを用いて出荷時にプ
ログラムしても良い。更に、コマンド体系に動作モード
１と動作モード２の両方を用意すれば、コントローラか
らのコマンド指示により随時切り替えて動作させること
も可能である。

【０１１９】動作モード１では、モード切り替え信号は
Ｌレベルに設定される。また、マルチプレクサ１４４と
１４７は入力Ｂを選択する。レジスタ１４２はリフレッ
シュコマンドでリセットされる。動作モード１では、書
き込み時のゲート制御１信号とゲート制御２信号とのタ
イミングは図２７に示す関係にある。ゲート制御２信号
をＯＮにしてゲート１７３を接続状態にして書き込みデ
ータをラッチ１７４にラッチさせた後に、ゲート制御１
信号をＯＮにして取込みゲート１４１を接続状態にして
書き込みデータをレジスタ１４２に記憶させる。また、
読み出し時は、ゲート制御３信号をＯＮにして読み出し
データをラッチ１７６にラッチさせた後に、ゲート制御
１信号をＯＮにして取込みゲート１４１を接続状態にし
て読み出しデータをレジスタ１４２に記憶させる。この
ようなタイミング関係にあるゲート制御１信号で取込み
ゲート１４１は制御され、ゲート制御２信号でゲート１
７３は制御され、ゲート制御３信号でゲート１７５は制
御される。このような動作モード１の動作は、図２０を
参照して説明した回路構成の動作と実質的に同じであ
る。

【０１２０】動作モード２では、モード切り替え信号は
Ｈレベルに設定される。取込みゲート１とマルチプレク
サ１４４、１４７は代表データ取込み信号の状態に応じ
て制御される。ゲート１７３と１７５は接続状態で固定
である。レジスタ１４２はリフレッシュコマンドではリ
セットされない。このような動作モード２の動作は、図
２５を参照して説明した回路構成の動作と同じである。

【０１２１】電源ノイズなどの影響によりレジスタ１４
２が反転してしまった場合は、動作モード１ではれ時ス
ｔ１４２をリセットし、動作モード２では代表データを
再受信してレジスタ１４２の内容を更新すれば良い。

【０１２２】また、図２７に示す回路構成では、動作モ
ード１においても前述の代表データ更新コマンドと同様
の動作をするレジスタ更新コマンドを用意すれば、次の
ような対応も可能である。動作モード１で使用中にレジ
スタ１４２の内容を更新する場合は、コントローラ１０
からレジスタ更新コマンドとコントローラのレジスタに
保持されている最新データをメモリにそのまま送信す
る。メモリはレジスタ更新コマンドを受信したらモード
切り替え信号を一時的にＨとし、また代表データ取込み
信号を発生する。これにより、コントローラとメモリの
レジスタの内容が一致する。その後、モード切り替え信
号と代表データ取込み信号をＬにして、動作モード１の
戻る。即ち、動作モード１においてもレジスタをリセッ
トするのではなく、コントローラのレジスタの内容をそ
のままメモリ１４２のレジスタに転送し、内容を一致さ
せることができる。

【０１２３】なお、第１及び第２の原理の両方に対応し
たコントローラのデータ入出力部は、図２７に示す構成
において取込みゲート１４１とレジスタ１４２をメモリ
の数分だけ用意し、スイッチ１４０と取込みゲート１４
１との間、ＯＲゲート１７０と取込みゲート１４１との
間、ＯＲゲート１７２とレジスタ１４２の間、及びレジ
スタ１４２の出力にそれぞれセレクタを設けた回路構成
となる。

【０１２４】以上、本発明の実施の形態及び実施例を説
明した。本発明は上記実施の形態や実施例に限定される
ものではなく、本発明の範囲内で様々な他の実施の形態
や実施例が可能である。

【０１２５】以下、上述した本発明の一部を整理する
と、次の通りである。 （付記１）第１の情報を保持するレジスタ、及び外部か
ら第１の信号を受信して第２の情報を生成する情報生成
回路を備え、前記第１の信号は前記第１の情報の反転を
示す信号であり、前記情報生成回路は前記第１の情報及
び前記第１の信号に基づいて前記第２の情報を生成する
半導体装置。 （付記２）第１の情報を保持するレジスタ、及び第２の
情報を受信し第１の信号を外部へ出力する情報生成回路
を備え、前記第１の信号は前記レジスタに保持された前
記第１の情報と前記情報生成回路が受信した前記第２の
情報の論理演算に基づく信号であって、第１の情報の反
転を示す信号である半導体装置。 （付記３）前記情報生成回路は、前記レジスタに保持さ
れた前記第１の情報を前記第２の情報に書き換える付記
１又は２記載の半導体装置。 （付記４）前記情報生成回路は、前記第１の情報を受信
して前記レジスタに格納し、次に前記第１の信号を受信
して前記第２の情報を生成する付記１記載の半導体装
置。 （付記５）前記情報生成回路は、前記第１の情報を受信
して前記レジスタに格納し、次に前記第２の情報を受信
して前記第１の信号を生成する付記１又は２記載の半導
体装置。 （付記６）前記レジスタは、リセット信号でリセットさ
れる付記１又は２記載の半導体装置。 （付記７）前記半導体装置はメモリアレイを含む半導体
装置であり、前記レジスタは外部から受信したリフレッ
シュ指示に基づきリセットされる付記１又は２記載の半
導体装置。 （付記８）前記第１の信号はパルス信号である付記１又
は２記載の半導体装置。 （付記９）前記情報生成回路は前記第１の信号をラッチ
するデータ入力部を有し、前記半導体装置は外部からの
チップ選択信号を受信する回路を有し、前記データ入力
部は前記チップ選択信号に基づき前記第１の信号をラッ
チする付記１記載の半導体装置。 （付記１０）前記第１の信号はパルス信号であり、前記
データ入力部は該パルス信号のエッジを検出して前記第
１の信号をラッチする付記９記載の半導体装置。 （付記１１）前記情報生成回路は前記第１の信号をラッ
チするデータ入力部を有し、前記半導体装置は外部から
クロックを受信して内部クロックを発生するクロック発
生部を有し、前記データ入力部は前記内部クロックに同
期して前記第１の信号をラッチする付記１記載の半導体
装置。 （付記１２）前記情報生成回路は前記第１の信号をラッ
チするデータ入力部を有し、前記半導体装置は外部から
クロックを受信して内部クロックを発生するクロック発
生部を有し、前記データ入力部は前記内部クロックを基
準とする所定の期間において、パルス信号である前記第
１の信号のエッジを検出してラッチする付記１記載の半
導体装置。 （付記１３）前記半導体装置は半導体記憶装置を制御す
るコントローラであり、前記半導体記憶装置にリフレッ
シュ指示への発行に関連して、前記レジスタをリセット
する付記１記載の半導体装置。 （付記１４）前記半導体装置は複数の半導体装置と選択
的に接続可能なインタフェイスを有し、前記レジスタは
前記複数の半導体装置毎に設けられている付記１又は２
記載の半導体装置。 （付記１５）前記情報生成回路は、前記第１の情報と前
記第１の信号との排他的論理和演算を行い前記第２の情
報を生成する付記１記載の半導体装置。 （付記１６）前記情報生成回路は、前記第１の情報と前
記第２の情報との排他的論理和演算を行い前記第１の信
号を生成する付記２記載の半導体装置。 （付記１７）付記１記載の半導体装置と付記２記載の半
導体装置を有するシステムで、それぞれのレジスタは同
一の第１の信号を保持するシステム。 （付記１８）第１の情報をレジスタに保持するステップ
と、外部から受信した第１の信号と前記第１の情報とに
基づいて第２の情報を生成して所定の信号線に送出する
ステップとを有し、前記第１の信号は前記第１の情報の
反転を示す信号である情報処理方法。 （付記１９）第１の情報をレジスタに保持するステップ
と、受信した第２の情報と前記第１の情報の論理演算し
て第１の信号を生成して外部へ送信するステップとを有
し、前記第１の信号は第１の情報の反転を示す信号であ
る情報処理方法。 （付記２０）前記情報処理方法は更に、前記レジスタに
保持された前記第１の情報を前記第２の情報に書き換え
る付記１８又は１９記載の情報処理方法。

【０１２６】

【発明の効果】以上説明したように、本発明によれば、
反転ビットを半導体装置間でやりとりする構成としたた
め、情報量の無駄がなくなり、電力消費を軽減すること
ができる。

【図面の簡単な説明】

【図１】本発明の第１の原理を説明する図である。

【図２】本発明の一実施の形態を示すブロック図であ
る。

【図３】メモリに設けられるデータ入力部の第１の実施
例を示すブロック図である。

【図４】図３の回路動作を示すタイミング図である。

【図５】メモリに設けられるアドレス入力部の実施例を
示すブロック図である。

【図６】メモリに設けられるデータ入力部の第２の実施
例を示すブロック図である。

【図７】図６の回路動作を示すタイミング図である。

【図８】図６に示す入力ラッチ部の一構成例を示す回路
図である。

【図９】メモリに設けられるデータ入力部の第３の実施
例を示すブロック図である。

【図１０】図９の回路動作を示すタイミング図である。

【図１１】メモリに設けられるデータ入力部の第４の実
施例を示すブロック図である。

【図１２】図１１の回路動作を示すタイミング図であ
る。

【図１３】メモリに設けられるデータ入力部の第５の実
施例を示すブロック図である。

【図１４】図１３の回路動作を示すタイミング図であ
る。

【図１５】メモリに設けられるデータ入力部の第５の実
施例を示すブロック図である。

【図１６】図１５の回路動作を示すタイミング図であ
る。

【図１７】メモリに設けられるデータ出力の一実施例を
示すブロック図である。

【図１８】コントローラに設けられる／ＣＳ出力部及び
データ出力部の第１の実施例を示すブロック図である。

【図１９】コントローラに設けられるデータ入力部の一
実施例を示すブロック図である。

【図２０】メモリに設けられるデータ入出力回路の一実
施例を示すブロック図である。

【図２１】図２０に示すレジスタと取込みゲートの一構
成例の回路図である。

【図２２】コントローラに設けられる／ＣＳ出力部及び
データ出力部の第２の実施例を示すブロック図である。

【図２３】図２２に示すレジスタと取込みゲートの一構
成例の回路図である。

【図２４】本発明の第２の原理を示すブロック図であ
る。

【図２５】本発明の第２の原理に対応したメモリのデー
タ入出力部の一実施例を示すブロック図である。

【図２６】本発明の第２の原理に対応したメモリのデー
タ入出力部の別の実施例を示すブロック図である。

【図２７】本発明の第１の原理及び第２の原理の両方に
対応したメモリのデータ入出力部の一実施例を示すブロ
ック図である。

【符号の説明】

１０ コントローラ １１ インタフェイス部 １２ レジスタ １３ メモリ １４ インタフェイス部 １５ レジスタ １６ データバス １７ａ−１７ｄ レジスタ １８ インタフェイス部 １９ａ−１９ｄ インタフェイス部 ２０ａ−２０ｄ メモリコア

Claims (10)

【特許請求の範囲】
1. 【請求項１】 第１の情報を保持するレジスタ、及び外
   部から第１の信号を受信して第２の情報を生成する情報
   生成回路を備え、前記第１の信号は前記第１の情報の反
   転を示す信号であり、前記情報生成回路は前記第１の情
   報及び前記第１の信号に基づいて前記第２の情報を生成
   する半導体装置。
2. 【請求項２】 第１の情報を保持するレジスタ、及び第
   ２の情報を受信し第１の信号を外部へ出力する情報生成
   回路を備え、前記第１の信号は前記レジスタに保持され
   た前記第１の情報と前記情報生成回路が受信した前記第
   ２の情報の論理演算に基づく信号であって、第１の情報
   の反転を示す信号である半導体装置。
3. 【請求項３】 前記情報生成回路は、前記レジスタに保
   持された前記第１の情報を前記第２の情報に書き換える
   請求項１又は２記載の半導体装置。
4. 【請求項４】 前記情報生成回路は、前記第１の情報を
   受信して前記レジスタに格納し、次に前記第１の信号を
   受信して前記第２の情報を生成する請求項１記載の半導
   体装置。
5. 【請求項５】 前記情報生成回路は、前記第１の情報を
   受信して前記レジスタに格納し、次に前記第２の情報を
   受信して前記第１の信号を生成する請求項１又は２記載
   の半導体装置。
6. 【請求項６】 前記レジスタは、リセット信号でリセッ
   トされる請求項１又は２記載の半導体装置。
7. 【請求項７】 前記半導体装置はメモリアレイを含む半
   導体装置であり、前記レジスタは外部から受信したリフ
   レッシュ指示に基づきリセットされる請求項１又は２記
   載の半導体装置。
8. 【請求項８】 前記第１の信号はパルス信号である請求
   項１又は２記載の半導体装置。
9. 【請求項９】 前記情報生成回路は前記第１の信号をラ
   ッチするデータ入力部を有し、 前記半導体装置は外部からのチップ選択信号を受信する
   回路を有し、 前記データ入力部は前記チップ選択信号に基づき前記第
   １の信号をラッチする請求項１記載の半導体装置。
10. 【請求項１０】 前記第１の信号はパルス信号であり、
    前記データ入力部は該パルス信号のエッジを検出して前
    記第１の信号をラッチする請求項９記載の半導体装置。