JP2775447B2 - 真理値フローによる処理装置 - Google Patents
真理値フローによる処理装置Info
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- JP2775447B2 JP2775447B2 JP63307697A JP30769788A JP2775447B2 JP 2775447 B2 JP2775447 B2 JP 2775447B2 JP 63307697 A JP63307697 A JP 63307697A JP 30769788 A JP30769788 A JP 30769788A JP 2775447 B2 JP2775447 B2 JP 2775447B2
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- bus
- truth value
- circuit
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N5/00—Computing arrangements using knowledge-based models
- G06N5/04—Inference or reasoning models
- G06N5/048—Fuzzy inferencing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N7/00—Computing arrangements based on specific mathematical models
- G06N7/02—Computing arrangements based on specific mathematical models using fuzzy logic
- G06N7/04—Physical realisation
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S706/00—Data processing: artificial intelligence
- Y10S706/90—Fuzzy logic
Description
【発明の詳細な説明】 発明の背景 技術分野 この発明は、ファジィ情報,2値情報，多値情報等を処
理する真理値フローによる処理装置に関する。
理する真理値フローによる処理装置に関する。
この明細書を通して，真理値とは,2値および多値論理
における真理値，ならびにファジィ理論におけるメンバ
ーシップ関数のグレードを含む概念である。
における真理値，ならびにファジィ理論におけるメンバ
ーシップ関数のグレードを含む概念である。
従来技術とその問題点 ファジィ・コンピュータ，ファジィ・コントローラ，
ファジィ推論装置，ファジィ演算装置，ファジィ処理装
置等々，種々の名称を用いて呼ばれるモーダス・ポネン
スの推論形式にしたがってファジィ推論を行なう装置が
開発され，脚光をあびている。このファジィ推論装置に
は大別してアナログ・タイプとディジタル・タイプがあ
る。アナログ・タイプは推論速度が速いがディジタル・
コンピュータとのインターフェイスの点でやや難点があ
る。これに対してディジタル・タイプのものは推論速度
の点ではアナログ・タイプのものよりもやや劣るが，デ
ィジタル・コンピュータとの接続が容易である。
ファジィ推論装置，ファジィ演算装置，ファジィ処理装
置等々，種々の名称を用いて呼ばれるモーダス・ポネン
スの推論形式にしたがってファジィ推論を行なう装置が
開発され，脚光をあびている。このファジィ推論装置に
は大別してアナログ・タイプとディジタル・タイプがあ
る。アナログ・タイプは推論速度が速いがディジタル・
コンピュータとのインターフェイスの点でやや難点があ
る。これに対してディジタル・タイプのものは推論速度
の点ではアナログ・タイプのものよりもやや劣るが，デ
ィジタル・コンピュータとの接続が容易である。
一方，アナログ，ディジタルのいずれのタイプの装置
も,If,thenルールと呼ばれる複数の（場合によっては多
数の）ルールが設定され，このルールにしたがって所定
の推論処理を行なう。ルールの設定には必然的にメンバ
ーシップ関数の設定を伴う。ルールの数が増加すればそ
れだけ多くのメンバーシップ関数の設定が必要である。
も,If,thenルールと呼ばれる複数の（場合によっては多
数の）ルールが設定され，このルールにしたがって所定
の推論処理を行なう。ルールの設定には必然的にメンバ
ーシップ関数の設定を伴う。ルールの数が増加すればそ
れだけ多くのメンバーシップ関数の設定が必要である。
発明の概要 発明の目的 この発明は，アナログ・タイプでありながらディジタ
ル・コンピュータとのインターフェイスが容易でしかも
メンバーシップ関数等の設定とルールの設定とを分離し
てルールの設定，変更を容易にした真理値フローによる
処理装置を提供するものである。
ル・コンピュータとのインターフェイスが容易でしかも
メンバーシップ関数等の設定とルールの設定とを分離し
てルールの設定，変更を容易にした真理値フローによる
処理装置を提供するものである。
発明の構成，作用および効果 この発明による真理値フローによる処理装置は，あら
かじめ定められた第１の種類数の前件部関数，あらかじ
め定められた第２の種類数の後件部関数，およびあらか
じめ定められた第３の種類数の入力変数を用いて作成さ
れたルールにしたがう処理を実行するための装置であ
り，第１のバスと，第２のバスと，真理値発生回路と，
真理値フロー推論部と，真理値コンバータとを備えてい
る。
かじめ定められた第１の種類数の前件部関数，あらかじ
め定められた第２の種類数の後件部関数，およびあらか
じめ定められた第３の種類数の入力変数を用いて作成さ
れたルールにしたがう処理を実行するための装置であ
り，第１のバスと，第２のバスと，真理値発生回路と，
真理値フロー推論部と，真理値コンバータとを備えてい
る。
第１のバスは入力変数の第３の種類数と同数設けられ
る。第１の各バスは前件部関数の第１の種類数に等しい
数のラインから構成される。
る。第１の各バスは前件部関数の第１の種類数に等しい
数のラインから構成される。
第２のバスは，後件部関数の第２の種類数に等しいチ
ャネル数のラインから構成される。
ャネル数のラインから構成される。
真理値発生回路は入力変数の第３の種類数と同数設け
られる。各真理値発生回路は，その出力側において対応
する第１のバスにそれぞれ接続され，第１の種類数の前
件部関数のすべてについて，与えられた入力変数に対応
する真理値を発生して対応する第１のバス上に出力す
る。
られる。各真理値発生回路は，その出力側において対応
する第１のバスにそれぞれ接続され，第１の種類数の前
件部関数のすべてについて，与えられた入力変数に対応
する真理値を発生して対応する第１のバス上に出力す
る。
真理値フロー推論部は，後件部関数の第２の種類数に
等しいチャネル数と同数設けられる。各真理値フロー推
論部は，その入力側において第１のバスのすべてに接続
され，その出力側において第２のバスの１本のラインに
接続され，入力変数の第３の種類数の真理値発生回路か
ら出力され第１のバスを通して入力するすべての真理値
の中からあらかじめ定められたルールにしたがって所定
のものを選択しかつ所定の演算を施すことによって，対
応する後件部に作用させるべき真理値を発生して第２の
バス上に出力する。
等しいチャネル数と同数設けられる。各真理値フロー推
論部は，その入力側において第１のバスのすべてに接続
され，その出力側において第２のバスの１本のラインに
接続され，入力変数の第３の種類数の真理値発生回路か
ら出力され第１のバスを通して入力するすべての真理値
の中からあらかじめ定められたルールにしたがって所定
のものを選択しかつ所定の演算を施すことによって，対
応する後件部に作用させるべき真理値を発生して第２の
バス上に出力する。
真理値コンバータは，チャネル数と同数の真理値フロ
ー推論部から出力されかつ第２のバスを通して入力する
真理値を，第２の種類数の後件部関数にそれぞれ作用さ
せることによって推論結果を表わす出力を得る。
ー推論部から出力されかつ第２のバスを通して入力する
真理値を，第２の種類数の後件部関数にそれぞれ作用さ
せることによって推論結果を表わす出力を得る。
この発明によると，インプリケーションの前件部で用
いられるすべての種類（第１の種類数）の関数が真理値
発生回路にあらかじめ設定されている。そしてこの真理
値発生回路から出力されるすべての真理値が真理値フロ
ー推論部に与えられる。真理値フロー推論部は後件部で
用いられる各関数に対応している。
いられるすべての種類（第１の種類数）の関数が真理値
発生回路にあらかじめ設定されている。そしてこの真理
値発生回路から出力されるすべての真理値が真理値フロ
ー推論部に与えられる。真理値フロー推論部は後件部で
用いられる各関数に対応している。
したがって，ルールの設定は真理値フロー推論部で行
うことができ，関数の設定と分離することができる。し
かもルールの設定は真理値フロー推論部に入力する真理
値の選択に直接関連し，入力真理値の選択はディジタル
信号で行うことができる。このようにして，ルールの設
定，変更が容易で，かつディジタル機器とのインターフ
ェイスも容易に達成することができるようになる。また
ルールの増加，減少に容易に対処できる。
うことができ，関数の設定と分離することができる。し
かもルールの設定は真理値フロー推論部に入力する真理
値の選択に直接関連し，入力真理値の選択はディジタル
信号で行うことができる。このようにして，ルールの設
定，変更が容易で，かつディジタル機器とのインターフ
ェイスも容易に達成することができるようになる。また
ルールの増加，減少に容易に対処できる。
真理値フロー推論部は後件部関数にそれぞれ対応して
いるので，後件部関数を同一とするすべての前件部を１
つの真理値フロー推論部で処理でき，回路構成を簡略化
できる。
いるので，後件部関数を同一とするすべての前件部を１
つの真理値フロー推論部で処理でき，回路構成を簡略化
できる。
さらに，真理値発生回路から真理値コンバータまで真
理値の伝達という形態で推論処理が行われるので，アナ
ログ信号で表される真理値を１本のラインで伝達するこ
とが可能となり，回路間の接続ライン数を大幅に減少さ
せうる。
理値の伝達という形態で推論処理が行われるので，アナ
ログ信号で表される真理値を１本のラインで伝達するこ
とが可能となり，回路間の接続ライン数を大幅に減少さ
せうる。
さらにこの発明によると，複数の真理値発生回路，複
数の真理値フロー推論部および真理値コンバータをバス
形式で接続しているので，ライン数が少なくてすみ，た
とえ接続すべき回路の数が増加してもライン数を増加さ
せる必要がない。そして，多くの真理値フロー推論部等
を階層的に接続いてシステム規模の拡大を図ることも容
易である。
数の真理値フロー推論部および真理値コンバータをバス
形式で接続しているので，ライン数が少なくてすみ，た
とえ接続すべき回路の数が増加してもライン数を増加さ
せる必要がない。そして，多くの真理値フロー推論部等
を階層的に接続いてシステム規模の拡大を図ることも容
易である。
実施例の説明 以下この発明のファジィ推論を実行する処理システム
に適用した実施例について詳述する。
に適用した実施例について詳述する。
（１）システム全体の構成 モーダス・ポネンスにしたがうファジィ推論は一般に
次のようにIf,thenルールの形式で表現される。
次のようにIf,thenルールの形式で表現される。
（インプリケーション） IfX＝A1 and Y＝B1 and Z＝C1,then U＝D1 IfX＝A2 and Y＝B2 and Z＝C2,then U＝D2 ・・・・・ IfX＝Ar and Y＝Br and Z＝Cr,then U＝Dr （プレミス） Ｘ＝Ａ′ and Y＝Ｂ′ and Z＝Ｃ′ …（１） （結論） Ｕ＝Ｄ′ …（２） ここでAi，Bi，Ci，Di（ｉ＝１〜ｒ）,A′,B′,C′,
D′はファジィ集合である。これらのファジィ集合は以
下の説明ではメンバーシップ関数で表現される。
D′はファジィ集合である。これらのファジィ集合は以
下の説明ではメンバーシップ関数で表現される。
上記においてはインプリケーションの前件部に３つの
ファジィ命題が含まれているがその数は任意である。ま
たインプリケーションの数も任意である。
ファジィ命題が含まれているがその数は任意である。ま
たインプリケーションの数も任意である。
ファジィ推論の多くの応用においては，複数の異なる
インプリケーションの前件部に対して後件部が同一とな
ることがある。後件部が同じとなる前件部をもつ複数の
インプリケーションを１つにまとめ，かつそれらの前件
部をorで連結すると，次のような新しいインプリケーシ
ョンが得られる。
インプリケーションの前件部に対して後件部が同一とな
ることがある。後件部が同じとなる前件部をもつ複数の
インプリケーションを１つにまとめ，かつそれらの前件
部をorで連結すると，次のような新しいインプリケーシ
ョンが得られる。
If（Ｘ＝Ai1,Y＝Bi1,Z＝Ci1）or （Ｘ＝Ai2,Y＝Bi2,Z＝Ci2）or （Ｘ＝Ai3,Y＝Bi3,Z＝Ci3）or （Ｘ＝Ai4,Y＝Bi4,Z＝Ci4） then U＝Di …（３） ここで前件部のファジィ命題を結合するandの表記は
省略されている。また上記では４個の前件部がorで連結
されているが，連結される前件部の数は任意であるのは
いうまでもない。
省略されている。また上記では４個の前件部がorで連結
されているが，連結される前件部の数は任意であるのは
いうまでもない。
上記のようなインプリケーションがｎ個（ｉ＝１〜n,
以下に示す回路構成ではｎは７）設定される。
以下に示す回路構成ではｎは７）設定される。
プレミスおよび結論は第（１）式，第（２）式の表現
がそのまま採用される。
がそのまま採用される。
第（３）式で代表される複数の新しいインプリケーシ
ョン，第（１）式のプレミスおよび第（２）式の結論を
用いて表現される新しい形式のモーダス・ポネンスの推
論は真理値の伝達の観点から実行される。これを真理値
フロー推論（Truth−Valued−Flow Inference,以下TVFI
と略す）という。
ョン，第（１）式のプレミスおよび第（２）式の結論を
用いて表現される新しい形式のモーダス・ポネンスの推
論は真理値の伝達の観点から実行される。これを真理値
フロー推論（Truth−Valued−Flow Inference,以下TVFI
と略す）という。
ファジィ理論における真理値Ｔは、A,A′をメンバー
シップ関数として，次式で定義される。
シップ関数として，次式で定義される。
Ｔ＝NEAR（Ａ′,A） ＝Ｖ（Ａ′，ΛＡ） …（４） 第（４）式の演算の意味が第１図に示されている。メ
ンバーシップ関数ＡとＡ′のMIN演算を行ない，そのMIN
演算結果の最大値（すなわちMAX演算結果）が真理値Ｔ
である。
ンバーシップ関数ＡとＡ′のMIN演算を行ない，そのMIN
演算結果の最大値（すなわちMAX演算結果）が真理値Ｔ
である。
ファジィ処理システムがファジィ・コントローラとし
て使用される場合には，その入力は一般に確定値ｘとし
て与えられる。この場合には，真理値Ｔは，第２図に示
すように，変数ｘが与えられたときのメンバーシップ関
数Ａの関数値Ａ（ｘ）となる。
て使用される場合には，その入力は一般に確定値ｘとし
て与えられる。この場合には，真理値Ｔは，第２図に示
すように，変数ｘが与えられたときのメンバーシップ関
数Ａの関数値Ａ（ｘ）となる。
MIN/MAX演算規則にしたがうと，第（１）式のプレミ
スが与えられたとき，第（３）式の新しいインプリケー
ションにおけるファジィ命題に対する真理値は次式で与
えられる。
スが与えられたとき，第（３）式の新しいインプリケー
ションにおけるファジィ命題に対する真理値は次式で与
えられる。
TAij＝Ｖ（Ａ′ΛAij） TBij＝Ｖ（Ｂ′ΛBij） TCij＝Ｖ（Ｃ′ΛCij） ｉ＝１〜ｎ ｊ＝１〜４ …（５） 第（３）式の新しいインプリケーションごとの真理値
の流れをチャネルという。各チャネルにおける最終的な
真理値は次式で与えられる。
の流れをチャネルという。各チャネルにおける最終的な
真理値は次式で与えられる。
上述のようにプレミスが確定値x,y,zで与えられたと
きには第（５）式の真理値は次のようになる。
きには第（５）式の真理値は次のようになる。
Txij＝Aij（ｘ） Tyij＝Aij（ｙ） Tzij＝Aij（ｚ） …（７） また第（６）式で与えられる各チャネルの最終的な真
理値Tiは次のようになる。
理値Tiは次のようになる。
各ヤネルごとの真理値Ti（第（６）式または第（８）
式）を対応するチャネルの後件部のメンバーシップ関数
Diに適用して結論Ｄ′を得ることができる。
式）を対応するチャネルの後件部のメンバーシップ関数
Diに適用して結論Ｄ′を得ることができる。
MIN/MAX演算および算術積演算を用いた場合には結論
Ｄ′はそれぞれ次式により与えられる。
Ｄ′はそれぞれ次式により与えられる。
重心法を用いて結論Ｄ′を非ファジィ化（デファジィ
ファイ）することができ，その場合には次式が用いられ
る。
ファイ）することができ，その場合には次式が用いられ
る。
ｄ＝∫ｕ・Ｄ′（ｕ）du/∫Ｄ′（ｕ）du …（11） 各チャネルの後件部のメンバーシップ関数Diをシング
ルトンkiで表現すると非ファジィ化された結論ｄはきわ
めて簡単に表わされる。すなわち， となる。
ルトンkiで表現すると非ファジィ化された結論ｄはきわ
めて簡単に表わされる。すなわち， となる。
kiは重み係数ということができる。そこで第（12）式
にしたがって非ファジィ化された結論ｄを得る方法を，
真理値と可変重みを用いた重心法（Center of gravity
with Truth−value Variable Weighes;CTVW）という。
にしたがって非ファジィ化された結論ｄを得る方法を，
真理値と可変重みを用いた重心法（Center of gravity
with Truth−value Variable Weighes;CTVW）という。
この実施例では第３図に示すように三角形状の７種類
のメンバーシップ関数が用いられる。これらのメンバー
シップ関数はそれぞれ言語情報NL,NM,NS,ZR,PS,PM,PLを
表わす。ここでＮは負（Negative）,Pは正（Positiv
e）,Lは大きい（Large）,Mは中くらい（Medium）,Sは小
さい（Small）をそれぞれ表わす。たとえばNLは負の大
きな値を,PSは正の小さな値をそれぞれ意味する。ZRは
ほぼ零を意味する。
のメンバーシップ関数が用いられる。これらのメンバー
シップ関数はそれぞれ言語情報NL,NM,NS,ZR,PS,PM,PLを
表わす。ここでＮは負（Negative）,Pは正（Positiv
e）,Lは大きい（Large）,Mは中くらい（Medium）,Sは小
さい（Small）をそれぞれ表わす。たとえばNLは負の大
きな値を,PSは正の小さな値をそれぞれ意味する。ZRは
ほぼ零を意味する。
第４図は７種類の言語情報NL〜PLのシングルトンを示
している。k1〜k7は上述の重み係数である。
している。k1〜k7は上述の重み係数である。
以上の基本理論を念頭に置いて次にファジィ処理シス
テムの全体的構成について第５図を参照して説明する。
このシステムは上述のTVFI法にしたがって構成され，ま
たCTVW法を用いるものである。入力（プレミス）は確定
値x,y,zで与えられる。
テムの全体的構成について第５図を参照して説明する。
このシステムは上述のTVFI法にしたがって構成され，ま
たCTVW法を用いるものである。入力（プレミス）は確定
値x,y,zで与えられる。
ファジィ処理システムは，真理値発生回路アレイ11
（以下TGアレイ11という:TG＝Truth−value Generato
r），真理値フロー推論アレイ12（以下TVFIアレイ12と
いう）,Tコンバータ13,これらを相互に接続する真理値
バス（アナログ電圧バス）15,16,上述のIf,thenルー
ル，メンバーシップ関数，重み係数等の設定，変更，表
示等を行なうためのプログラミング装置14、ならびにプ
ログラミング装置14とアレイ11,12,Tコンバータ13を接
続するためのシステム・バス（バイナリィ信号のバス）
17から構成されている。
（以下TGアレイ11という:TG＝Truth−value Generato
r），真理値フロー推論アレイ12（以下TVFIアレイ12と
いう）,Tコンバータ13,これらを相互に接続する真理値
バス（アナログ電圧バス）15,16,上述のIf,thenルー
ル，メンバーシップ関数，重み係数等の設定，変更，表
示等を行なうためのプログラミング装置14、ならびにプ
ログラミング装置14とアレイ11,12,Tコンバータ13を接
続するためのシステム・バス（バイナリィ信号のバス）
17から構成されている。
TGアレイ11は３種類の入力変数x,y,zに対応して３個
の真理値発生回路（以下単にTG1,TG2,TG3という，また
これらを総称するときにはTGという）を含んでいる。TG
1内には上述したNL〜PLの７種類のメンバーシップ関数
を出力する回路が含まれており，与えられた入力ｘに対
して真理値TxNL，TxNM，TxNS，TxZR，TxPS，TxPM，TxPL
（第５図ではこれらを総称してTxで表わされている）を
出力する。ここで，たとえばTxNLはｘが与えられたとき
のメンバーシップ関数NLの真理値を表わす。TG2およびT
G3も同じ構成であり，入力y,zに対して真理値Ty，T
z（それぞれ７種類）を出力する。
の真理値発生回路（以下単にTG1,TG2,TG3という，また
これらを総称するときにはTGという）を含んでいる。TG
1内には上述したNL〜PLの７種類のメンバーシップ関数
を出力する回路が含まれており，与えられた入力ｘに対
して真理値TxNL，TxNM，TxNS，TxZR，TxPS，TxPM，TxPL
（第５図ではこれらを総称してTxで表わされている）を
出力する。ここで，たとえばTxNLはｘが与えられたとき
のメンバーシップ関数NLの真理値を表わす。TG2およびT
G3も同じ構成であり，入力y,zに対して真理値Ty，T
z（それぞれ７種類）を出力する。
TVFIアレイ12はチャネル数ｎ（この実施例では７個）
と同数の真理値フロー推論部（以下単にTVF11,TVF12,
…,TVF17という，これらを総称するときにはTVFIとい
う）を含んでいる。チャネル１は後件部のメンバーシッ
プ関数がNLであるインプリケーションをまとめたもので
あり,TVFI1の出力真理値T1はＴコンバータ13においてメ
ンバーシップ関数（シングルトン）NLに作用する。同じ
ようにチャネル2,3,4,5,6,7は後件部のメンバーシップ
関数がそれぞれNM,NS,ZR,PS,PM,PLであるインプリケー
ションをまとめたものであり,TVFI2,3,4,5,6,7の出力真
理値T2，T3，T4，T5，T6，T7はメンバーシップ関数NM,N
S,ZR,PS,PM,PLにそれぞれ作用する。
と同数の真理値フロー推論部（以下単にTVF11,TVF12,
…,TVF17という，これらを総称するときにはTVFIとい
う）を含んでいる。チャネル１は後件部のメンバーシッ
プ関数がNLであるインプリケーションをまとめたもので
あり,TVFI1の出力真理値T1はＴコンバータ13においてメ
ンバーシップ関数（シングルトン）NLに作用する。同じ
ようにチャネル2,3,4,5,6,7は後件部のメンバーシップ
関数がそれぞれNM,NS,ZR,PS,PM,PLであるインプリケー
ションをまとめたものであり,TVFI2,3,4,5,6,7の出力真
理値T2，T3，T4，T5，T6，T7はメンバーシップ関数NM,N
S,ZR,PS,PM,PLにそれぞれ作用する。
TG1,TG2およびTG3から出力される21個の真理値Tx，
Ty，Tzは真理値バス15を経て各TVFIに与えらえる。TVFI
は，入力する真理値Tx，Ty，Tzの中からそのチャネルに
設定されたルールにしたがう真理値Txij，Tyij，T
zij（この実施例ではｊ＝１〜４）（第（７）式参照）
を選択する選択回路18と，これらの選択された真理値を
用いて第（８）式により各チャネルごとの真理値Tiを算
出する演算回路19とから構成されている。
Ty，Tzは真理値バス15を経て各TVFIに与えらえる。TVFI
は，入力する真理値Tx，Ty，Tzの中からそのチャネルに
設定されたルールにしたがう真理値Txij，Tyij，T
zij（この実施例ではｊ＝１〜４）（第（７）式参照）
を選択する選択回路18と，これらの選択された真理値を
用いて第（８）式により各チャネルごとの真理値Tiを算
出する演算回路19とから構成されている。
各TVFIで算出された真理値Ti（ｉ＝１〜ｎ）は真理値
バス16を通ってＴコンバータ13に入力する。Ｔコンバー
タ13は第（12）式にしたがって最終的な結論ｄを算出し
て出力する。
バス16を通ってＴコンバータ13に入力する。Ｔコンバー
タ13は第（12）式にしたがって最終的な結論ｄを算出し
て出力する。
各真理バス15はそれぞれ７本（メンバーシップ関数NL
〜PLの種類数に等しい）のラインから構成されている。
各TGには１つのバス15が，各TVFIには３つのバスがそれ
ぞれ接続されている。真理値バス16もまた７本（チャネ
ル数ｎに等しい，これはまたメンバーシップ関数NL〜PL
の種類数に等しい）のラインから構成され,Tコンバータ
13に接続されている。各TVFIからは１本ずつのラインが
バス16の対応ラインに接続されれば充分である。
〜PLの種類数に等しい）のラインから構成されている。
各TGには１つのバス15が，各TVFIには３つのバスがそれ
ぞれ接続されている。真理値バス16もまた７本（チャネ
ル数ｎに等しい，これはまたメンバーシップ関数NL〜PL
の種類数に等しい）のラインから構成され,Tコンバータ
13に接続されている。各TVFIからは１本ずつのラインが
バス16の対応ラインに接続されれば充分である。
システム・バス17は，よく知られているように，アド
レス・バス，データ・バスおよびコントロール・バスか
ら構成され，プログラミング装置14からの各種データお
よびコマンドが各TG,各TVFI,Tコンバータ13に送られ
る。
レス・バス，データ・バスおよびコントロール・バスか
ら構成され，プログラミング装置14からの各種データお
よびコマンドが各TG,各TVFI,Tコンバータ13に送られ
る。
各TGから発生した真理値がバス15を通ってTVFIに伝達
され，これらの真理値にTVFI内で処理が加えられ、さら
にバス16を通ってＴコンバータ13に入力するというよう
に，真理値の流れを通してファジィ推論が遂行されてい
く様子が第５図からよく理解できるであろう。真理値フ
ロー推論といわれる所以である。
され，これらの真理値にTVFI内で処理が加えられ、さら
にバス16を通ってＴコンバータ13に入力するというよう
に，真理値の流れを通してファジィ推論が遂行されてい
く様子が第５図からよく理解できるであろう。真理値フ
ロー推論といわれる所以である。
（２）真理値発生回路（TG） まずアナログ・タイプのTGについて説明する。
上述したようにTGは７種類のメンバーシップ関数NL〜
PLについて，入力変数に対する真理値を発生する。第６
図に示すようにTGは７個のメンバーシップ関数回路tg
（NLtg〜PLtg）を備え，それぞれから真理値Tx（TxNL〜
TxPL）（入力がｘの場合）が出力される。これらのメン
バーシップ関数回路は全く同じ構成であるので，メンバ
ーシップ関数ZRに関する回路について第７図および第８
図を参照して説明する。
PLについて，入力変数に対する真理値を発生する。第６
図に示すようにTGは７個のメンバーシップ関数回路tg
（NLtg〜PLtg）を備え，それぞれから真理値Tx（TxNL〜
TxPL）（入力がｘの場合）が出力される。これらのメン
バーシップ関数回路は全く同じ構成であるので，メンバ
ーシップ関数ZRに関する回路について第７図および第８
図を参照して説明する。
メンバーシップ関数回路は４種類の線形関数の組合せ
に基づいて真理値を発生する。４つの線形関数は一般に
次のように表わされる。
に基づいて真理値を発生する。４つの線形関数は一般に
次のように表わされる。
f1＝−α1ｘ＋β1 f2＝α2ｘ＋β2 f3＝１ f4＝０ …（13） ここでα1，α2，β1，β2は定数である。関数f3はグ
レード１（たとえば電圧5Vに対応），f4はグレード０を
生成するものである。
レード１（たとえば電圧5Vに対応），f4はグレード０を
生成するものである。
三角形状のメンバーシップ関数は上記の４種類の線形
関数に対して下記の演算を施すことにより生成される。
関数に対して下記の演算を施すことにより生成される。
（f1Λf2Λf3）Ｖf4 …（14） したがって，関数f1の発生回路23の電圧出力と，関数
f2の発生回路24の電圧出力と，グレード１（関数f3）を
表わす電圧（5V）とをNIN回路21に与え,MIN回路21の出
力電圧とグレード０（関数f4）を表わす電圧（0V）をMA
X回路22に与えることにより,MAX回路22から真理値を表
わす電圧が出力される。
f2の発生回路24の電圧出力と，グレード１（関数f3）を
表わす電圧（5V）とをNIN回路21に与え,MIN回路21の出
力電圧とグレード０（関数f4）を表わす電圧（0V）をMA
X回路22に与えることにより,MAX回路22から真理値を表
わす電圧が出力される。
関数f1を発生する回路23の一例が第９図に示されてい
る。この回路は演算増幅器A1を用いている。入力電圧Vi
（変数ｘに相当）が入力抵抗R3を介して演算増幅器A1の
反転入力端子に与えられる。またこの反転入力端子に
は，可変抵抗R5を含む可変電圧発生回路25の出力電圧Vs
が抵抗R3を介して与えられる。帰還抵抗R1は可変抵抗で
ある。この回路の出力電圧V0（f1に相当）は次式で与え
られる。
る。この回路は演算増幅器A1を用いている。入力電圧Vi
（変数ｘに相当）が入力抵抗R3を介して演算増幅器A1の
反転入力端子に与えられる。またこの反転入力端子に
は，可変抵抗R5を含む可変電圧発生回路25の出力電圧Vs
が抵抗R3を介して与えられる。帰還抵抗R1は可変抵抗で
ある。この回路の出力電圧V0（f1に相当）は次式で与え
られる。
V0＝（−R1／R3）（Vi＋Vs） …（15） したがって，第10図に示すように，関数f1の勾配は
（−R1／R3）で与えられ，抵抗R1の値を変えることによ
り可変である。またその位置（切片）は電圧Vsにより調
整可能である。
（−R1／R3）で与えられ，抵抗R1の値を変えることによ
り可変である。またその位置（切片）は電圧Vsにより調
整可能である。
関数f2を発生する回路24の一例が第11図に示されてい
る。この回路24は上記回路23の前段にインバータが接続
されてなり，このインバータは演算増幅器A2，同じ値の
入力抵抗および帰還抵抗R6等を含んでいる。この回路24
においても関数f2の勾配，位置を変えることが可能であ
る。
る。この回路24は上記回路23の前段にインバータが接続
されてなり，このインバータは演算増幅器A2，同じ値の
入力抵抗および帰還抵抗R6等を含んでいる。この回路24
においても関数f2の勾配，位置を変えることが可能であ
る。
以上のようにして，抵抗R1，R5の値を変えることによ
り任意の勾配をもちかつ任意の位置の三角形状のメンバ
ーシップ関数を設定することができる。これらの関数設
定のための抵抗R1，R5のつまみはプログラミング装置14
のパネルに設けられるであろう。
り任意の勾配をもちかつ任意の位置の三角形状のメンバ
ーシップ関数を設定することができる。これらの関数設
定のための抵抗R1，R5のつまみはプログラミング装置14
のパネルに設けられるであろう。
メンバーシップ関数の設定，変更をプログラミング装
置14内に内蔵されたCPUの制御の下に行なうようにする
ことも可能であり，そのような制御に適した回路の一例
が第12図に示されている。これは関数f1を発生する回路
の例であり，第９図と比較すると，電圧VSの発生回路25
がD/A変換回路26で実現されており，また，帰還抵抗R1
に代えて、互いに並列に接続された抵抗値の異なる多く
の（たとえば８個の）帰還抵抗R11〜R18とこれらの抵抗
のいずれかを選択するアナログ・マルチプレクサ27が設
けられている。データ・バスを通して所望の電圧Vsを表
わすデータ（たとえば８ビット）をD/A変換回路26に与
えることにより，それに対応したアナログ電圧がD/A変
換回路26から発生する。また，帰還抵抗R11〜R18のうち
の所定の１個を選択するデータ（たとえば４ビット）を
アナログ・マルチプレクサ27に与えることにより，上記
データによって指定された帰還抵抗が選択され，その帰
還抵抗のみが演算増幅器A1の入出力端子間に接続され，
勾配が決定される。
置14内に内蔵されたCPUの制御の下に行なうようにする
ことも可能であり，そのような制御に適した回路の一例
が第12図に示されている。これは関数f1を発生する回路
の例であり，第９図と比較すると，電圧VSの発生回路25
がD/A変換回路26で実現されており，また，帰還抵抗R1
に代えて、互いに並列に接続された抵抗値の異なる多く
の（たとえば８個の）帰還抵抗R11〜R18とこれらの抵抗
のいずれかを選択するアナログ・マルチプレクサ27が設
けられている。データ・バスを通して所望の電圧Vsを表
わすデータ（たとえば８ビット）をD/A変換回路26に与
えることにより，それに対応したアナログ電圧がD/A変
換回路26から発生する。また，帰還抵抗R11〜R18のうち
の所定の１個を選択するデータ（たとえば４ビット）を
アナログ・マルチプレクサ27に与えることにより，上記
データによって指定された帰還抵抗が選択され，その帰
還抵抗のみが演算増幅器A1の入出力端子間に接続され，
勾配が決定される。
関数f2を発生する回路（第11図）で用いられる回路23
も第12図に示すものと同じように構成される。これによ
り,CPUの制御の下に任意の勾配，位置のメンバーシップ
関数が設定される。
も第12図に示すものと同じように構成される。これによ
り,CPUの制御の下に任意の勾配，位置のメンバーシップ
関数が設定される。
MIN回路およびMAX回路の構成はよく知られているの
で，簡単に触れておくことにとどめる。第13図は３入力
のMIN回路の例を示しており，ベースに入力x1，x2，x3
がそれぞれ与えられ，エミッタ結合されたトランジスタ
Q11，Q12，Q13（比較回路）と，これらのトランジスタ
の電流源として働くトランジスタQ10と，ベース／エミ
ッタ間電圧補償用のトランジスタQ2と，その電流源とし
てのトランジスタQ3とから構成されている。第14図は３
入力のMAX回路の例を示しており，ベースに入力y1，
y2，y3がそれぞれ与えられ，コレクタ結合されたトラン
ジスタQ21，Q22，Q23（比較回路）と，これらのトラン
ジスタの電流源として働くトランジスタQ20と，ベース
／エミッタ間電圧補償用のトランジスタQ4と，その電流
源としてのトランジスタQ5とから構成されている。
で，簡単に触れておくことにとどめる。第13図は３入力
のMIN回路の例を示しており，ベースに入力x1，x2，x3
がそれぞれ与えられ，エミッタ結合されたトランジスタ
Q11，Q12，Q13（比較回路）と，これらのトランジスタ
の電流源として働くトランジスタQ10と，ベース／エミ
ッタ間電圧補償用のトランジスタQ2と，その電流源とし
てのトランジスタQ3とから構成されている。第14図は３
入力のMAX回路の例を示しており，ベースに入力y1，
y2，y3がそれぞれ与えられ，コレクタ結合されたトラン
ジスタQ21，Q22，Q23（比較回路）と，これらのトラン
ジスタの電流源として働くトランジスタQ20と，ベース
／エミッタ間電圧補償用のトランジスタQ4と，その電流
源としてのトランジスタQ5とから構成されている。
次にディジタル・タイプのTGのいくつかの例について
説明する。
説明する。
ディジタル・タイプのTGは基本的にはメンバーシップ
関数に関するデータをメモリにあらかじめストアしてお
き，入力ｘ（またはｙもしくはz,以下入力をｘで代表す
る）に応じて対応するデータを読出し，その読出したデ
ータに対応するアナログ量（アナログ電圧）を真理値Tx
として出力する。したがって，メモリにストアされるメ
ンバーシップ関数はディスクリート（離散的）な値によ
って表現される．この実施例では，第15図に示すよう
に，変数ｘは６ビットのアドレス・データ（後述するa0
〜a5）によって表わされ,64個の異なる値をとりうる。
メンバーシップ関数のグレードは０〜5Vの間で８レベル
に分けられ,3ビットのデータ（後述するd0〜d2またはd4
〜d6によって表現または指定される。
関数に関するデータをメモリにあらかじめストアしてお
き，入力ｘ（またはｙもしくはz,以下入力をｘで代表す
る）に応じて対応するデータを読出し，その読出したデ
ータに対応するアナログ量（アナログ電圧）を真理値Tx
として出力する。したがって，メモリにストアされるメ
ンバーシップ関数はディスクリート（離散的）な値によ
って表現される．この実施例では，第15図に示すよう
に，変数ｘは６ビットのアドレス・データ（後述するa0
〜a5）によって表わされ,64個の異なる値をとりうる。
メンバーシップ関数のグレードは０〜5Vの間で８レベル
に分けられ,3ビットのデータ（後述するd0〜d2またはd4
〜d6によって表現または指定される。
第16図に示すように64のディスクリートな変数上に７
種類のメンバーシップ関数NL〜PLが設定される。メンバ
ーシップ関数の種類は３ビットのアドレス・データで指
定可能であるが，この実施例ではメモリ・チップとその
チップ内のエリアの指定によって指定される。
種類のメンバーシップ関数NL〜PLが設定される。メンバ
ーシップ関数の種類は３ビットのアドレス・データで指
定可能であるが，この実施例ではメモリ・チップとその
チップ内のエリアの指定によって指定される。
メンバーシップ関数の各種類において，形，位置等の
異なる８つのタイプのメンバーシップ関数の設定が可能
である。これらのタイプは３ビットのアドレス・データ
（後述するa6〜a8またはa9〜a11）によって指定され
る。
異なる８つのタイプのメンバーシップ関数の設定が可能
である。これらのタイプは３ビットのアドレス・データ
（後述するa6〜a8またはa9〜a11）によって指定され
る。
第17図はメンバーシップ関数NMに関して設定された８
つのタイプのメンバーシップ関数NM−1,NM−2,…,NM−
８の例を示している。
つのタイプのメンバーシップ関数NM−1,NM−2,…,NM−
８の例を示している。
第19図はTGの構成例を示している。メンバーシップ関
数をストアするメモリとしてEPORM31〜34が用いられて
おり，各EPROMには２種類16タイプのメンバーシップ関
数を表わすデータがあらかじめ書込まれている（EPROM3
4のみ１種類８タイプ）。EPROM31にはメンバーシップ関
数NLとNMに関する16タイプのメンバーシップ関数NL−１
〜NL−8,NM−１〜NM−８を表わすデータがストアされて
おり，このEPROM31のメモリ・マップが第18図に示され
ている。最上位の３ビットのアドレス・データa11〜a9
はメンバーシップ関数NMの８タイプNM−１〜NM−８を指
定するのに用いられ，アドレス・データa8〜a6はメンバ
ーシップ関数NLの８タイプNL−１〜NL−８を指定するの
に用いられ，下位のアドレス・データa5〜a0は変数を指
定する。メンバーシップ関数のグレードはデータd0〜d2
（メンバーシップ関数NLについて）またはd4〜d6（メン
バーシップ関数NMについて）で表わされる。データd3，
d7は後述するD/Aコンバータ41〜47の出力イネーブル信
号として用いられる。
数をストアするメモリとしてEPORM31〜34が用いられて
おり，各EPROMには２種類16タイプのメンバーシップ関
数を表わすデータがあらかじめ書込まれている（EPROM3
4のみ１種類８タイプ）。EPROM31にはメンバーシップ関
数NLとNMに関する16タイプのメンバーシップ関数NL−１
〜NL−8,NM−１〜NM−８を表わすデータがストアされて
おり，このEPROM31のメモリ・マップが第18図に示され
ている。最上位の３ビットのアドレス・データa11〜a9
はメンバーシップ関数NMの８タイプNM−１〜NM−８を指
定するのに用いられ，アドレス・データa8〜a6はメンバ
ーシップ関数NLの８タイプNL−１〜NL−８を指定するの
に用いられ，下位のアドレス・データa5〜a0は変数を指
定する。メンバーシップ関数のグレードはデータd0〜d2
（メンバーシップ関数NLについて）またはd4〜d6（メン
バーシップ関数NMについて）で表わされる。データd3，
d7は後述するD/Aコンバータ41〜47の出力イネーブル信
号として用いられる。
同じようにEPROM32にはメンバーシップ関数NSとZRの
各８タイプずつのデータが,EPROM33にはメンバーシップ
関数PSとPMの各８タイプずつのデータが,EPROM34にはメ
ンバーシップ関数PLの８タイプのデータがそれぞれあら
かじめストアされている。
各８タイプずつのデータが,EPROM33にはメンバーシップ
関数PSとPMの各８タイプずつのデータが,EPROM34にはメ
ンバーシップ関数PLの８タイプのデータがそれぞれあら
かじめストアされている。
したがって，メンバーシップ関数の種類とタイプの指
定は,EPROM31〜34のうちのいずれかの特定と，そのEPRO
M内のエリアの特定によって行なうことができる。プロ
グラミング装置14は２種類のメンバーシップ関数ずつ指
定を行なう。EPROMを選択するために２ビットのチップ
・セレクト・データa0a1がデコーダ30に与えられる。こ
れと同時に指定する２種類のメンバーシップの各種類ご
とに所定のタイプをデータd0〜d2とd3〜d5により指定す
る。ラッチ回路35〜38のうちチップ・セレクト・データ
a0a1によって選択されたEPROMに対応するラッチ回路
が，デコーダ30の出力により，入力するデータd0〜d5を
ラッチする。ラッチされたデータはアドレス・データa6
〜a8，a9〜a11として指定されたEPROMに与えられ，これ
により，そのEPROMにストアされた２種類のメンバーシ
ップ関数のタイプが指定される。
定は,EPROM31〜34のうちのいずれかの特定と，そのEPRO
M内のエリアの特定によって行なうことができる。プロ
グラミング装置14は２種類のメンバーシップ関数ずつ指
定を行なう。EPROMを選択するために２ビットのチップ
・セレクト・データa0a1がデコーダ30に与えられる。こ
れと同時に指定する２種類のメンバーシップの各種類ご
とに所定のタイプをデータd0〜d2とd3〜d5により指定す
る。ラッチ回路35〜38のうちチップ・セレクト・データ
a0a1によって選択されたEPROMに対応するラッチ回路
が，デコーダ30の出力により，入力するデータd0〜d5を
ラッチする。ラッチされたデータはアドレス・データa6
〜a8，a9〜a11として指定されたEPROMに与えられ，これ
により，そのEPROMにストアされた２種類のメンバーシ
ップ関数のタイプが指定される。
以上の動作がすべてのEPROMを順次指定して４回繰返
して行なわれることにより,7種類のメンバーシップ関数
が１タイプずつ指定される。
して行なわれることにより,7種類のメンバーシップ関数
が１タイプずつ指定される。
一方，アナログ入力ｘはA/D変換回路39で64レベル
（６ビット）のディジタル・アドレス・データa0〜a5に
変換されてすべてのEPROM31〜34に与えられるので，既
に指定された７種類のメンバーシップ関数において，ア
ドレス・データa0〜a5によってアドレス指定されるデー
タ（d0〜d2およびd3〜d6）がそれぞれ読出されて対応す
るD/A変換回路41〜47に与えられる。また同時にデータd
3，d7が出力イネーブル信号としてD/A変換回路41〜47に
与えられる。このようにして,EPROMから読出されたデー
タに対応する値のアナログ電圧信号が真理値TxNL〜TxPL
として出力されることになる。
（６ビット）のディジタル・アドレス・データa0〜a5に
変換されてすべてのEPROM31〜34に与えられるので，既
に指定された７種類のメンバーシップ関数において，ア
ドレス・データa0〜a5によってアドレス指定されるデー
タ（d0〜d2およびd3〜d6）がそれぞれ読出されて対応す
るD/A変換回路41〜47に与えられる。また同時にデータd
3，d7が出力イネーブル信号としてD/A変換回路41〜47に
与えられる。このようにして,EPROMから読出されたデー
タに対応する値のアナログ電圧信号が真理値TxNL〜TxPL
として出力されることになる。
第20図はTGの他の例を示している。第19図に示すもの
と同一物には同一符号が付されている。ここではD/A変
換回路41〜47に代えてアンログ・マルチプレクサ51〜57
が設けられている。また,0〜5Vの間で８レベルに分割さ
れたメンバーシップ関数のグレードを表わす電圧を発生
する回路50が設けられており，そのすべての出力電圧が
それぞれ各アナログ・マルチプレクサ51〜57に入力して
いる。EPROM31〜34にはメンバーシップ関数値を表わす
データに代えて，メンバーシップ関数を表わすために，
グレード電圧発生回路50から出力される電圧を指定する
コードがあらかじめストアされている。
と同一物には同一符号が付されている。ここではD/A変
換回路41〜47に代えてアンログ・マルチプレクサ51〜57
が設けられている。また,0〜5Vの間で８レベルに分割さ
れたメンバーシップ関数のグレードを表わす電圧を発生
する回路50が設けられており，そのすべての出力電圧が
それぞれ各アナログ・マルチプレクサ51〜57に入力して
いる。EPROM31〜34にはメンバーシップ関数値を表わす
データに代えて，メンバーシップ関数を表わすために，
グレード電圧発生回路50から出力される電圧を指定する
コードがあらかじめストアされている。
したがって，入力ｘによって指定されるアドレスから
読出されたコードに応じて，アナログ・マルチプレクサ
51〜57において，入力するグレード電圧のいずれかがそ
れぞれ選択されるので，その選択された電圧が真理値T
xNL〜TxPLとして出力されることになる。
読出されたコードに応じて，アナログ・マルチプレクサ
51〜57において，入力するグレード電圧のいずれかがそ
れぞれ選択されるので，その選択された電圧が真理値T
xNL〜TxPLとして出力されることになる。
アナログ・マルチプレクサ51〜57としては通常のアナ
ログ・スイッチを含むマルチプレクサを使用することが
できるが，第21図に示すようにMIN回路とMAX回路との組
合せによって構成することもできる。第21図はメンバー
シップ関数NLの真理値TxNLを出力するアナログ・スイッ
チ51に置換されるものを示している。８個のMIN回路61
〜68と,1個のMAX回路69が設けられている。またEPROM31
からの読出しデータd0〜d2をそれぞれ反転するインバー
タ・アレイ60が設けられている。データd0〜d2のとる０
または１の値は0Vまたは5Vに対応するものとする。MIN
回路61〜68には，グレードを表わす８レベルの電圧のい
ずれか１つ，ならびにデータd0〜d2およびインバータ・
アレイ60によるその反転データの中から選ばれた３つの
信号が入力している。MIN回路61〜68はデータd0〜d2に
よって指定されるグレード電圧を抽出して出力するもの
で，いずれか１つのMIN回路からそのグレード電圧が発
生し，他のMIN回路からは0Vの電圧が出力される。たと
えばデータd0d1d2が000の場合にはその反転データ111が
与えられるMIN回路61からグレード電圧5Vが出力され，
他のMIN回路62〜68には０のデータ（すなわち0V電圧）
が必ず入力するから出力は0Vとなる。これらのMIN回路6
1〜68のうちの最大電圧がMAX回路69で選択されて真理値
TxNLとして出力される。
ログ・スイッチを含むマルチプレクサを使用することが
できるが，第21図に示すようにMIN回路とMAX回路との組
合せによって構成することもできる。第21図はメンバー
シップ関数NLの真理値TxNLを出力するアナログ・スイッ
チ51に置換されるものを示している。８個のMIN回路61
〜68と,1個のMAX回路69が設けられている。またEPROM31
からの読出しデータd0〜d2をそれぞれ反転するインバー
タ・アレイ60が設けられている。データd0〜d2のとる０
または１の値は0Vまたは5Vに対応するものとする。MIN
回路61〜68には，グレードを表わす８レベルの電圧のい
ずれか１つ，ならびにデータd0〜d2およびインバータ・
アレイ60によるその反転データの中から選ばれた３つの
信号が入力している。MIN回路61〜68はデータd0〜d2に
よって指定されるグレード電圧を抽出して出力するもの
で，いずれか１つのMIN回路からそのグレード電圧が発
生し，他のMIN回路からは0Vの電圧が出力される。たと
えばデータd0d1d2が000の場合にはその反転データ111が
与えられるMIN回路61からグレード電圧5Vが出力され，
他のMIN回路62〜68には０のデータ（すなわち0V電圧）
が必ず入力するから出力は0Vとなる。これらのMIN回路6
1〜68のうちの最大電圧がMAX回路69で選択されて真理値
TxNLとして出力される。
（３）真理値フロー推論部（TVFI） 第22図は１チャネル分のTVFI（第５図のTVFI1）の構
成を示している。上述のようにTVFIは選択回路18と演算
回路19とから構成される。
成を示している。上述のようにTVFIは選択回路18と演算
回路19とから構成される。
選択回路18は12個のマルチプレクサ71〜74,81〜84,91
〜94と６個のレジスタ・ファイル75,76,85,86,95,96と
を含んでいる。TG1から出力される７つの真理値Tx（T
xNL〜TxPL）が真理値バス15を通してマルチプレクサ71
〜74に与えられる。同じようにTG2から出力される７つ
の真理値Tyがバス15を通してマルチプレクサ81〜84に,T
G3から出力される７つの真理値Tzがバス15を通してマル
チプレクサ91〜94にそれぞれ与えられる。
〜94と６個のレジスタ・ファイル75,76,85,86,95,96と
を含んでいる。TG1から出力される７つの真理値Tx（T
xNL〜TxPL）が真理値バス15を通してマルチプレクサ71
〜74に与えられる。同じようにTG2から出力される７つ
の真理値Tyがバス15を通してマルチプレクサ81〜84に,T
G3から出力される７つの真理値Tzがバス15を通してマル
チプレクサ91〜94にそれぞれ与えられる。
上述のように１チャネルにはインプリケーションの４
個の前件部が含まれる。１つの前件部の真理値はマルチ
プレクサ71と81と91とによって選択される。すなわち１
つの前件部を規定するルールがこれらのマルチプレクサ
71,81,91が選択する真理値によって定まる。同じように
マルチプレクサ72と82と92が１つの前件部を形成し，マ
ルチプレクサ73と83と93がもう１つの前件部を形成し，
マルチプレクサ74と84と94がさらにもう１つの前件部を
形成する。
個の前件部が含まれる。１つの前件部の真理値はマルチ
プレクサ71と81と91とによって選択される。すなわち１
つの前件部を規定するルールがこれらのマルチプレクサ
71,81,91が選択する真理値によって定まる。同じように
マルチプレクサ72と82と92が１つの前件部を形成し，マ
ルチプレクサ73と83と93がもう１つの前件部を形成し，
マルチプレクサ74と84と94がさらにもう１つの前件部を
形成する。
マルチプレクサ71と72はレジスタ・ファイル75のデー
タによって制御される。レジスタ・ファイル75は４個の
８ビット・レジスタを内蔵しており，そのうちの１つの
レジスタ内のデータによってマルチプレクサ71と72とが
制御される。すなわち,8ビット・データのうち上位４ビ
ットによってマルチプレクサ71が，下位４ビットによっ
てマルチプレクサ72がそれぞれ制御される。マルチプレ
クサを制御する４ビット・データのうちの３ビットはマ
ルチプレクサに入力する７個の真理値の１つを指定する
ために用いられ，残り１ビットは出力イネーブル信号と
して用いられる。
タによって制御される。レジスタ・ファイル75は４個の
８ビット・レジスタを内蔵しており，そのうちの１つの
レジスタ内のデータによってマルチプレクサ71と72とが
制御される。すなわち,8ビット・データのうち上位４ビ
ットによってマルチプレクサ71が，下位４ビットによっ
てマルチプレクサ72がそれぞれ制御される。マルチプレ
クサを制御する４ビット・データのうちの３ビットはマ
ルチプレクサに入力する７個の真理値の１つを指定する
ために用いられ，残り１ビットは出力イネーブル信号と
して用いられる。
レジスタ・ファイル75は４個の８ビット・レジスタを
備えているので,4つの異なるルールを設定することが可
能である。レジスタ・ファイル75は８ビット・データ・
バス,2ビット・コントロール・バスおよびアドレス・バ
スに接続されている。データ・バスはレジスタに設定す
べきデータを転送するために用いられ，コントロール・
バスの２ビット信号は１つのレジスタ・ファイル75内の
４個のレジスタのいずれか１つを選択指定するために用
いられる。アドレス・バスはレジスタ・ファイルを指定
するアドレス・データの転送に用いられる。これらのデ
ータ・バス，コントロール・バスおよびアドレス・バス
は第５図に示すシステム・バス17の一部を構成してい
る。
備えているので,4つの異なるルールを設定することが可
能である。レジスタ・ファイル75は８ビット・データ・
バス,2ビット・コントロール・バスおよびアドレス・バ
スに接続されている。データ・バスはレジスタに設定す
べきデータを転送するために用いられ，コントロール・
バスの２ビット信号は１つのレジスタ・ファイル75内の
４個のレジスタのいずれか１つを選択指定するために用
いられる。アドレス・バスはレジスタ・ファイルを指定
するアドレス・データの転送に用いられる。これらのデ
ータ・バス，コントロール・バスおよびアドレス・バス
は第５図に示すシステム・バス17の一部を構成してい
る。
レジスタ・ファイル75は４個の８ビット・レジスタを
内蔵しているから，そのうちの１つのレジスタのデータ
によってマルチプレクサ71,72を制御しているときに，
他のレジスタに他のルールを規定するデータを書込むこ
とができる。そして、上記の２ビットのコントロール信
号によってマルチプレクサ71,72を制御するレジスタを
変更することが可能である。このようにしてTVFIが動作
しているときにすみやかにルールの変更が可能となる。
内蔵しているから，そのうちの１つのレジスタのデータ
によってマルチプレクサ71,72を制御しているときに，
他のレジスタに他のルールを規定するデータを書込むこ
とができる。そして、上記の２ビットのコントロール信
号によってマルチプレクサ71,72を制御するレジスタを
変更することが可能である。このようにしてTVFIが動作
しているときにすみやかにルールの変更が可能となる。
同じようにしてレジスタ・ファイル76,85,86,95,96も
それぞれ８ビット・レジスタを４個備え，かつシステム
・バスの８ビット・データ・バスおよび２ビット・コン
トロール・バス等に接続されている。そして，レジスタ
・ファイル76はマルチプレクサ73と74を，レジスタ・フ
ァイル85はマルチプレクサ81と82を，レジスタ・ファイ
ル86はマルチプレクサ83と84を，レジスタ・ファイル95
はマルチプレクサ91と92を，レジスタ・ファイル96はマ
ルチプレクサ93と94をそれぞれ制御するために使用さ
れ，これらのレジスタ・ファイル内のレジスタに設定さ
れたデータ（ルール）にしたがって対応するマルチプレ
クサに入力する７個の真理値のうちの１つが選択され
る。そして，ルールの変更も同じように迅速に行なうこ
とができる。
それぞれ８ビット・レジスタを４個備え，かつシステム
・バスの８ビット・データ・バスおよび２ビット・コン
トロール・バス等に接続されている。そして，レジスタ
・ファイル76はマルチプレクサ73と74を，レジスタ・フ
ァイル85はマルチプレクサ81と82を，レジスタ・ファイ
ル86はマルチプレクサ83と84を，レジスタ・ファイル95
はマルチプレクサ91と92を，レジスタ・ファイル96はマ
ルチプレクサ93と94をそれぞれ制御するために使用さ
れ，これらのレジスタ・ファイル内のレジスタに設定さ
れたデータ（ルール）にしたがって対応するマルチプレ
クサに入力する７個の真理値のうちの１つが選択され
る。そして，ルールの変更も同じように迅速に行なうこ
とができる。
設定されたインプリケーションの前件部（ルール）に
したがってマルチプレクサ71,81および91によって選択
された真理値Tx11，Ty11，Tz11はMIN回路77に与えら
れ，それらのMIN演算が行なわれる。同じようにマルチ
プレクサ72,82,92から出力される真理値Tx12，Ty12，T
z12はMIN回路78に，マルチプレクサ73,83,93から出力さ
れる真理値Tx13，Ty13，Tz13はMIN回路79に，マルチプ
レクサ74,84,94の出力真理値Tx14，Ty14，Tz14はMIN回
路80にそれぞれ入力する。そしてこれらのMIN回路77,7
8,79,80の出力真理値T11，T12，T13およびT14がMAX回路
90に与えられ，これらのMIN回路77〜80およびMAX回路90
によって第（８）式の演算が行なわれ，最終的な真理値
T1が得られる。
したがってマルチプレクサ71,81および91によって選択
された真理値Tx11，Ty11，Tz11はMIN回路77に与えら
れ，それらのMIN演算が行なわれる。同じようにマルチ
プレクサ72,82,92から出力される真理値Tx12，Ty12，T
z12はMIN回路78に，マルチプレクサ73,83,93から出力さ
れる真理値Tx13，Ty13，Tz13はMIN回路79に，マルチプ
レクサ74,84,94の出力真理値Tx14，Ty14，Tz14はMIN回
路80にそれぞれ入力する。そしてこれらのMIN回路77,7
8,79,80の出力真理値T11，T12，T13およびT14がMAX回路
90に与えられ，これらのMIN回路77〜80およびMAX回路90
によって第（８）式の演算が行なわれ，最終的な真理値
T1が得られる。
他のTVFI2〜TVFInも全く同じ構成であるのはいうまで
もない。
もない。
（４）Ｔコンバータ Ｔコンバータは第（12）式の演算を行なうものであ
る。メンバーシップ関数NL,NM,NS,ZR,PS,PM,PLをそれぞ
れ代表するシングルトン（第４図参照）を表わす係数
k1，k2，k3，k4，k5，k6，k7はレジスタ・ファイル101,
102,103,104,105,106,107にそれぞれストアされてい
る。これらのレジスタ・ファイル101〜107もまた複数の
レジスタを含み，システム・バス17によりプログラミン
グ装置14に接続されている。１つのレジスタ・ファイル
係数kiとして異なる複数の値を書込むことができ，この
Ｔコンバータの動作中に係数を変更することが可能であ
る。
る。メンバーシップ関数NL,NM,NS,ZR,PS,PM,PLをそれぞ
れ代表するシングルトン（第４図参照）を表わす係数
k1，k2，k3，k4，k5，k6，k7はレジスタ・ファイル101,
102,103,104,105,106,107にそれぞれストアされてい
る。これらのレジスタ・ファイル101〜107もまた複数の
レジスタを含み，システム・バス17によりプログラミン
グ装置14に接続されている。１つのレジスタ・ファイル
係数kiとして異なる複数の値を書込むことができ，この
Ｔコンバータの動作中に係数を変更することが可能であ
る。
各レジスタ・ファイル101〜107の係数k1，k2，k3，
k4，k5，k6，k7は対応するD/A変換回路111,112,113,11
4,115,116,117にそれぞれ与えられる。これらのD/A変換
回路111〜117にはTVFI1〜TVFI7から出力される真理値T1
〜T7をそれぞれ表わす電圧がバス16を通して基準電圧と
して与えられている。後に示すように,D/A変換回路111
〜117は，入力する電圧Tiと係数kiとに比例するアナロ
グ電流I1i＝αTi・ki（ｉ＝１〜７）をそれぞれ出力す
る。これらの電流は結節点N1で相互に加算されて，電流
／電圧変換回路108に入力する。したがって，この回路1
08からは第（12）式の分子ΣTi・kiに比例する電圧が出
力される。
k4，k5，k6，k7は対応するD/A変換回路111,112,113,11
4,115,116,117にそれぞれ与えられる。これらのD/A変換
回路111〜117にはTVFI1〜TVFI7から出力される真理値T1
〜T7をそれぞれ表わす電圧がバス16を通して基準電圧と
して与えられている。後に示すように,D/A変換回路111
〜117は，入力する電圧Tiと係数kiとに比例するアナロ
グ電流I1i＝αTi・ki（ｉ＝１〜７）をそれぞれ出力す
る。これらの電流は結節点N1で相互に加算されて，電流
／電圧変換回路108に入力する。したがって，この回路1
08からは第（12）式の分子ΣTi・kiに比例する電圧が出
力される。
一方，真理値Ti（ｉ＝１〜７）を表わす電圧が抵抗に
加えられることによりその抵抗に流れる電流I2i（ｉ＝
１〜７）が発生し，これらの電流が結節点N2で相互に加
算されて，電流／電圧変換回路118に入力する。したが
って，この回路118からは第（12）式の分母ΣTiに比例
する電圧が出力される。
加えられることによりその抵抗に流れる電流I2i（ｉ＝
１〜７）が発生し，これらの電流が結節点N2で相互に加
算されて，電流／電圧変換回路118に入力する。したが
って，この回路118からは第（12）式の分母ΣTiに比例
する電圧が出力される。
回路108,109の出力電圧は割算回路109に与えられ，第
（12）式の演算が行なわれ，その結果を表わす電圧は増
幅回路110で増幅されたのち確定出力ｄとして出力され
る。
（12）式の演算が行なわれ，その結果を表わす電圧は増
幅回路110で増幅されたのち確定出力ｄとして出力され
る。
D/A変換回路111の一例が第24図に示されている。他の
D/A変換回路112〜117も入力基準電圧Tiが異なるのみで
構成は全く同じである。
D/A変換回路112〜117も入力基準電圧Tiが異なるのみで
構成は全く同じである。
係数k1は８ビット・データb1〜b8で与えられ，切換ス
イッチ131〜138を制御するのに用いられる。たとえば対
応するデータ・ビットが１のとき，切換スイッチは端子
ａ側に接続され,0のとき端子ｂ側に接続される。すべて
の切換スイッチ131〜138の端子ａは相互に接続されかつ
電流／電圧変換回路108に接続されている。また端子ｂ
は相互に接続されかつ接地されている。
イッチ131〜138を制御するのに用いられる。たとえば対
応するデータ・ビットが１のとき，切換スイッチは端子
ａ側に接続され,0のとき端子ｂ側に接続される。すべて
の切換スイッチ131〜138の端子ａは相互に接続されかつ
電流／電圧変換回路108に接続されている。また端子ｂ
は相互に接続されかつ接地されている。
一方，トランジスタ120を含む電流源が設けられ，こ
のトランジスタ120は差動増幅回路130の出力電圧によっ
て制御される。差動増幅回路130には真理値T1を表わす
基準電圧と一定電圧V0とが与えられている。真理値T1を
表わす電圧の入力抵抗をR10とすると，トランジスタ120
にはT1／R10に比例した電流I0が流れる。
のトランジスタ120は差動増幅回路130の出力電圧によっ
て制御される。差動増幅回路130には真理値T1を表わす
基準電圧と一定電圧V0とが与えられている。真理値T1を
表わす電圧の入力抵抗をR10とすると，トランジスタ120
にはT1／R10に比例した電流I0が流れる。
一方，トランジスタ120とベースを共通にする８個の
トランジスタ121〜128が設けられ，これらのエミッタに
は各ビットb1〜b8の重みを決定する抵抗2R,R等が接続さ
れている。たとえばトランジスタ121は1/2の重みをも
ち，このトランジスタ121にはトランジスタ120に流れる
電流I0の1/2の電流（1/2）I0が流れる。同じように，た
とえばトランジスタ128には（1/256）I0の電流が流れる
ように抵抗値が調整されている。これらのトランジスタ
121〜128は切換スイッチ131〜138に接続されている。
トランジスタ121〜128が設けられ，これらのエミッタに
は各ビットb1〜b8の重みを決定する抵抗2R,R等が接続さ
れている。たとえばトランジスタ121は1/2の重みをも
ち，このトランジスタ121にはトランジスタ120に流れる
電流I0の1/2の電流（1/2）I0が流れる。同じように，た
とえばトランジスタ128には（1/256）I0の電流が流れる
ように抵抗値が調整されている。これらのトランジスタ
121〜128は切換スイッチ131〜138に接続されている。
したがって，電流／電圧変換回路108に流れる電流I11
は， （T1／R10）（b8/256＋b7/128＋…＋b2/4＋b1/2）に
比例することになる。ここでb1〜b8は１または０の値を
とる。（b8/256＋…＋b1/2）は係数k1に比例しているか
ら，電流I11はT1・k1に比例することになる。
は， （T1／R10）（b8/256＋b7/128＋…＋b2/4＋b1/2）に
比例することになる。ここでb1〜b8は１または０の値を
とる。（b8/256＋…＋b1/2）は係数k1に比例しているか
ら，電流I11はT1・k1に比例することになる。
第24図ではD/A変換回路111のみが示されているために
電流／電圧回路108にはこの回路111の出力電流I11のみ
が流れるように図示されているが，第23図に示すよう
に，回路108には他のD/A変換回路112〜117〜の出力電流
I12〜I17も与えられるのはいうまでもない。
電流／電圧回路108にはこの回路111の出力電流I11のみ
が流れるように図示されているが，第23図に示すよう
に，回路108には他のD/A変換回路112〜117〜の出力電流
I12〜I17も与えられるのはいうまでもない。
（５）プログラミング装置 プログラミング装置14は主要に次の機能をもつ。
1.ファジィ推論のためのルールを設定することができ，
かつ設定されたルールを表示することができる。
かつ設定されたルールを表示することができる。
2.メンバーシップ関数の種類とタイプを設定することが
でき，かつ設定された種類のタイプのメンバーシップ関
数を表示することができる。
でき，かつ設定された種類のタイプのメンバーシップ関
数を表示することができる。
3.重み係数ki（ｉ＝１〜７）を設定することができ，か
つ設定された重み係数を表示することができる。
つ設定された重み係数を表示することができる。
4.各TVFIiの出力真理値Ti（ｉ＝１〜７）および確定出
力（結論）ｄの値を表示することができる。
力（結論）ｄの値を表示することができる。
プログラミング装置14の電気的構成の概要が第25図に
示されている。プログラミング装置14はCPU140を含み，
このCPU140はその実行プログラムおよび各種データを記
憶するメモリ141を備えている。また，キーボード142,
操作モード表示器143,プログラム表示器144および推論
出力表示器145がインターフェイス（図示略）を介してC
PU140に接続されている。さらに第５図，その他の図面
に示すシステム・バス17がインターフェイス146を介し
てCPU140に接続されている。
示されている。プログラミング装置14はCPU140を含み，
このCPU140はその実行プログラムおよび各種データを記
憶するメモリ141を備えている。また，キーボード142,
操作モード表示器143,プログラム表示器144および推論
出力表示器145がインターフェイス（図示略）を介してC
PU140に接続されている。さらに第５図，その他の図面
に示すシステム・バス17がインターフェイス146を介し
てCPU140に接続されている。
第26図は，上述したキーボード142,操作モード表示器
143,プログラム表示器144および推論出力表示器145が配
列されたパネルの外観構成を示している。
143,プログラム表示器144および推論出力表示器145が配
列されたパネルの外観構成を示している。
推論出力表示器145は真理値表示器147と，メンバーシ
ップ関数および重み係数表示器148と，結論値表示器149
と，メンバーシップ関数表示モード表示灯MFと重み係数
表示モード表示灯Ｗとから構成される。これらの表示器
147〜149の詳細については後述する。
ップ関数および重み係数表示器148と，結論値表示器149
と，メンバーシップ関数表示モード表示灯MFと重み係数
表示モード表示灯Ｗとから構成される。これらの表示器
147〜149の詳細については後述する。
操作モード表示器143は４個の表示灯FI,PR,PWおよびP
Mを含み，これらの表示灯はキーボード142のＡキーによ
ってファジィ推論モード，ルール設定モード，重み係数
設定モードおよびメンバーシップ関数設定モードが設定
されたときにそれぞれ点灯する。
Mを含み，これらの表示灯はキーボード142のＡキーによ
ってファジィ推論モード，ルール設定モード，重み係数
設定モードおよびメンバーシップ関数設定モードが設定
されたときにそれぞれ点灯する。
キーボード142はファンクションキーＡ〜Ｆと数値キ
ーとを含んでいる。これらのキーの機能は次の通りであ
る。
ーとを含んでいる。これらのキーの機能は次の通りであ
る。
Ａキーはファジィ推論モード，ルール設定モード，重
み係数設定モードまたはメンバーシップ関数設定モード
を設定するもので，このキーを押す毎に上記の４種類の
操作モードが一定の順序でサイクリックに変わる。表示
灯FI,PR,PWおよびPMのうちＡキーによって設定されてい
る操作モードの表示灯が点灯する。
み係数設定モードまたはメンバーシップ関数設定モード
を設定するもので，このキーを押す毎に上記の４種類の
操作モードが一定の順序でサイクリックに変わる。表示
灯FI,PR,PWおよびPMのうちＡキーによって設定されてい
る操作モードの表示灯が点灯する。
Ｂキーは，ファジィ推論モードが設定されているとき
にこのキーを押すことにより，設定されているルールが
プログラム表示器144に表示される。
にこのキーを押すことにより，設定されているルールが
プログラム表示器144に表示される。
Ｃキーは，ファジィ推論モードが設定されているとき
にこのキーを押すことにより，設定されている重み係数
kiが表示器148に表示される。
にこのキーを押すことにより，設定されている重み係数
kiが表示器148に表示される。
Ｄキーは，ファジィ推論モードが設定されているとき
にこのキーを押すことにより設定されているメンバーシ
ップ関数が表示器148に表示される。
にこのキーを押すことにより設定されているメンバーシ
ップ関数が表示器148に表示される。
Ｅキーは，ファジィ推論モードにおいて上記Ｂキー,C
キー,Dキーを用いた各種の値等の表示が行なわれている
ときに，このキーを押すことにより次の値等の表示に切
換わる。またファジィ推論モード以外の各種設定モード
においてこのキーが押されると，設定された値がCPU140
またはメモリ141に取込まれる。
キー,Dキーを用いた各種の値等の表示が行なわれている
ときに，このキーを押すことにより次の値等の表示に切
換わる。またファジィ推論モード以外の各種設定モード
においてこのキーが押されると，設定された値がCPU140
またはメモリ141に取込まれる。
Ｆキーは，あらかじめEPROMに設定されたメンバーシ
ップ関数を表示器148に表示させる場合に押下される。
ップ関数を表示器148に表示させる場合に押下される。
０〜９の数値キーは，各種設定モードにおいて後述す
るようにルール，メンバーシップ関数の種類と形，重み
係数を入力するために使用される。
るようにルール，メンバーシップ関数の種類と形，重み
係数を入力するために使用される。
プログラム表示器144は６桁のセグメント表示器であ
り，数値キーを用いて入力されたルール等を表わす数値
情報を表示するものである。
り，数値キーを用いて入力されたルール等を表わす数値
情報を表示するものである。
真理値表示器147は７列の発光ダイオード（LED）アレ
イを有し，各列にたとえば７個のLED151が配列されてい
る。これらの各列のLEDアレイはTVFI1〜TVFI7から出力
される真理値T1〜T7を表示するために使用される。真理
値T1〜T7は，第30図に示すように，それぞれ対応するLE
Dアレイ内の発光したLED151の数（高さ）によって表現
される。第30図では発光したLED151が斜線で表わされて
いる。
イを有し，各列にたとえば７個のLED151が配列されてい
る。これらの各列のLEDアレイはTVFI1〜TVFI7から出力
される真理値T1〜T7を表示するために使用される。真理
値T1〜T7は，第30図に示すように，それぞれ対応するLE
Dアレイ内の発光したLED151の数（高さ）によって表現
される。第30図では発光したLED151が斜線で表わされて
いる。
この真理値表示器147の表示回路の一例が第27図に示
されている。７列のLEDアレイの表示のための各回路は
全く同じであるので,1列のLEDアレイの表示のための回
路について説明する。この回路は,7つの異なる基準電圧
を発生する基準電圧発生回路153を含み，この回路153か
ら出力される７つの異なる基準電圧は７つのコンパレー
タ152の一方の入力端子に与えられる。他方，真理値Ti
を表わす電圧はコンパレータ152の他方の入力端子に与
えられる。コンパレータ152の出力によって対応するLED
151の発光が駆動制御される。したがって，真理値Tiを
表わす電圧よりも低い基準電圧が与えられるコンパレー
タ152に対応するLED151のみが発光する。
されている。７列のLEDアレイの表示のための各回路は
全く同じであるので,1列のLEDアレイの表示のための回
路について説明する。この回路は,7つの異なる基準電圧
を発生する基準電圧発生回路153を含み，この回路153か
ら出力される７つの異なる基準電圧は７つのコンパレー
タ152の一方の入力端子に与えられる。他方，真理値Ti
を表わす電圧はコンパレータ152の他方の入力端子に与
えられる。コンパレータ152の出力によって対応するLED
151の発光が駆動制御される。したがって，真理値Tiを
表わす電圧よりも低い基準電圧が与えられるコンパレー
タ152に対応するLED151のみが発光する。
メンバーシップ関数および重み係数表示器148は７行2
1列の合計147個のLED155をもつLEDアレイから構成され
ている。この表示器148の表示回路の一例が第28図に示
されている。この図を参照して,147個のLED155はマトリ
クス・アレイを構成し，行は７個のトランジスタ161〜1
67によって，列は21個のトランジスタ201〜221によって
それぞれ制御される。したがって，トランジスタ161〜1
67のうちの１個とトランジスタ201〜221のうちの１個を
それぞれオンとすることにより，任意の１個のLED155を
発光させることができる。実際には多数個のLED155を同
時に点灯させるためにトランジスタ161〜167が走査され
る。
1列の合計147個のLED155をもつLEDアレイから構成され
ている。この表示器148の表示回路の一例が第28図に示
されている。この図を参照して,147個のLED155はマトリ
クス・アレイを構成し，行は７個のトランジスタ161〜1
67によって，列は21個のトランジスタ201〜221によって
それぞれ制御される。したがって，トランジスタ161〜1
67のうちの１個とトランジスタ201〜221のうちの１個を
それぞれオンとすることにより，任意の１個のLED155を
発光させることができる。実際には多数個のLED155を同
時に点灯させるためにトランジスタ161〜167が走査され
る。
すなわち，第１の走査期間においてはトランジスタ16
1がオンとされ，最下行の21個のLED155が点灯可能な状
態となる。そして，トランジスタ201〜221のうち点灯さ
せるべきLEDに対応するものがオンとされる。第２の走
査期間ではトランジスタ162がオンとされ，下から２番
目の行の21個のLED155のうちの所定のものがトランジス
タ201〜221によって点灯される。以下同じようにして，
走査期間ごとにトランジスタ163〜167がオンとされ，上
記の動作が繰返される。トランジスタ161〜167の走査は
サイクリックにかつ高速で行なわれるので，第31図に示
すように（後述するように，重み係数を表示してい
る），複数のトランジスタが同時に点灯しているように
見える。
1がオンとされ，最下行の21個のLED155が点灯可能な状
態となる。そして，トランジスタ201〜221のうち点灯さ
せるべきLEDに対応するものがオンとされる。第２の走
査期間ではトランジスタ162がオンとされ，下から２番
目の行の21個のLED155のうちの所定のものがトランジス
タ201〜221によって点灯される。以下同じようにして，
走査期間ごとにトランジスタ163〜167がオンとされ，上
記の動作が繰返される。トランジスタ161〜167の走査は
サイクリックにかつ高速で行なわれるので，第31図に示
すように（後述するように，重み係数を表示してい
る），複数のトランジスタが同時に点灯しているように
見える。
トランジスタ161〜167および201〜221を制御するため
のデータは,CPU140からデータ・バスを通して所定ビッ
トずつ一定の順序でラッチ回路156,157,158,159にそれ
ぞれ与えられる。これらのラッチ回路156〜159のラッチ
・タイミングを決定するデータは,CPU140からアドレス
・バスを通してデコーダ160に与えられ，デコーダ160で
デコードされたラッチ・パルスがラッチ回路156〜159に
入力する。デコーダ160にはまた表示指令CDが与えられ
る。
のデータは,CPU140からデータ・バスを通して所定ビッ
トずつ一定の順序でラッチ回路156,157,158,159にそれ
ぞれ与えられる。これらのラッチ回路156〜159のラッチ
・タイミングを決定するデータは,CPU140からアドレス
・バスを通してデコーダ160に与えられ，デコーダ160で
デコードされたラッチ・パルスがラッチ回路156〜159に
入力する。デコーダ160にはまた表示指令CDが与えられ
る。
結論値表示器149は，横一列に配列された複数の，た
とえば20個のLED171から構成されている。この表示器14
9の表示回路の一例が第29図に示されている。この表示
回路は20の異なる基準電圧を発生する回路173を含み，
異なる基準電圧が20個のコンパレータ172の一方の入力
端子に与えられる。また,Tコンバータ13から出力される
確定した結論ｄを表わす電圧がコンパレータ172の他方
の入力端子に与えられる。各LED171は対応するコンパレ
ータ172によって駆動される。したがって，結論ｄを表
わす電圧よりも低い基準電圧が与えられているコンパレ
ータ172に対応するLED171のみが点灯し，結論ｄは第32
図に示すように点灯しているLED171の数（左端からの長
さ）によって表現されることになる。
とえば20個のLED171から構成されている。この表示器14
9の表示回路の一例が第29図に示されている。この表示
回路は20の異なる基準電圧を発生する回路173を含み，
異なる基準電圧が20個のコンパレータ172の一方の入力
端子に与えられる。また,Tコンバータ13から出力される
確定した結論ｄを表わす電圧がコンパレータ172の他方
の入力端子に与えられる。各LED171は対応するコンパレ
ータ172によって駆動される。したがって，結論ｄを表
わす電圧よりも低い基準電圧が与えられているコンパレ
ータ172に対応するLED171のみが点灯し，結論ｄは第32
図に示すように点灯しているLED171の数（左端からの長
さ）によって表現されることになる。
最後にルールの設定および重み係数の設定の操作例に
ついて述べる。
ついて述べる。
ルールの設定または変更は次のようにして行なわれ
る。
る。
ファジィ推論モードが設定されているとすると,Aキー
を１回押下することによりルール設定モードが設定され
る。このとき，既に設定されたルールがあれば，最初の
ルール（No.1のルール）がプログラム表示器144に表示
される。ルールNo.はTVFIの選択回路18に含まれるレジ
スタ・ファイル75,76,85,86,95,96の各レジスタごとに
あらかじめ定められている。表示器144における表示情
報は，第33図に示すように，ルールNo.,入力X,入力Y,入
力Z,出力の順である。７種類のメンバーシップ関数（言
語情報）NL,NM,NS,ZR,PS,PM,PLはそれぞれ数字1,2,3,4,
5,6,7によって指定される。Ｅキーを11回押下するとル
ールNo.12が表示される。第33図の表示例は，ルールNo.
12で， If X＝NL,Y＝NS,Z＝PS then U＝NS を表わしている。
を１回押下することによりルール設定モードが設定され
る。このとき，既に設定されたルールがあれば，最初の
ルール（No.1のルール）がプログラム表示器144に表示
される。ルールNo.はTVFIの選択回路18に含まれるレジ
スタ・ファイル75,76,85,86,95,96の各レジスタごとに
あらかじめ定められている。表示器144における表示情
報は，第33図に示すように，ルールNo.,入力X,入力Y,入
力Z,出力の順である。７種類のメンバーシップ関数（言
語情報）NL,NM,NS,ZR,PS,PM,PLはそれぞれ数字1,2,3,4,
5,6,7によって指定される。Ｅキーを11回押下するとル
ールNo.12が表示される。第33図の表示例は，ルールNo.
12で， If X＝NL,Y＝NS,Z＝PS then U＝NS を表わしている。
この状態で入力ＹをPMに変更する場合には，入力X,Y,
Zのすべてについて数値キーを用いて1,6,5というように
入力しなおす。ルールの入力が終ればＥキーが押され，
次のルールの表示に移る。
Zのすべてについて数値キーを用いて1,6,5というように
入力しなおす。ルールの入力が終ればＥキーが押され，
次のルールの表示に移る。
次に重み係数の設定または変更について説明する。
メンバーシップ関数および重み係数表示器148におけ
る重み係数表示の例が，上述のように，第31図に示され
ている。点灯しているLED155の高さは言語情報（シング
ルトンのラベル）NL〜PLの種類を表現している。すなわ
ち低いものから高いものに向ってNL,NM,NS,ZR,PS,PM,PL
となっている。点灯しているLED155によって表わされる
これらの棒ブラフ状の表示柱の位置がそれぞれの重み係
数を表現している。重み係数は１〜256の値をもつが，
これらの値は21のレベルに量子化されて表示される。
る重み係数表示の例が，上述のように，第31図に示され
ている。点灯しているLED155の高さは言語情報（シング
ルトンのラベル）NL〜PLの種類を表現している。すなわ
ち低いものから高いものに向ってNL,NM,NS,ZR,PS,PM,PL
となっている。点灯しているLED155によって表わされる
これらの棒ブラフ状の表示柱の位置がそれぞれの重み係
数を表現している。重み係数は１〜256の値をもつが，
これらの値は21のレベルに量子化されて表示される。
ファジィ推論モードからＡキーを２回押すと，重み係
数設定モードに移り，プログラム表示器144の表示は第3
4図に示すようになり，また既に設定されている重み係
数が第31図のように表示され，かつ重み係数表示モード
表示灯Ｗが点灯する。第34図に示すプログラム表示器14
4において，左から２番目の数字は言語情報に割当てら
れた数字を表わし，それより下位の３桁の数字が重み係
数を表わしている。すなわち，第34図はNSの重み係数k3
が80であることを示している。k3＝80をk3＝100に変更
するにはＥキーを２回押し，その後数値キーで100を入
力すればよい。
数設定モードに移り，プログラム表示器144の表示は第3
4図に示すようになり，また既に設定されている重み係
数が第31図のように表示され，かつ重み係数表示モード
表示灯Ｗが点灯する。第34図に示すプログラム表示器14
4において，左から２番目の数字は言語情報に割当てら
れた数字を表わし，それより下位の３桁の数字が重み係
数を表わしている。すなわち，第34図はNSの重み係数k3
が80であることを示している。k3＝80をk3＝100に変更
するにはＥキーを２回押し，その後数値キーで100を入
力すればよい。
メンバーシップ関数設定モードに設定して，同じよう
にプログラム表示器144を用いて所望のメンバーシップ
関数の形を表示器148上に表現しながら入力することも
可能である。この場合にはメンバーシップ関数を表わす
データを記憶するメモリとしてはRAMが使用され,RAMは
書込みモードに設定される。
にプログラム表示器144を用いて所望のメンバーシップ
関数の形を表示器148上に表現しながら入力することも
可能である。この場合にはメンバーシップ関数を表わす
データを記憶するメモリとしてはRAMが使用され,RAMは
書込みモードに設定される。
（６）ファジィ推論処理システムの主な特徴と応用例 第５図に示すように,TG,TVFI,Tコンバータ等は７本の
ラインからなるアナログ・バス15,16によって接続され
ている。したがって，第５図に鎖線で示すように，他の
Ｔコンバータ13Aを容易に接続することが可能となる。
また，第35図に示すように階層的にTVFIを接続してより
大規模な処理システムを構築することが可能となる。第
35図においては，入力はx1〜xmで，出力はd1〜dlでそれ
ぞれ表現され，またアナログ・バスが１本の線で表現さ
れている。さらにシステム・バスは図示が省略されてい
る。
ラインからなるアナログ・バス15,16によって接続され
ている。したがって，第５図に鎖線で示すように，他の
Ｔコンバータ13Aを容易に接続することが可能となる。
また，第35図に示すように階層的にTVFIを接続してより
大規模な処理システムを構築することが可能となる。第
35図においては，入力はx1〜xmで，出力はd1〜dlでそれ
ぞれ表現され，またアナログ・バスが１本の線で表現さ
れている。さらにシステム・バスは図示が省略されてい
る。
上述したファジィ処理システムはメンバーシップ関
数，ルール，重み係数等をオンラインでプログラムする
ことが可能である。
数，ルール，重み係数等をオンラインでプログラムする
ことが可能である。
また，メンバーシップ関数とルールとＴコンバータが
線形性をもつとき，このシステムはPIDコントローラ（P
Iコントローラ,PDコントローラ）として使用することが
できる。
線形性をもつとき，このシステムはPIDコントローラ（P
Iコントローラ,PDコントローラ）として使用することが
できる。
Ｔコンバータが非線形の場合，このファジィ処理シス
テムは非線形のコントローラとして使用できる。
テムは非線形のコントローラとして使用できる。
TGに２値関数または多値関数を設定し，これを２値モ
ードまたは多値モードで動作させると,TVFI,TVコンバー
タも２値または多値動作をし，このシステムは２値また
は多値のプログラマブル・コントローラとなる。
ードまたは多値モードで動作させると,TVFI,TVコンバー
タも２値または多値動作をし，このシステムは２値また
は多値のプログラマブル・コントローラとなる。
したがって，このシステムは，オンライン多関数コン
トローラ（ファジィ・コントローラ,PIDコントローラ，
非線形コントローラ,2値コントローラ，多値コントロー
ラ等）となり，その動作モードを適宜選択することがで
きる。
トローラ（ファジィ・コントローラ,PIDコントローラ，
非線形コントローラ,2値コントローラ，多値コントロー
ラ等）となり，その動作モードを適宜選択することがで
きる。
たとえば，温度調節システムを考えてみる。このシス
テムは材料の搬出入口をもつ制御室を持ち，制御室内の
温度は加熱器と冷却器とによって制御される。
テムは材料の搬出入口をもつ制御室を持ち，制御室内の
温度は加熱器と冷却器とによって制御される。
最初の段階ではPD制御モードで動作し，制御室内の温
度を急速に上昇させる。
度を急速に上昇させる。
第２段階は制御室内の温度が目標値に近づいたときで
あり，このときにはオーバーシュートの発生を防止ない
しは減少させかつ高精度制御を行なうために,PI制御モ
ードに変更される。
あり，このときにはオーバーシュートの発生を防止ない
しは減少させかつ高精度制御を行なうために,PI制御モ
ードに変更される。
オーバーシュートが生じた場合には（これを第３段階
とする），冷却を非線形制御モードで行なう。
とする），冷却を非線形制御モードで行なう。
最終段階では制御室内の温度は目標値となる。この段
階では制御室への材料の搬入と制御室からの材料の搬出
が行なわれ，温度が不規則的に変化しやすい。そこでフ
ァジィ制御モードの動作が行なわれる。
階では制御室への材料の搬入と制御室からの材料の搬出
が行なわれ，温度が不規則的に変化しやすい。そこでフ
ァジィ制御モードの動作が行なわれる。
さらに上記のシステムはTGを変更することにより，入
力が確定値ではなくメンバーシップ関数で与えられる場
合にも適用可能となる。
力が確定値ではなくメンバーシップ関数で与えられる場
合にも適用可能となる。
第１図および第２図は真理値を説明するためのグラフで
ある。 第３図はメンバーシップ関数の例を示すグラフである。 第４図はシングルトンの例を示すグラフである。 第５図はファジィ処理システムの全体構成を示すブロッ
ク図である。 第６図は真理値発生回路の概念を示すブロック図であ
る。 第７図はアナログ・タイプのメンバーシップ関数回路の
例を示すブロック図である。 第８図は４つの関数の合成によりメンバーシップ関数が
生成される様子を示すグラフである。 第９図は関数発生回路の例を示す回路図，第10図はその
入出力特性を示すグラフである。 第11図は他の関数発生回路の例を示す回路図である。 第12図はディジタル制御可能なアナログ・タイプのメン
バーシップ関数回路の例を示すブロック図である。 第13図はMIN回路の例を，第14図はMAX回路の例をそれぞ
れ示す回路図である。 第15図はメモリに設定されるメンバーシップ関数の基本
形を，第16図は７種類のメンバーシップ関数を，第17図
は８タイプのメンバーシップ関数をそれぞれ示すグラフ
である。 第18図はメンバーシップ関数を設定したメモリの内容を
示すメモリ・マップである。 第19図はディジタル・タイプの真理値発生回路の例を示
すブロック図である。 第20図は真理値発生回路の他の例を示すブロック図であ
る。 第21図はマルチプレクサをMIN回路とMAX回路で構成した
例を示すブロック図である。 第22図は真理値フロー推論部の構成を示すブロック図で
ある。 第23図はＴコンバータの構成を示すブロック図である。 第24図はD/A変換回路の例を示す回路図である。 第25図はプログラミング装置の構成を示すブロック図で
ある。 第26図はプログラミング装置のパネルの外観を示す図で
ある。 第27図は真理値表示器の表示回路例を示す回路図であ
る。 第28図はメンバーシップ関数および重み係数表示器の表
示回路例を示す回路図である。 第29図は結論値表示器の表示回路例を示す回路図であ
る。 第30図は真理値の表示例を示し，第31図は重み係数の表
示例を示し，第32図は結論値の表示例を示すものであ
る。 第33図および第34図はそれぞれプログラム表示器の表示
例を示すものである。 第35図は階層構成されたシステムの例を示すブロック図
である。 11…真理値発生回路（TG）アレイ,12…真理値フロー推
論（TVFI）アレイ,13,13A…Ｔコンバータ,14…プログラ
ミング装置,15,16…真理値バス,17…システム・バス,18
…選択回路,19…演算回路,21,61〜68,77〜80…MIN回路,
22,69,90…MAX回路,23…関数f1発生回路,24…関数f2発
生回路,25…基準電圧発生回路,26,41〜47,111〜117…D/
A変換回路,27,51〜57,71〜74,81〜84,91〜94…マルチプ
レクサ,30…デコーダ,31,32,33,34…EPROM（メモリ）,3
9…A/D変換回路,50…グレード電圧発生回路,60…インバ
ータ・アレイ,75,76,85,86,95,96,101〜107…レジスタ
・ファイル,108,118…I/V変換回路,109…割算回路,140
…CPU,141…メモリ,142…キーボード,143…操作モード
表示器,144…プログラム表示器,145…推論出力表示器,1
47…真理値表示器,148…メンバーシップ関数および重み
関数表示器,149…結論値表示器,151,155,171…発光ダイ
オード（LED）,152,172…コンパレータ,153,173…基準
電圧発生回路，A1，A2…演算増幅器。
ある。 第３図はメンバーシップ関数の例を示すグラフである。 第４図はシングルトンの例を示すグラフである。 第５図はファジィ処理システムの全体構成を示すブロッ
ク図である。 第６図は真理値発生回路の概念を示すブロック図であ
る。 第７図はアナログ・タイプのメンバーシップ関数回路の
例を示すブロック図である。 第８図は４つの関数の合成によりメンバーシップ関数が
生成される様子を示すグラフである。 第９図は関数発生回路の例を示す回路図，第10図はその
入出力特性を示すグラフである。 第11図は他の関数発生回路の例を示す回路図である。 第12図はディジタル制御可能なアナログ・タイプのメン
バーシップ関数回路の例を示すブロック図である。 第13図はMIN回路の例を，第14図はMAX回路の例をそれぞ
れ示す回路図である。 第15図はメモリに設定されるメンバーシップ関数の基本
形を，第16図は７種類のメンバーシップ関数を，第17図
は８タイプのメンバーシップ関数をそれぞれ示すグラフ
である。 第18図はメンバーシップ関数を設定したメモリの内容を
示すメモリ・マップである。 第19図はディジタル・タイプの真理値発生回路の例を示
すブロック図である。 第20図は真理値発生回路の他の例を示すブロック図であ
る。 第21図はマルチプレクサをMIN回路とMAX回路で構成した
例を示すブロック図である。 第22図は真理値フロー推論部の構成を示すブロック図で
ある。 第23図はＴコンバータの構成を示すブロック図である。 第24図はD/A変換回路の例を示す回路図である。 第25図はプログラミング装置の構成を示すブロック図で
ある。 第26図はプログラミング装置のパネルの外観を示す図で
ある。 第27図は真理値表示器の表示回路例を示す回路図であ
る。 第28図はメンバーシップ関数および重み係数表示器の表
示回路例を示す回路図である。 第29図は結論値表示器の表示回路例を示す回路図であ
る。 第30図は真理値の表示例を示し，第31図は重み係数の表
示例を示し，第32図は結論値の表示例を示すものであ
る。 第33図および第34図はそれぞれプログラム表示器の表示
例を示すものである。 第35図は階層構成されたシステムの例を示すブロック図
である。 11…真理値発生回路（TG）アレイ,12…真理値フロー推
論（TVFI）アレイ,13,13A…Ｔコンバータ,14…プログラ
ミング装置,15,16…真理値バス,17…システム・バス,18
…選択回路,19…演算回路,21,61〜68,77〜80…MIN回路,
22,69,90…MAX回路,23…関数f1発生回路,24…関数f2発
生回路,25…基準電圧発生回路,26,41〜47,111〜117…D/
A変換回路,27,51〜57,71〜74,81〜84,91〜94…マルチプ
レクサ,30…デコーダ,31,32,33,34…EPROM（メモリ）,3
9…A/D変換回路,50…グレード電圧発生回路,60…インバ
ータ・アレイ,75,76,85,86,95,96,101〜107…レジスタ
・ファイル,108,118…I/V変換回路,109…割算回路,140
…CPU,141…メモリ,142…キーボード,143…操作モード
表示器,144…プログラム表示器,145…推論出力表示器,1
47…真理値表示器,148…メンバーシップ関数および重み
関数表示器,149…結論値表示器,151,155,171…発光ダイ
オード（LED）,152,172…コンパレータ,153,173…基準
電圧発生回路，A1，A2…演算増幅器。
Claims (1)
- 【請求項１】あらかじめ定められた第１の種類数の前件
部関数，あらかじめ定められた第２の種類数の後件部関
数，およびあらかじめ定められた第３の種類数の入力変
数を用いて作成されたルールにしたがう処理を実行する
ための装置であり， 第１のバスと，第２のバスと，真理値発生回路と，真理
値フロー推論部と，真理値コンバータとを備え， 第１のバスは入力変数の第３の種類数と同数設けられ，
第１の各バスが前件部関数の第１の種類数に等しい数の
ラインから構成され， 第２のバスは，後件部関数の第２の種類数と同数のチャ
ネル数のラインから構成され， 真理値発生回路は入力変数の第３の種類数と同数設けら
れ，各真理値発生回路が，その出力側において対応する
第１のバスにそれぞれ接続され，第１の種類数の前件部
関数のすべてについて，与えられた入力変数に対応する
真理値を発生して対応する第１のバス上に出力するもの
であり， 真理値フロー推論部は，後件部関数の第２の種類数と同
数のチャネル数に等しい数設けられ，各真理値フロー推
論部が，その入力側において第１のバスのすべてに接続
され，その出力側において第２のバスの１本のラインに
接続され，入力変数の第３の種類数の真理値発生回路か
ら出力され第１のバスを通して入力するすべての真理値
の中からあらかじめ定められたルールにしたがって所定
のものを選択しかつ所定の演算を施すことによって，対
応する後件部に作用させるべき真理値を発生して第２の
バス上に出力するものであり， 真理値コンバータは，チャネル数と同数の真理値フロー
推論部から出力されかつ第２のバスを通して入力する真
理値を，第２の種類数の後件部関数にそれぞれ作用させ
ることによって推論結果を表わす出力を得るものであ
る， 真理値フローによる処理装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63307697A JP2775447B2 (ja) | 1988-12-07 | 1988-12-07 | 真理値フローによる処理装置 |
| US07/445,532 US5142664A (en) | 1988-12-07 | 1989-12-04 | Processing unit using truth-valued flow |
| EP89122466A EP0373492B1 (en) | 1988-12-07 | 1989-12-06 | Processing unit using truth-valued flow |
| CN89109099A CN1043578A (zh) | 1988-12-07 | 1989-12-06 | 真值流处理装置 |
| DE68922707T DE68922707T2 (de) | 1988-12-07 | 1989-12-06 | Wahrheitswerteflussverarbeitungseinheit. |
| AT89122466T ATE122809T1 (de) | 1988-12-07 | 1989-12-06 | Wahrheitswerteflussverarbeitungseinheit. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63307697A JP2775447B2 (ja) | 1988-12-07 | 1988-12-07 | 真理値フローによる処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02155042A JPH02155042A (ja) | 1990-06-14 |
| JP2775447B2 true JP2775447B2 (ja) | 1998-07-16 |
Family
ID=17972140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63307697A Expired - Lifetime JP2775447B2 (ja) | 1988-12-07 | 1988-12-07 | 真理値フローによる処理装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5142664A (ja) |
| EP (1) | EP0373492B1 (ja) |
| JP (1) | JP2775447B2 (ja) |
| CN (1) | CN1043578A (ja) |
| AT (1) | ATE122809T1 (ja) |
| DE (1) | DE68922707T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04256130A (ja) * | 1991-02-08 | 1992-09-10 | Nissan Motor Co Ltd | ファジィ制御用演算回路 |
| EP0509796A3 (en) * | 1991-04-15 | 1993-05-12 | Mikuni Corporation | Defuzzifier circuit |
| JPH04335432A (ja) * | 1991-05-10 | 1992-11-24 | Omron Corp | メンバーシップ関数データ作成方法および装置ならびに適合度演算方法および装置 |
| JPH0827816B2 (ja) * | 1991-09-13 | 1996-03-21 | 日本電気株式会社 | ファジー三段論法推論システム |
| JPH0628501A (ja) * | 1992-07-10 | 1994-02-04 | Rohm Co Ltd | ファジィ推論ユニット |
| JP2850082B2 (ja) * | 1993-03-31 | 1999-01-27 | モトローラ株式会社 | ファジイ推論のｍｉｎ−ｍａｘ 演算回路 |
| JPH10508124A (ja) * | 1993-09-20 | 1998-08-04 | シーメンス アクチエンゲゼルシヤフト | 高分解能のファジィ推論プロセッサ用のルールデコーディングおよびルール評価装置 |
| US5841948A (en) * | 1993-10-06 | 1998-11-24 | Motorola, Inc. | Defuzzifying method in fuzzy inference system |
| EP0675431A1 (en) * | 1994-03-31 | 1995-10-04 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Method for memorizing membership functions in a fuzzy logic processor |
| JP4794059B2 (ja) * | 2001-03-09 | 2011-10-12 | 富士通セミコンダクター株式会社 | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH061498B2 (ja) * | 1985-10-22 | 1994-01-05 | オムロン株式会社 | プログラマブル・マルチ・メンバ−シツプ関数回路 |
| JPH0682396B2 (ja) * | 1985-10-22 | 1994-10-19 | オムロン株式会社 | メンバーシップ関数合成装置およびファジィ・システム |
| JPH0786893B2 (ja) * | 1986-11-13 | 1995-09-20 | オムロン株式会社 | ファジィ情報処理装置 |
-
1988
- 1988-12-07 JP JP63307697A patent/JP2775447B2/ja not_active Expired - Lifetime
-
1989
- 1989-12-04 US US07/445,532 patent/US5142664A/en not_active Expired - Fee Related
- 1989-12-06 EP EP89122466A patent/EP0373492B1/en not_active Expired - Lifetime
- 1989-12-06 AT AT89122466T patent/ATE122809T1/de not_active IP Right Cessation
- 1989-12-06 CN CN89109099A patent/CN1043578A/zh active Pending
- 1989-12-06 DE DE68922707T patent/DE68922707T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| ATE122809T1 (de) | 1995-06-15 |
| EP0373492B1 (en) | 1995-05-17 |
| EP0373492A2 (en) | 1990-06-20 |
| CN1043578A (zh) | 1990-07-04 |
| US5142664A (en) | 1992-08-25 |
| EP0373492A3 (en) | 1992-08-05 |
| JPH02155042A (ja) | 1990-06-14 |
| DE68922707T2 (de) | 1996-02-22 |
| DE68922707D1 (de) | 1995-06-22 |
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