JPH10508124A

JPH10508124A - 高分解能のファジィ推論プロセッサ用のルールデコーディングおよびルール評価装置

Info

Publication number: JPH10508124A
Application number: JP7509485A
Authority: JP
Inventors: キューネムントトーマス; ヘンチェルクラウス
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1993-09-20
Filing date: 1994-09-14
Publication date: 1998-08-04
Also published as: DE59402937D1; US5704010A; EP0721617B1; WO1995008797A1; EP0721617A1

Abstract

(57)【要約】本発明は、ルールデコーダ（ＲＤＥＣ）、ルール評価ユニット（ＲＥ）、および選択信号（ｓｅｌ）を形成するユニット（Ｓ）から成る装置に関する。この装置へはファジィ化回路（ＦＵＺ）から、個々の入力変数（ｌ）の該当する言語値の最小番号（ｎｅ＿ｍｉｎ（ｌ））と最大番号（ｎｅ＿ｍａｘ（ｌ））と、最小番号と最大番号との間にある番号を有する言語値のメンバシップ関数の値（ｍｅ（ｎｅ＿ｍｉｎ（ｌ）．．．ｍｅ（ｎｅ＿ｍａｘ（ｌ）））が供給される。さらにこの装置へは知識ベースメモリ（ＫＢＭ）から、複数のルール（ｋ，．．．，ｋ＋３）においてまえもって定められている個々の入力変数の言語値に対する番号（ｎｅ（ｌ，ｋ）．．．ｎｅ（ｌ，ｋ＋３））が供給される。供給されたこれらの番号および値の処理は、ファジィ化回路においてそのつど次の入力変数（ｌ＋１）の処理と時間的に並行して実施することができる。これに加えて本発明の有利な実施形態によれば、ルールのデコーディングと評価に対し部分的に時間的に並行して非ファジィ化を行うこともできるようになる。

Description

【発明の詳細な説明】高分解能のファジィ推論プロセッサ用のルールデコーディングおよびルール評価装置たとえば８ｂｉｔの分解能を有するファジィ推論プロセッサであれば、入力変数のメンバシップ関数に対する値は、まだ問題なくメモリに格納することができる。たとえば１０〜１６ｂｉｔのように８ｂｉｔよりも大きい入力変数の分解能であると、入力変数のメンバシップ関数の値は記憶場所の理由から、ファジィ化回路において僅かなコーナデータから計算しなければならない。チップ面積を最小化しなければならない理由でファジィ推論プロセッサにただ１つのファジィ化回路だけしか設けられていなければ、そこにおいてすべての入力変数を時間的に順次連続して算出しなければならない。したがって本発明の課題は、処理速度ならびにチップ面積に関して最適なファジィ推論プロセッサに適したルールデコーディングおよびルール評価装置を提供することにあり、その際、ファジィ推論プロセッサが入力変数を時間的に順次連続して処理し、ルールデコーディングおよびルール評価をファジィ化とほぼ並行して実行できるように構成することにある。本発明によればこの課題は、請求項１に記載の特徴により解決される。請求項１に従属する請求項２〜５には本発明の有利な実施形態が示されており、その際、請求項５に記載の構成によれば付加的に、ルールデコーディングおよびルール評価に対し部分的に時間的に並行して行われる非ファジィ化が示されている。次に、図面を参照して本発明を詳細に説明する。第１図は、本発明による装置がファジィ推論プロセッサのその他の基本的な構成部分と共働する様子を示すブロック図である。第２図は、メモリ構成を示す図である。第３図は、本発明による装置のルールデコーダを示す図である。第４図は、本発明による装置の選択信号形成ユニットを示す図である。第５図は、本発明による装置のルール評価回路の第１の部分を示す図である。第６図は、本発明による装置のルール評価ユニットの第２の部分を示す図である。第１図には、本発明によるルールデコーディングおよびルール評価装置（ＲＤＥ）のほかに、ファジィ化装置ＦＵＺ、知識ベースメモリＫＢＭ、および非ファジィ化装置ＤＦＵＺが示されている。この場合、本発明による装置ＲＤＥは、ルールデコーダＲＤＥＣ、選択信号ｓｅｌを形成するユニットＳ、ならびにルール評価ユニットＲＥにより構成されている。その際、ルール評価ユニットＲＥは、出力変数の言語値の番号を発生させる装置Ａを有しており、これは選択的に設けられるものであって破線で示されている。ファジィ化装置ＦＵＺにおいて、個々の入力変数ｌのクリスプな入力値Ｅ（ｌ）から、個々の入力変数において該当する言語値の最小番号ｎｅ＿ｍｉｎ（ｌ）および最大番号ｎｅ＿ｍａｘ（ｌ）ならびに、最小番号と最大番号との間の閉区間にある番号を有する言語値のメンバシップ関数の値ｍｅ（ｎｅ＿ｍｉｎ（ｌ））．．．ｍｅ（ｎｅ＿ｍａｘ（ｌ））が形成される。最大許容オーバラップグレードｕが２よりも大きければ、番号ｎｅ＿ｍｉｎ（ｌ）およびｎｅ＿ｍａｘ（ｌ）だけでなく、最大でｕ個の番号がこれら両方の番号の間に形成される。ファジィ化時間はｕに依存し、一般に種々の入力変数に対しそれぞれ異なる長さである。番号ｎｅ＿ｍｉｎ（ｌ）は、ルールデコーダＲＥＣへもユニットＳへも供給される。これに対し番号ｎｅ＿ｍａｘ（ｌ）はルールデコーダＲＤＥＣだけに供給される。両方の番号ｎｅ＿ｍｉｎ（ｌ）とｎｅ＿ｍａｘ（ｌ）は、ａ_LWｂｉｔの分解能を有する。ルールデコーダＲＤＥＣは、ファジィ化装置からの番号に加えて、知識ベースメモリＫＢＭからの個々の入力変数ｌの、個々の複数のルールｋ，．．．ｋ＋３にまえもって定められている言語値に対する番号ｎｅ（ｌ，ｋ）．．．ｎｅ（ｌ，ｋ＋３）も受け取る。ここで重要であるのは、複数の（ここでは４つの）ルールが同時に処理されることである。知識ベースメモリからの番号も、同様にそれぞれａ_LWｂｉｔの分解能を有する。ルールデコーダにおいて、個々の入力変数Ｅ（ｌ）に対し個々の複数のルールたとえば４つのルールから、ヒット信号ｈｉｔ（ｌ，ｋ）．．．ｈｉｔ（ｌ，ｋ＋３）が形成され、ユニットＳへ供給される。ヒット信号ｈｉｔ（ｌ，ｋ）．．．ｈｉｔ（ｌ，ｋ＋３）はそれぞれ１ビット幅であり、入力変数ｌに関してルールｋ．．．ｋ＋３のうちいずれのルールが満たされているか否かを判定するために用いられる。さらにルールデコーダＲＤＥＣにおいて、個々の入力変数ｌと個々の複数のルールｋ，．．．ｋ＋３に対し信号ｓｍ（ｌ，ｋ）．．．ｓｍ（ｌ，ｋ＋３）が形成され、評価装置ＲＥへ供給される。信号ｓｍ（ｌ，ｋ）．．．ｓｍ（ｌ，ｋ＋３）はそれぞれ１ビット幅であり、ルールにはない入力変数のマスキングに用いられる。ファジィ化装置ＦＵＺからの番号ｎｅ＿ｍｉｎ（ｌ）に加えて番号ｎｅ（ｌ，ｋ）．．．ｎｅ（ｌ，ｋ＋３）もユニットＳへ供給され、そこにおいて全分解能ａ_sを有する選択信号が形成される。ルール評価ユニットＲＥは信号ｓｍ（ｌ，ｋ）．．．ｓｍ（ｌ，ｋ＋３）に加えてｕ個の値ｍｅ（ｎｅ＿ｍｉｎ（ｌ））．．．ｍｅ（ｎｅ＿ｍａｘ（ｌ））も受け取り、ルール評価ユニットにおいてそれらの値から、後置接続されている非ファジィ化ユニットＤＦＵＺのために選択信号ｓｅｌに依存して集合化された重み付け係数Ｇが形成される。その際、出力変数のｎ_LW個の言語値の各々に対し、分解能ａ_ZFの集合化された重み付け係数が形成される。したがって、重み付け係数Ｇの全ワード幅はｎ_LW＊ａ_ZFになる。ルール評価ユニットＲＥ内に選択的に設けられる装置Ａに対し、知識ベースメモリＫＢＭからたとえば１６ビット幅のルールグループ変量ワードＲＧＧが供給される。第２図には、知識ベースメモリＫＢＭの必要なメモリ構成が示されている。この場合、１つのルールセグメントＲＳは、１つのルールにおいて特定の入力変数に対してまえもって定められている言語値に関する番号から成る。たとえばこの実施例のように４つのルールが同時に処理される場合であれば、１つのルールセグメントワードが相応の個数のルールセグメントワードから成るようにするのが有利である。それというのは、このことで知識ベースメモリにおいて著しく簡単にアドレス指定できるようになるからである。この場合、最下位のセグメントはたとえばルールｋに割り当てられており、最上位のルールセグメントはたとえばｋ＋３に割り当てられている。各入力変数１ごとに固有のルールセグメントワードセットＳＲＳｌが設けられており、これはそれぞれ、個々の入力変数ｌに関するすべてのｎｒ個の言語値に関する番号を格納するのに十分な個数のルールセグメントワードＲＷ（ｌ，１）．．．ＲＷ（ｌ，ａｐｅｖ）により構成されている。したがってｎｅｖ個の入力変数に対し、ルールセグメントワードＳＲＳ１．．．ＳＲＳｌ．．．ＳＲＳｎｅｖのセットが順番にしたがってメモリに格納されており、この場合、知識ベースメモリＫＢＭにおいてたとえば、ルールセグメントワードＳＲＳ１のセットのルールセグメントワードＲＷ（１，１）は最下位のアドレスによりアドレス指定され、ルールセグメントＲＳｎｅｖのセットのルールセグメントワードＲＷ（ｎｅｖ，ａｐｅｖ）は最上位のアドレスによりアドレス指定される。このアドレスの上位にたとえばルールセグメントワードの別のセットを配置させることができ、これには相応に出力変数の言語値に対する番号が含まれている。第２図にはルールグループ変量ワードＲＧＧ１．．．ＲＧＧ８のためのメモリ領域が示されており、この場合、１つのルールグループ変量ワードはそれぞれ２つのルールグループ変量から成る。ルールグループ変量ワードＲＧＧ１はたとえば１６個のビットを有しており、その際、下位のバイトはルールグループ変量ｒｇｇ０に割り当てられており、上位のバイトはルールグループ変量ｒｇｇ１に割り当てられている。ルールグループ変量ｒｇｇ１５およびｒｇｇ１４を有するルールグループ変量ワードＲＧＧ８までのすべてのルールグループ変量ワードも、相応に構成されている。１つのルールグループはそれぞれ、個々のルールの後件部において出力変数の同じ言語値をもつすべてのルールを有している。したがってゼロ番目のルールグループはたとえば、後件部に出力変数のゼロ番目の言語値をもつｒｇｇ０のすべてルールが含まれている。ルールグループによる処理を可能にするためにはもちろん、すべてのルール自体を出力変数の言語値に対する番号にしたがってグループ分けする必要がある。第３図にはルールデコーダＲＤＥＣの有利な実施形態が示されており、この場合、たとえば４つのルールｋ．．．ｋ＋３を同時にデコーディング可能である。ルールデコーダはルールごとに２つの”≧（以上）”比較器たとえばＣＯＭＰ１およびＣＯＭＰ２、２つのＡＮＤゲートたとえばＡ１およびＡ２、ならびにＯＲゲートたとえばＯＲ１を有している。したがって４つのルールを同時にデコーディングするために、全部で８つの比較器ＣＯＭＰ１〜ＣＯＭＰ８、８つのＡＮＤゲートＡ１〜Ａ８、および４つのＯＲゲートＯＲ１〜ＯＲ４が設けられている。比較器ＣＯＭＰ１〜ＣＯＭＰ８はそれぞれ、比較条件”ａ≧ｂ”を有している。ルールｋのためのデコーディング部分において、ルールｋでまえもって定められている入力変数１の言語値のための番号ｎｅ（ｌ，ｋ）は比較器ＣＯＭＰ１のｂ入力側と比較器ＣＯＭＰ２のａ入力側へ導かれる。相応に、番号ｎｅ（ｌ，ｋ＋１）．．．ｎｅ（ｌ，ｋ＋３）も比較器ＣＯＭＰ３〜ＣＯＭＰ８へ供給される。比較器ＣＯＭＰ１，ＣＯＭＰ３，ＣＯＭＰ５，ＣＯＭＰ７のａ入力側は、入力変数ｌの該当する言語値の最大番号ｎｅ＿ｍａｘ（ｌ）をそれぞれ受け取る。比較器ＣＯＭＰ２，ＣＯＭＰ４，ＣＯＭＰ６，ＣＯＭＰ８のｂ入力側は、入力変数ｌの該当する言語値の最小番号ｎｅ＿ｍｉｎ（ｌ）を受け取る。比較器ＣＯＭＰ１およびＣＯＭＰ２の出力信号はＡＮＤゲートＡ２により、比較器ＣＯＭＰ３およびＣＯＭＰ４の出力信号はＡＮＤゲートＡ４により結合され、さらに比較器ＣＯＭＰ５およびＣＯＭＰ６の出力信号はＡＮＤゲートＡ６により、また比較器ＣＯＭＰ７およびＣＯＭＰ８の出力信号はＡＮＤゲートＡ８によりそれぞれ結合される。ルールｋでまえもって定められている入力変数ｌの言語値のための番号ｎｅ（ｌ，ｋ）は、ルールにはない入力変数のマスキングのためにＡＮＤゲートＡ１によりビットごとに結合されて信号ｓｍ（ｌ，ｋ）が形成される。ＡＮＤゲートＡとＡ２の出力信号はＯＲゲートＯＲ１により結合されて、ヒット信号ｈｉｔ（ｌ，ｋ）が形成される。ルールｋ＋１．．．ｋ＋３についても相応の結合が行われ、その際、信号ｓｍ（ｌ，ｋ＋１）．．．ｓｍ（ｌ，ｋ＋３）ならびにヒット信号ｈｉｔ（ｌ，ｋ＋１）．．．ｈｉｔ（ｌ，ｋ＋３）が形成される。ＡＮＤゲートＡ１，Ａ３，Ａ５，Ａ７により、番号ｎｅ（ｌ，ｋ）．．．ｎｅ（ｌ，ｋ＋３）に対し、入力変数ｌが個々のルール中にはないことを表すコーディング１１１１が生じているか否かがチェックされる。ＡＮＤゲートＡ２，Ａ４，Ａ６，Ａ８の出力信号により、ルールｋ．．．ｋ＋３でまえもって定められている入力変数ｌの言語値の番号ｎｅ（ｌ，ｋ）が、入力変数ｌの該当する言語値の最小番号ｎｅ＿ｍｉｎ（ｌ）と最大番号ｎｅ＿ｍａｘ（ｌ）との間の閉区間中に存在しているか否かがそれぞれ表され、その際、この領域には値ｎｅ＿ｍｉｎ（ｌ）とｎｅ＿ｍａｘ（ｌ）が含まれている。これらの領域境界ｎｅ＿ｍｉｎ（ｌ）とｎｅ＿ｍａｘ（ｌ）の間の中間値が生じる可能性があるので、最大可能なオーバラップグレードｕは値２だけでなく、それよりも大きい値をとることもできる。したがって各ＡＮＤゲートの出力信号をＯＲ結合することにより、たとえば番号ｎｅ（ｌ，ｋ）が上述の領域内にあるか、または入力変数がルールｋになければ、ヒット信号たとえばｈｉｔ（ｌ，ｋ）が生成される。第４図には、選択信号ｓｅｌを形成するためのユニットＳの有利な実施形態が示されている。この場合、複数のルールｋ．．．ｋ＋３の各々のルールのためにそれぞれ１つの減算器および後置接続されたホールド素子が設けられている。したがって第４図に示されているユニットＳは、４つの減算器ＳＵＢ０〜ＳＵＢ３と４つのホールド素子ＬＡＴ０〜ＬＡＴ３を有している。各減算器ＳＵＢ０〜ＳＵＢ３へは、減数として最小番号ｎｅ＿ｍｉｎ（ｌ）が導かれる。被減数として減算器ＳＵＢ０は番号ｎｅ（ｌ，ｋ）を受け取り、減算器ＳＵＢ１は番号ｎｅ（ｌ，ｋ＋１）を、減算器ＳＵＢ２は番号ｎｅ（ｌ，ｋ＋２）を受け取り、さらに減算器ＳＵＢ３は番号ｎｅ（ｌ，ｋ＋３）を受け取る。入力変数ｌが個々のルールにあるかぎり、番号ｎｅ（ｌ，ｋ）はｎｅ＿ｍｉｎ（ｌ）からｎｅ＿ｍａｘ（ｌ）までの値をとり得るので、減算器の出力側には、分解能Ｉｎｔ（ｌｄ（ｕ））に対応するであろう０〜ｕ−１までの値の範囲が生じる。この場合、Ｉｎｔ（ｘ）はｘ以上の最小の自然数を意味する。個々のルールに入力変数ｌが存在していない場合でも１つのビットが必要とされるので、所要分解能ａ_SK＝Ｉｎｔ（ｌｄ（ｕ））＋１となる。したがってｕ＝４である最大オーバラップグレードについても、分解能ａ_SK＝３だけが必要とされ、それぞれ３つの最下位ビットを考慮すればよい。ヒット信号ｈｉｔ（ｌ，ｋ）．．．ｈｉｔ（ｌ，ｋ＋３）はホールド素子ＬＡＴ０〜ＬＡＴ３のためのクロック信号として用いられ、これらのホールド素子ＬＡＴ０〜ＬＡＴ３は、個々のクロック信号の受信後に減算器ＳＵＢ０〜ＳＵＢ３の出力信号における個々の選択信号ｓｅｌ（ｋ）．．．ｓｅｌ（ｋ＋３）を受け取る。この場合、選択信号ｓｅｌは全体で４＊ａ_SKの分解能を有する。ホールド素子ＬＡＴ０〜ＬＡＴ３は、セット信号ＳＥＴにより１．．．１にセット可能である。第５図には、ルール評価ユニットＲＥの第１の部分の有利な実施形態が示されている。この場合、最大可能なオーバラップグレードはたとえばｕ＝４になるので、値ｍ（ｎｅ＿ｍｉｎ（ｌ））．．．ｍｅ（ｎｅ＿ｍｉｎ（ｌ）＋３）を一時記憶するために４つのホールド素子ＬＡＴ４〜ＬＡＴ７が設けられており、その際、値ｍｅ（ｎｅ＿ｍｉｎ（ｌ）＋３）は同時に値ｍe（ｎｅ＿ｍａｘ（ｌ））を表すことができる。ホールド素子ＬＡＴ４〜ＬＡＴ７は共通のクロック信号ＣＬＫ１によりクロック制御可能であり、共通のリセット信号ＲＥＳ１によりリセット可能である。ホールド素子ＬＡＴ４〜ＬＡＴ７の出力側はアロケーションユニットＳＣの入力側Ｉ１〜Ｉ４と接続されており、分解能ａ_ZFを有する。次に、アロケーションユニットＳＣは選択信号ｓｅｌに依存して、入力側Ｉ１〜Ｉ４における信号ないしは論理値ゼロをアロケーションユニットＳＣの出力側Ｏ１〜Ｏ４へ割り当てる。この場合、出力側Ｏ１には、入力変数ｌに対しルールｋによりまえもって定められている言語値のメンバシップ関数の値ｍｅ（ｋ）が生じる。相応に出力側Ｏ２には値ｍｅ（ｋ＋１）が、出力側Ｏ３には値ｍｅ（ｋ＋２）が、さらに出力側Ｏ４には値ｍｅ（ｋ＋３）が生じる。アロケーションユニットＳＣは同形式に構成された４つのユニットから成る。その際にたとえば、選択信号ｓｅｌ（ｋ）が０００と等しければ値ｍｅ（ｋ）は入力側Ｉ１における値をとり、選択信号ｓｅｌ（ｋ）が００１と等しければ値ｍｅ（ｋ）は入力側Ｉ２の値をとり、選択信号ｓｅｌ（ｋ）が０１０と等しければ値ｍｅ（ｋ）は入力側Ｉ３の値をとり、選択信号ｓｅｌ（ｋ）が００１であれば値ｍｅ（ｋ）は入力側Ｉ４における値をとり、さらに選択信号ｓｅｌ（ｋ）の最上位ビットが１と等しければ、つまり入力変数ｌがルールｋになければ値ｍｅ（ｋ）は０にセットされる。値ｍｅ（ｋ＋１）．．．ｍｅ（ｋ＋３）の形成も、値ｍｅ（ｋ）の場合と同じようにして行われる。次に、ＯＲゲートＯＲ１１において値ｍｅ（ｋ）は信号ｓｍ（ｌ，ｋ）とビットごとにＯＲ結合され、ＯＲゲートＯＲ１２において値ｍｅ（ｋ＋１）は信号ｓｍ（ｌ，ｋ＋１）と、ＯＲゲートＯＲ１３において値ｍｅ（ｋ＋２）は信号ｓｍ（ｌ，ｋ＋２）と、さらにＯＲゲート１４において値ｍｅ（ｋ＋３）は信号ｓｍ（ｌ，ｋ＋３）と、それぞれビットごとにＯＲ結合される。その結果、個々の信号たとえばｓｍ（ｌ，ｋ）が１と等しいことにより入力変数ｌがルールｋには現れないことが検出されれば、ＯＲゲートの出力側には後続の最小値形成に関して中立な最大のワード１１．．．１が生じる。同時に処理されるルールｋ＋１．．．ｋ＋３についても同じことがあてはまる。ＯＲゲートＯＲ１１の出力側は最小値回路ＭＩＮ１の第１の入力側へ導かれ、この回路の出力信号はドライバＴ１を介して読み書き用メモリＲＡＭへ書き込み可能でありこのメモリからホールド素子ＬＡＴ８へ読み出し可能である。この場合、ホールド素子ＬＡＴ８の出力側は最小値回路ＭＩＮ１の第２の入力側と接続されている。その他の最小値回路ＭＩＮ２〜ＭＩＮ４、ホールド素子ＬＡＴ９〜ＬＡＴ１１およびドライバＴ２〜Ｔ４も同様に結線されている。ホールド素子ＬＡＴ８〜ＬＡＴ１１は信号ＣＬＫ２により共通にクロック制御可能であり、セット信号ＳＥＴ２により共通にセット可能である。ドライバＴ１〜Ｔ４は、共通のドライバ起動信号ｔｒによって同時に起動できる。ルール集合が２５６個のルールにより構成されている場合、それぞれ４つのルールを並行処理可能であり、メンバシップ関数の分解能はａ_ZFｂｉｔと等しくなり、したがってそれぞれ４＊ａ_ZFｂｉｔの６４ワードを有する読み書き用メモリＲＡＭが必要である。６４ワードは６ｂｉｔのカウンタＣＮＴ１によりアドレス指定可能であり、その際、カウンタＣＮＴ１に対しカウンタ起動信号ｃｎｔｅｎ＿１、ロード起動信号ｌｏａｄｅｎ＿１およびロード信号ｌｏａｄ＿１を導くことができる。ドライバＴ１〜Ｔ４の出力側に生じる信号からマルチプレクサ（この実施例では４つの入力から１つの出力へのマルチプレクサ）を用いることで、選択信号ＳＴＥＥＲに依存して目下の重み付け係数の形の値ｍｅａを選択可能であり、その値を第６図に示されているルール評価ユニットの第２の部分へ導くことができる。読み書き用メモリＲＡＭから、そのつど４つのルールごとに入力変数０．．．ｌ −１に対するこれまでの最小値がホールド素子ＬＡＴ８〜ＬＡＴ１１へ読み出され、各最小値回路ＭＩＮ１〜ＭＩＮ４において目下の入力変数ｌに関する値と結合され、このようにして形成された最小値が読み書き用メモリへ書き戻される。第６図にはルール評価回路ＲＥの第２の部分が示されており、この部分は選択的に設けらるルールグループ変量処理回路部分Ａを有している。この実施例ではルール評価回路ＲＥの第２の部分に設けられている回路部分は、言語的ＯＲ結合による目下の重み付け係数の集合のために設けられており、その際、目下の重み付け係数は、等しい出力変数の言語値を有するルールとは別個に集合化される。第６図の場合、言語的ＯＲ結合部は、限界和を形成するユニットＢＳＵＭと最大値回路とにより構成されており、この最大値回路には目下の重み付け係数ｍｅａとこれまでの集合化された重み付け係数ｇｖの両方を供給することができ、それらはマルチプレクサＭＵＸ３により信号ｆａｌ０に依存して択一的に選択可能である。これまでの集合化された重み付けを一時記憶するためにレジスタＲＥＧ０〜ＲＥＧ１５が設けられており、これらのレジスタは選択デコーダＤＥＣを介して出力変数の言語値に対する番号ｎｏにより制御できる。レジスタＲＥＧ０〜ＲＥＧ１５の出力側はマルチプレクサＭＵＸ４を介して、限界和を形成するユニットへも最大値回路へも供給可能であり、その際、マルチプレクサＭＵＸ４の制御は出力変数の言語値に対する番号ｎｏにより行われる。レジスタＲＥＧ０〜ＲＥＧ１５の出力側には集合化された重み付け係数ｇｏｕｔ０．．．ｇｏｕｔ１５が生じ、それらは非ファジィ化回路ＤＦＵＺへ導くことができる。有利な実施形態において、出力変数の言語値の番号ｎｏを知識ベースメモリから読み出すのではなく、第６図において選択的に設けられている回路部分Ａにより、先に詳細に説明したように知識ベースメモリＫＢに格納されているルールグループ変量から求める場合には、別のホールド素子ＬＡＴａｇ、別のマルチプレクサＭＵＸ２、同一性比較器Ｅ、ルールカウンタＣＮＴ２、ならびにルールグループカウンタＣＮＴ３が必要である。たとえば１６ｂｉｔのワード幅を有する個々のルールグループワードＲＧＧがホールド素子ＬＡＴａｇへ書き込まれ、下位のバイトまたは上位のバイトがマルチプレクサＭＵＸ２を介して択一的に同一性比較器回路Ｅの第１の入力側へ導かれる。同一性比較器回路Ｅの第２の入力側はルールカウンタＣＮＴ２の出力信号ｃｎｔを受け取り、このルールカウンタへはカウンタ起動信号ｃｎｔｅｎ＿２、ロード起動信号ｌｏａｄｅｎ＿２およびロード信号ｌｏａｄ＿２を供給可能である。個々のグループにおいてルールの個数がルールグループ変量と一致すれば、ただちに相応の信号ｃｎｔ＿ｉｅｔ＿ｒｇｇが発生し、この信号によってルールグループカウンタＣＮＴ３がインクリメントされる。ルールグループカウンタＣＮＴ３は、ロード信号ｌｏａｄ＿３とロード起動信号ｌｏａｄｅｎ＿３によりロード可能である。ルールグループカウンタの出力側には個々のルールグループの番号が生じ、つまりは出力変数の個々の言語値に対する番号ｎｏも生じ、それらの最下位ビットｎｏ０はマルチプレクサＭＵＸ２を制御するために用いられる。

【手続補正書】特許法第１８４条の８【提出日】１９９５年９月１５日【補正内容】ファジィ化装置ＦＵＺにおいて、個々の入力変数ｌのクリスプな入力値Ｅ（ｌ）から、個々の入力変数において該当する言語値の最小番号ｎｅ＿ｍｉｎ（ｌ）および最大番号ｎｅ＿ｍａｘ（ｌ）ならびに、最小番号と最大番号との間の閉区間にある番号を有する言語値のメンバシップ関数の値ｍｅ（ｎｅ＿ｍｉｎ（ｌ））．．．ｍｅ（ｎｅ＿ｍａｘ（ｌ））が形成される。最大許容オーバラップグレードｕが２よりも大きければ、番号ｎｅ＿ｍｉｎ（ｌ）およびｎｅ＿ｍａｘ（ｌ）だけでなく、最大でｕ個の番号がこれら両方の番号の間に形成される。ファジィ化時間はｕに依存し、一般に種々の入力変数に対しそれぞれ異なる長さである。番号ｎｅ＿ｍｉｎ（ｌ）は、ルールデコーダＤＲＥＣへもユニットＳへも供給される。これに対し番号ｎｅ＿ｍａｘ（ｌ）はルールデコーダＲＤＥＣだけに供給される。両方の番号ｎｅ＿ｍｉｎ（ｌ）とｎｅ＿ｍａｘ（ｌ）は、ａ_LWｂｉｔの分解能を有する。ルールデコーダＲＤＥＣは、ファジィ化装置からの番号に加えて、知識ベースメモリＫＢＭからの個々の入力変数ｌの、個々の複数のルールｋ，．．．ｋ＋３にまえもって定められている言語値に対する番号ｎｅ（ｌ，ｋ）．．．ｎｅ（ｌ，ｋ＋３）も受け取る。ここで重要であるのは、複数の（ここでは４つの）ルールが同時に処理されることである。知識ベースメモリからの番号も、同様にそれぞれａ_LWｂｉｔの分解能を有する。ルールデコーダにおいて、個々の入力変数Ｅ（ｌ）に対し個々の複数のルールたとえば４つのルールから、ヒット信号ｈｉｔ（ｌ，ｋ）．．．ｈｉｔ（ｌ，ｋ＋３）が形成され、ユニットＳへ供給される。ヒット信号ｈｉｔ（ｌ，ｋ）．．．ｈｉｔ（ｌ，ｋ＋３）はそれぞれ１ビット幅であり、入力変数ｌに関してルールｋ．．．ｋ＋３のうちいずれのルールが満たされているか否かを判定するために用いられる。さらにルールデコーダＲＤＥＣにおいて、個々の入力変数ｌと個々の複数のルールｋ，．．．ｋ＋３に対し信号ｓｍ（ｌ，ｋ）．．．ｓｍ（ｌ，ｋ＋３）が形成され、評価装置ＲＥへ供給される。信号ｓｍ（ｌ，ｋ）．．．ｓｍ（ｌ，ｋ＋３）はそれぞれ１ビット幅であり、ルールにはない入力変数のマスキングに用いられる。請求の範囲１．ルールデコーダ（ＲＤＥＣ）、ルール評価ユニット（ＲＥ）および選択信号（ｓｅｌ）を形成するユニット（Ｓ）から成るファジィ推論プロセッサにおけるルールデコーディングおよびルール評価装置（ＲＤＥ）において、個々の入力変数（ｌ）の該当する言語値の最小番号（ｎｅ＿ｍｉｎ（ｌ））はルールデコーダへも選択信号形成ユニットへも導かれ、個々の入力変数（ｌ）の別の該当する言語値の最大番号（ｎｅ＿ｍｉｎ（ｌ））はルールデコーダへ導かれ、最小番号と最大番号との間の閉区間にある番号を有する言語値のメンバシップ関数の値（ｍｅ（ｎｅ＿ｍｉｎ（ｌ））．．．ｍｅ（ｎｅ＿ｍａｘ（ｌ）））はルール評価ユニット（ＲＥ）へ導かれ、個々の複数のルール（ｋ，．．．，ｋ＋３）においてまえもって定められている個々の入力変数の言語値に対する番号（ｎｅ（ｌ，ｋ）．．．ｎｅ（ｌ，ｋ＋３）は、ルールデコーダへも選択信号形成ユニットへも導かれ、それぞれ個々の複数のルール（ｋ，．．．，ｋ＋３）の番号がまとめられて個々のルールワード（ＲＷ（ｌ，１）．．．ＲＷ（ｌ，ａｐｅｖ）が形成され、各入力変数に対し、個々のルールワード（ＲＷ（ｌ，１）．．．ＲＷ（ｎｅｖ，ａｐｅｖ））を有する固有のブロック（ＳＲＳ１．．．ＳＲＳｌ．．．ＳＲＳｎｅｖ）が設けられており、ルールデコーダにおいて個々の入力変数（ｌ）と個々の複数のルールに対しヒット信号（ｈｉｔ（ｌ，ｋ）．．．ｈｉｔ（ｌ，ｋ＋３）が形成されて選択信号形成ユニット（Ｓ）へ供給され、ルールデコーダにおいて個々の入力変数と個々の複数のルールに対し、ルールにはない入力変数を定める信号（ｓｍ（ｌ，ｋ）．．．ｓｍ（ｌ，ｋ＋３））が形成されてルール評価ユニットへ供給され、選択信号（ｓｅｌ）はルール評価ユニット（ＲＥ）へ導かれ、該ルール評価ユニットにおいて非ファジィ化ユニット（ＤＦＵＺ）のための重み付け係数（Ｇ）が形成され、ルール評価ユニット（ＲＥ）には複数のホールド素子（ＬＡＴ４．．．ＬＡＴ７）、アロケーションユニット（ＳＣ）、複数のＯＲゲート（ＯＲ１１．．．ＯＲ１４）、複数の最小値回路（ＭＩＮ１．．．ＭＩＮ４）、別の複数のホールド素子（ＬＡＴ８．．．ＬＡＴ１１）、複数のドライバ（Ｔ１．．．Ｔ４）、カウンタ（ＣＮＴ１）、読み書き用メモリ（ＲＡＭ）、およびマルチプレクサ（ＭＵＸ１）が設けられており、最小番号と最大番号の閉区間にある番号を有する言語値のメンバシップ関数の複数の値（ｍｅ（ｎｅ＿ｍｉｎ（ｌ）．．．ｍｅ（ｎｅ＿ｍａｘ（ｌ））におけるそれぞれ１つの値は、複数のホールド素子（ＬＡＴ４．．．ＬＡＴ７）におけるそれぞれ１つの個々のホールド素子に一時記憶され、個々のホールド素子の出力信号は、アロケーション回路（ＳＣ）により選択信号（ｓｅｌ）に依存して個々のＯＲゲートの個々の第１の入力側へ割り当てられ、個々のＯＲゲートの個々の第２の入力側へ、ルールにはない入力変数を定めるための個々の信号（ｓｍ（ｌ，ｋ））が導かれ、個々のＯＲゲートの個々の出力側は、複数の最小値回路における個々の最小値回路の第１の入力側と接続されており、個々の最小値回路の出力信号は、複数のドライバにおける１つのドライバを介して読み書き用メモリ（ＲＡＭ）へ書き込まれ、該メモリから別の複数のホールド素子（ＬＡＴ８．．．ＬＡＴ１１）におけるそれぞれ１つのホールド素子を介して、個々の最小値回路の個々の第２の入力側へ読み出され、前記読み書き用メモリをアドレス指定するためにカウンタが用いられ、マルチプレクサにより、複数のドライバにおける個々のドライバの出力信号が目下の重み付け係数（ｍｅａ）として選択され、出力変数の言語値に対する番号（ｎｏ）にしたがって、目下の重み付け係数（ｍｅａ）の集合化が言語的ＯＲ結合により行われることを特徴とする、ファジィ推論プロセッサにおけるルールデコーディングおよびルール評価装置。２．前記ルールデコーダは複数のルール（ｋ，．．．，ｋ＋３）における各ルールごとに、比較条件ａ≧ｂを有する第１および第２の比較器（ＣＯＭＰ１，ＣＯＭＰ２；．．．ＣＯＭＰ７，ＣＯＭＰ８）、第１および第２のＡＮＤゲート（Ａ１，Ａ２；．．．；Ａ７，Ａ８）、ならびにＯＲゲート（ＯＲ１，．．．，ＯＲ４）をそれぞれ有しており、前記第１の比較器の個々のａ−入力側へ、入力変数（ｌ）の個々の別の該当する言語値の最大番号（ｎｅ＿ｍａｘ（ｌ））が導かれ、前記第２の比較器の個々のｂ−入力側へ入力変数（ｌ）の該当する言語値の個々の最小番号（ｎｅ＿ｍｉｎ（ｌ））が導かれ、個々のルール（ｋ）においてまえもって定められている入力変数（ｌ）の言語値に対する個々の番号（ｎｅ（ｌ，ｋ））は、個々の第１のＡＮＤゲート（Ａ１）によりビットごとにＡＮＤ結合され、ルールにはない入力変数のマスキングのために個々の第１のＡＮＤゲートの出力側において個々の信号（ｓｍ（ｌ，ｋ））が形成され、個々のルール（ｋ）においてまえもって定められている入力変数（ｌ）の言語値に対する個々の番号（ｎｅ（ｌ，ｋ））は個々の第１の比較器のｂ−入力側と個々の第２の比較器のａ−入力側へ導かれ、個々の第１および第２の比較器の出力信号は個々の第２のＡＮＤゲート（Ａ２）により結合され、個々の第２のＡＮＤゲートの出力信号と、ルールにはない入力変数のマスキングのための個々の信号（ｓｍ（ｌ，ｋ））とが、個々のＯＲゲートにおいて結合されて個々のヒット信号（ｈｉｔ（ｌ，ｋ））が形成される、請求項１記載の装置。３．選択信号（ｓｅｌ）を形成するユニット（Ｓ）には、複数のルール（ｋ，．．．，ｋ＋３）の各ルールごとそれぞれ減算器（ＳＵＢ０，．．．ＳＵＢ３）とホールド素子（ＬＡＴ０．．．ＬＡＴ３）が設けられており、前記減算器により、個々の複数のルール（ｋ，．．．ｋ＋３）においてまえもって定められている個々の入力変数の言語値に対する番号から、個々の入力変数の該当する言語値の最小番号が減算され、その差が個々のホールド素子の入力側へ導かれ、個々のホールド素子（ＬＡＴ０．．．ＬＡＴ３）はクロック信号（ＣＬＫ）として個々のヒット信号（ｈｉｔ（ｌ，ｋ），．．．，ｈｉｔ（ｌ，ｋ＋３））を受け取り、選択信号（ｓｅｌ）は各ホールド素子（（ＬＡＴ０．．．ＬＡＴ３）の選択信号（ｓｅｌ（ｋ））．．．ｓｅｌ（ｋ＋３）に対応する、請求項１または２記載の装置。４．ルール評価装置（ＲＥ）は、出力変数の言語値に対する番号（ｎｏ）を発生する装置（Ａ）を有しており、該装置はルールグループ変量ワード（ＲＧＧ１．．．ＲＧＧ８）により制御され、１つのルールグループ変量ワードは２つのルールグループ変量（ｒｇｇ０，ｒｇｇ１）を有しており、個々のルールグループは、後件部においてそれぞれ等しい言語値を有する複数のルールにより構成されており、出力変数の言語値に対する番号を発生する前記装置（Ａ）は、ホールド素子（ＬＡＴａｇ）、マルチプレクサ（ＭＵＸ２）、ルールカウンタ（ＣＮＴ２）、同一性比較器（Ｅ）、およびルールグループカウンタ（ＣＮＴ３）を有しており、前記ルールグループ変量ワードはホールド素子へ書き込まれ、出力変数の個々の言語値に対する番号（ｎｏ）の下位ビット（ｎｏ０）に依存して、２つのルールグループ変量（ｒｇｇ０，ｒｇｇ１）のうち一方が、マルチプレクサにより前記同一性比較器の第１の入力側へ供給され、前記同一性比較器の第２の入力側へカウンタ（ＣＮＴ２）の出力信号（ｃｎｔ）が導かれ、前記同一性比較器の出力信号（ｃｎｔ＿ｉｅｔ＿ｒｇｇ）によりルールグループカウンタのインクリメントが行われ、該ルールグループカウンタの出力側により出力変数の個々の言語値に対する番号（ｎｏ）が供給される、請求項１〜３のいずれか１項記載の装置。

Claims

【特許請求の範囲】１．ルールデコーダ（ＲＤＥＣ）、ルール評価ユニット（ＲＥ）および選択信号（ｓｅｌ）を形成するユニット（Ｓ）から成るファジィ推論プロセッサにおけるルールデコーディングおよびルール評価装置（ＲＤＥ）において、個々の入力変数（ｌ）の該当する言語値の最小番号（ｎｅ＿ｍｉｎ（ｌ））はルールデコーダへも選択信号形成ユニットへも導かれ、個々の入力変数（ｌ）の別の該当する言語値の最大番号（ｎｅ＿ｍｉｎ（ｌ））はルールデコーダへ導かれ、最小番号と最大番号との間の閉区間にある番号を有する言語値のメンバシップ関数の値（ｎｅ（ｎｅ＿ｍｉｎ（ｌ））．．．ｎｅ（ｎｅ＿ｍａｘ（ｌ）））はルール評価ユニット（ＲＥ）へ導かれ、個々の複数のルール（ｋ，．．．，ｋ＋３）においてまえもって定められている個々の入力変数の言語値に対する番号（ｎｅ（ｌ，ｋ）．．．ｎｅ（ｌ，ｋ＋３）は、ルールデコーダへも選択信号形成ユニットへも導かれ、それぞれ個々の複数のルール（ｋ，．．．，ｋ＋３）の番号がまとめられて個々のルールワード（ＲＷ（ｌ，１）．．．ＲＷ（ｌ，ａｐｅｖ）が形成され、各入力変数に対し、個々のルールワード（ＲＷ（ｌ，１）．．．ＲＷ（ｎｅｖ，ａｐｅｖ））を有する固有のブロック（ＳＲＳ１．．．ＳＲＳｌ．．．ＳＲＳｎｅｖ）が設けられており、ルールデコーダにおいて個々の入力変数（ｌ）と個々の複数のルールに対しヒット信号（ｈｉｔ（ｌ，ｋ）．．．ｈｉｔ（ｌ，ｋ＋３）が形成されて選択信号形成ユニット（Ｓ）へ供給され、ルールデコーダにおいて個々の入力変数と個々の複数のルールに対し、ルールにはない入力変数を定める信号（ｓｍ（ｌ，ｋ）．．．ｓｍ（ｌ，ｋ＋３））が形成されてルール評価ユニットへ供給され、選択信号（ｓｅｌ）はルール評価ユニット（ＲＥ）へ導かれ、該ルール評価ユニットにおいて非ファジィ化ユニット（ＤＦＵＺ）のための重み付け係数（Ｇ）が形成されることを特徴とする、ファジィ推論プロセッサにおけるルールデコーディングおよびルール評価装置。２．前記ルールデコーダは複数のルール（ｋ，．．．，ｋ＋３）における各ルールごとに、比較条件ａ≧ｂを有する第１および第２の比較器（ＣＯＭＰ１，ＣＯＭＰ２；．．．ＣＯＭＰ７，ＣＯＭＰ８）、第１および第２のＡＮＤゲート（Ａ１，Ａ２；．．．；Ａ７，Ａ８）、ならびにＯＲゲート（ＯＲ１，．．．，ＯＲ４）をそれぞれ有しており、前記第１の比較器の個々のａ−入力側へ、入力変数（ｌ）の個々の別の該当する言語値の最大番号（ｎｅ＿ｍａｘ（ｌ））が導かれ、前記第２の比較器の個々のｂ−入力側へ入力変数（ｌ）の該当する言語値の個々の最小番号（ｎｅ＿ｍｉｎ（ｌ））が導かれ、個々のルール（ｋ）においてまえもって定められている入力変数（ｌ）の言語値に対する個々の番号（ｎｅ（ｌ，ｋ））は、個々の第１のＡＮＤゲート（Ａ１）によりビットごとにＡＮＤ結合され、ルールにはない入力変数のマスキングのために個々の第１のＡＮＤゲートの出力側において個々の信号（ｓｍ（ｌ，ｋ））が形成され、個々のルール（ｋ）においてまえもって定められている入力変数（ｌ）の言語値に対する個々の番号（ｎｅ（ｌ，ｋ））は個々の第１の比較器のｂ−入力側と個々の第２の比較器のａ−入力側へ導かれ、個々の第１および第２の比較器の出力信号は個々の第２のＡＮＤゲート（Ａ２）により結合され、個々の第２のＡＮＤゲートの出力信号と、ルールにはない入力変数のマスキングのための個々の信号（ｓｍ（ｌ，ｋ））とが、個々のＯＲゲートにおいて結合されて個々のヒット信号（ｈｉｔ（ｌ，ｋ））が形成される、請求項１記載の装置。３．選択信号（ｓｅｌ）を形成するユニット（Ｓ）には、複数のルール（ｋ，．．．，ｋ＋３）の各ルールごとそれぞれ減算器（ＳＵＢ０，．．．ＳＵＢ３）とホールド素子（ＬＡＴ０．．．ＬＡＴ３）が設けられており、前記減算器により、個々の複数のルール（ｋ，．．．ｋ＋３）においてまえもって定められている個々の入力変数の言語値に対する番号から、個々の入力変数の該当する言語値の最小番号が減算され、その差が個々のホールド素子の入力側へ導かれ、個々のホールド素子（ＬＡＴ０．．．ＬＡＴ３）はクロック信号（ＣＬＫ）として個々のヒット信号（ｈｉｔ（ｌ，ｋ），．．．，ｈｉｔ（ｌ，ｋ＋３））を受け取り、選択信号（ｓｅｌ）は各ホールド素子（（ＬＡＴ０．．．ＬＡＴ３）の選択信号（ｓｅｌ（ｋ））．．．ｓｅｌ（ｋ＋３）に対応する、請求項１または２記載の装置。４．ルール評価ユニット（ＲＥ）には複数のホールド素子（ＬＡＴ４．．．ＬＡＴ７）、アロケーションユニット（ＳＣ）、複数のＯＲゲート（ＯＲ１１．．．ＯＲ１４）、複数の最小値回路（ＭＩＮ１．．．ＭＩＮ４）、別の複数のホールド素子（ＬＡＴ８．．．ＬＡＴ１１）、複数のドライバ（Ｔ１．．．Ｔ４）、カウンタ（ＣＮＴ１）、読み書き用メモリ（ＲＡＭ）、およびマルチプレクサ（ＭＵＸ１）が設けられており、最小番号と最大番号の閉区間にある番号を有する言語値のメンバシップ関数の複数の値（ｍｅ（ｎｅ＿ｍｉｎ（ｌ）．．．ｍｅ（ｎｅ＿ｍａｘ（ｌ））におけるそれぞれ１つの値は、複数のホールド素子（ＬＡＴ４．．．ＬＡＴ７）におけるそれぞれ１つの個々のホールド素子に一時記憶され、個々のホールド素子の出力信号は、アロケーション回路（ＳＣ）により選択信号（ｓｅｌ）に依存して個々のＯＲゲートの個々の第１の入力側へ割り当てられ、個々のＯＲゲートの個々の第２の入力側へ、ルールにはない入力変数を定めるための個々の信号（ｓｍ（ｌ，ｋ））が導かれ、個々のＯＲゲートの個々の出力側は、複数の最小値回路における個々の最小値回路の第１の入力側と接続されており、個々の最小値回路の出力信号は、複数のドライバにおける１つのドライバを介して読み書き用メモリ（ＲＡＭ）へ書き込まれ、該メモリから別の複数のホールド素子（ＬＡＴ８．．．ＬＡＴ１１）におけるそれぞれ１つのホールド素子を介して、個々の最小値回路の個々の第２の入力側へ読み出され、前記読み書き用メモリをアドレス指定するためにカウンタが用いられ、マルチプレクサにより、複数のドライバにおける個々のドライバの出力信号が目下の重み付け係数（ｍｅａ）として選択され、出力変数の言語値に対する番号（ｎｏ）にしたがって、目下の重み付け係数（ｍｅａ）の集合化が言語的ＯＲ結合により行われる、請求項１〜３のいずれか１項記載の装置。５．ルール評価装置（ＲＥ）は、出力変数の言語値に対する番号（ｎｏ）を発生する装置（Ａ）を有しており、該装置はルールグループ変量ワード（ＲＧＧ１．．．ＲＧＧ８）により制御され、１つのルールグループ変量ワードは２つのルールグループ変量（ｒｇｇ０，ｒｇｇ１）を有しており、個々のルールグループは、後件部においてそれぞれ等しい言語値を有する複数のルールにより構成されており、出力変数の言語値に対する番号を発生する前記装置（Ａ）は、ホールド素子（ＬＡＴａｇ）、マルチプレクサ（ＭＵＸ２）、ルールカウンタ（ＣＮＴ２）、同一性比較器（Ｅ）、およびルールグループカウンタ（ＣＮＴ３）を有しており、前記ルールグループ変量ワードはホールド素子へ書き込まれ、出力変数の個々の言語値に対する番号（ｎｏ）の下位ビット（ｎｏ０）に依存して、２つのルールグループ変量（ｒｇｇ０，ｒｇｇ１）のうち一方が、マルチプレクサにより前記同一性比較器の第１の入力側へ供給され、前記同一性比較器の第２の入力側へカウンタ（ＣＮＴ２）の出力信号（ｃｎｔ）が導かれ、前記同一性比較器の出力信号（ｃｎｔ＿ｉｅｔ＿ｒｇｇ）によりルールグループカウンタのインクリメントが行われ、該ルールグループカウンタの出力側により出力変数の個々の言語値に対する番号（ｎｏ）が供給される、請求項４記載の装置。