JPH0682396B2 - メンバーシップ関数合成装置およびファジィ・システム - Google Patents

メンバーシップ関数合成装置およびファジィ・システム

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JPH0682396B2
JPH0682396B2 JP60234644A JP23464485A JPH0682396B2 JP H0682396 B2 JPH0682396 B2 JP H0682396B2 JP 60234644 A JP60234644 A JP 60234644A JP 23464485 A JP23464485 A JP 23464485A JP H0682396 B2 JPH0682396 B2 JP H0682396B2
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Description

【発明の詳細な説明】 目次 （１）発明の背景 （1.1）技術分野 （1.2）ディジタル・コンピュータの限界と電流モード
で動作する新しいファジィ論理回路 （1.3）メンバーシップ関数回路とファジィ制御システ
ムの概念（第１図，第２図） （1.4）学習機能を備えたファジィ・システムの概念
（第３図） （２）発明の概要 （2.1）発明の目的 （2.2）発明の構成と効果 （３）実施例の説明 （3.1）種々のタイプのメンバーシップ関数とそれらの
定義（第４図） （3.2）Ｚ関数回路（第5,6,7,8図） （3.3）Ｓ関数回路（第9,10,11,12図） （3.4）使用時における勾配の任意設定（第14,15図） （3.5）勾配の切替制御（第15,16,17,18図） （3.6）プログラマブル・マルチ・メンバーシップ関数
回路（第19,20,21図） （3.7）MIN回路とMAX回路（第22,23,24,25,26,27,28
図） （3.8）簡略化されたプログラマブル・マルチ・メンバ
ーシップ関数回路（第29,30図） （3.9）拡張されたプログラマブル・マルチ・メンバー
シップ関数回路（第31,32,33図） （3.10）クリスプ集合に適正可能なＳ関数回路（第34,3
5図） （3.11）クリスプ集合に適用可能な上り勾配関数回路
（第36,37図） （3.12）クリスプ集合に適用可能なプログラマブル・マ
ルチ・メンバーシップ関数回路（第38図） （１）発明の背景 （1.1）技術分野 この発明は，新しいファジィ制御システムの構築のため
に不可欠なメンバーシップ関数を合成するために使用さ
れるメンバーシップ関数合成装置，およびこのメンバー
シップ関数合成装置を用いてファジィ推論処理を行うフ
ァジィ・システムに関する。
（1.2）ディジタル・コンピュータの限界と電流モード
で動作する新しいファジィ論理回路 ファジィ論理はファジネスすなわち「あいまいさ」を取
扱う論理である。人間の思考や行動にはあいまいさがつ
きまとつている。そこで，このようなあいまいさを数量
化したり論理化できれば，交通管制，緊急，応用医療体
制等の社会システム，人間を模倣してつくられるロボッ
ト等の設計に応用できる筈である。1965年にL.A.Zadeh
によってファジィ集合の概念が提唱されて以来，このよ
うな観点から「あいまいさ」を取扱う一つの手段として
ファジィ論理の研究が行なわれてきた。しかしながらこ
のような研究の多くがディジタル計算機を用いたソフト
ウェア・システムへの応用に向けられているのが現状で
ある。ディジタル計算機は０と１とからなる２値論理に
基づく演算を行なうものであり，その演算処理はきわめ
て厳密ではあるが，アナログ量の入力にはA/D変換回路
を付加する必要があり，このために膨大な情報を処理さ
せようとすると最終結果が得られるまでに長い時間を要
するという問題がある。また，ファジィ論理の応用のた
めのプログラムはきわめて複雑にならざるを得ず，複雑
な処理のためには大型ディジタル計算機が必要となり経
済的でない。
そもそもファジィ論理は０から１までの区間の連続的な
値（0,1）を扱う論理であるから,2値論理を基礎とする
ディジタル計算機にはなじまないという面をもってい
る。またファジィ論理は巾のあるあいまいな量を取扱う
ものであるから，ディジタル計算機による演算ほどの厳
密性は要求されな。ファジィ論理をと利扱うのに適した
新しい回路の実現が望まれる理由がここにある。
このような要請にこたえるために，発明者は既に，電流
モードで制御する数多くのファジィ論理回路を提案して
いる（たとえば，特願昭59−57121など）。発明者が提
案したファジィ論理回路には，限界差回路，論理補回
路，限界和回路，限界積回路，論理和（MAX）回路，論
理積（MIN）回路，絶対差回路，含意回路，対等回路等
があり，これらの回路はいずれも電流モードで動作す
る。上記のすべてのファジィ論理回路は,1または複数の
電解差回路と加算（減算）回路の組合せによって構成さ
れているという特徴をもつ。電流モードにおいては加，
減算は単なる結線によって実現できるので（ワイヤード
・サムまたはワイヤード・サブトラクト），上記のすべ
てのファジィ論理回路は基本的にはファジィ限界差回路
をその唯一の構成単位とするということができる。した
がって，電流モードで動作するファジィ論理回路は，そ
の回路設計においても,ICの作製においてても，多くの
点で有利である。
（1.3）メンバーシップ関数回路とファジィ制御システ
ムの概念（第１図，第２図） ファジィ集合Ａはメンバーシップ関数μＡ（ｘ）によっ
て特性づけられる。メンバーシップ関数μＡ（ｘ）とは
その変数ｘがファジィ集合Ａに属している度合を表わす
ものであり，この度合は０から１までの区間の連続的な
値［0,1］によって表わされる。メンバーシップ関数μ
Ａ（ｘ）の一例が第１図（Ａ）に示されている。
メンバーシップ関数回路は，ある値の変数ｘが入力とし
て与えられたときに，そのｘがファジィ集合Ａに属する
度合いを表わす値μＡ（ｘ）を出力する回路である。
上述のようなファジィ論理回路およびメンバーシップ関
数回路を用いたファジィ制御システムの概念の一例が第
２図に示されている。
ファジィ制御の応用の一例として，従来から人間が豊富
な経験と感とに基づいて操作ないしは制御していた系の
制御を自動化することが考えられている。人間の行なっ
てきた制御の大系はきわめて複雑であるが，それを単純
化していくと，いくつかのまたは数多くの経験則の組合
せとして把握することができる。この経験則は，「○○
（の状態等）が××であるならば，△△（の状態等）を
□□せよ」と端的に表現することができる。この経験則
をもう少し複雑にして，「○○が××で，かつ（また
は）○×が×○であるならば，△△を□□せよ」と発展
させるとより一般的となる。この一般的の経験則の命題
形式をファジィ制御システムでは制御則と呼ぶ。
フィードバック制御システムの用法にしたがって，被制
御系の出力ｅおよびその偏差Δｅを制御入力とし，被制
御系に与える制御出力をΔｕとする。
第２図において，制御則の一例として，制御則１「ｅが
負の小さな値で，かつΔｅが正の小さな値ならば，Δｕ
を正の小さな値にせよ」が与えられている。この制御則
１を， ｅ＝NSandΔｅ＝PS→Δｕ＝PS と表現する。ここでNSは負の小さな値（negative smal
l）を,PSは正の小さな値（positive small）を,andは
「かつ」をそれぞれ意味している。
制御則２として「ｅが正の小さな値で，かつΔｅが負の
小さな値ならば，Δｕを負の小さな値にせよ」が与えら
れている。これは次のように表現される。
ｅ＝PSandΔｅ＝NS→Δｕ＝NS その他にもいくつかの，ないしは多数の制御則が設定さ
れている。
制御則１における「ｅが負の小さな値」を判断する上
で，与えられた制御入力ｅ＝e0がどの程度の度合で負の
小さな値であるといえるのか，という設問に対する答え
がメンバーシップ関数1A＜MS関数1A＞によって与えられ
る。メンバーシップ関数1Aはメンバーシップ関数回路
（図示略）から得られ，制御入力ｅが「負の小さな値の
集合」に属する度合を表わしている。第２図にはメンバ
ーシップ関数1Aとして,eが負のある値でピークをもつ三
角形状の関数が与えられており，この関数1Aによると，
ある制御入力ｅ＝e0＝−0.2がこの集合に属する度合は
0.8である。
同じように，制御入力Δｅが「正の小さな値の集合」に
属する度合を表わすメンバーシップ関数1B＜MS関数1B＞
が第２図に示されている。この関数1BもまたΔｅがある
正の値のときにピークとなる三角形状のものである。図
示しないメンバーシップ関数回路から出力されるこのメ
ンバーシップ関数1Bによると，ある制御入力Δｅ＝Δe0
＝＋0.1がこの集合に属する度合は0.6である。
制御則１における「ｅが負の小さな値でかつΔｅが正の
小さな値」の「かつ」の条件は一般にはファジィ論理積
（MIN）で演算される。この演算MINは，具体的には，そ
の２つの変数のうちの小さい方を選択するものである。
したがって，上述のメンバーシップ関数1Aの値0.8と同1
Bの値0.6とから,MINの演算結果を表わすものとして0.6
が得られる。
制御則１における「Δｕを正の小さな値にせよ」という
指令もまたメンバーシップ関数＜原指令１＞で与えられ
る。この原指令１を表わす関数もまた，Δｕがある正の
値のときにピーク値１となる三角形状のものが一例とし
て示されている。原指令１を表わす関数は，メンバーシ
ップ関数発生回路（図示略）から発生する。
制御則１における「ならば」は，たとえば乗算によって
実行される。上述のMIN演算によって値0.6が得られてい
る。原指令１の関数にこの0.6を乗じると，ピーク値が
0.6の三角形状の関数＜指令１＞がつくられる。
「ならば」の演算をMINによって行なうようにしてもよ
い。この場合には，破線で示すような台形状の関数が指
令１として得られるであろう。
制御則２においても同じように，与えられた制御入力ｅ
およびΔｅにこの制御則２を適用することにより，＜指
令２＞が作成される。他の制御則の適用によって同じよ
うに他の指令も作成されよう。
１つの被制御系に対して上述のように複数の制御則が設
定されるのが一般的である。これらの制御則から導かれ
たそれぞれの指令が，制御出力Δｕを最終的に得るため
に利用される。そこで，各制御則から導かれた指令につ
いてファジィ論理和（MAX）の演算が行なわれる。第２
図に示された＜推論結果＞のグラフは，＜指令１＞と＜
指令２＞のMAX演算結果を示している。そのうち実線の
グラフは，各制御則の「ならば」の条件として乗算が要
いられたもの，破線のグラフは「ならば」の条件として
MINの演算が行なわれたものをそれぞれ表示している。
このような推論結果を用いて，最後に制御出力Δｕが決
定される。これをデファジフィケーション（defuzzific
ation）という。メンバーシップ関数の生成を含めて上
述の各演算は，ファジィ論理にしたがって「あいまい
さ」を包含した状態で行なわれているが，この段階にお
いては確定した１つの値をもつ制御出力Δｕを決定しな
ければならない。
デファジフィケーションは，たとえば＜推論結果＞を示
す関数の重み付き平均をとることによって，すなわち重
心の位置を求めることによって行なうことができる。こ
の実施例では，最終的に制御出力Δｕ＝Δu0＝＋.01に
決定されている。「ならば」の演算としてMINが行なわ
れた場合にも，ほぼ同じ結果が得られるであろう。
＜指令１＞の重心の位置と＜指令２＞の重心の位置とを
先に求め，これら２つの位置のさらに重みつき平均をと
ることによってデファジフィケーションを行なってもよ
い。
メンバーシップ関数1A,1B等は可変であることが好まし
い。すなわち，上述のようにして決定された制御出力Δ
ｕによって被制御系の制御を継続する過程において，制
御が適確に行なわれているかどうかを監視する。もし最
適な制御が行なわれていなければ，メンバーシップ関数
（その値またはグラフの形）を変更して，最適な制御を
可能とするメンバーシップ関数を追求していく。これを
一般に「学習機能」という。
（1.4）学習機能を備えたファジィ・システムの概念
（第３図） 第３図は，上述したような学習機能を備えたファジィ・
システムの一例を概略的に示している。
何らかの物理的入力，たとえば上述の制御入力やキー入
力されたデータ等が，入力変換回路11によっ必要に応じ
て正視化され，または適当な形態の信号に変換される。
この変換回路11は場合によっては不要となろう。
メンバーシップ関数回路群12には，パラメータ可変のメ
ンバーシップ関数回路が多数設けられており，変換回路
11からの入力信号に応じて所定のものが１または複数個
選択され，かつ入力信号に応じたメンバーシップ関数を
表わす信号が出力される。
他方,1または複数のメンバーシップ関数を発生する回路
15が設けられている。これらの回路12および15からのメ
ンバーシップ関数出力はファジィ論理回路網13に入力
し，ここで所定のファジィ論理にしたがった演算が行な
われ，その演算結果が出力される。この回路網13の論理
およびメンバーシップ関数発生回路15のパラメータも必
要に応じて変更できるものであることが好ましい。
ファジィ論理回路網13から出力されるファジィ情報はそ
のまま出力となることもあるが，場合によっては上述の
デファジフィケーション回路14によって何らかの決定が
行なわれ，これが出力となる。
この出力は，表示されたり，上述の制御出力Δｕとなっ
たり，種々の用途に用いられよう。
ファジィ論理回路網13またはデファジフィケーション回
路14の出力は，参照（基準，標準）入力と比較される。
この参照入力は，学習の正解を表わすものであり，たと
えば熟練したエキスパート，ディジタル・コンピュータ
によるシミレーション等によって与えられるであろう。
制御，記憶回路16は，上記比較結果に応じて，その偏差
が零になるように，メンバーシップ関数回路群12および
メンバーシップ関数発生回路15の各メンバーシップ関数
の形状やパラメータ等を変えたり，ファジィ論理回路網
13内の論理関数の種類や接続を変更したりする。
このようにして，このファジィ・システムは学習するこ
とによって，常に正しい出力（正解）を発生するように
調整，変更されていく。
（２）発明の概要 （2.1）発明の目的 この発明の目的は，上記（1.3），（1.4）で説明したよ
うなファジィ論理処理を実行するファジィ・システムに
おいて好適に利用可能な，メンバーシップ関数を合成す
るために用いられるメンバーシップ関数合成装置，およ
びこのメンバーシップ関数合成装置を用いてファジィ推
論を実行するファジィ・システムを提供することにあ
る。
（2.2）発明の構成と効果 この発明によるメンバーシップ関数合成装置は，それぞ
れが，あらかじめ相互に異なる基礎メンバーシップ関数
が設定され，入力に応答して，その入力が設定された基
礎メンバーシップ関数によって表わされるファジィ集合
に属する度合いを示すメンバーシップ値を出力する，複
数のメンバーシップ関数値演算手段，および上記複数種
類の基礎メンバーシップ関数を組合わせて所望のメンバ
ーシップ関数を合成するための演算を，上記複数のメン
バーシップ関数値演算手段から得られるメンバーシップ
値を表わす出力に対して施し，合成後のメンバーシップ
値を出力する合成演算手段を備えているものである。
この発明の好ましい実施態様においては，上記合成演算
手段は，たとえばMIN演算,MAX演算およびそれらの組合
せ演算の少なくともいずれか一つを実行するものであ
る。
この発明によるファジィ・システムは，あらかじめ定め
られた複数の制御則にしたがって，与えられた入力をそ
れがメンバーシップ関数によって表わされるファジィ集
合に属する度合いを示すメンバーシップ値に変換して出
力するメンバーシップ関数回路手段と，上記メンバーシ
ップ関数回路手段から得られる複数の出力に対して，あ
らかじめ定められた複数の制御則にしたがって所定のフ
ァジィ論理演算を行い，ファジィ推論出力を得るファジ
ィ論理回路手段とを備えており，上記メンバーシップ関
数回路手段が上述したメンバーシップ関数合成装置によ
り構成されるものである。
この発明によると，あらかじめ定められた複数の基礎メ
ンバーシップ関数を組合わせて合成することにより所望
のメンバーシップ関数の作成が可能である。あらかじめ
複数の基礎メンバーシップ関数を設定しておけば複雑な
ものを含めて多くの種類のプログラマブル・メンバーシ
ップ関数が実現されるので，上述したようなファジィ制
御システム，ファジィ推論システムにきわめて有用であ
る。
この発明によるメンバーシップ関数合成装置およびファ
ジィ・システムは専用のハードウェア・アーキテクチャ
をもつ回路のみならず，そのようにプログラムされたコ
ンピュータ・システムによっても実現可能であるが，以
下に，電流モードで動作する専用ハードウェア・アーキ
テクチャで実現される実施例について詳細に説明する。
以下の説明では，まず種々のタイプのファジィ・メンバ
ーシップ関数を明らかにし（第４図），その後，ファジ
ィ・メンバーシップ関数基礎回路であるＺ関数回路およ
びＳ関数回路について説明し（第５図〜第12図），第19
図から第21図においてこの発明の実施例であるプログラ
マブル・マルチ・メンバーシップ関数回路について説明
し，さらにMIN回路（第22図〜第24図）およびMAX回路
（第25図〜第28図）について詳述し，それ以降では参考
のために他の形態のプログラマブル・マルチ・メンバー
シップ関数回路について付言しておく。
（３）実施例の説明 （3.1）種々のタイプのメンバーシップ関数とそれらの
定義（第４図） メンバーシップ関数は，一般的には，第１図（Ａ）にそ
の一例が示されているように，曲線で表現されることが
多い。しかし，曲線で表現されるべきかどうかはメンバ
ーシップ関数にとって本質的なことではない。メンバー
シップ関数のより重要な特徴は，それが０〜１までの連
続的な値をとるということである。
他方，回路設定上の観点からというと，第１図（Ｂ）に
示されているように，メンバーシップ関数を直線の折線
で表現する方が取扱いが容易であり，少数のパラメータ
でメンバーシップ関数を特徴づけることができ，さらに
設計も簡単となる。しかも，メンバーシップ関数を折線
で表わしても，上記の特徴が失なわれることはない。
したがって，以下の説明では，すべてのメンバーシップ
を直線またはその折線で表現することとする。
第１図（Ｂ）に示されたメンバーシップ関数は一例にす
ぎない。メンバーシップは他に多くのタイプのものがあ
る。以下にそれらの定義について説明する。
第４図には,10種類のメンバーシップ関数が示されてい
る。
第１のものは変数ｘの値に関係なく常に０の値をとる関
数であり，これをφ関数と定義する。
第２のものは，常に１の値をとる１関数と定義されるも
のである。
第３のものは，変数ｘが小さい領域では１の値をとり，
ある値ZBに達すると，一定の勾配で減少し，遂に０に達
し,xがそれよりも大きい領域では常に０の値をとる関数
である。すなわち変数Ｘ軸上に１つの下り勾配をもつ。
これはＺ関数と名付けられる。ｘ＝ZBをブレーク・ポイ
ントと呼ぶ。勾配は任意の値をとりうる。Ｚ関数はブレ
ー・ポイントZBと勾配とによって規定することができ
る。ZB＝0,ZB＜０であっても，これをＺ関数に含ませ
る。
第４のものは,Z関数を反転した形のものであり，これを
Ｓ関数と定義する。すなわち,X軸上に１つの上り勾配を
もつ。Ｓ関数もブレーク・ポイントSBと勾配とによって
規定される。
第５のものはπ関数と呼ばれるもので，変数ｘがある領
域にあるときに１の値をとり,xがブレーク・ポイントS
B2より小さくなるかまたはZB2より大きくなると一定の
勾配で減少し，遂には０の値をとり，それよりもｘが小
さいおよび大きい領域では常に０である関数である。台
形状の関数ということもできる。π関数は２つのブレー
ク・ポイントSB2,ZB2と勾配とによって特徴づけられ
る。
特殊な場合にはSB2＝ZB2となり，鎖線で示すように三角
形状になる。
第６のものは，π関数を反映したＵ関数と定義されるも
のである。１つの谷をもつ関数ということもできる。Ｕ
関数は,2つのブレーク・ポイントZB1,SB1および勾配に
よって規定される。特殊な場合には鎖線で示す形となる
（ZB1＝SB1）。
メンバーシップ関数の形はさらに複雑になる。
第７番目のものは，台形関数（π関数）に，それよりも
ｘの大なる領域において上り勾配の関数（Ｓ関数）を組
合せたものであり,N関数と定義される。これはまた見方
をかえて，谷をもつ関数（Ｕ関数）に，それよりもｘの
小なる領域において上り勾配の関数（Ｓ関数）を組合せ
たものということもできる。いずれにしても，このＮ関
数は３つのブレーク・ポイントSB2,ZB2,SB1および勾配
によって規定される。
第８番目のものはＮ関数を反映したものであってИ関数
と定義される。これもまた３つのブレーク・ポイントZ
B1,SB2,ZB2および勾配によって規定される。
第９番目のものはＷ関数と呼ばれ，これは，谷をもつ関
数（Ｕ関数）を２つ組合せたものということもできる
し，台形の関数（π関数）に下り勾配をもつ関数（Ｚ関
数）と上り勾配をもつ関数（Ｓ関数）を組合せたものと
いうこともできるし，さらにＮ関数にＺ関数を組合せた
ものまたはИ関数にＳ関数を組合せたものということも
可能である。いずれにしてもＷ関数は,4つのブレーク・
ポイントZB1,SB2,ZB2,SB1および勾配によって規定され
る。
最後のものはＷ関数を反転したもので,M関数と定義され
る。これもまた４つのブレーク・ポイントZB1,SB2,ZB2,
SB1および勾配によって規定される。
さらに上記の２以上の関数を適宜組合せることにより，
一層複雑にしたメンバーシップ関数も定義されるること
は容易に理解できよう。
第４図においては，変数ｘの正の領域のみが図示されて
いるが,xの負の領域にも拡張できることはいうまでもな
い。この場合に，上述のブレーク・ポイントも一般的に
は負の値をとりうる。
上り勾配，下り勾配，台形，谷等の勾配は任意にとるこ
とが可能であるが，回路設計上は勾配を１（または−
１）とすることが最も簡素となる。後述するように勾配
が１であっても，回路を使用するときに縦軸および横軸
のレンジを変えることにより任意の勾配を得ることがで
きる。勾配をあらかじめ定めておくと，上述の10の関数
は１または複数のブレーク・ポイントのみによって一義
的に定めることが可能となる。
（3.2）Ｚ関数回路（第５図，第６図，第７図，第８
図） 第５図はＺ関数を出力するメンバーシップ関数回路の一
例を示している。ここでは入力変数はZ,Z関数はfZで表
わされている。また，この回路は電流モードで動作し，
吸い込み入力，吐き出し出力の回路である。吸い込み入
力とは入力電流が回路に流入する形態であり，吐き出し
出力とは出力電流が回路から流出する形態をいう。電流
モードにおいては，変数および関数の正，負は電流の方
向によって，それらの絶対値は電流値によってそれぞれ
表わされる。
第５図のメンバーシップＺ関数回路は，ブレーク・ポイ
ントZBを表わす電流を与える電流源（回路に吐き出し入
力電流を与える）23と，電流ミラー（CM）25と,1の値の
電流を与える電流源（回路に吸い込み入力電流を与え
る）26と，ダイオード28とから構成されている。電流ミ
ラー25は２個のＮ−MOS FETにより構成されている。第
５図の回路の各部分を流れる電流を表わすグラフが，電
流の向きを示す矢印に対応して示されている。また，出
力電流fZのグラフは第６図に示されている。
入力端子21には入力変数Ｚ（Ｚ≧０とする）の値を表わ
す電流が流入している。入力端子21と電流ミラー25の入
力側との間にはワイヤードOR24によって電流源23が接続
され，このワイヤードOR24から値ZB（ZB≧０とする）の
電流が流出する。したがって，ワイヤードOR24から電流
ミラー25に向かってＺとZBとの差（Ｚ−ZB）を表わす電
流が流れようとするが，実際は電流ミラー25が逆方向電
流に対して電流阻止ダイオードとして働くので，限界差
（ＺZB）の電流が流れることになる（グラフ参照）。
ここではファジィ限界差の演算を表わし，限界差は次
の内容をもつ。
電流ミラー25の出力側からは同じ値の吸い込み電流が出
力される。電流ミラー25の出力側と出力端子22との間に
は電流源26がワイヤードOR27によって接続されている。
したがって，ワイヤードOR27では１−（ＺZB）の演算
が行なわれ，この値の電流が集力端子22から吐き出され
るかまたは吸い込まれようとする（グラフ参照）。しか
しながら，ワイヤードOR27と出力端子22との間には，吐
き出し出力に対して順方向となるダイオード28が接続さ
れているので，端子22に現われようとする吸い込む出力
電流は０となる。これは１（ＺZB）の演算と等価で
ある。
以上の動作をまとめると次のようになる。
この動作をグラフで表わしたのが，第６図である。この
Ｚ関数の下り勾配は−１である。
なお，ダイオード28はダイオード接続MOS FETで代える
ことができる。
入力電流Ｚが負の場合には（ただしZB≧０），電流ミラ
ー25からワイヤードOR24に向かって（Ｚ＋ZB）の電流が
流れようとするが，電流ミラー25がこの電流の流出を阻
止するので，電流ミラー25とワイヤードOR24との間に流
れる電流は０である。したがって，電流ミラーの出力電
流も０であり，出力端子22には電流源26の１の値の電流
がそのまま吐き出される。
ブレーク・ポイントZBが負の場合（ただしＺ≧０）に
は，ワイヤードOR24から電流ミラー25に（Ｚ＋|ZB|）の
電流が流入するので，電流ミラー25の吐い込み出力電流
も（Ｚ＋|ZB|）となる。したがって，出力は次のように
表わされる。
第（３）式は,ZBが負側にくるように第６図のグラフを
そのまま左シフトした動作を表わしている。
ブレーク・ポイントZBおよび入力電流Ｚがともに負の場
合には，ワイヤードOR24から電流ミラー25に向かって
（|Z||ZB|）の電流が流入する。したがって，電流ミ
ラー25の吸い込み出力電力も（|ZB||Z|）で与えら
れ，吐き出し出力電流は次式で表現される。
第（４）式もまた，第６図のグラフを左側にシフトした
状態を表現している。
このようにして，第５図の回路はすべてのＺの値および
ZBの値に対して適用可能である。
第７図は，バポーラ・トランジスタ・アレイ（ROHM社製
TA78）を用いて実現したＺ関数回路を示している。第５
図の電流源，電流ミラー等に対応する回路には同一符号
か付けられている。また，第５図の入力端子21に代えて
入力回路21Aが，出力端子22に代えて出力回路22Aが設け
られている。ダイオード28としては,NPNトランジスタ
（TA78中の１個）のベース・エミッタ間のダイオードが
利用されている。
第８図は，第７図の回路を用いて測定した実験結果を示
している。３つの異なるZB（パラメータ）について実験
が行なわれた。入力電流Z,ブレーク・ポイント電流ZB,1
の値の電流および出力電流fZは，それぞれの回路におけ
る抵抗の降下電圧として測定された。fZ＝10μＡがμ＝
１に,fZ＝０μＡがμ＝０にそれぞれ対応している。
このグラフから分るように，第７図の回路はきわめてす
ぐれた直線性を有しているとともに，回路構成も簡素で
ある。このようなすぐれた直線性は，電圧モードの簡単
な回路では実現不可能であり，これが，電流モードの回
路でメンバーシップ関数回路を実現した大きな理由でも
ある。また，第７図の回路では電流ミラーが使用されて
いるので温度安定性がよく，電流源を除いて抵抗を使用
していないから集積化に適している等の特徴がある。
また，第７図および第８図からも分るように,Z関数回路
はMOS FETのみならずバイポーラ素子によっても，実用
性のきわめて高いものが実現できる。
（3,3）Ｓ関数回路（第９図，第10図，第11図，第12
図） メンバーシップＳ関数回路の一例が第９図に示されてい
る。入力変数（入力電流）はＳで,S関数出力（出力電
流）はfSでそれぞれ示されている。ブレーク・ポイント
を表わす電流SBは電流源33によって，値１を表わす電流
は電流源36によってそれぞれ与えられる。
Ｓ関数回路とＺ関数回路との基本適な相違は，ワイヤー
ドOR34（第５図のワイヤードOR24に対応）に入力する電
流の向きにある。このワイヤードOR34には，入力電流Ｓ
が吐き出し入力として，またブレーク・ポイント電流SB
が吸い込み入力として与えられている。このために，入
力端子31に与えられる吸い込み入力電流は電流ミラー39
によってその向きが反転されている。また，ブレーク・
ポイント電流源33は回路に対して吸い込み入力を与える
ものとなっている（第５図の電流源23と比較せよ）。
ワイヤードOR34と電流ミラー35とによりSBＳの演算が
行なわれる。さらに，ワイヤードOR37によって１−（SB
Ｓ）の演算が行なわれる。ダイオードとして作用する
ダイオード接続MOS FET 38によって吸い込み出力方向
の電流が阻止されるから，結局出力電流としてfS＝１
（SBＳ）を表わす吐き出し出力電流が得られる。この
出力電流のグラフが第10図に示されている。
このＳ関数回路において，ブレーク・ポイントSBを負の
値に設定することも可能であるが,SB＜０の場合には,S
≧０の領域では出力電流fSは常に１の値をとるので,SB
を負に設定することに格別の意味を見い出すことはでき
ない。SB＝０とすれば足りる。
バイポーラ・トランジスタを用いて実現したＳ関数回路
が第11図に示されている。この図において，第９図に示
すものと同一機能をもつ回路については同一符号が付け
らている。符号31Aは入力端子31に対応する入力回路で
あり，符号32Aは出力端子32に対応する出力回路であ
る。第11図の回路の測定された特性（SBをパラメータと
する）が第12図に示されている。このＳ関数回路もすぐ
れた直線を有しているこおが分る。
（3,4）使用時における勾配の任意設定（第13図，第14
図） 第３図において変換回路11が示されているように，一般
にメンバーシップ関数の議論においては，物理的量の入
力値をその最大値（または回路の許容値）を用いて正視
化し，その正規化された値が入力値として用いられる。
たとえば，身長Ｈを取扱う場合には，その最大値（たと
えば2m）Hmaxを用いて，身長入力が,H/Hmaxで正規化さ
れる。
一例として，集合「背の高い人」のメンバーシップ関数
μSHが第13図（ａ）にＳ関数として，集合「背の低い
人」のメンバーシップ関数μZHが第13図（Ｂ）にＺ関数
としてそれぞれ示されている。これらのメンバーシップ
関数の横軸（変数）はＳ＝H/Hmax,Z＝H/Hmaxとして表現
されている。
したがって，回路上において，最大値Hmaxを何μＡに対
応させ，関数のグレード１を何μＡに対応させるかによ
って，メンバーシップ関数の実行的な勾配，すなわちＳ
関数の上り勾配およびＺ関数の下り勾配を任意の値に設
定することが可能である。上述した電流ミラーを用いた
Ｚ関数回路およびＳ関数回路では，（出力電流）／（入
力電流）の勾配は必ず−１または１となっているが，そ
の使い方次第で任意の勾配を得ることができる訳であ
る。
勾配を実質的に変化させた例がＺ関数を用いて第14図に
示されている。第14図（Ａ）は,Hmaxを100μＡに，グレ
ード１を10μＡにそれぞれ対応させたときの集合「背の
低い人」のメンバーシップ関数を示している。このよう
なメンバーシップ関数に対して勾配をその1/2にしたい
ときには，第14図（Ｂ）に示すように,Hmaxを50μＡに
対応させればよい。また，勾配を1/4にしたいときに
は，第14図（Ｃ）に示すように,Hmaxを25μＡに対応さ
せればよい。
以上にようにして，上述したメンバーシップ関数発生回
路の勾配が＋１または−１に固定されていたとしても，
その使い方次第で任意の勾配を設定できることが分る。
（3,5）勾配の切替制御（第15図，第16図，第17図，第1
8図） 回路構成上においてメンバーシップ関数の勾配を変化さ
せることも可能であることを次に説明する。
第15図は，第５図に示されたＺ関数回路における電流源
23,ワイヤードOR24および電流ミラー25を取出し，電流
ミラー25を変形して電流ミラー25Aとした構成を示して
いる。
電流ミラー25は，面積の等しい２つの出力用ドレインを
もつ電流ミラー41と，これら２つの出力用ドレインの並
列接続をスイッチングするためのＮ−MOS FET42とから
構成されている。FET42は制御端子43に与えられる制御
信号VCによってオン，オフ制御される。
この電流ミラー25Aの出力信号ＺZBのグラフが第16図
に示されている。制御信号VCをＬレベルにすると,FET42
はオフであるから，電流ミラー25Aの出力電流の勾配は
１である。この場合には，電流ミラー25Aは第５図に示
された電流ミラー25と同じ機能をもつ。制御信号VCをＨ
レベルにすると,FET42がオンとなり，電流は２つの出力
用ドレインに流れ，結果的に２倍の出力電流が流れるこ
とになるから，その勾配は２となる。
したがって，このような電流ミラー25Aを第５図の電流
ミラー25に代えて用いると，制御信号VCのレベルによっ
て勾配を切替えることのできるＺ関数回路が実現する。
勾配が２となったときのＺ関数回路の入，出力特性が第
６図に破線で示されている。
２種類の勾配に限られることなく任意の数の勾配を切替
えることが可能である。第17図は,S関数回路の一部を示
すものであり，ここでは第９図の電流ミラー35が電流ミ
ラー35Aで置替えられている。電流ミラー35Aにおいて，
電流ミラー44は３つの出力用ドレインをもち，これらの
出力用ドレインは並列に接続されているとともに，その
うちの２つにスイッチング素子としてのFET 45,46が接
続されている。FET 45,46はそれらの制御端子47,48に
与えられる制御信号VC1,VC2によってオン，オフ制御さ
れる。
第18図に示すように,2つのFET 45,46の両方がオフ（V
C1＝VC2＝Ｌ）の場合には出力電流の勾配は−１であ
り，いずれか一方がオンとなると（VC1＝H,VC2＝Ｌまた
はVC1＝L,VC2＝Ｈ）勾配は−2,両方がオンとなると（V
C1＝VC2＝Ｈ）勾配は−３となる。
（3,6）プログラマブル・マルチ・メンバーシップ関数
回路（第19図，第20図，第21図） 上述した10個のファジィ・メンバーシップ関数のうちＭ
関数を除く９個の関数を自由にプログラムできる（また
は外部から制御できる）マルチ・メンバーシップ関数回
路が第19図に示されている。この関数回路は，マルチ・
ファンアウト回路50,第１のＺ関数回路（No.1）51,第２
のＺ関数回路（No.2）52,第１のＳ関数回路（No.1）53,
第２のＳ関数回路（No.2）54,MIN（ファジィ論理積）回
路55およびMAX（ファジィ論理和）回路56から構成され
ている。変数（入力）はｘで，最終的に与えられる関数
（出力）はfXで与えられている。
マルチ・ファンアウト回路50は,1つの入力電流ｘから，
これと同じ値でかつ同じ向きの複数（ここでは４つ）の
電流ｘを生成するものであり，その具体的構成の一例が
第20図に示されている。この回路は，入力電流の向きを
反転するための電流ミラー58と，この電流ミラー58の出
力則に接続され，入力電流と同じ値でかつ逆向きの複数
（４つ）の出力電流を発生する多出力（マルチ・ドレイ
ン）電流ミラー59とから構成されている。
マルチ・ファンアウト回路50の４つの出力電流ｘはそれ
ぞれＺ関数回路51,52,S関数回路53,54に入力している。
Ｚ関数回路51,52はそれぞれ第５図に示すものと同じで
あり，それらのブレーク・ポイントはZB1,ZB2で，出力
電流はfZX1,fZX2でそれぞれ表わされている。Ｓ関数回
路53,54はそれぞれ第９図に示すものと同じであり，そ
れらのブレーク・ポイントはSB1,SB2で，出力電流はf
SX1,fSX2でそれぞれ表現されている。したがって，勾配
はここでは1,−１である。
第２のＺ関数回路52の出力fZX2および第２のＳ関数回路
54の出力fSX2はMIN回路55に与えられる。第21図（Ａ）
に示されているように，これらの回路52,54のブレーク
・ポイントがSB2≦ZB2の条件を満たしたとすると，これ
らの回路52,54の出力のMIN演算結果は台形上の関数すな
わちπ関数となる。このπ関数（MIN回路55の出力）を
ｆπＸで表わす。MIN演算は，複数の入力値（ここでは
２入力値）のうち最も小さい値（小さい方の値）を選択
する演算であるからである。
MIN回路55の出力ｆπＸ，ならびに第１のＺ関数回路51
の出力fZX1および第１のＳ関数回路53の出力fSX1はMAX
回路56に与えられる。MAXは複数の入力値の最も大きい
値を選択する演算である。関数のグレード１に対応する
電流値をI0とする。第21図（Ａ）を再び参照して,ZB1＋
2I0≦SB2,ZB2≦SB1−2I0の条件を満足するようにこれら
のブレーク・ポイントを選択すると,MAX回路56の出力は
Ｗ関数を表わす。
これらの関数回路51〜54における電流ミラー（第５図の
符号25,第９図の符号35）を，勾配の切替可能な電流ミ
ラー（第15図の電流ミラー25Aなど）に置き換えること
が可能である。このようにした場合の制御端子に与えら
れる制御信号が第19図にはVZ1,VZ2,VS1,VS2で与えられ
ている。これらの制御信号のレベル設計によって，たと
えば第21図（Ｂ）に示すようにＷ関数の４つの勾配の任
意のものを独立に１以外の値にすることが可能である。
第21図（Ｂ）はVZ1＝SS2＝H,VZ2＝SS1＝Ｌに設定した状
態を示している。勾配の切替は以下に述べる任意の関数
においても可能であることはいうまでもない。
次に，第19図の回路がブレーク・ポイント値の設定に応
じて９個のファジィ・メンバーシップ関数を実現できる
ことを示す。第４図および第21図（Ａ）を参照して話を
進める。
また，以下の説明ではHIは入力電流の最大値に上述のI0
（たとえば10μＡ）を加えた値（［最大入力電流値］＋
I0）よりも大きな値に設定することを意味し,LIは−I0
以下の値に設定することを意味する。D.C.はドント・ケ
ア（Don′ｔ care），すなわちいかなる値でもよいこ
とを示す。
第19図の回路が９個の関数回路のそれぞれを実現する条
件は次の通りである。
φ関数 ZB1＝LI,SB1＝HI,SB2＝HI, ZB2＝D.C. または， ZB1＝LI,SB1＝HI,SB2＝LI, ZB2＝D.C. １関数 ZB1＝HI,他（すなわちZB2,SB1,SB2）はD.C. ここでZB1は，最大入力電流値よりも大きければよい
が，制御信号の種類を増大させないようにするために充
分条件としてZB1＝HIとした。） または,SB1＝LI,他はD.C. （SB1は0A以下であればよいが，制御信号の種類の増大
を抑える意味でSB1＝LIとした。
または,SB2＝LI,ZB2＝HI,他はD.C. （上記と同じように,SB2は0A以下であればよく,ZB2は最
大入力電流値以上であればよい。） Ｚ関数 SB1＝HI,SB2＝HI,ZB2＝D.C. （この場合,ZB1がブレーク・ポイントとなる。） または,SB1＝HI,SB2＝LI,SB2＝D.C. （この場合もZB1がブレーク・ポイントとなる。） または,SB1＝HI,SB2＝LI,SB1＝LI （この場合,ZB2がブレーク・ポイントとなる。また,SB2
は0A以下であればよい。） Ｓ関数 SB1＝LI,B2＝LI,SB2＝D.C. （この場合,SB1がブレーク・ポイントとなる。） または,ZB1＝LI,SB2＝HI,ZB2＝D.C. （この場合もSB2がブレーク・ポイントとなる。） または,ZB1＝LI,SB2＝HI,ZB2＝HI （この場合はSB2がブレーク・ポイントとなる。SB2は最
大入力電流値よりも大きな値であればよい。） π関数 ZB1＝LI,SB1＝HI,SB2≦ZB2 （ブレーク・ポイントはSB2とZB2である。SB2＝ZB2の場
合には，第４図に鎖線で示すように三角形状となる。） Ｕ関数 SB2＝HI,ZB2＝D.C. ZB1＋I0≦SB1−I0 （ブレーク・ポイントはZB1とSB1である。ZB1＋I0＝SB1
−I0の場合には，第４図に破線で示す形となる。） または,ZB2＝LI,SB2＝D.C. ZB1＋I0≦SB1−I0 Ｎ関数 ZB1＝LI,SB2≦ZB2≦SB1−2I0 （ブレーク・ポイントはSB2,ZB2,SB1である。） И関数 SB1＝HI,ZB1＋2I0≦SB2≦ZB2 （ブレーク・ポイントはZB1,SB2,ZB2である。） Ｗ関数 ZB1＋2I0≦SB2≦ZB2≦SB1−2I0 （上述した通りである。） 第19図において，符号55で示された回路をMAX回路に，
同56をMIN回路にそれぞれ置きかえることによって，第
４図の10関数のうちＷ関数を除く９関数を実現できるこ
とは容易に理解できよう。
（3,7）MIN回路とMAX回路（第22図，第23図，第24図，
第25図，第26図，第27図，第28図） 第19図のプログラマブル・マルチ・メンバーシップ関数
回路で用いられているMIN（ファジィ論理積）回路およ
びMAX（ファジィ論理和）回路の詳細は，出願人による
出願（たとえば特願昭59−57121）に記載されている
が，ここに簡単に説明しておく。
MIN演算は次のように定義される。
ここでμX,μＹはメンバーシップ関数をそれぞれ表わし
ている。
MIN回路をMOS FETで実現した回路が第22図に示されて
いる。入力電流は便宜的にμX,μＹで表わされ，出力電
流（MIN演算結果）はμＺで与えられている。
入力電流μＸは電流ミラー61でその向きが反転される。
入力電流μＹは電流ミラー66と67とからなるマルチ・フ
ァンアウト回路に入力し，これによって等しい値の２つ
の電流μＹが生成される。
ワイヤードOR62には吐き出し入力電流μＸと吸い込み入
力電流μＹとが与えられ，このワイヤードOR62は電流ミ
ラー63に接続されている。電流ミラー63はダイオードと
しても作用し，ワイヤードOR62と電流ミラー63とによっ
てファジィ限界差回路が構成されている。したがって，
電流ミラー63の吸い込み出力電流は次式で与えられる。
同じように，ワイヤードOR64とダイオード65とによって
限界差回路が構成され，このMIN回路の吐き出し出力電
流は次式で与えられる。
第（７）式は第（５）式と同じである。
MIN回路をパイポーラ・トランジスタによって構成した
例が第23図に示されている。第22図の回路との対比か
ら，第23図の回路がMIN演算を行なうことは容易に理解
できよう。
第24図は第23図の回路の入出力特性の測定結果を示して
いる。一方の入力μＹがパラメータとして用いられてい
る。第23図の回路において,PNPトランジスタとしてはTA
57が,NPNトランジスタとしてはTA78がそれぞれ使用され
た。
第19図において,MAX回路56の入力は３つである。一般に
２入力のMAX回路は簡単に構成することができる。３入
力のMAX回路を構成するには，第25図に示されているよ
うに,2入力のMAX回路56A,56Bを２段に接続すればよい。
第26図は,2入力のMAX回路（56Aまたは56B）をMOS FET
を用いて構成した例を示している。ファジィMAX演算は
次式で定義される。
入力電流μＹは２出力電流ミラー71に入力し，これによ
って入力電流と方向が逆の２つの電流μＹが生成され，
一方はワイヤードOR72に入力し，他方は電流ミラー75で
その向きが再び反転されワイヤードOR74に与えられる。
ワイヤードOR72には入力電流μＸも入力している。ワイ
ヤードOR72とダイオード73とにより限界差回路が構成さ
れダイオード73からは次式で与えられる電流が出力さ
れ，ワイヤードOR74に流れていく。
ワイヤードOR74において，この電流μＸμＹに電流μ
Ｙが加算されるから，結局，出力電流μＺは次のように
なる。
第（10）式は第（８）式と同じ内容を表わしている。
第27図は,MAX回路をバイポーラ・トランジスタで構成し
た例を示している。第27図において，第26図に示すもの
と対応するものには同じ符号にＡを付けて示してある。
第27図の回路は第26図の回路と全面的には対応していな
い。第26図の２つの電流ミラー71,75が第27図では３つ
の電流ミラー76,77,78によって置換されている。
複数のコレクタをもつバイポーラ・トランジスタによっ
て多出力電流ミラーを構成した場合に，いずれか少なく
とも１つの出力用コレクタが開放されるとそのコレクタ
に飽和が生じ，他の出力用コレクタの出力電流に誤差が
生じる。いかなる場合にも多出力電流ミラーのコレクタ
に飽和を生じさせあいようにするためには，ある程度の
コレクタ・エミッタ電圧を確保することが必要である。
第27図の回路は，電流ミラー78のような入力抵抗の小さ
い回路を多出力電流ミラー77のコレクタに接続すること
により，コレクタの飽和を防止している。多出力電流ミ
ラーにおけるコレクタの飽和を回避するための対策につ
いては，出願人による特許出願，特願昭59−263386に詳
述されている。
第27図のMAX回路のμＹをパラメータとする入出力特性
の測定結果の一例が第28図に示されている。
（3.8）簡略化されたプログラマブルマルチ・メンバー
シップ関数回路（第29図，第30図） 第29図は,S関数回路を基調として簡略化されたプログラ
マブル・マルチ・メンバーシップ関数回路を示してい
る。ここでは,P−MOS FETが使用されている。したがっ
て，第９図に示すＳ関数回路とは電流の向きが逆になっ
ている。また，入力電流はxi,出力電流はＺで示されて
いる。
多出力電流ミラー81は１つの入力電流xiからこれと同じ
値でかつ向きが逆の３つの電流xiを生成する。これらの
電流xiは以下に述べる３つの回路の入力電流となる。
第１のＳ関数回路は，ワイヤードOR84,電流ミラー85,ワ
イヤードOR87およびダイオード接続MOS FET 88から構
成されている。第９図と対比すると，これらの素子はワ
イヤードOR34,電流ミラー35,ワイヤードOR37およびダイ
オード接続MOS FET38にそれぞれ対応する。ワイヤード
OR84にはブレーク・ポイントとしてx1＋１の値の吐き出
し入力電流が与えられている。第９図との対比から，お
よび第29図の電流の向きを示す矢印に対応して表をされ
たグラフから，この第１のＳ関数回路の動作は容易に理
解できよう。
第２のＳ関数回路は，ワイヤードOR94,電流ミラー95,ワ
イヤードOR97および電流ミラー98から構成されている。
電流ミラー98はダイオード作用とともに電流の向きを反
転する作用をもつ。ブレーク・ポイントはx2であり，説
明の便宜上,x2−１≧x1＋１の条件を満たすものとす
る。
さらに，ブレーク・ポイントx3（x3≧x2）から上り勾配
（勾配は１）の値をもつ関数（以下，これを上り勾配関
数という）を発生する回路が設けられ，この回路は，ワ
イヤードOR92とダイオード接続MOS FET 93とから構成
されている。ワイヤードOR92に,x3の値の吐き出し入力
電流が与えられている。
この上り勾配関数回路の出力電流は，ワイヤードOR96に
おいて第２のＳ関数回路に入力している。このワイヤー
ドOR96では，上り勾配関数回路の出力電流が減算され，
かつ電流ミラー98によって逆方向電流が阻止されるの
で，電流ミラー98の出力電流はπ関数を表わすものとな
る（ブレーク・ポイントx2,x3）。
このπ関数を表わす電流は，ワイヤードOR86において第
１のＳ関数回路に入力し，そこを流れる電流から減算さ
れる。したがって，出力電流Ｚは，あたかもＳ関数から
π関数が減算された形となり，これはＮ関数を表わして
いる。
第29図の回路において，ダイオード接続MOS FET99およ
び89が追加されている。これらのFETは次のように働
く。すなわち，電流ミラー81とダイオード接続MOS FET
93のソース・ドレイン間には，電流ミラー98およびダ
イオード接続MOS FET99のソース・ゲート間のしきい値
電圧が加わり，これらの正常の作動を可能にする。ま
た，ダイオード接続MOS FET 99と電流ミラー98のソー
ス・ドレイン間には２個のダイオード接続MOS FET 88
と89のソース・ドレイン間の電圧（すなわち，これらの
しきい値の和）が加わり，正常な動作を可能にしてい
る。
第29図の回路は，上述した10個の関数のうちИ関数,W関
数およびＭ関数を除く７個の関数を，次のようにして実
現することができる。
φ関数 x1＝HI,x2,x3＝D.C. （HIは，［最大入力電流］＋I0に設定することを意味す
る。I0はグレード１に対応する電流値である。φ関数の
場合には,x1≧［最大入力電流値］であればよい。） または,x2＝LI,x3＝HI,x1＝D.C. （L1は−I0に設定することを意味する。φ関数の場合に
はx2≦０であればよい。またx3≧［最大入力電流］であ
ればよい。
１関数 x1＝LI,x2＝HI,x3＝D.C. または,x1＝LI,x3＝LI,x2＝D.C. Ｚ関数 x1＝LI,x3＝HI （x3≧［最大入力電流］であればよい。x2−１がブレー
ク・ポイントとなる。
Ｓ関数 x2＝HI,x3＝D.C. （x1＋１がブレーク・ポイントとなる。） または,x1＝LI,x2＝LI （x2≦０であればよい。x3＋１がブレーク・ポイントと
なる。） π関数 x3＝HI （x3≧［最大入力電流］であればよい。x1＋1,x2−１が
ブレーク・ポイント。） Ｕ関数 x1＝LI （x2,x3がブレーク・ポイント。） Ｎ関数 上述の条件，すなわち x1＋２≦x2≦x3＋２ 第29図の回路はＳ関数回路を基調としている。Ｚ関数回
路を基調とすることによっても，簡略化されたプログラ
マブル・マルチ・メンバーシップ関数回路を実現するこ
とができる。すなわち，第30図（Ａ）に示すような値を
もちかつx1をブレーク・ポイントとするＺ関数回路を上
述の第１のＳ関数回路に代えて設ける。そして，このＺ
関数から，第30図（Ｂ）に示すようなπ関数を減算すれ
ば，第30図（Ｃ）に示すようにИ関数出力が得られる。
ただし,x2≦x3≦x1−１が条件である。
このような回路においては,x1,x2,x3の条件を変えるこ
とにより，上記10関数のうちＮ関数,W関数およびＭ関数
を除く７種類の関数が実現できるのは容易に理解できよ
う。
（3.9）拡張されたプログラマブル・マルチ・メンバー
シップ関数回路（第31図，第32図，第33図） 第31図は，第29図のメンバーシップ関数回路を拡張した
ものである。拡張には２つの意味がある。その１つは,2
種類のグレードα，βを設けた点である。上述のすべて
の回路においては，最大グレードは常に１に固定されて
いたが,1〜０の間で可変な値α，βが新たなグレード・
パラメータとして用意されている。もう１つは，第31図
の出力電流Ｚのグラフからも分るように，新たなグレー
ド・パラメータの導入にともなってＭ型の変形ともいう
べき新しいメンバーシップ関数形態を創設した点にあ
る。
第31図において，第29図に示すものと同一素子には同一
符号にＡを添えて示してある。以下，第29図に示すもの
と異なる点についてのみ説明する。
多出力電流ミラー81Aは４つの入力電流xiを生成するも
のとなっている。
第１のＳ関数回路において，ワイヤードOR84Aには値x1
の吐き出し入力電流が与えられている。ワイヤードOR87
Aにはαの値の吐き出し入力電流が与えられている。
第１のＳ関数回路の２つのワイヤードOR87Aと86Aとの間
に，新たにワイヤードOR89が設けられここに，新たに設
けられた上り勾配関数回路（第１の上り勾配関数回路）
の出力電流が流入している。この第１の上り勾配関数回
路は，ワイヤードOR82とダイオード接続MOS FET 83と
からなり，そのブレーク・ポイントはx4である。
したがって，第１のＳ関数回路と第１の上り勾配関数回
路とによって，第１のπ関数（ブレーク・ポイントx1,x
4,グレードはα）が生成される。
第２のＳ関数回路において，そのワイヤードOR94Aにはx
2＋βの吐き出し入力電流が与えられ，ワイヤードOR97A
にはβの吐き出し入力電流が与えられている。
このＳ関数回路に付属した上り勾配関数回路（第２の上
り勾配関数回路）のワイヤードOR92Aにはx3−βの吐き
出し入力電流が与えられている。電流ミラー99はβの吐
き出し入力を吸い込み入力に反転するためのものであ
る。
ワイヤードOR94A,97Aおよび92Aに与えられるβの値の３
つの入力電流は，多出力電流ミラー（図示略）によって
生成することができるのはいうまでもない。
第２のＳ関数回路および第２の上り勾配回路によって,x
2＋βおよびx3−βにブレーク・ポイントをもちかつグ
レードがβの第２のπ関数が発生する。
上述の第１のπ関数から第２のπ関数がワイヤードOR86
Aで減算される結果，最大グレードがαで中央部にβの
へこみをもつＭ関数が得られる。ただし，α≧β,x1≦x
2,x2＋２β≦x3≦x4の条件が必要である。
第31図の回路は，上述の10関数のうちＷ関数を除く９関
数を生成するように制御することが可能であることに加
えて，αとβの設定によってそれらの変形をつくること
もできる。
念のために,9関数からφ関数と１関数を除く６つの関数
を発生させる充分条件について示しておく。
Ｚ関数 x1＝x2＝x3＝LI,α＝1,β＝D.C. （x4がブレーク・ポイントとなる。） または,x1＝LI,α＝1,β＝1,x3＝x4＝HI （x2がブレーク・ポイントとなる。） Ｓ関数 x2＝x3＝x4＝HI,α＝1,β＝D.C. （x1がブレーク・ポイントとなる。） または,x1＝x2＝LI,α＝β＝1,x4＝HI （x3がブレーク・ポイントとなる。） π関数 α＝1,β＝0,x2,x3＝D.C. （x1,x4がブレーク・ポイントとなる。） または,x3＝x4＝HI,α＝β＝１ （x1,x2がブレーク・ポイントとなる。） またはx1＝x2＝LI,α＝β＝１ （x3,x4がブレーク・ポイントとなる。） Ｕ関数 x1＝LI,x4＝HI,α＝β＝１ （x2,x3がブレーク・ポイントとなる。） Ｎ関数 x4＝HI,α＝β＝１ （x1,x2,x3がブレーク・ポイントとなる。） И関数 x1＝LI,α＝β＝１ （x2,x3,x4がブレーク・ポイントとなる。） Ｍ関数 α≦x1≦x2,x2＋２β≦x3≦x4,α＝β＝１ （x1,x2,x3,x4がブレーク・ポイントとなる。） 第31図の回路もまたＳ関数を基調としているが,Z関数を
基調とすることによっても，拡張されたプログラマブル
・マルチ・メンバーシップ関数回路を実現できるのはい
うまでもない。
第32図は，第31図の回路を変形し，勾配を１と２との間
で切換えることがきるようにしたものである。第31図の
電流ミラー85A,95Aは勾配切替可能な電流ミラー85B,95B
でそれぞれ置換されている。これらの電流ミラー85A,95
Bは第15図の電流ミラー25A,第17図の電流ミラー35Aと同
じものである。
ダイオード接続FET 83,93Aもまた，勾配切替可能な電
流ミラー83B,93Bで置きかえられかつ電流の向きを修正
するためにそれらの前段に電流ミラー83C,93Cがそれぞ
れ設けられている。
ワイヤードOR94A,92Aには簡略化のためにそれぞれ電流x
2,x3が与えられている。
電流ミラー85B,83B,95B,93BはＰ−MOS FETで構成され
ているから，それらの制御電圧信号VC1〜VC4がＬレベル
になるとスイッチング用FETがオンとなり，勾配が２ま
たは−２となり，出力電流Ｚは第33図に破線で示す形と
なる。もちろん，制御電圧VC1〜VC4は相互に独立に調整
できるのはいうまでもない。
（3.10）クリスプ集合に適用可能なＳ関数回路（第34,3
5図） 第34図の回路は,S関数回路（第９図または第32図）をク
リスプ集合にも適用できるように改良したものである。
またここでは，勾配の切替回路が設けられている。第９
図（または第32図）との対比において，ワイヤードOR10
4が同34（または84A）に，切替可能な電流ミラー105が
電流ミラー35（または85B）に，ワイヤードOR107が同37
（または87A）に，ダイオード108がダイオード接続FET3
8（または88）にそれぞれ対応している。勾配の切替は
制御信号VC1によって行なわれる。
したがって，ワイヤードOR104と電流ミラー105との間に
接続されたスイッチング素子としてのＰ−MOS FET 10
6,およびワイヤードOR107と値αの電流源（図示略）と
の間に並列に接続されたスイッチング素子としてのＮ−
MOS FET 101,P−MOS FET 102が新たに設けられてい
る。FET102,106は制御信号VC2によってオン，オフ制御
される。FET101は，結節点109の電位によって制御され
る。この結節点109はワイヤードOR104と値x1の電流源
（図示略）との間に設けられ，ここに流入，流出する電
流の大小によってそのレベルがＨまたはＬレベルに変化
する。
ファジィ集合においては，あるものがファジィ集合に属
するかどうかは，属する度合いですなわち１〜０の連続
的な値で表わされる。したがって，この度合いを表わす
メンバーシップ関数は，上述してきたように勾配のある
部分をもっている。これに対して，クリスプ集合では，
あるものがクリスプ集合に属するかどうかは１または０
で明解に表わされる。クリスプ集合のメンバーシップ関
数は１から０または０から１に不連続に変化する部分
（無限大の勾配の部分）をもつ。
さて，第34図において，制御電圧VC2がＬレベルの場合
には,2つのFET 102,106がオンである。FET 101はFET
102に並列に接続されているからそれがオンであって
もオフであっても，第34図の回路はファジィ集合メンバ
ーシップＳ関数回路として働く。そして，制御電圧VC1
がＨであれば勾配は１で,Lのときには勾配が２となる。
このときの入出力特性が第35図に実線と破線でそれぞれ
示されている。
制御電圧VC2がＨレベルになると,FET 106,102はともに
オフとなる。したがって,FET106がオフであると，入力
電流xiは電流ミラー105には流入せず，ワイヤードOR104
から結節点109に向って流れることになる。FET 102が
オフであると，ワイヤードOR107に吐き出し入力電流α
が与えられるかどうかはFET 101の状態に依存する。
xi＜x1のときには，結節点109の電位はＬレベルであっ
て,FET 101はオフである。したがって，出力電流Ｚは
Ｏである。xi≧x1になると，結節点109がＨレベルにな
り,FET 101がオンとなる。電流αはワイヤードOR 107
からFET 101を通って流れる。電流ミラー105の出力電
流は０であるから，結局，出力電流Ｚはαに等しくな
る。このようにして，第５図に鎖線で示すように,xi＝x
1において０から１に反転する出力Ｚが得られる。制御
電圧VC2がＨレベルのときは，制御電圧VC1のレベルはH,
Lどちらでもよい。
Ｓ関数回路とＺ関数回路の相違は，上述したようにブレ
ーク・ポイントを定める電流の向きが異なるのみであ
る。したがって，第34図の回路の考え方をそのまま適用
し，構成要素としてのMOS FETをＰタイプまたはＮタイ
プに適宜選択することにより，クリスプ集合に適用可能
なＺ関数回路も同じように構成することができる。
ダイオード108を除く鎖線で示す回路100は，後に第40図
において用いられるので，ここで便宜的にＳ関数回路の
主要部と呼ぶことにする。
（3.11）クリスプ集合に適用可能な上り勾配関数回路
（第35図，第37図） 第36図の回路は，第32図に示されている勾配切替機能を
もつ上り勾配関数回路（ワイヤードOR82,電流ミラー83C
および勾配切替可能な電流ミラー83Bからなる回路，ま
たはワイヤードOR92A,電流ミラー93Cおよび勾配切替可
能な電流ミラー93Bからなる回路）を，クリスプ集合に
適用できるように改良したものである。
第32図との対比において，ワイヤードOR102は同82（ま
たは92A）に，電流ミラー103Cが同83C（または93C）
に，勾配切替可能な電流ミラー103Bが同83B（または93
B）にそれぞれ対応している。ただ，電流ミラー103Cと
勾配切替可能な電流ミラー103Bの接続順序は，電流ミラ
ー83C（または93C）と勾配切替可能な電流ミラー83B
（または93B）の接続順序と前後が逆になっている。ま
たこれらの電流ミラーを構成するFETのＰタイプとＮタ
イプとが入れかえられている。そうして，勾配切替可能
な電流ミラー103Bは２つの出力用ドレインをもつ電流ミ
ラー108とその出力用ドレインのうちの１つをスイッチ
ングするFET109とから構成されている。FET109は制御信
号VC3によってオン，オフ制御される。また，電流ミラ
ー108のゲート接続ドレインを開放するためのＮ−MOS
FET 107が新たに加えられている。このFET 107は制御
信号VC4によって制御される。
第36図の回路は，第15図と対比するとその構成がよく分
る。第15図に示された回路に,FET 107および電流ミラ
ー103Cが追加されてるだけである。
制御信号VC4がＨレベルの場合には，この回路は第32図
のファジィ集合のための上り勾配回路と同じ働きをす
る。すなわち,VC4がＨであれば,FET 107がオンとな
る。このときには，出力電流Ｚの傾きは制御信号VC3に
よって定まり，出力電流Ｚは第37図に実線および破線で
示す入出力特性を示す。
制御電圧VC4がＬレベルになるとFET 107はオフとな
る。FET 107がオフとなることによって,FET 108はも
はや電流ミラーとして働くことなく，単なる増幅器とな
る。
xi＜x1の場合には,FET 108のゲートに流入する電流は
０であるから，出力電流Ｚは当然に０である。
xi≧x1になり，わずかの値でもFET 108に流入しようと
する電流があると，これがFET 108によって増幅され，
その出力側には急峻に増大する電流が流れる。したがっ
て，第37図に鎖線で示すように,xi＝x1でほぼ垂直に立
上る出力電流Ｚの入出力特性が得られる。
第36図の回路は，第38図において用いられるので，特に
符号110が付けられている。
（3.12）クリスプ集合に適用可能なプログラマブル・マ
ルチ・メンバーシップ関数回路（第38図） 第38図は，第34図に示されたクリスプ集合に適用可能な
Ｓ関数回路の主要部100および第36図に示されたクリス
プ集合に適用可能な上り勾配関数回路110を，第32図に
示された拡張されたプログラマブル・マルチ・メンバー
シップ関数回路に適用してこれを改良することにより得
られるクリスプ集合に適用可能なプログラマブル・マル
チ・メンバーシップ関数回路を示している。
第38図において，第32図に示すものと同一物には同一符
号が付けられている。また，第34図の回路100は２つ用
いられているのでこれを100A,100Bで示し，同様に第36
図の回路110もまた２つ用いられているのでこれらが110
A,110Bで示されている。
回路に流れる電流を示す矢印に対応して示されたグラフ
から，第38図の回路においては，パラメータx1〜x4,
α，βを変えることによりＭ関数をはじめとして多くの
タイプのファジィ・メンバーシップ関数を表わす出力電
流Ｚが得られることは容易に理解できよう。また，制御
電圧VC11〜VC14,VC21〜VC24のレベルを切替えることに
より，勾配を変えることもできるし，多くのタイプのク
リスプ・メンバーシップ関数を発生させることも可能で
ある。
【図面の簡単な説明】
第１図（Ａ）は一般的なメンバーシップ関数を示し，第
１図（Ｂ）は直線で近似された実際的なメンバーシップ
関数を示している。 第２図はファジィ制御システムの概念を示すものであ
る。 第３図は，学習機能を備えたファジィ・システムの概念
を示すブロック図である。 第４図は，種々のタイプのメンバーシップ関数を示すグ
ラフである。 第５図は,MOS FETを用いて構成されたＺ関数回路を示す
回路図であり，第６図はその入出力特性を示すグラフで
ある。 第７図は，入出力特性の測定のためにバイポーラ・トラ
ンジスタを用いて構成されたＺ関数回路を示す回路図で
あり，第８図は，測定された入出力特性を示すグラフで
ある。 第９図はMOS FETを用いて構成されたＳ関数回路を示す
回路図であり，第10図はその入出力特性を示すグラフで
ある。 第11図は，入出力特性測定のためにバイポーラ・トラン
ジスタを用いて構成されたＳ関数回路を示し，第12図は
測定された入出力特性を示すグラフである。 第13図は，メンバーシップ関数の実際的な一例を示すグ
ラフである。 第14図は，メンバーシップ関数およびその変数と回路の
入出力電流との対応のさせ方によって勾配が任意に設定
できる様子を示すグラフである。 第15図は，勾配を２つに切替えることのできるＺ関数回
路の一部を示す回路図であり，第16図はその入出力特性
を示すグラフである。 第17図は，勾配を３つに切替えることのできるＳ関数回
路の一部を示す回路図であり，第18図はその入出力特性
を示すグラフである。 第19図は，プログラマブル・マルチ・メンバーシップ関
数回路の一例を示すブロック図である。 第20図はマルチ・ファンアウト回路の一例を示す回路図
である。 第21図（Ａ）は,Z関数とＳ関数のファジィMIN演算およ
びファジィMAX演算によってＷ関数が生成される様子を
示すものであり，同図（Ｂ）は勾配の切替えられたＷ関
数を示すグラフである。 第22図は,MOS FETを用いて構成されたMIN回路を示す回
路図である。 第23図は，入出力特性測定のためにバイポーラ・トラン
ジスタを用いて構成されたMIN回路を示すものであり，
第24図は測定されたその入出力特性を示すグラフであ
る。 第25図は,2つの２入力MAX回路を組合せることにより構
成された３入力MAX回路を示すブロック図である。 第26図は,MOS FETを用いて構成されたMAX回路を示す回
路図である。 第27図は，入出力特性測定のためにバイポーラ・トラン
ジスタを用いて構成されたMAX回路を示すものであり，
第28図は測定されたその入出力特性を示すグラフであ
る。 第29図は,S関数回路を基調とした簡略化されたプログラ
マブル・マルチ・メンバーシップ関数回路の一例を示す
回路図である。 第30図は,Z関数を基調として同様に簡略化されたプログ
ラマブル・マルチ・メンバーシップ関数回路をつくるこ
とができることをグラフによって示すものである。 第31図は拡張されたプログラマブル・マルチ・メンバー
シップ関数回路を示す回路図である。 第32図は，勾配切替機能をもつ拡張されたプログラマブ
ル・マルチ・メンバーシップ関数回路を示す回路図であ
り，第33図はその入出力特性を示すグラフである。 第34図は，クリスプ集合に適用可能なＳ関数回路を示す
回路図であり，第35図はその入出力特性を示すグラフで
ある。 第36図は，クリスプ集合に適用可能な上り勾配関数回路
を示す回路図であり，第37図はその入出力特性を示すグ
ラフである。 第38図は，クリスプ集合に適用可能なプログラマブル・
マルチ・メンバーシップ関数回路を示す回路図である。 51,52……Ｚ関数回路,53,54……Ｓ関数回路， 55……MIN回路,56……MAX回路。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】それぞれが，あらかじめ相互に異なる基礎
    メンバーシップ関数が設定され，入力に応答して，その
    入力が設定された基礎メンバーシップ関数によって表わ
    されるファジィ集合に属する度合いを示すメンバーシッ
    プ値を出力する，複数のメンバーシップ関数値演算手
    段，および 上記複数種類の基礎メンバーシップ関数を組合わせて所
    望のメンバーシップ関数を合成するための演算を，上記
    複数のメンバーシップ関数値演算手段から得られるメン
    バーシップ値を表わす出力に対して施し，合成後のメン
    バーシップ値を出力する合成演算手段， を備えたメンバーシップ関数合成装置。
  2. 【請求項２】上記合成演算手段が,MIN演算,MAX演算およ
    びそれらの組合せ演算の少なくともいずれか一つを実行
    するものである，特許請求の範囲第（１）項に記載のメ
    ンバーシップ関数合成装置。
  3. 【請求項３】あらかじめ定められた複数の制御則にした
    がって，与えられた入力をそれがメンバーシップ関数に
    よって表わされるファジィ集合に属する度合いを示すメ
    ンバーシップ値に変換して出力するメンバーシップ関数
    回路手段と，上記メンバーシップ関数回路手段から得ら
    れる複数の出力に対して，あらかじめ定められた複数の
    制御則にしたがって所定のファジィ論理演算を行い，フ
    ァジィ推論出力を得るファジィ論理回路手段とを備えた
    ファジィ・システムにおいて， 上記メンバーシップ関数回路手段が， それぞれが，あらかじめ相互に異なる基礎メンバーシッ
    プ関数が設定され，入力に応答して，その入力が設定さ
    れた基礎メンバーシップ関数によって表わされるファジ
    ィ集合に属する度合いを示すメンバーシップ関数値を出
    力する，複数のメンバーシップ関数値演算手段，および 上記複数種類の基礎メンバーシップ関数を組合わせて所
    望のメンバーシップ関数を合成するための演算を，上記
    複数のメンバーシップ関数値演算手段から得られるメン
    バーシップ値を表わす出力に対して施し，合成後のメン
    バーシップ値を出力する合成演算手段から構成される， ファジィ・システム。
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