JPH061497B2 - フアジイ・メンバ−シツプｓ関数回路 - Google Patents

フアジイ・メンバ−シツプｓ関数回路

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JPH061497B2
JPH061497B2 JP60234641A JP23464185A JPH061497B2 JP H061497 B2 JPH061497 B2 JP H061497B2 JP 60234641 A JP60234641 A JP 60234641A JP 23464185 A JP23464185 A JP 23464185A JP H061497 B2 JPH061497 B2 JP H061497B2
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Description

【発明の詳細な説明】 発明の要約 入力電流Ｓとブレーク・ポイントに関する値ＳBの限界
差ＳBＳが演算され，この限界差が所定のグレードを
表わす電流αから減算される。すなわち，α−（ＳB
Ｓ）。負方向電流はダイオード作用素子によりカットさ
れる。
MOS FETによる実施例は第９図および第10図。
バイポーラ・トランジスタによる実施例は第11図および
第12図。
勾配を切替えることのできる実施例は第17図および第18
図。
目次 (1)発明の背景 (1.1)技術分野 (1.2)ディジタル・コンピュータの限界と電流モードで
動作する新しいファジィ論理回路 (1.3)メンバーシップ関数回路とファジィ制御システム
の概念（第１図，第２図） (1.4)学習機能を備えたファジィ・システムの概念（第
３図） (2)発明の概要 (2.1)発明の目的 (2.2)発明の構成と効果 (3)実施例の説明 (3.1)種々のタイプのメンバーシップ関数とそれらの定
義（第４図） (3.2)Ｚ関数回路（第５，６，７，８図） (3.3)Ｓ関数回路（第９，10，11，12図） (3.4)使用時における勾配の任意設定（第14，15図） (3.5)勾配の切替制御（第15，16，17，18図） (3.6)プログラマブル・マルチ・メンバーシップ関数回
路（第19，20，21図） (3.7)MIN回路とMAX回路（第22，23，24，25，26，27，2
8図） (3.8)簡略化されたプログラマブル・マルチ・メンバー
シップ関数回路（第29，30図） (3.9)拡張されたプログラマブル・マルチ・メンバーシ
ップ関数回路（第31，32，33図） (3.10)クリスプ集合に適用可能なＳ関数回路（第34，35
図） (3.11)クリスプ集合に適用可能な上り勾配関数回路（第
36，37図） (3.12)クリスプ集合に適用可能なプログラマブル・マル
チ・メンバーシップ関数回路（第38図） (1)発明の背景 (1.1)技術分野 この発明は，新しいファジィ制御システムの構築のため
に不可欠なメンバーシップ関数回路，とくにＳ関数回路
に関する。
(1.2)ディジタル・コンピュータの限界と電流モードで
動作する新しいファジィ論理回路 ファジィ論理はファジネスすなわち「あいまいさ」を取
扱う論理である。人間の思考や行動にはあいまいさがつ
きまとっている。そこで，このようなあいまいさを数量
化したり理論化できれば，交通管制，緊急，応用医療体
制等の社会システム，人間を模倣してつくられるロボッ
ト等の設計に応用できる筈である。1965年にL.A.Zadeh
によってファジィ集合の概念が提唱されて以来，このよ
うな観点から「あいまいさ」を取扱う一つの手段として
ファジィ論理の研究が行なわれてきた。しかしながらこ
のような研究の多くがディジタル計算機を用いたソフト
ウェア・システムへの応用に向けられているのが現状で
ある。ディジタル計算機は０と１とからなる２値論理に
基づく演算を行なうものであり，その演算処理はきわめ
て厳密ではあるが，アナログ量の入力にはＡ／Ｄ変換回
路を付加する必要があり，このために膨大な情報を処理
させようとすると最終結果が得られるまでに長い時間を
要するという問題がある。また，ファジィ論理の応用の
ためのプログラムはきわめて複雑にならざるを得ず，複
雑な処理のためには大型ディジタル計算機が必要となり
経済的でない。
そもそもファジィ論理は０から１までの区間の連続的な
値（０，１）を扱う論理であるから，２値論理を基礎と
するディジタル計算機にはなじまないという面をもって
いる。またファジィ論理は巾のあるあいまいな量を取扱
うものであるから，ディジタル計算機による演算ほどの
厳密性は要求されない。ファジィ論理を取扱うのに適し
た新しい回路の実現が望まれる理由がここにある。
このような要請にこたえるために，発明者は既に，電流
モードで動作する数多くのファジィ論理回路を提案して
いる（たとえば，特願昭59-57121など）。発明者が提案
したファジィ論理回路には，限界差回路，論理補回路，
限界和回路，限界積回路，論理和(MAX)回路，論理積(MI
N)回路，絶対差回路，含意回路，対等回路等があり，こ
れらの回路はいずれも電流モードで動作する。上記のす
べてのファジィ論理回路は，１または複数の限界差回路
と加算（減算）回路の組合せによって構成されるという
特徴をもつ。電流モードにおいては加，減算は単なる結
線によって実現できるので（ワイヤード・サムまたはワ
イヤード・サブトラクト），上記のすべてのファジィ論
理回路は基本的にはファジィ限界差回路をその唯一の構
成単位とするということができる。したがって，電流モ
ードで動作するファジィ論理回路は，その回路設計にお
いても，ＩＣの作製においても，多くの点で有利であ
る。
(1.3)メンバーシップ関数回路とファジィ制御システム
の概念（第１図，第２図） ファジィ集合Ａはメンバーシップ関数μA(X)によって特
性づけられる。メンバーシップ関数μA(X)とはその変数
ｘがファジィ集合Ａに属している度合を表わすものであ
り，この度合は０から１までの区間の連続的な値［０．
１］によって表わされる。メンバーシップ関数μA(X)の
一例が第１図(A)に示されている。
メンバーシップ関数回路は，ある値の変数ｘが１入力と
して与えられたときに，そのｘがファジィ集合Ａに属す
る度合いを表わす値μA(X)を出力する回路である。
上述のようなファジィ論理回路およびメンバーシップ関
数回路を用いたファジィ制御システムの概念の一例が第
２図に示されている。
ファジィ制御の応用の一例として，従来から人間が豊富
な経験と感とに基づいて操作ないしは制御していた系の
制御を自動化することが考えられている。人間の行なっ
てきた制御の大系はきわめて複雑であるが，それを単純
化していくと，いくつかのまたは数多くの経験則の組合
せとして把握することができる。この経験則は，「○○
（の状態等）が××であるならば，△△（の状態等）を
□□せよ」と端的に表現することができる。この経験則
をもう少し複雑にして，「○○が××で，かつ（または
○×が×○であるならば，△△を□□せよ」と発展させ
るとより一般的となる。この一般的な経験則の命題形式
をファジィ制御システムでは制御則と呼ぶ。
フィードバック制御システムの用法にしたがって，被制
御系の出力ｅおよびその偏差Δｅを制御入力とし，被制
御系に与える制御出力をΔｕとする。
第２図において，制御則の一例として，制御則１「ｅが
負の小さな値で，かつΔｅが正の小さな値ならば，Δｕ
を正の小さな値にせよ」が与えられている。この制御則
１を， ｅ＝ＮＳand Δｅ＝ＰＳ → Δｕ＝ＰＳ と表現する。ここでＮＳは負の小さな値(nega-tive sma
ll)を，ＰＳは正の小さな値(positive small)を，andは
「かつ」をそれぞれ意味している。
制御則２として「ｅが正の小さな値で，かつΔｅが負の
小さな値ならば，Δｕを負の小さな値にせよ」が与えら
れている。これは次のように表現される。
ｅ＝ＰＳand Δｅ＝ＮＳ → Δｕ＝ＮＳ その他にもいくつかの，ないしは多数の制御則が設定さ
れている。
制御則１における「ｅが負の小さな値」を判断する上
で，与えられた制御入力ｅ＝ｅ0がどの程度の度合で負
の小さな値であるといえるのか，という設問に対する答
がメンバーシップ関数１A〈ＭＳ関数１A〉によって与え
られる。メンバーシップ関数１Aはメンバーシップ関数
回路（図示略）から得られ，制御入力ｅが「負の小さな
値の集合」に属する度合を表わしている。第２図にはメ
ンバーシップ関数１Aとして，ｅが負のある値でピーク
をもつ三角形状の関数が与えられており，この関数１A
によると，ある制御入力ｅ＝ｅ0＝-0.2がこの集合に属
する場合は0.8である。
同じように，制御入力Δｅが「正の小さな値の集合」に
属する度合を表わすメンバーシップ関数１B〈ＭＳ関数
１B〉が第２図に示されている。この関数１BもまたΔｅ
がある正の値のときにピークとなる三角形状のものであ
る。図示しないメンバーシップ関数回路から出力される
このメンバーシップ関数１Bによると，ある制御入力Δ
ｅ＝Δｅ0＝+0.1がこの集合に属する度合は0.6である。
制御則１における「ｅが負の小さな値でかつΔｅが正の
小さな値」の「かつ」の条件は一般にはファジィ論理積
(MIN)で演算される。この演算ＭＩＮは，具体的には，
その２つの変数のうちの小さい方を選択するものであ
る。したがって，上述のメンバーシップ関数１Aの値0.8
と同１Bの値0.6とから，MINの演算結果を表わすものと
して0.6が得られる。
制御則１における「Δｕを正の小さな値にせよ」という
指令もまたメンバーシップ関数〈原指令１〉で与えられ
る。この原指令１を表わす関数もまた，Δｕがある正の
値のときにピーク値１となる三角形状のものが一例とし
て示されている。原指令１を表わす関数は，メンバーシ
ップ関数発生回路（図示略）から発生する。
制御則１における「ならば」は，たとえば乗算によって
実行される。上述のNIM演算によって値0.6が得られてい
る。原指令１の関数にこの0.6を乗じると，ピーク値が
0.6の三角形状の関数〈指令１〉がつくられる。
「ならば」の演算をMINによって行なうようにしてもよ
い。この場合には，破線で示すような台形状の関数が指
令１として得られるであろう。
制御則２においても同じように，与えられた制御入力ｅ
およびΔｅにこの制御則２を適用することにより，〈指
令２〉が作成される。他の制御則の適用によって同じよ
うに他の指令も作成されよう。
１つの被制御系に対して上述のように複数の制御則が設
定されるのが一般的である。これらの制御則から導かれ
たそれぞれの指令が，制御出力Δｕを最終的に得るため
に利用される。そこで，各制御則から導かれた指令につ
いてファジィ論理和(MAX)の演算が行なわれる。第２図
に示された〈推論結果〉のグラフは，〈指令１〉と〈指
令２〉のMAX演算結果を示している。そのうち実線のグ
ラフは，各制御則の「ならば」の条件として乗算が用い
られたもの，破線のグラフは「ならば」の条件としてMI
Nの演算が行なわれたものをそれぞれ示している。
このような推論結果を用いて，最終に制御出力Δｕが決
定される。これをデファジフィケーシヨン(defuzzifica
tion)という。メンバーシップ関数の生成を含めて上述
の各演算は，ファジィ論理にしたがって「あいまいさ」
を包含した状態で行なわれているが，この段階において
は確定した１つの値をもつ制御出力Δｕを決定しなけれ
ばならない。
デファジフィケーションは，たとえば〈推論結果〉を示
す関数の重み付き平均をとることによって，すなわち重
心の位置を求めることによって行なうことができる。こ
の実施例では，最終的に制御出力Δｕ＝Δｕ0＝+0.1に
決定されている。「ならば」の演算としてMINが行なわ
れた場合にも，ほぼ同じ結果が得られるであろう。
〈指令１〉の重心の位置と〈指令２〉の重心の位置とを
先に求め，これら２つの位置のさらに重みつき平均をと
ることによってデファジフィケーションを行なってもよ
い。
メンバーシップ関数１A，１B等は可変であることが好ま
しい。すなわち，上述のようにして決定された制御出力
Δｕによって被制御系の制御を継続する過程において，
制御が適確に行なわれているかどうかを監視する。もし
最適な制御が行なわれていなければ，メンバーシップ関
数（その値またはグラフの形）を変更して，最適な制御
を可能とするメンバーシップ関数を追求していく。これ
を一般に「学習機能」という。
(1.4)学習機能を備えたファジィ・システムの概念（第
３図） 第３図は，上述したような学習機能を備えたファジィ・
システムの一例を概略的に示している。
何らかの物理的入力，たとえば上述の制御入力やキー入
力されたデータ等が，入力変換回路11によって必要に応
じて正規化され，または適当な形態の信号に変換され
る。この変換回路11は場合によっては不要となろう。
メンバーシップ関数回路群12には，パラメータ可変のメ
ンバーシップ関数回路が多数設けられており，変換回路
11からの入力信号に応じて所定のものが１または複数個
選択され，かつ入力信号に応じたメンバーシップ関数を
表わす信号が出力される。
他方，１または複数のメンバーシップ関数を発生する回
路15が設けられている。これらの回路12および15からの
メンバーシップ関数出力はファジィ論理回路網13に入力
し，ここで所定のファジィ論理にしたがった演算が行な
われ，その演算結果が出力される。この回路網13の論理
およびメンバーシップ関数発生回路15のパラメータも必
要に応じて変更できるものであることが好ましい。
ファジィ論理回路網13から出力されるファジィ情報はそ
のまま出力となることもあるが，場合によっては上述の
デファジフィケーション回路14によって何らかの決定が
行なわれ，これが出力となる。
この出力は，表示されたり，上述の制御出力Δｕとなっ
たり，種々の用途に用いられよう。
ファジィ論理回路網13またはデファジフィケーション回
路14の出力は，参照（基準，標準）入力と比較される。
この参照入力は，学習の正解を表わすものであり，たと
えば熟練したエキスパート，ディジタル・コンピュータ
によるシミレーション等によって与えられるであろう。
制御，記憶回路16は，上記比較結果に応じて，その偏差
が零になるように，メンバーシップ関数回路群12および
メンバーシップ関数発生回路15の各メンバーシップ関数
の形状やパラメータ等を変えたり，ファジィ論理回路網
13内の論理関数の種類や接続を変更したりする。
このようにして，このファジィ・システムは学習するこ
とによって，常に正しい出力（正解）を発生するように
調整，変更されていく。
(2)発明の概要 (2.1)発明の目的 この発明の目的は，上記(1,3),(1,4)で述べたシステム
において用いられるメンバーシップ関数を得るための回
路であって，しかも上記(1,2)で述べた電流モードで動
作するファジィ論理回路に適したメンバーシップ関数回
路，とくにＳ関数回路を提供することにある。
(2.2)発明の構成と効果 この発明によるＳ関数回路は，ブレーク・ポイントに関
連する値の電流ＳBを出力する第１の電流源，第１の電
流源の出力電流ＳBから入力電流Ｓを減算する限界差ＳB
Ｓを演算する限界差回路，ファジィ論理における所定
のグレードαを表わす電流を出力する第２の電流源，第
２の電流源の出力電流αから限界差回路の出力電流ＳB
Ｓを減算する減算回路，および減算回路の出力電流の
うち負方向電流を遮断するためのダイオード作用素子を
備えていることを特徴とする。
上記所定のグレードαは一般には１である。上記限界差
回路の電流ミラーとして多出力電流ミラーを用い，この
多出力電流ミラーの出力線を並列に接続しかつ少なくと
も１つの出力線にスイッチング素子を設けると，Ｓ関数
の勾配が切替可能となる。
Ｓ関数とは，入力Ｓがある値に達するまで０の値を示
し，上記のある値からは一定の勾配で立上り，遂にはブ
レーク・ポイントＳBにおいてα（＝１）となる，その
ような関数である。
この発明によると，上述のように１−（ＳBＳ）の値
（負方向電流は０となる）を表わす出力電流を得られる
ので，この出力電流はＳ関数を表わす。しかも，このＳ
関数回路は電流モードで動作する。
Ｓ関数回路は，実施例の説明において明らかになるよう
に，多くのファジィ・メンバーシップ関数を生成するた
めの基本となる回路であり，きわめて有用な回路であ
る。
以下に，この発明の実施例について詳細に説明する。
以下の実施例の説明では，まず種々のタイプのメンバー
シップ関数を明らかにし（第４図），Ｓ関数回路と関連
のあるＺ関数回路について説明（第５図〜第８図）した
のち，この発明の実施例であるＳ関数回路について説明
し（第９図〜第12図）さらにＳ関数回路の発展形態およ
びその応用例について展開する。
(3)実施例の説明 (3,1)種々のタイプのメンバーシップ関数とそれらの定
義（第４図） メンバーシップ関数は，一般的には，第１図(A)にその
一例が示されているように，曲線で表現されることが多
い。しかし，曲線で表現されるべきかどうかはメンバー
シップ関数にとって本質的なことではない。メンバーシ
ップ関数のより重要な特徴は，それが０〜１までの連続
的な値をとるということである。
他方，回路設計上の観点からいうと，第１図(B)に示さ
れているように，メンバーシップ関数を直線の折線で表
現する方が取扱いが容易であり，少数のパラメータでメ
ンバーシップ関数を特性づけることができ，さらに設計
も簡単となる。しかも，メンバーシップ関数を折線で表
わしても，上記の特徴が失なわれることはない。
したがって，以下の説明では，すべてのメンバーシップ
を直線またはその折線で表現することとする。
第１図(B)に示されたメンバーシップ関数は一例にすぎ
ない。メンバーシップは他に多くのタイプのものがあ
る。以下にそれらの定義について説明する。
第４図には，10種類のメンバーシップ関数が示されてい
る。
第１のものは変数ｘの値に関係なく常に０の値をとる関
数であり，これをφ関数と定義する。
第２のものは，常に１の値をとる１関数と定義されるも
のである。
第３のものは，変数ｘが小さい領域では１の値をとり，
ある値ＺBに達すると，一定の勾配で減少し，遂に０に
達し，ｘがそれよりも大きい領域では常に０の値をとる
関数である。すなわち変数Ｘ軸上に１つの下り勾配をも
つ。これはＺ関数と名付けられる。ｘ＝ＺBをブレーク
・ポイントと呼ぶ。勾配は任意の値をとりうる。Ｚ関数
はブレーク・ポイントＺBと勾配とによって規定するこ
とができる。ＺB＝０，ＺB＜０であっても，これをＺ関
数に含ませる。
第４のものは，Ｚ関数を反転した形のものであり，これ
をＳ関数と定義する。すなわち，Ｘ軸上に１つの上り勾
配をもつ。Ｓ関数もブレーク・ポイントＳBと勾配とに
よって規定される。
第５のものはπ関数と呼ばれるもので，変数ｘがある領
域にあるときに１の値をとり，ｘがブレーク・ポイント
ＳB2より小さくなるかまたはＺB2より大きくなると一定
の勾配で減少し，遂には０の値をとり，それよりもｘが
小さいおよび大きい領域では常に０である関数がある。
台形状の関数ということもできる。π関数は２つのブレ
ーク・ポイントＳB2，ＺB2と勾配とによって特徴づけら
れる。
特殊な場合にはＳB2＝ＺB2となり，鎖線で示すように三
角形状になる。
第６のものは，π関数を反転したＵ関数と定義されるも
のである。１つの谷をもつ関数ということもできる。Ｕ
関数は，２つのブレーク・ポイントＺB1，ＳB1および勾
配によって規定される。特殊な場合には鎖線で示す形と
なる（ＺB1＝ＳB1）。
メンバーシップ関数の形はさらに複雑になる。
第７番目のものは，台形関数（π関数）に，それよりも
ｘの大なる領域において上り勾配の関数（Ｓ関数）を組
合せたものであり，Ｎ関数と定義される。これはまた見
方をかえて，谷をもつ関数（Ｕ関数）に，それよりもｘ
の小なる領域において上り勾配の関数（Ｓ関数）を組合
せたものということもできる。いずれにしても，このＮ
関数は３つのブレーク・ポイントＳB2，ＺB2，ＳB1およ
び勾配によって規定される。
第８番目のものはＮ関数を反転したものであってVI関数
と定義される。これもまた３つのブレーク・ポイントＺ
B1，ＳB2，ＺB2および勾配によって規定される。
第９番目のものはＷ関数と呼ばれ，これは，谷をもつ関
数（Ｕ関数）を２つ組合せたものということもできる
し，台形の関数（π関数）に下り勾配をもつ関数（Ｚ関
数）と上り勾配をもつ関数（Ｓ関数）を組合せたものと
いうこともできるし，さらにＮ関数にＺ関数を組合せた
ものまたはVI関数にＳ関数を組合せたものということも
可能である。いずれにしてもＷ関数は，４つのブレーク
・ポイントＺB1，ＳB2，ＺB2，ＳB1および勾配によって
規定される。
最後のものはＷ関数を反転したもので，Ｍ関数と定義さ
れる。これもまた４つのブレーク・ポイントＳB1，
ＺB2，ＳB2，ＺB1および勾配によって規定される。
さらに上記の２以上の関数を適宜組合せることにより，
一層複雑にしたメンバーシップ関数も定義されうること
は容易に理解できよう。
第４図においては，変数ｘの正の領域のみが図示されて
いるが，ｘの負の領域にも拡張できることはいうまでも
ない。この場合に，上述のブレーク・ポイントも一般的
には負の値をとりうる。
上り勾配，下り勾配，台形，谷等の勾配は任意にとるこ
とが可能であるが，回路設計上は勾配を１（または−
１）とすることが最も簡素となる。後述するように勾配
が１であっても，回路を使用するときに縦軸および横軸
のレンジを変えることにより任意の勾配を得ることがで
きる。勾配をあらかじめ定めておくと，上述の10の関数
は１または複数のブレーク・ポイントのみによって一義
的に定めることが可能となる。
(3,2)Ｚ関数回路（第５図，第６図，第７図，第８図） 第５図はＺ関数を出力するメンバーシップ関数回路の一
例を示している。ここでは入力変数はＺ，Ｚ関数はｆZ
で表わされている。また，この回路は電流モードで動作
し，吸い込み入力，吐き出し入力の回路である。吸い込
み入力とは入力電流が回路に流入する形態であり，吐き
出し出力とは出力電流が回路から流出する形態をいう。
電流モードにおいては，変数および関数の正，負は電流
の方向によって，それらの絶対値は電流値によってそれ
ぞれ表わされる。
第５図のメンバーシップＺ関数回路は，ブレーク・ポイ
ントＺBを表わす電流を与える電流源（回路に吐き出し
入力電流を与える）23と，電流ミラー（ＣＭ）25と，１
の値の電流を与える電流源（回路に吸い込み入力電流を
与える）26と，ダイオード28とから構成されている。電
流ミラー25は２個のＮ−MOS FETにより構成されてい
る。第５図の回路の各部分を流れる電流を表わすグラフ
が，電流の向きを示す矢印に対応して示されている。ま
た，出力電流ｆZのグラフは第６図に示されている。
入力端子21には入力変数Ｚ（Ｚ≧０とする）の値を表わ
す電流が流入している。入力端子21と電流ミラー25の入
力側との間にはワイヤードＯＲ24によって電流源23が接
続され，このワイヤードＯＲ24から値ＺB（ＺB≧０とす
る）の電流が流出する。したがって，ワイヤードＯＲ24
から電流ミラー25に向かってＺとＺBとの差（Ｚ−ＺB）
を表わす電流が流れようとするが，実際は電流ミラー25
が逆方向電流に対して電流阻止ダイオードとして働くの
で，限界差（ＺＺB）の電流が流れることになる（グ
ラフ参照）。ここではファジィ限界差の演算を表わ
し，限界差は次の内容をもつ。
電流ミラー25の出力側からは同じ値の吸い込み電流が出
力される。電流ミラー25の出力側と出力端子22との間に
は電流源26がワイヤードＯＲ27によって接続されてい
る。したがって，ワイヤードＯＲ27では１−（Ｚ
ＺB）の演算が行なわれ，この値の電流が出力端子22か
ら吐き出されるかまたは吸い込まれようとする（グラフ
参照）。しかしながら，ワイヤードＯＲ27と出力端子22
との間には，吐き出し出力に対して順方向となるダイオ
ード28が接続されているので，端子22に現われようとす
る吸い込み出力電流は０となる。これは１（Ｚ
ＺB）の演算と等価である。
以上の動作をまとめると次のようになる。
この動作をグラフで表わしたのが，第６図である。この
Ｚ関数の下り勾配は−１である。
なお，ダイオード28はダイオード接続MOS FETで代える
ことができる。
入力電流Ｚが負の場合には（ただしＺB≧０），電流ミ
ラー25からワイヤードＯＲ24に向かって（Ｚ＋ＺB）の
電流が流れようとするが，電流ミラー25がこの電流の流
出を阻止するので，電流ミラー25とワイヤードＯＲ24と
の間に流れる電流は０である。したがって，電流ミラー
の出力電流も０であり，出力端子22には電流源26の１の
値の電流がそのまま吐き出される。
ブレーク・ポイントＺBが負の場合（ただしＺ≧０）に
は，ワイヤードＯＲ24から電流ミラー24に（Ｚ＋｜ＺB
｜）の電流が流入するので，電流ミラー25の吐い込み出
力電流も（Ｚ＋｜ＺB｜）となる。したがって，出力は
次のように表わされる。
第(3)式は，ＺBが負側にくるように第６図のグラフをそ
のまま左シフトした動作を表わしている。
ブレーク・ポイントＺBおよび入力電流Ｚがともに負の
場合には，ワイヤードＯＲ24から電流ミラー25に向かっ
て（｜ＺB｜｜Ｚ｜）の電流が流入する。したがっ
て，電流ミラー25の吸い込み出力電力も（｜ＺB｜｜
Ｚ｜）で与えられ，吐き出し出力電流は次式で表現され
る。
第(4)式もまた，第６図のグラフを左側にシフトした状
態を表現している。
このようにして，第５図の回路はすべてのＺの値および
ＺBの値に対して適用可能である。
第７図は，バイポーラ・トランジスタ・アレイ（ROHM社
製TA78）を用いて実現したＺ関数回路を示している。第
５図の電流源，電流ミラー等に対応する回路には同一符
号が付けられている。また，第５図の入力端子21に代え
て入力回路21Ａが，出力端子22に代えて出力回路22Ａが
設けられている。ダイオード28としては，NPNトランジ
スタ（TA78中の１個）のベース・エミッタ間のダイオー
ドが利用されている。
第８図は，第７図の回路を用いて測定した実験結果を示
している。３つの異なるＺB（パラメータ）について実
験が行なわれた。入力電流Ｚ，ブレーク・ポイント電流
ＺB，１の値の電流および出力電流ｆZは，それぞれの回
路における抵抗の降下電圧として測定された。ｆZ＝10
μAがμ＝１に，ｆZ＝０μAがμ＝０にそれぞれ対応し
ている。
このグラフから分るように，第７図の回路はきわめてす
ぐれた直線性を有しているとともに，回路構成も簡素で
ある。このようなすぐれた直線性は，電圧モードの簡単
な回路では実現不可能であり，これが，電流モードの回
路でメンバーシップ関数回路を実現した大きな理由でも
ある。また，第７図の回路では電流ミラーが使用されて
いるので温度安定性がよく，電流源を除いて抵抗を使用
していないから集積化に適している等の特徴がある。
また，第７図および第８図からも分るように，Ｚ関数回
路はMOS FETのみならずバイポーラ素子によっても，実
用性のきわめて高いものが実現できる。
(3,3)Ｓ関数回路（第９図，第10図，第11図，第12図） メンバーシップＳ関数回路の一例が第９図に示されてい
る。入力変数（入力電流）はＳで，Ｓ関数出力（出力電
流）はｆSでそれぞれ示されている。ブレーク・ポイン
トを表わす電流ＳBは電流源33によって，値１を表わす
電流は電流源36によってそれぞれ与えられる。
Ｓ関数回路とＺ関数回路との基本的な相違は，ワイヤー
ドＯＲ34（第５図のワイヤードＯＲ24に対応）に入力す
る電流の向きにある。このワイヤードＯＲ34には，入力
電流Ｓが吐き出し入力として，またブレーク・ポイント
電流ＳBが吸い込み入力として与えられている。このた
めに，入力端子31に与えられる吸い込み入力電流は電流
ミラー39によってその向きが反転されている。また，ブ
レーク・ポイント電流源33は回路に対して吸い込み入力
を与えるものとなっている（第５図の電流源23と比較せ
よ）。
ワイヤードＯＲ34と電流ミラー35とによりＳBＳの演
算が行なわれる。さらに，ワイヤードＯＲ37によって１
−（ＳBＳ）の演算が行なわれる。ダイオードとして
作用するダイオード接続MOS FET 38によって吸い込み出
力方向の電流が阻止されるから，結局出力電流としてｆ
S＝１（ＳBＳ）を表わす吐き出し出力電流が得られ
る。この出力電流のグラフが第10図に示されている。
このＳ関数回路において，ブレーク・ポイントＳBを負
の値に設定することも可能であるが，ＳB＜０の場合に
は，Ｓ≧０の領域では出力電流ｆSは常に１の値をとる
ので，ＳBを負に設定することに格別の意味を見い出す
ことはできない。ＳB＝０とすれば足りる。
バイポーラ・トランジスタを用いて実現したＳ関数回路
が第11図に示されている。この図においても，第９図に
示すものと同一機能をもつ回路については同一符号が付
けられている。符号31Ａは入力端子31に対応する入力回
路であり，符号32Ａは出力端子32に対応する出力回路で
ある。第11図の回路の測定された特性（ＳBをパラメー
タとする）が第12図に示されている。このＳ関数回路も
すぐれた直線を有していることが分る。
(3,4)使用時における勾配の任意設定（第13図，第14
図） 第３図において変換回路11が示されているように，一般
にメンバーシップ関数の議論においては，物理的量の入
力値をその最大値（または回路の許容値）を用いて正規
化し，その正規化された値が入力値として用いられる。
たとえば，身長Ｈを取扱う場合には，その最大値（たと
えば２ｍ）Ｈmaxを用いて，身長入力が，Ｈ／Ｈmaxで正
規化される。
一例として，集合「背の高い人」のメンバーシップ関数
μSHが第13図(A)にＳ関数として，集合「背の低い人」
のメンバーシップ関数μZHが第13図(B)にＺ関数として
それぞれ示されている。これらのメンバーシップ関数の
横軸（変数）はＳ＝Ｈ／Ｈmax，Ｚ＝Ｈ／Ｈmaxとして表
現されている。
したがって，回路上において，最大値Ｈmaxを何μＡに
対応せ，関数のグレード１を何μＡに対応させるかによ
って，メンバーシップ関数の実効的な勾配，すなわちＳ
関数の上り勾配およびＺ関数の下り勾配を任意の値に設
定することが可能である。上述した電流ミラーを用いた
Ｚ関数回路およびＳ関数回路では，（出力電流）／（入
力電流）の勾配は必ず−１または１となっているが，そ
の使い方次第で任意の勾配を得ることができる訳であ
る。
勾配を実質的に変化させた例がＺ関数を用いて第14図に
示されている。第14図(A)は，Ｈmaxを100μＡに，グレ
ード１を10μＡにそれぞれ対応させたときの集合「背の
低い人」のメンバーシップ関数を示している。このよう
なメンバーシップ関数に対して勾配をその1/2にしたい
ときには，第14図(B)に示すように，Ｈmaxを50μＡに対
応させればよい。また，勾配を1/4にしたいときには，
第14図(C)に示すように，Ｈmaxを25μＡに対応させれば
よい。
以上のようにして，上述したメンバーシップ関数発生回
路の勾配が＋１または−１に固定されていたとしても，
その使い方次第で任意の勾配を設定できることが分る。
(3,5)勾配の切替制御（第15図，第16図，第17図，第18
図） 回路構成上においてメンバーシップ関数の勾配を変化さ
せることも可能であることを次に説明する。
第15図は，第５図に示されたＺ関数回路における電流源
23，ワイヤードＯＲ24および電流ミラー25を取出し，電
流ミラー25を変形して電流ミラー25Ａとした構成を示し
ている。
電流ミラー25Ａは，面積の等しい２つの出力用ドレイン
をもつ電流ミラー41と，これら２つの出力用ドレインの
並列接続をスイッチングするためのＮ−MOS FET 42とか
ら構成されている。FET 42は制御端子43に与えられる制
御信号ＶCによってオン，オフ制御される。
この電流ミラー25Ａの出力信号ＺＺBのグラフが第16
図に示されている。制御信号ＶCをＬレベルにすると，F
ET 42はオフであるから，電流ミラー25Ａの出力電流の
勾配は１である。この場合には，電流ミラー25Ａは第５
図に示された電流ミラー25と同じ機能をもつ。制御信号
ＶCをＨレベルにすると，FET 42がオンとなり，電流は
２つの出力用ドレインに流れ，結果的に２倍の出力電流
が流れることになるから，その勾配は２となる。
したがって，このような電流ミラー25Ａを第５図の電流
ミラー25に代えて用いると，制御信号ＶCのレベルによ
って勾配を切替えることのできるＺ関数回路が実現す
る。勾配が２となったときのＺ関数回路の入，出力特性
が第６図に破線で示されている。
２種類の勾配に限られることなく任意の数の勾配を切替
えることが可能である。第17図は，Ｓ関数回路の一部を
示すものであり，ここでは第９図の電流ミラー35が電流
ミラー35Ａで置替えられている。電流ミラー35Ａにおい
て，電流ミラー44は３つの出力用ドレインをもち，これ
らの出力用ドレインは並列に接続されているとともに，
そのうちの２つにスイッチング素子としてのFET 45,46
が接続されている。FET 45,46はそれらの制御端子47,48
に与えられる制御信号ＶC1，ＶC2によってオン，オフ制
御される。
第18図に示すように，２つのFET 45,46の両方がオフ
（ＶC1＝ＶC2＝Ｌ）の場合には出力電流の勾配は−１で
あり，いずれか一方がオンとなると（ＶC1＝Ｈ，ＶC2＝
ＬまたはＶC1＝Ｌ，ＶC2＝Ｈ）勾配は−２，両方がオン
になると（ＶC1＝ＶC2＝Ｈ）勾配は−３となる。
(3,6)プログラマブル・マルチ・メンバーシップ関数回
路（第19図，第20図，第21図） 上述した10個のファジィ・メンバーシップ関数のうちＭ
関数を除く９個の関数を自由にプログラムできる（また
は外部から制御できる）マルチ・メンバーシップ関数回
路が第19図に示されている。この関数回路は，マルチ・
ファンアウト回路50，第１のＺ関数回路(No.1)51，第２
のＺ関数回路(No.2)52，第１のＳ関数回路(No.1)53，第
２のＳ関数回路(No.2)54,MIN（ファジィ論理積）回路55
およびMAX（ファジィ論理和）回路56から構成されてい
る。変数（入力）はｘで，最終的に得られる関数（出
力）はｆXで与えられている。
マルチ・ファンアウト回路50は，１つの入力電流ｘか
ら，これと同じ値でかつ同じ向きの複数（ここでは４
つ）の電流ｘを生成するものであり，その具体的構成の
一例が第20図に示されている。この回路は，入力電流の
向きを反転するための電流ミラー58と，この電流ミラー
58の出力側に接続され，入力電流と同じ値でかつ逆向き
の複数（４つ）の出力電流を発生する多出力（マルチ・
ドレイン）電流ミラー59とから構成されている。
マルチ・ファンアウト回路50の４つの出力電流ｘはそれ
ぞれＺ関数回路51,52，Ｓ関数回路53,54に入力してい
る。Ｚ関数回路51,52はそれぞれ第５図に示すものと同
じであり，それらのブレーク・ポイントはＺB1，Ｚ
B2で，出力電流はｆZX1，ｆZX2でそれぞれ表わされてい
る。Ｓ関数回路53,54はそれぞれ第９図に示すものと同
じであり，それらのブレーク・ポイントはＳB1，Ｓ
B2で，出力電流はｆSX1，ｆSX2でそれぞれ表現されてい
る。したがって，勾配はここでは１，−１である。
第２のＺ関数回路52の出力ｆZX2および第２のＳ関数回
路54の出力ｆSX2はMIN回路55に与えられる。第21図(A)
に示されているように，これらの回路52,54のブレーク
・ポイントがＳB2≦ＺB2の条件を満たしたとすると，こ
れらの回路52,54の出力のMIN演算結果は台形上の関数す
なわちπ関数となる。このπ関数（MIN回路55の出力）
をｆπｘで表わす。MIN演算は，複数の入力値（ここで
は２入力値）のうち最も小さい値（小さい方の値）を選
択する演算であるからである。
MIN回路55の出力ｆπｘ，ならびに第１のＺ関数回路51
の出力ｆZX1および第１のＳ関数回路53の出力ｆSX1はMA
X回路56に与えられる。MAXは複数の入力値の最も大きい
値を選択する演算である。関数のグレード１に対応する
電流値をＩOとする。第21図(A)を再び参照して，ＺB1＋
２ＩO≦ＳB2，ＺB2≦ＳB1−２ＩOの条件を満足するよう
にこれらのブレーク・ポイントを選択すると，MAX回路5
6の出力はＷ関数を表わす。
これらの関数回路51〜54における電流ミラー（第５図符
号25，第９図の符号35）を，勾配の切替可能な電流ミラ
ー（第15図の電流ミラー25Ａなど）に置き換えることが
可能である。このようにした場合の制御端子に与えられ
る制御信号が第19図にはＶZ1，ＶZ2，ＶS1，ＶS2で与え
られている。これらの制御信号のレベル設定によって，
たとえば第21図(B)に示すようにＷ関数の４つの勾配の
任意のものを独立に１以外の値にすることが可能であ
る。第21図(B)はＶZ1＝ＶS2＝Ｈ，ＶZ2＝ＶS1＝Ｌに設
定した状態を示している。勾配の切替は以下に述べる任
意の関数においても可能であることはいうまでもない。
次に，第19図の回路がブレーク・ポイント値の設定に応
じて９個のファジィ・メンバーシップ関数を実現できる
ことを示す。第４図および第21図(A)を参照して話を進
める。
また，以下の説明でＨIは入力電流の最大値に上述のＩO
（たとえば10μＡ）を加えた値（［最大入力電流値］＋
ＩO）よりも大きな値に設定することを意味し，ＬIは−
ＩO以下の値に設定することを意味する。D.C.はドント
・ケア（Don't Care），すなわちいかなる値でもよいこ
とを示す。
第19図の回路が９個の関数回路のそれぞれを実現する条
件は次の通りである。
φ関数 ＺB1＝ＬI，ＳB1＝ＨI，ＳB2＝ＨI， ＺB2＝D.C. または， ＺB1＝ＬI，ＳB1＝ＨI，ＺB2＝ＬI， ＳB2＝D.C. １関数 ＺB1＝ＨI，他（すなわちＺB2，ＳB1，ＳB2）はD.C. （ここでＺB1は，最大入力電流値よりも大きければよい
が，制御信号の種類を増大させないようにするために充
分条件としてＺB1＝ＨIとした。） または，ＳB1＝ＬI，他はD.C. （ＳB1は０Ａ以下であればよいが，制御信号の種類の増
大を抑える意味でＳB1＝ＬIとした。）または，ＳB2＝
ＬI，ＺB2＝ＨI，他はD.C.（上記と同じように，ＳB2は
０Ａ以下であればよく，ＺB2は最大入力電流以上であれ
ばよい。） Ｚ関数 ＳB1＝ＨI，ＳB2＝ＨI，ＺB2＝D.C. （この場合，ＺB1がブレーク・ポイントとなる。） または，ＳB1＝ＨI，ＺB2＝ＬI，ＳB2＝D.C. この場合もＺB1がブレーク・ポイントとなる。） または，ＳB1＝ＨI，ＳB2＝ＬI，ＺB1＝ＬI （この場合，ＺB2がブレーク・ポイントとなる。また，
ＳB2は０Ａ以下であればよい。） Ｓ関数 ＺB1＝ＬI，ＺB2＝ＬI，ＳB2＝D.C. （この場合，ＳB1がブレーク・ポイントとなる。） または，ＺB1＝ＬI，ＳB2＝ＨI，ＺB2＝D.C. （この場合もＳB1がブレーク・ポイントとなる。） または，ＺB1＝ＬI，ＳB1＝ＨI，ＺB2＝ＨI （この場合はＳB2がブレーク・ポイントとなる。ＳB2は
最大入力電流値よりも大きな値であればよい。） π関数 ＺB1＝ＬI，ＳB1＝ＨI，ＳB2≦ＺB2 （ブレーク・ポイントはＳB2とＺB2である。ＳB2＝ＺB2
の場合には，第４図に鎖線で示すように三角形状とな
る。） Ｕ関数 ＳB2＝ＨI，ＺB2＝D.C. ＺB1＋ＩO≦ＳB1−ＩO （ブレーク・ポイントはＺB1とＳB1である。ＺB1＋ＩO
＝ＳB1−ＩOの場合には，第４図に鎖線で示す形とな
る。） または，ＺB2＝ＬI，ＳB2＝D.C. ＺB1＋ＩO≦ＳB1−Ｉ
O Ｎ関数 ＺB1＝ＬI，ＳB2≦ＺB2≦ＳB1−２ＩO （ブレーク・ポイントはＳB2，ＺB2，ＳB1である。） VI関数 ＳB1＝ＨI，ＺB1＋２ＩO≦ＳB2≦ＺB2 （ブレーク・ポイントはＺB1，ＳB2，ＺB2である。） Ｗ関数 ＺB1＋２ＩO≦ＳB2≦ＺB2≦ＳB1−２ＩO （上述した通りである。） 第19図において，符号55で示された回路をMAX回路に，
同56をMIN回路にそれぞれ置きかえることによって，第
４図の10関数のうちＷ関数を除く９関数を実現できるこ
とは容易に理解できよう。
(3,7)MIN回路とMAX回路（第22図，第23図，第24図，第2
5図，第26図，第27図，第28図） 第19図のプログラマブル・マルチ・メンバーシップ関数
回路で用いられているMIN（ファジィ論理積）回路およ
びMAX（ファジィ論理和）回路の詳細は，出願人による
出願（たとえば特願昭59-57121）に記載されているが，
ここに簡単な説明しておく。
MIN演算は次のように定義される ここでμX，μYはメンバーシップ関数をそれぞれ表わし
ている。
MIN回路をMOS FETで実現した回路が第22図に示されてい
る。入力電流は便宜的にμX，μYで表わされ，出力電流
（MIN演算結果）はμZで与えられている。
入力電流μXは電流ミラー61でその向きが反転される。
入力電流μYは電流ミラー66と67とからなるマルチ・フ
ァンアウト回路に入力し，これによって等しい値の２つ
の電流μYが生成される。
ワイヤードＯＲ62には吐き出し入力電流μXと吸い込み
入力電流μYとが与えられ，このワイヤードＯＲ62は電
流ミラー63に接続されている。電流ミラー63はダイオー
ドとしても作用し，ワイヤードＯＲ62と電流ミラー63と
によってファジィ限界差回路が構成されている。したが
って，電流ミラー63の吸い込み出力電流は次式で与えら
れる。
同じように，ワイヤードＯＲ64とダイオード65とによっ
て限界差回路が構成され，このMIN回路の吐き出し出力
電流は次式で与えられる。
第(7)式は第(5)式と同じである。
MIN回路をパイポーラ・トランジスタによって構成した
例が第23図に示されている。第22図の回路との対比か
ら，第23図の回路がMIN演算を行なうことは容易に理解
できよう。
第24図は第23図の回路の入出力特性の測定結果を示して
いる。一方の入力μYがパラメータとして用いられてい
る。第23図の回路において，PNPトランジスタとしてはT
A57が，NPNトランジスタとしてはTA78がそれぞれ使用さ
れた。
第19図において，MAX回路56の入力は３つである。一般
に２入力のMAX回路は簡単に構成することができる。３
入力のMAX回路を構成するには，第25図に示されている
ように，２入力のMAX回路56Ａ，56Ｂを２段に接続すれ
ばよい。
第26図は，２入力のMAX回路（56Ａまたは56Ｂ）をMOS F
ETを用いて構成した例を示している。
ファジィMAX演算は次式で定義される。
入力電流μYは２出力電力ミラー71に入力し，これによ
って入力電流と方向が逆の２つの電流μYが生成され，
一方はワイヤードＯＲ72に入力し，他方は電流ミラー75
でその向きが再び反転されワイヤードＯＲ74に与えられ
る。
ワイヤードＯＲ72には入力電流μXも入力している。ワ
イヤードＯＲ72とダイオード73とにより限界差回路が構
成されダイオード73からは次式で与えられる電流が出力
され，ワイヤードＯＲ74に流れていく。
ワイヤードＯＲ74において，この電流μXμYに電流μ
Yが加算されるから，結局，出力電流μZは次のようにな
る。
第(10)式は第(8)式と同じ内容を表わしている。
第27図は，MAX回路をバイポーラ・トランジスタで構成
した例を示している。第27図において，第26図に示すも
のと対応するものには同じ符号にＡを付けて示してあ
る。第27図の回路は第26図の回路と全面的には対応して
いない。第26図の２つの電流ミラー71,75が第27図では
３つの電流ミラー76,77,78によって置換されている。
複数のコレクタをもつバイポーラ・トランジスタによっ
て多出力電流ミラーを構成した場合に，いずれか少なく
とも１つの出力用コレクタが開放されるとそのコレクタ
に飽和が生じ，他の出力用コレクタの出力電流に誤差が
生じる。いかなる場合にも多出力電流ミラーのコレクタ
に飽和を生じさせないようにするためには，ある程度の
コレクタ・エミッタ電圧を確保することが必要である。
第27図の回路は，電流ミラー78のような入力抵抗の小さ
い回路を多出力電流ミラー77のコレクタに接続すること
により，コレクタの飽和を防止している。多出力電流ミ
ラーにおけるコレクタの飽和を回避するための対策につ
いては，出願人による特許出願，特願昭59-263386に詳
述されている。
第27図のMAX回路のμYをパラメータとする入出力特性の
測定結果の一例が第28図に示されている。
(3.8)簡略化されたプログラマブル・マルチ・メンバー
シップ関数回路（第29図，第30図） 第29図は，Ｓ関数回路を基調として簡略化されたプログ
ラマブル・マルチ・メンバーシップ関数回路を示してい
る。ここでは，Ｐ−MOS FETが使用されている。したが
って，第９図に示すＳ関数回路とは電流の向きが逆にな
っている。また，入力電流はｘi，出力電流はＺで示さ
れている。
多出力電流ミラー81は１つの入力電流ｘiからこれと同
じ値でかつ向きが逆の３つの電流ｘiを生成する。これ
らの電流ｘiは以下に述べる３つの回路の入力電流とな
る。
第１のＳ関数回路は，ワイヤードＯＲ84，電流ミラー8
5，ワイヤードＯＲ87およびダイオード接続MOS FET 88
から構成されている。第９図と対比すると，これらの素
子はワイヤードＯＲ34，電流ミラー35，ワイヤードＯＲ
37およびダイオード接続MOS FET38にそれぞれ対応す
る。ワイヤードＯＲ84にはブレーク・ポイントとしてｘ
1＋１の値の吐き出し入力電流が与えられている。第９
図との対比から，および第29図の電流の向きを示す矢印
に対応して表わされたグラフから，この第１のＳ関数回
路の動作は容易に理解できよう。
第２のＳ関数回路は，ワイヤードＯＲ94，電流ミラー9
5，ワイヤードＯＲ97および電流ミラー98から構成され
ている。電流ミラー98はダイオード作用とともに電流の
向きを反転する作用をもつ。ブレーク・ポイントはｘ2
であり，説明の便宜上，ｘ2−１≧ｘ1＋１の条件を満た
すものとする。
さらに，ブレーク・ポイントｘ3（ｘ3≧ｘ2）から上り
勾配（勾配は１）の値をもつ関数（以下，これを上り勾
配関数という）を発生する回路が設けられ，この回路
は，ワイヤードＯＲ92とダイオード接続MOS FET 93とか
ら構成されている。ワイヤードＯＲ92に，ｘ3の値の吐
き出し入力電流が与えられている。
この上り勾配関数回路の出力電流は，ワイヤードＯＲ96
において第２のＳ関数回路に入力している。このワイヤ
ードＯＲ96では，上り勾配関数回路の出力電流が減算さ
れ，かつ電流ミラー98によって逆方向電流が阻止される
ので，電流ミラー98の出力電流はπ関数を表わすものと
なる（ブレーク・ポイントｘ2，ｘ3）。
このπ関数を表わす電流は，ワイヤードＯＲ86において
第１のＳ関数回路に入力し，そこを流れる電流から減算
される。したがって，出力電流Ｚは，あたかもＳ関数か
らπ関数が減算された形となり，これはＮ関数を表わし
ている。
第29図の回路において，ダイオード接続MOS FET99およ
び89が追加されている。これらのFETは次のように働
く。すなわち，電流ミラー81とダイオード接続MOS FET
93のソース・ドレイン間には，電流ミラー98およびダイ
オード接続MOS FET 99のソース・ゲート間のしきい値電
圧が加わり，これらの正常な動作を可能にする。また，
ダイオード接続MOS FET 99と電流ミラー98のソース・ド
レイン間には２個のダイオード接続MOS FET 88と89のソ
ース・ドレイン間の電圧（すなわち，これらのしきい値
の和）が加わり，正常な動作を可能にしている。
第29の回路は，上述した10個の関数のうちVI関数，Ｗ関
数およびＭ関数を除く７個の関数を，次のようにして実
現することができる。
φ関数 ｘ1＝ＨI，ｘ2，ｘ3＝D.C. （ＨIは，［最大入力電流］＋Ｉ0に設定することを意味
する。Ｉ0はグレード１に対応する電流値である。φ関
数の場合には，ｘ1≧［最大入力電流］であればよ
い。） または，ｘ2＝ＬI，ｘ3＝ＨI，ｘ1＝D.C. （Ｌ1は−Ｉ0に設定することを意味する。φ関数の場合
にはｘ2≦０であればよい。またｘ3≧［最大入力電流］
であればよい。） １関数 ｘ1＝ＬI，ｘ2＝ＨI，ｘ3＝D.C. または，ｘ1＝ＬI，ｘ3＝ＬI，ｘ2＝D.C. Ｚ関数 ｘ1＝ＬI，ｘ3＝ＨI （ｘ3≧［最大入力電流］であればよい。ｘ2−１がブレ
ーク・ポイントとなる。） Ｓ関数 Ｘ2＝ＨI，ｘ3＝D.C. （ｘ1＋１がブレーク・ポイントとなる。） または，ｘ1＝ＬI，ｘ2＝ＬI （ｘ2≦０であればよい。ｘ3＋１がブレーク・ポイント
となる。） π関数 ｘ3＝ＨI （ｘ3≧［最大入力電流］であればよい。ｘ1＋１，ｘ2
−１がブレーク・ポイント。） Ｕ関数 ｘ1＝ＬI （ｘ2，ｘ3がブレーク・ポイント。） Ｎ関数 上述の条件，すなわち ｘ1＋２≦ｘ2≦ｘ3＋２ 第29図の回路はＳ関数回路を基調としている。Ｚ関数回
路を基調とすることによっても，簡略化されたプログラ
マブル・マルチ・メンバーシップ関数回路を実現するこ
とができる。すなわち，第30図(A)に示すような値をも
ちかつｘ1をブレーク・ポイントとするＺ関数回路を上
述の第１のＳ関数回路に代えて設ける。そして，このＺ
関数から，第30図(B)に示すようなπ関数を減算すれ
ば，第30図(C)に示すようにVI関数出力が得られる。た
だし，ｘ2≦ｘ3≦ｘ1−１が条件である。
このような回路においては，ｘ1，ｘ2，ｘ3の条件を変
えることにより，上記10関数のうちＮ関数，Ｗ関数およ
びＭ関数を除く７種類の関数が実現できるのは容易に理
解できよう。
(3.9)拡張されたプログラマブル・マルチ・メンバーシ
ップ関数回路（第31図，第32図，第33図） 第31図は，第29図のメンバーシップ関数回路を拡張した
ものである。拡張には２つの意味がある。その１つは，
２種類のグレードα，βを設けた点である。上述のすべ
ての回路においては，最大グレードは常に１に固定され
ていたが，１〜０の間で可変な値α，βが新たなグレー
ド・パラメータとして用意されている。もう１つは，第
31図の出力電流Ｚのグラフからも分かるように，新たな
グレード・パラメータの導入にともなってＭ型の変形と
もいうべき新しいメンバーシップ関数形態を創設した点
にある。
第31図において，第29図に示すものと同一素子には同一
符号にＡを添えて示してある。以下，第29図に示すもの
と異なる点についてのみ説明する。
多出力電流ミラー81Ａは４つの入力電流ｘiを生成する
ものとなっている。
第１のＳ関数回路において，ワイヤードＯＲ84Ａには値
ｘ1の吐き出し入力電流が与えられている。ワイヤード
ＯＲ87Ａにはαの値の吐き出し入力電流が与えられてい
る。
第１のＳ関数回路の２つのワイヤードＯＲ87Ａと86Ａと
の間に，新たにワイヤードＯＲ89が設けられここに，新
たに設けられた上り勾配関数回路（第１の上り勾配関数
回路）の出力電流が流入している。この第１の上り勾配
関数回路は，ワイヤードＯＲ82とダイオード接続MOS FE
T 83とからなり，そのブレーク・ポイントはｘ4であ
る。
したがって，第１のＳ関数回路と第１の上り勾配関数回
路とによって，第１のπ関数（ブレーク・ポイント
ｘ1，ｘ4，グレードはα）が生成される。
第２のＳ関数回路において，そのワイヤードＯＲ94Ａに
はｘ2＋βの吐き出し入力電流が与えられ，ワイヤード
ＯＲ97Ａにはβの吐き出し入力電流が与えられている。
このＳ関数回路に付属した上り勾配関数回路（第２の上
り勾配関数回路）のワイヤードＯＲ92Ａにはｘ3−βの
吐き出し入力電流が与えられている。電流ミラー99はβ
の吐き出し入力を吸い込み入力に反転するためのもので
ある。
ワイヤードＯＲ94Ａ，97Ａおよび92Ａに与えられるβの
値の３つの入力電流は，多出力電流ミラー（図示略）に
よって生成することができるのはいうまでもない。
第２のＳ関数回路および第２の上り勾配回路によって，
ｘ2＋βおよびｘ3−βにブレーク・ポイントをもちかつ
グレードがβの第２のπ関数が発生する。
上述の第１のπ関数から第２のπ関数がワイヤードＯＲ
86Ａで減算される結果，最大グレードがαで中央部にβ
のへこみをもつＭ関数が得られる。ただし，α≧β，ｘ
1≦ｘ2，ｘ2＋２β≦ｘ3≦ｘ4の条件が必要である。
第31図の回路は，上述の10関数のうちＷ関数を除く９関
数を生成するように制御することが可能であることに加
えて，αとβの設定によってそれらの変形をつくること
もできる。
念のために，９関数からφ関数と１関数を除く６つの関
数を発生させる充分条件について示しておく。
Ｚ関数 ｘ1＝ｘ2＝ｘ3＝ＬI，α＝１，β＝D.C. （ｘ4がブレーク・ポイントとなる。） または，ｘ1＝ＬI，α＝１，β＝１，ｘ3＝ｘ4＝ＨI （ｘ2がブレーク・ポイントとなる。） Ｓ関数 ｘ2＝ｘ3＝ｘ4＝ＨI，α＝１，β＝D.C. （ｘ1がブレーク・ポイントとなる。） または，ｘ1＝ｘ2＝ＬI，α＝β＝１，ｘ4＝ＨI （ｘ3がブレーク・ポイントとなる。） π関数 α＝１，β＝０，ｘ2，ｘ3＝D.C. （ｘ1，ｘ4がブレーク・ポイントとなる。） または，ｘ3＝ｘ4＝ＨI，α＝β＝１ （ｘ1，ｘ2がブレーク・ポイントとなる。） またはｘ1＝ｘ2＝ＬI，α＝β＝１ （ｘ3，ｘ4がブレーク・ポイントとなる。） Ｕ関数 ｘ1＝ＬI，ｘ4＝ＨI，α＝β＝１ （ｘ2，ｘ3がブレーク・ポイントとなる。） Ｎ関数 ｘ4＝ＨI，α＝β＝１ （ｘ1，ｘ2，ｘ3がブレーク・ポイントとなる。） VI関数 ｘ1＝ＬI，α＝β＝１ （ｘ2，ｘ3，ｘ4がブレーク・ポイントとなる。） Ｍ関数 α≦ｘ1≦ｘ2，ｘ2＋２β≦ｘ3≦ｘ4，α＝β＝１ （ｘ1，ｘ2，ｘ3，ｘ4がブレーク・ポイントとなる。） 第31図の回路もまたＳ関数を基調としているが，Ｚ関数
を基調とすることによっても，拡張されたプログラマブ
ル・マルチ・メンバーシップ関数回路を実現できるのは
いうまでもない。
第32図は，第31図の回路を変形し，勾配を１と２との間
で切換えることができるようにしたものである。第31図
の電流ミラー85Ａ，95Ａは勾配切替可能な電流ミラー85
Ｂ，95Ｂでそれぞれ置換されている。これらの電流ミラ
ー85Ｂ，95Ｂは第15図の電流ミラー25Ａ，第17図の電流
ミラー35Ａと同じものである。
ダイオード接続FET 83,93Ａもまた，勾配切替可能な電
流ミラー83Ｂ，93Ｂで置きかえられたかつ電流の向きを
修正するためにそれらの前段に電流ミラー83Ｃ，93Ｃが
それぞれ設けられている。
ワイヤードＯＲ94Ａ，92Ａには簡略化のためにそれぞれ
電流ｘ2，ｘ3が与えられている。
電流ミラー85Ｂ，83Ｂ，95Ｂ，93ＢはＰ−MOS FETで構
成されているから，それらの制御電圧信号ＶC1〜ＶC4が
Ｌレベルになるとスイッチング用FETがオンとなり，勾
配が２または−２となり，出力電流Ｚは第33図に破線で
示す形となる。もちろん，制御電圧ＶC1〜ＶC4は相互に
独立に調整できるのはいうまでもない。
(3.10)クリスプ集合に適用可能なＳ関数回路（第34，35
図） 第34図の回路は，Ｓ関数回路（第９図または第32図）を
クリスプ集合にも適用できるように改良したものであ
る。またここでは，勾配の切替回路が設けられている。
第９図（または第32図）との対比において，ワイヤード
ＯＲ104が同34（または84Ａ）に，切替可能な電流ミラ
ー105が電流ミラー35（または85Ｂ）に，ワイヤードＯ
Ｒ107が同37（または87Ａ）に，ダイオード108がダイオ
ード接続FET 38（または88）にそれぞれ対応している。
勾配の切替は制御信号ＶC1によって行なわれる。
したがって，ワイヤードＯＲ104と電流ミラー105との間
に接続されたスイッチング素子としてのＰ−MOS FET 10
6，およびワイヤードＯＲ107と値αの電流源（図示略）
との間に並列に接続されたスイッチング素子としてのＮ
−MOS FET 101,Ｐ−MOS FET 102が新たに設けられてい
る。FET 102,106は制御信号ＶC2によってオン，オフ制
御される。FET 101は，結節点109の電位によって制御さ
れる。この結節点109はワイヤードＯＲ104と値ｘ1の電
流源（図示略）との間に設けられ，ここに流入，流出す
る電流の大小によってそのレベルがＨまたはＬレベルに
変化する。
ファジィ集合においては，あるものがファジィ集合に属
するかどうかは，属する度合いですなわち１〜０の連続
的な値で表わされる。したがって，この度合いを表わす
メンバーシップ関数は，上述してきたように勾配のある
部分をもっている。これに対して，クリスプ集合では，
あるものがクリスプ集合に属するかどうかは１または０
で明解に表わされる。クリスプ集合のメンバーシップ関
数は１から０または０から１に不連続に変化する部分
（無限大の勾配の部分）をもつ。
さて，第34図において，制御電圧ＶC2がＬレベルの場合
には，２つのFET 102,106がオンである。FET 101はFET
102に並列に接続されているからそれがオンであっても
オフであっても，第34図の回路はファジィ集合メンバー
シップＳ関数回路として働く。そして，制御電圧ＶC1が
Ｈであれば勾配は１で，Ｌのときには勾配が２となる。
このときの入出力特性が第35図に実線と破線でそれぞれ
示されている。
制御電圧ＶC2がＨレベルになると，FET 106,102はとも
にオフとなる。したがって，FET106がオフであると，入
力電流ｘiは電流ミラー105には流入せず，ワイヤードＯ
Ｒ104から結節点109に向って流れることになる。FET 10
2がオフであると，ワイヤードＯＲ107に吐き出し入力電
流αが与えられるかどうかはFET 101の状態に依存す
る。
ｘi＜ｘ1のときには，結節点109の電位はＬレベルであ
って，FET 101はオフである。したがって，出力電流Ｚ
はＯである。ｘi≧ｘ1になると，結節点109がＨレベル
になり，FET 101がオンとなる。電流αはワイヤードＯ
Ｒ107からFET 101を通って流れる。電流ミラー105の出
力電流は０であるから，結局，出力電流Ｚはαに等しく
なる。このようにして，第５図に鎖線で示すように，ｘ
i＝ｘ1において０から１に反転する出力Ｚが得られる。
制御電圧ＶC2がＨレベルのときは，制御電圧ＶC1のレベ
ルはＨ，Ｌのどちらでもよい。
Ｓ関数回路とＺ関数回路の相違は，上述したようにブレ
ーク・ポイントを定める電流の向きが異なるのみであ
る。したがって，第34図の回路の考え方をそのまま適用
し，構成要素としてのMOS FETをＰタイプまたはＮタイ
プに適宜選択することにより，クリスプ集合に適用可能
なＺ関数回路も同じように構成することができる。
ダイオード108を除く鎖線で示す回路100は，後に第40図
において用いられるので，ここで便宜的にＳ関数回路の
主要部と呼ぶことにする。
(3.11)クリスプ集合に適用可能な上り勾配関数回路（第
36図，第37図） 第36図の回路は，第32図に示されている勾配切替機能を
もつ上り勾配関数回路（ワイヤードＯＲ82，電流ミラー
83Ｃおよび勾配切替可能な電流ミラー83Ｂからなる回
路，またはワイヤードＯＲ92Ａ，電流ミラー93Ｃおよび
勾配切替可能な電流ミラー93Ｂからなる回路）を，クリ
スプ集合に適用できるように改良したものである。
第32図との対比において，ワイヤードＯＲ102は同82
（または92Ａ）に，電流ミラー103Ｃが同83Ｃ（または9
3Ｃ）に，勾配切替可能な電流ミラー103Ｂが同83Ｂ（ま
たは93Ｂ）にそれぞれ対応している。ただ，電流ミラー
103Ｃと勾配切替可能な電流ミラー103Ｂの接続順序は，
電流ミラー83Ｃ（または93Ｃ）と勾配切替可能な電流ミ
ラー83Ｂ（または93Ｂ）の接続順序と前後が逆になって
いる。またこれらの電流ミラーを構成するFETのＰタイ
プとＮタイプとが入れかえられている。そうして，勾配
切替可能な電流ミラー103Ｂは２つの出力用ドレインを
もつ電流ミラー108とその出力用ドレインのうちの１つ
をスイッチングするFET 109とから構成されている。FET
109は制御信号ＶC3によってオン，オフ制御される。ま
た，電流ミラー108のゲート接続ドレンを開放するため
のＮ−MOS FET 107が新たに加えられている。このFET 1
07は制御信号ＶC4によって制御される。
第36図の回路は，第15図と対比するとその構成がよく分
る。第15図に示された回路に，FET 107および電流ミラ
ー103Ｃが追加されているだけである。
制御信号ＶC4がＨレベルの場合には，この回路は第32図
のファジィ集合のための上り勾配回路と同じ働きをす
る。すなわち，ＶC4がＨであれば，FET 107がオンとな
る。このときには，出力電流Ｚの傾きは制御信号ＶC3に
よって定まり，出力電流Ｚは第37図に実線および破線で
示す入出力特性を示す。
制御電流ＶC4がＬレベルになるとFET 107はオフとな
る。FET 107がオフとなることによって，FET 108はもは
や電流ミラーとして働くことはなく，単なる増幅器とな
る。
ｘi＜ｘ1の場合には，FET 108のゲートに流入する電流
は０であるから，出力電流Ｚは当然に０である。
ｘi≧ｘ1になり，わずかの値でもFET 108に流入しよう
とする電流があると，これがFET 108によって増幅さ
れ，その出力側には急峻に増大する電流が流れる。した
がって，第37図に鎖線で示すように，ｘi＝ｘ1でほぼ垂
直に立上る出力電流Ｚの入出力特性が得られる。
第36図の回路は，第38図において用いられるので，特に
符号110が付けられている。
(3.12)クリスプ集合に適用可能なプログラマブル・マル
チ・メンバーシップ関数回路（第38図） 第38図は，第34図に示されたクリスプ集合に適用可能な
Ｓ関数回路の主要部100および第36図に示されたクリス
プ集合に適用可能な上り勾配関数回路110を，第32図に
示された拡張されたプログラマブル・マルチ・メンバー
シップ関数回路に適用してこれを改良することにより得
られるクリスプ集合に適用可能なプログラマブル・マル
チ・メンバーシップ関数回路を示している。
第38図において，第32図に示すものと同一物には同一符
号が付けられている。また，第34図の回路100は２つ用
いられているのでこれを100Ａ，100Ｂで示し，同様に第
36図の回路110もまた２つ用いられているのでこれが110
Ａ，110Ｂで示されている。
回路に流れる電流を示す矢印に対応して示されたグラフ
から，第38図の回路においては，パラメータｘ1〜ｘ4，
α，βを変えることによりＭ関数をはじめとして多くの
タイプのファジィ・メンバーシップ関数を表わす出力電
流Ｚが得られることは容易に理解できよう。また，制御
電圧ＶC11〜ＶC14，ＶC21〜ＶC24のレベルを切替えるこ
とにより，勾配を変えることもできるし，多くのタイプ
のクリスプ・メンバーシップ関数を発生させることも可
能である。
【図面の簡単な説明】
第１図(A)は一般的なメンバーシップ関数を示し，第１
図(B)は直線で近似された実際的なメンバーシップ関数
を示している。 第２図はファジィ制御システムの概念を示すものであ
る。 第３図は，学習機能を備えたファジィ・システムの概念
を示すブロック図である。 第４図は，種々のタイプのメンバーシップ関数を示すグ
ラフである。 第５図は，MOS FETを用いて構成されたＺ関数回路を示
す回路図であり，第６図はその入出力特性を示すグラフ
である。 第７図は，入出力特性の測定のためにバイポーラ・トラ
ンジスタを用いて構成されたＺ関数回路を示す回路図で
あり，第８図は，測定された入出力特性を示すグラフで
ある。 第９図はMOS FETを用いて構成されたＳ関数回路を示す
回路図であり，第10図はその入出力特性を示すグラフで
ある。 第11図は，入出力特性測定のためにバイポーラ・トラン
ジスタを用いて構成されたＳ関数回路を示し，第12図は
測定された入出力特性を示すグラフである。 第13図は，メンバーシップ関数の実際的な一例を示すグ
ラフである。 第14図は，メンバーシップ関数およびその変数と回路の
入出力電流との対応のさせ方によって勾配が任意に設定
できる様子を示すグラフである。 第15図は，勾配を２つに切替えることのできるＺ関数回
路の一部を示す回路図であり，第16図はその入出力特性
を示すグラフである。 第17図は，勾配を３つに切替えることのできるＳ関数回
路の一部を示す回路図であり，第18図はその入出力特性
を示すグラフである。 第19図は，プログラマブル・マルチ・メンバーシップ関
数回路の一例を示すブロック図である。 第20図はマルチ・ファンアウト回路の一例を示す回路図
である。 第21図(A)は，Ｚ関数とＳ関数のファジィMIN演算および
ファジィMAX演算によってＷ関数が生成される様子を示
すものであり，同図(B)は勾配の切替えられたＷ関数を
示すグラフである。 第22図は，MOS FETを用いて構成されたMIN回路を示す回
路図である。 第23図は，入出力特性測定のためにバイポーラ・トラン
ジスタを用いて構成されたMIN回路を示すものであり，
第24図は測定されたその入出力特性を示すグラフであ
る。 第25図は，２つの２入力MAX回路を組合せることにより
構成された３入力MAX回路を示すブロック図である。 第26図は，MOS FETを用いて構成されたMAX回路を示す回
路図である。 第27図は，入出力特性測定のためにバイポーラ・トラン
ジスタを用いて構成されたMAX回路を示すものであり，
第28図は測定されたその入出力特性を示すグラフであ
る。 第29図は，Ｓ関数回路を基調とした簡略化されたプログ
ラマブル・マルチ・メンバーシップ関数回路の一例を示
す回路図である。 第30図は，Ｚ関数を基調として同様に簡略化されたプロ
グラマブル・マルチ・メンバーシップ関数回路をつくる
ことができることをグラフによって示すものである。 第31図は拡張されたプログラマブル・マルチ・メンバー
シップ関数回路を示す回路図である。 第32図は，勾配切替機能をもつ拡張されたプログラマブ
ル・マルチ・メンバーシップ関数回路を示す回路図であ
り，第33図はその入出力特性を示すグラフである。 第34図は，クリスプ集合に適用可能なＳ関数回路を示す
回路図であり，第35図はその入出力特性を示すグラフで
ある。 第36図は，クリスプ集合に適用可能な上り勾配関数回路
を示す回路図であり，第37図はその入出力特性を示すグ
ラフである。 第38図は，クリスプ集合に適用可能なプログラマブル・
マルチ・メンバーシップ関数回路を示す回路図である。 31…入力端子， 32…出力端子 33,36…電流源，34,37…ワイヤードＯＲ， 35…電流ミラー， 38…タイオード接続MOS FET。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】ブレーク・ポイントに関連する値の電流を
    出力する第１の電流源， 第１の電流源の出力電流から入力電流を減算する限界差
    を演算する限界差回路， ファジィ論理における所定のグレードを表わす電流を出
    力する第２の電流源， 第２の電流源の出力電流から限界差回路の出力電流を減
    算する減算回路，および 減算回路の出力電流のうち負方向電流を遮断するための
    ダイオード作用素子， を備えたファジィ・メンバーシップＳ関数回路。
  2. 【請求項２】上記所定のグレードが１である，特許請求
    の範囲第(1)項に記載のファジィ・メンバーシップＳ関
    数回路。
  3. 【請求項３】上記限界差回路が多出力電流ミラーを含
    み，この多出力電流ミラーの出力線が並列に接続されか
    つ少なくとも１つの出力線にスイッチング素子が設けら
    れている，特許請求の範囲第(1)項に記載のファジィ・
    メンバーシップＳ関数回路。
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