JP2504136B2 - ファジィ推論装置およびファジィ推論のためのｍｉｎ演算装置 - Google Patents
ファジィ推論装置およびファジィ推論のためのｍｉｎ演算装置Info
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- JP2504136B2 JP2504136B2 JP63242395A JP24239588A JP2504136B2 JP 2504136 B2 JP2504136 B2 JP 2504136B2 JP 63242395 A JP63242395 A JP 63242395A JP 24239588 A JP24239588 A JP 24239588A JP 2504136 B2 JP2504136 B2 JP 2504136B2
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- Japan
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- inference
- circuit
- fuzzy
- fuzzy inference
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Description
【発明の詳細な説明】 発明の背景 この発明はファジィ推論を実行するファジィ推論装置
に関する。
に関する。
一般にファジィ推論はIf thenルールにしたがって行
なわれる。これは，たとえば Ifx＝Ａ1 and y＝Ｂ1 then u＝Ｃ1と表現される。
なわれる。これは，たとえば Ifx＝Ａ1 and y＝Ｂ1 then u＝Ｃ1と表現される。
第１図にIf thenルールにしたがうファジィ推論過程
を示し，第２図にそのファジィ推論を実行するファジィ
推論装置の構成例を示す。ここでは簡単のために各ルー
ルの前件部のファジィ変数が２個の場合について示す。
また代表的に２つのルール1,2が示されている。
を示し，第２図にそのファジィ推論を実行するファジィ
推論装置の構成例を示す。ここでは簡単のために各ルー
ルの前件部のファジィ変数が２個の場合について示す。
また代表的に２つのルール1,2が示されている。
各ルールにしたがうファジィ推論は推論部10で行なわ
れる。推論部10には前件部に３つのファジィ変数が可能
となるように３つのメンバーシップ関数回路（以下MFC
という）11が設けられている。今，ファジィ変数は２個
であるから１つのMFC11は動作しない。MFC11はこの例で
は三角形状（この形は台形等任意に設定できる）のメン
バーシップ関数にしたがう関数値を出力するものであ
る。
れる。推論部10には前件部に３つのファジィ変数が可能
となるように３つのメンバーシップ関数回路（以下MFC
という）11が設けられている。今，ファジィ変数は２個
であるから１つのMFC11は動作しない。MFC11はこの例で
は三角形状（この形は台形等任意に設定できる）のメン
バーシップ関数にしたがう関数値を出力するものであ
る。
入力はｘ＝ｘ0,y＝ｙ0である。この入力が各MFC11に
与えられ，ルール１においてはメンバーシップ関数Ａ1,
B1にこの入力ｘ0,y0が属する度合（メンバーシップ関数
値）ａ1,b1が求められる。ルールにおいては入力ｘ0,y0
がメンバーシップ関数Ａ2,B2に属する度合ａ2,b2が求め
られる。
与えられ，ルール１においてはメンバーシップ関数Ａ1,
B1にこの入力ｘ0,y0が属する度合（メンバーシップ関数
値）ａ1,b1が求められる。ルールにおいては入力ｘ0,y0
がメンバーシップ関数Ａ2,B2に属する度合ａ2,b2が求め
られる。
MFC11の出力はMIN回路12に与えられるので，ルール１
ではａ1とｂ1の小さい方ａ1が，ルール２ではａ2とｂ2
の小さい方ａ2がそれぞれ求められる。
ではａ1とｂ1の小さい方ａ1が，ルール２ではａ2とｂ2
の小さい方ａ2がそれぞれ求められる。
一方，メンバーシップ関数発生回路（以下MFGとい
う）13は所与のメンバーシップ関数（ルール１では
Ｃ1，ルール２ではＣ2）を発生するもので，メンバーシ
ップ関数はたとえば25本の信号ライン上に分布した電圧
として表現される。MFG13の出力はMIN回路14に与えら
れ,MIN回路12の出力（ａ1,a2）によってそれぞれ裁断さ
れる。
う）13は所与のメンバーシップ関数（ルール１では
Ｃ1，ルール２ではＣ2）を発生するもので，メンバーシ
ップ関数はたとえば25本の信号ライン上に分布した電圧
として表現される。MFG13の出力はMIN回路14に与えら
れ,MIN回路12の出力（ａ1,a2）によってそれぞれ裁断さ
れる。
各推論部10の出力であるMIN回路14の出力は次に総合
部20に与えられ,MAX回路21においてその論理和が演算さ
れる。MAX回路21の出力がファジィ推論結果を表わすフ
ァジィ出力となるが，確定した値を得る場合にはデファ
ジファイア22において，たとえばファジィ出力の重心が
求められることにより確定出力ｕ0が得られる。
部20に与えられ,MAX回路21においてその論理和が演算さ
れる。MAX回路21の出力がファジィ推論結果を表わすフ
ァジィ出力となるが，確定した値を得る場合にはデファ
ジファイア22において，たとえばファジィ出力の重心が
求められることにより確定出力ｕ0が得られる。
第２図に示すようなファジィ推論装置の構成では各推
論部10の入力変数の種類はその構造，とくにMFC11の数
によって固定的に定まってしまうという問題がある。多
くの入力変数に対応できるようにするこめに推論部10に
多くのMFC11を設けたとすると回路が大型化し，入力変
数が少ない場合には使用しないMFCが増し無駄がでてく
る。
論部10の入力変数の種類はその構造，とくにMFC11の数
によって固定的に定まってしまうという問題がある。多
くの入力変数に対応できるようにするこめに推論部10に
多くのMFC11を設けたとすると回路が大型化し，入力変
数が少ない場合には使用しないMFCが増し無駄がでてく
る。
発明の概要 この発明は使用可能な入力変数の数を容易に増加する
ことのできる構造をもつファジィ推論装置を提供するこ
とを目的とする。
ことのできる構造をもつファジィ推論装置を提供するこ
とを目的とする。
この発明はまた，上記ファジィ推論装置において使用
可能な入力変数の数を増加させるために有効に用いられ
るMIN演算装置を提供するものである。
可能な入力変数の数を増加させるために有効に用いられ
るMIN演算装置を提供するものである。
この発明によるファジィ推論装置は，それぞれ異なる
ルールにしたがうファジィ推論を行なう複数の推論部を
備え，各推論部におけるMIN回路またはMIX回路は，入力
信号がベースに与えられる複数のトランジスタのエミッ
タが相互に接続されてなるコンパレータを含み，これら
のMIN回路またはMAX回路を構成するトランジスタのエミ
ッタを推論部間で電気的に接続，遮断する手段を設けた
ことを特徴とする。
ルールにしたがうファジィ推論を行なう複数の推論部を
備え，各推論部におけるMIN回路またはMIX回路は，入力
信号がベースに与えられる複数のトランジスタのエミッ
タが相互に接続されてなるコンパレータを含み，これら
のMIN回路またはMAX回路を構成するトランジスタのエミ
ッタを推論部間で電気的に接続，遮断する手段を設けた
ことを特徴とする。
この発明によるファジィ推論のためのMIN演算装置
は，それぞれ異なるルールにしたがうファジィ推論を行
なう複数の推論部のそれぞれに設けられ，かつ複数の入
力信号のうちの最小値を表わす出力信号を出力する出力
端子を備えたMIN回路を含んでいる。各推論部におけるM
IN回路は，他の推論部のMIN回路と相互に接続されたと
きに相互に接続されたすべてのMIN回路の入力信号のう
ちの最小値を表わす出力信号をその出力端子から出力す
るようにMIN回路を接続するための接続端子を備え，こ
れらの接続端子間を電気的に接続，遮断する開閉手段が
さらに設けられている。
は，それぞれ異なるルールにしたがうファジィ推論を行
なう複数の推論部のそれぞれに設けられ，かつ複数の入
力信号のうちの最小値を表わす出力信号を出力する出力
端子を備えたMIN回路を含んでいる。各推論部におけるM
IN回路は，他の推論部のMIN回路と相互に接続されたと
きに相互に接続されたすべてのMIN回路の入力信号のう
ちの最小値を表わす出力信号をその出力端子から出力す
るようにMIN回路を接続するための接続端子を備え，こ
れらの接続端子間を電気的に接続，遮断する開閉手段が
さらに設けられている。
電気的に接続，遮断する手段はたとえばスイッチ，コ
ネクタ等である。
ネクタ等である。
MIN回路またはMAX回路のトランジスタはそのエミッタ
が相互に接続された構成となっているので,2つまたはそ
れ以上の推論部のMIN回路またはMAX回路のトランジスタ
のエミッタをスイッチによって接続すれば，その全体が
またMIN回路またはMAX回路となる。したがって,2つまた
はそれ以上の推論部のMFCを異なる入力変数に用いるこ
とが可能となる。
が相互に接続された構成となっているので,2つまたはそ
れ以上の推論部のMIN回路またはMAX回路のトランジスタ
のエミッタをスイッチによって接続すれば，その全体が
またMIN回路またはMAX回路となる。したがって,2つまた
はそれ以上の推論部のMFCを異なる入力変数に用いるこ
とが可能となる。
このようにして同一回路構成で簡単に多くの入力変数
に対処できるようになる。またファジィ推論装置の推論
部におけるMFCの数，すなわち入力変数の数を固定して
おいてもよいことになる。
に対処できるようになる。またファジィ推論装置の推論
部におけるMFCの数，すなわち入力変数の数を固定して
おいてもよいことになる。
実施例の説明 第３図はこの発明の実施例を示している。第２図に示
すものと同一物には同一符号を付し説明を省略する。第
４図は第３図に示すMIN回路12を取出してその構成を示
すものである。
すものと同一物には同一符号を付し説明を省略する。第
４図は第３図に示すMIN回路12を取出してその構成を示
すものである。
第４図においてMIN回路12は３入力のもので，トラン
ジスタＱ1,Q2,Q3からなるコンパレータを含み，これら
のエミッタが相互に接続され，かつ電流源Ｓにより駆動
される。トランジスタＱ1,Q2,Q3のベースには対応するM
FC11の出力電圧がそれぞれ与えられる。これらのトラン
ジスタＱ1〜Ｑ3のうち最も低い入力電圧がそのベースに
与えられたものが導通状態になるので，他のトランジス
タはカットオフ状態となる。したがってエミッタには最
も小さい入力電圧にエミッタ／ベース電圧ＶEBを加えた
電圧が現われる。このエミッタ電圧は次段のトランジス
タＱ11のベースに印加され，このトランジスタＱ11によ
って電圧ＶEBが減算され、トランジスタＱ11のコレクタ
からは入力電圧のうち最も低い電圧，すなわちMIN出力
電圧が得られる。抵抗Ｒは電流源として働くもので，こ
のトランジスタＱ11と抵抗Ｒとからなる回路をコンペン
セータという。
ジスタＱ1,Q2,Q3からなるコンパレータを含み，これら
のエミッタが相互に接続され，かつ電流源Ｓにより駆動
される。トランジスタＱ1,Q2,Q3のベースには対応するM
FC11の出力電圧がそれぞれ与えられる。これらのトラン
ジスタＱ1〜Ｑ3のうち最も低い入力電圧がそのベースに
与えられたものが導通状態になるので，他のトランジス
タはカットオフ状態となる。したがってエミッタには最
も小さい入力電圧にエミッタ／ベース電圧ＶEBを加えた
電圧が現われる。このエミッタ電圧は次段のトランジス
タＱ11のベースに印加され，このトランジスタＱ11によ
って電圧ＶEBが減算され、トランジスタＱ11のコレクタ
からは入力電圧のうち最も低い電圧，すなわちMIN出力
電圧が得られる。抵抗Ｒは電流源として働くもので，こ
のトランジスタＱ11と抵抗Ｒとからなる回路をコンペン
セータという。
第３図において，このようなMIN回路12のトランジス
タＱ1〜Ｑ3のエミッタ同志を推論部10間で接続したり切
離したりするためのスイッチSW1,SW2が設けられてい
る。これらのスイッチは操作型のスイッチやアナログ・
スイッチなどで構成され，好ましくは外部からオン，オ
フ操作できるように配置ないしは回路構成される。
タＱ1〜Ｑ3のエミッタ同志を推論部10間で接続したり切
離したりするためのスイッチSW1,SW2が設けられてい
る。これらのスイッチは操作型のスイッチやアナログ・
スイッチなどで構成され，好ましくは外部からオン，オ
フ操作できるように配置ないしは回路構成される。
MFG13にはNG端子が設けられている。このNG端子はそ
のMFGを無効化するためのもので，たとえば出力ライン
をMIN回路14から切離したり，電源をオフとしたりする
ことにより無効化することができる。
のMFGを無効化するためのもので，たとえば出力ライン
をMIN回路14から切離したり，電源をオフとしたりする
ことにより無効化することができる。
入力変数が３個以下の場合にはスイッチSW1,SW2がオ
フとされる。各推論部10には異なるルールが設定され
る。
フとされる。各推論部10には異なるルールが設定され
る。
Ａ〜Ｆまでの６個またはそれ以下（４個以上）の入力
変数を用いた推論を行なう場合にはスイッチSW1をオン,
SW2をオフとする。これにより，スイッチSW1で接続され
た２つのMIN回路12が全体で１つのMIN回路を構成する。
すなわち２つの推論部10に６変数の１つのルールが設定
される。２つの推論部10のいずれか一方のMFG13のみを
用いるために他方のMFG13を無効化する。
変数を用いた推論を行なう場合にはスイッチSW1をオン,
SW2をオフとする。これにより，スイッチSW1で接続され
た２つのMIN回路12が全体で１つのMIN回路を構成する。
すなわち２つの推論部10に６変数の１つのルールが設定
される。２つの推論部10のいずれか一方のMFG13のみを
用いるために他方のMFG13を無効化する。
Ａ〜Ｉの９入力推論を行ないたい場合にはスイッチSW
1とSW2とをオンとすればよい。また２つのMFG13が無効
化される。
1とSW2とをオンとすればよい。また２つのMFG13が無効
化される。
MIN回路12に代えてMAX回路を用いる場合にも,MAX回路
をエミッタが相互に接続された複数のトランジスタから
なるコンパレータを含むものである場合には同じように
構成できる。
をエミッタが相互に接続された複数のトランジスタから
なるコンパレータを含むものである場合には同じように
構成できる。
第１図はファジィ推論過程を示す図，第２図は従来のフ
ァジィ推論装置の構成を示すブロック図である。 第３図はこの発明の実施例を示すブロック図，第４図は
MIN回路の構成を示す回路図である。 10……推論部,12……MIN回路,Q1,Q2,Q3……トランジス
タ,SW1,SW2……スイッチ。
ァジィ推論装置の構成を示すブロック図である。 第３図はこの発明の実施例を示すブロック図，第４図は
MIN回路の構成を示す回路図である。 10……推論部,12……MIN回路,Q1,Q2,Q3……トランジス
タ,SW1,SW2……スイッチ。
Claims (3)
- 【請求項１】それぞれ異なるルールにしたがうファジィ
推論を行なう複数の推論部を備え，各推論部におけるMI
N回路またはMAX回路は，入力信号がベースに与えられる
複数のトランジスタのエミッタが相互に接続されてなる
コンパレータを含み，これらのMIN回路またはMAX回路を
構成するトランジスタのエミッタを推論部間で電気的に
接続，遮断する手段を設けたことを特徴とするファジィ
推論装置。 - 【請求項２】それぞれ異なるルールにしたがうファジィ
推論を行なう複数の推論部のそれぞれに設けられ，かつ
複数の入力信号のうちの最小値を表わす出力信号を出力
する出力端子を備えたMIN回路を含み， 各推論部におけるMIN回路は，他の推論部のMIN回路と相
互に接続されたときに相互に接続されたすべてのMIN回
路の入力信号のうちの最小値を表わす出力信号をその出
力端子から出力するようにMIN回路を接続するための接
続端子を備え， 上記接続端子間を電気的に接続，遮断する開閉手段がさ
らに設けられている， ファジィ推論のためのMIN演算装置。 - 【請求項３】請求項（２）に記載のMIN演算装置と上記
複数の推論部とを備えたファジィ推論装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242395A JP2504136B2 (ja) | 1988-09-29 | 1988-09-29 | ファジィ推論装置およびファジィ推論のためのｍｉｎ演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242395A JP2504136B2 (ja) | 1988-09-29 | 1988-09-29 | ファジィ推論装置およびファジィ推論のためのｍｉｎ演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0291730A JPH0291730A (ja) | 1990-03-30 |
| JP2504136B2 true JP2504136B2 (ja) | 1996-06-05 |
Family
ID=17088513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63242395A Expired - Lifetime JP2504136B2 (ja) | 1988-09-29 | 1988-09-29 | ファジィ推論装置およびファジィ推論のためのｍｉｎ演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504136B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05120019A (ja) * | 1991-05-31 | 1993-05-18 | Toshiba Corp | フアジイ推論装置 |
-
1988
- 1988-09-29 JP JP63242395A patent/JP2504136B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0291730A (ja) | 1990-03-30 |
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