JPS6017261B2 - デジタル−アナログ変換回路 - Google Patents

Description

【発明の詳細な説明】 本発明はデジタルアナログ変換回路（以下ＤＡＣと記す
）に関するものである。

デジタル信号を入力し、それに応じたアナログ出力を得
るためのいわゆるＤＡＣは、近年、各分野の電子装置へ
広く応用される様になった。

ＤＡＣは、入力のデジタル信号の形式および出力のアナ
ログ信号の形式等により、種々のものがあるがいずれも
、デコーダ回路、デジタル信号により動作するスイッチ
回路、出力電流（又は電圧）の重みづけ回路、基準電圧
（又は電流）源および出力バッファ回路より構成され、
比較的多くの構成素子を必要とし、高集積化には好まし
いものではなかつた。本発明の目的は、集積回路、特に
１２Ｌ構造の築積回路に最適のＤＡＣを提供することに
ある。

本発明によるデジタル・アナログ変換回路はコレクタと
べ‐スを接続された第１のトランジスタとこの第１のト
ランジスタと同型の第２のトランジスタと上記第１のト
ランジスタとは異型で、コレクタとべ‐スを接続された
第３のトランジスタとこの第３のトランジスタと同型の
第４のトランジスタと、上記第１のトランジスタの上記
コレクタと「電源との間に接続された定電流源とを含み
、構成され、上記第１のトランジスタおよび上記第２の
トランジスタのェミッタ端子を接地し、上記第１のトラ
ンジスタの前記ベースと上誌第２ Ｚのトランジスタの
ベースを接続し、上記第３のトランジスタの上記ベース
と上記第４のトランジスタのベースとを接続し、上記第
３のトランジスタのェミッタと上記第４のトランジスタ
のェミッタを共に上記電源に接続し、上記第１のトラン
ジスＺ夕の上言己ベースを入力端子に接続し、上記第４
のトランジスタのコレクタを出力端子に接続する構造を
少なくとも１つ有することを特徴とする。第１図を参照
して本発明の基本的構成について説明する。同図におい
て、入力端子１、定電流源２、ダイオード後続された入
力トランジスタ３、入力トランジスタ３と共に、カレン
トミラーを構成する出力回路駆動用トランジスタ４とを
備え、さらにトランジスタ５は出力トランジスタ６と共
に、カレントミラーを構成するトランジスタで、両者の
ェミッタ面積比により、出力電流の重みづけを行う。

出力端子７はデジタル入力信号に応じた出力電流が流れ
る。外部電源端子８には電源が供孫台される。いま、入
力端子１が接地されたとすると、定電流源２の電流は接
地点へ流れ、トランジスタ３および４はカットオフにな
る。したがってトランジスタ５および６もカットオフに
なり、出力端子７には出力電流が流れない。次に、入力
端子１が開放のときは、定電流源２の電流はトランジス
タ３に流れ、カレントミラー効果によりそれとほゞ同じ
大きさの電流が、トランジスタ４に流れる。

トランジスタ４を流れる電流はトランジスタ５の電流と
ほぼ等しく、又、カレントミラー効果により、トランジ
スタ６にも電流が流れ、出力端子７への出力電流となる
。そして、トランジスタ５とトランジスタ６のエミツタ
面積が異る場合は、その比により出力電流の大ささが決
定される。第２図は前述の本発明の基本回路例において
、トランジスタ５および６のベース電流によって生ずる
出力電流の設定誤差を軽減するために、トランジスタ９
を付加したもので、動作原理は第１図に関して述べたの
と、何ら変わるところはない。

次に第３図を参照して本発明の−実施例を説明する。同
図においていま入力端子１のみが開放され、他の入力端
子１１および２１が接地されている状態について考える
と、定電流源２の電流は、トランジスタ３に流入し、こ
れとベースおよびェミッタ端子を共有するトランジスタ
４，４１，４２および４３のそれぞれにトランジスタ２
と同じ電流が、したがって定電流源２より流れ出す電流
とほぼ等しい電流が流れる。これらの電流はそれぞれト
ランジスタ５，１５，２５および３５の電流となり、更
に、前述のカレントミラー効果によりトランジスタ６，
１６，２６および３６には、そのェミッタ面積に応じた
電流がコレクタより流れ出す。ところがこれらのコレク
タ端子は、全て出力端子７に接続されているために、出
力端子７より流れ出す電流は、これらのコレクタ電流の
和になる。又、入力端子１１，および２１が接地されて
いるために、トランジスタ１３，４４，４５，４６，２
３，４７，４８および４９はカットオフになり、上記の
出力電流には何ら影響を与えない。次に、入力端子１１
のみが開放で、他の入力端子１および２１が接地されて
いる場合を考えると、前述と同機に今度はトランジスタ
１３，４４，４５および４３に定電流源１２より流れ出
す電流とほぼ等しい電流が流れトランジスター９，２９
および３９よりそれぞれのェミツ夕面積に応じた電流が
流れ出し、それらの和が出力端子７の電流となる。次に
、出力端子２１のみが開放で他の入力端子１および１１
が接地されているときは、トランジスタ４７，４８およ
び４９により駆動される出力トランジスタ６，２６およ
び３６の電流の和が出力電流となることがわかる。

この例で明らかな様に出力回路を駆動するトランジスタ
４〜４９を入力端子配列と出力回路配列との交点部に適
当に配置することにより、開放入力端子に応じた量の出
力電流が容易に得られることがわかる。この例において
は前述のＤＡＣの構成要素としてトランジスタ３，１３
および２３が、スイッチ回路、トランジスタ４〜４９が
入力信号と出力回路との関係を規定するデコーダ回路、
トランジスタ６，１６，２６および３６が重みづけ回路
と出力バッファ回路の機能を有し、定電流源２，１２お
よび２２が基準源となる。

また、上記の−実施例では出力電流の重みづけは各出力
回路のトランジスタのェミツタ面積比により得ているが
、各入力の定電流源の電流によっても得られることは明
らかである。

上述の如く、本発明によればきわめて簡単な回路構成に
より、ＤＡＣの全ての機能が容易に達成されることがわ
かる。

なお、上述の一実施例では入力端子数を３に、出力回路
数を４に限定したが、任意の数量に設定できることは明
らかである。

又、トランジスタ４〜４９のデコーダ用トランジスタア
レイも、本実施例にとられることなく任意に設定できる
ことも明白である。

【図面の簡単な説明】

第１図は本発明の基本回路を示す回路図、第２図は本発
明の他の基本回路例を示す回路図、第３図は本発明の一
実施例を示す回路図である。 １，１１，２１・・・・・・入力端子、２，１２，２２
・・・・・・定電流源、３，１３，２３・・・・・・入
力スイッチング用トランジスタ、４〜４９……デコーダ
用トランジスタ、５，６，１５，１６，２５，２６，３
５，３６・・・・・・出力回路カレントミラー、７・・
・・・・出力端子、８…・・・電源端子、９，１９，２
９，３９・・・・・・ベース電流誤差軽減用トランジス
タ。 多一 ’ 材茅Ｊ ク 函 〆′ ３ 図

Claims (1)

【特許請求の範囲】
1. １ コレクタとベースとが互いに接続された一導電型の
   第１のトランジスタと、一導電型の第２のトランジスタ
   と、コレクタとベースとが互いに接続された異導電型の
   第３のトランジスタと、異導電型の第４のトランジスタ
   と、前記第１のトランジスタのコレクタと電源との間に
   接続された定電流源とを含み、前記第１のトランジスタ
   のエミツタと前記第２のトランジスタのエミツタとが各
   々接地され、前記第１のトランジスタのベースと前記第
   ２のトランジスタのベースとが互いに接続され、前記第
   ３のトランジスタのベースと前記第４のトランジスタの
   ベースとが互いに接続され、前記第３のトランジスタの
   エミツタと前記第４のトランジスタのエミツタとが各々
   前記電源に接続され、前記第２のトランジスタのコレク
   タと前記第３のトランジスタのコレクタとが互いに接続
   された回路構成を基本単位とし、該基本単位が複数個含
   まれ、該複数の基本単位における前記第４のトランジス
   タのエミツタ面積を互に異ならしめ、前記第１のトラン
   ジスタのベースの各々に入力端子を、前記第４のトラン
   ジスタのコレクタに共通出力端子を接続し、デジタル信
   号に応じた入力信号を前記入力端子に加えて第１のトラ
   ンジスタを導通させ、対応する第４のトランジスタに出
   力電流を流して前記共通出力端子からアナログ信号を得
   ることを特徴とするデジタルアナログ変換回路。