JPS59144219A - 集積化デイジタル−アナログ変換器 - Google Patents
集積化デイジタル−アナログ変換器Info
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- JPS59144219A JPS59144219A JP59014987A JP1498784A JPS59144219A JP S59144219 A JPS59144219 A JP S59144219A JP 59014987 A JP59014987 A JP 59014987A JP 1498784 A JP1498784 A JP 1498784A JP S59144219 A JPS59144219 A JP S59144219A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/363—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider taps being held in a floating state, e.g. by feeding the divider by current sources
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明（・ツ１、変限すべきディジタル信号を与えなテ
ィンタル−アナログ変換器であって、ディジタル入力信
号の各ビットが各１つの定電流に対する各１つのり笑ス
イッチの制御に用いられており、それぞれ１つの定電流
ン力友から供給されるこれらの定電流か、個々の切倶ス
イッチを介して供給さ九る定電流の恵みがそれぞれ、変
換すべきテイジタル侶号内の当該切換スイッチの制御に
それぞれ用いられるビットの重みに一致するように、２
進法で重みづけされており、さらにこれらの互いに等し
い切換スイッチの各々が各１つの差増幅器により形成さ
れており、これらの差増幅器を構成する互いに等しいト
ランジスタがそれらの電流入力電極でそれぞれ対応つけ
られている定電流源に接続されており、またそれらの制
御電極でそれぞれ評価すべきビットに基づいて、論理ｎ
１１状態に相当する制御ビットでは当該定電流源から
供給される定電流がすべてのこれらの切換スイッチにお
いてアナログ信号出力用の１つの共通の信号出力端に与
えられるように、他方論理ＩＯ“状態に相当する制御ビ
ットでは上記の定電流が他の１つの共通の信号出力端ま
たは当該定電流源の基準点（接地点）に与えられるよう
に市Ｉ」御されているディジタル−アナログ変換器ＶＣ
関する。
ィンタル−アナログ変換器であって、ディジタル入力信
号の各ビットが各１つの定電流に対する各１つのり笑ス
イッチの制御に用いられており、それぞれ１つの定電流
ン力友から供給されるこれらの定電流か、個々の切倶ス
イッチを介して供給さ九る定電流の恵みがそれぞれ、変
換すべきテイジタル侶号内の当該切換スイッチの制御に
それぞれ用いられるビットの重みに一致するように、２
進法で重みづけされており、さらにこれらの互いに等し
い切換スイッチの各々が各１つの差増幅器により形成さ
れており、これらの差増幅器を構成する互いに等しいト
ランジスタがそれらの電流入力電極でそれぞれ対応つけ
られている定電流源に接続されており、またそれらの制
御電極でそれぞれ評価すべきビットに基づいて、論理ｎ
１１状態に相当する制御ビットでは当該定電流源から
供給される定電流がすべてのこれらの切換スイッチにお
いてアナログ信号出力用の１つの共通の信号出力端に与
えられるように、他方論理ＩＯ“状態に相当する制御ビ
ットでは上記の定電流が他の１つの共通の信号出力端ま
たは当該定電流源の基準点（接地点）に与えられるよう
に市Ｉ」御されているディジタル−アナログ変換器ＶＣ
関する。
この楯の通常のディジタル−アナログ変換器において第
１の実施態様では、個々の定電流の重みつけか、特に電
流ミラー回路内の谷１つのトランジスタにより実現され
た定電流源の相応の設計により行なわれている。この種
の１つの公知の方法では、ＬＳＢにより制御される切換
スイッチが、１つのエミッタを有する１つのトランジス
タにより形成されている１つの定電流源に接読されてお
り、このトランジスタのエミッタは基準電位に、丑だそ
のベースはすべてのこれらの定電流源に対して共通の制
御電位に接続されている。ＬＳＢより１つ下位のビット
によりｉｆｆ制御される切換スイッチには、２゛つのエ
ミッタを有し第１の電流源と比較して２陪の電流を与え
る１つのトランジスタが対応づけられている。さらにそ
れよりも１一つ上位のビット、すなわちＬＳＢにくらべ
て４陪の値を有するビットは、４つのエミッタをＭし第
１の電流源と比較して４倍の電流を与える１、９のトラ
ンジスタを定′成流源として有する（以下同様）。もち
ろん、重みうけしこ相当する数の反いに等しいトランジ
スタを互いに並列に接、続しておき、それらの共通の出
力端から重みづけられた電流を得ることもできる。この
構成法は特に互いに等しいエンハンスメント形Ｍｏｅ電
界効うトランジスタにより構成されたＤ−Ａ変換器回路
において峙に重要である。
１の実施態様では、個々の定電流の重みつけか、特に電
流ミラー回路内の谷１つのトランジスタにより実現され
た定電流源の相応の設計により行なわれている。この種
の１つの公知の方法では、ＬＳＢにより制御される切換
スイッチが、１つのエミッタを有する１つのトランジス
タにより形成されている１つの定電流源に接読されてお
り、このトランジスタのエミッタは基準電位に、丑だそ
のベースはすべてのこれらの定電流源に対して共通の制
御電位に接続されている。ＬＳＢより１つ下位のビット
によりｉｆｆ制御される切換スイッチには、２゛つのエ
ミッタを有し第１の電流源と比較して２陪の電流を与え
る１つのトランジスタが対応づけられている。さらにそ
れよりも１一つ上位のビット、すなわちＬＳＢにくらべ
て４陪の値を有するビットは、４つのエミッタをＭし第
１の電流源と比較して４倍の電流を与える１、９のトラ
ンジスタを定′成流源として有する（以下同様）。もち
ろん、重みうけしこ相当する数の反いに等しいトランジ
スタを互いに並列に接、続しておき、それらの共通の出
力端から重みづけられた電流を得ることもできる。この
構成法は特に互いに等しいエンハンスメント形Ｍｏｅ電
界効うトランジスタにより構成されたＤ−Ａ変換器回路
において峙に重要である。
他方、個々の切換スイッチに対して、それ自体では巨い
に等しい電流を与える各１つの定゛ｄ＃、源を用いるこ
ともできる。この場合（チー１、イ固々の定電流源から
それぞれ対応づけられている切換スイッチを介して与え
られる定電流を十目い異なる仕ブ５で共通の出力端と接
続する適当な抵抗回路’＋４’ｌｌ ＆てよって軍みづ
けが行なわれる。
に等しい電流を与える各１つの定゛ｄ＃、源を用いるこ
ともできる。この場合（チー１、イ固々の定電流源から
それぞれ対応づけられている切換スイッチを介して与え
られる定電流を十目い異なる仕ブ５で共通の出力端と接
続する適当な抵抗回路’＋４’ｌｌ ＆てよって軍みづ
けが行なわれる。
要約すると、上記のディジタル−アナログ変換器におい
て重みつけられた電流（は入ノフデータ（すなわち変換
すりディジタル信号）に、多じて、所望のアナログ信号
を与える１渇ブｊ端に通されたり連名れなかつたりする
。しかし、その際、そのつど駆動すべき切戻スイッチの
非同時ｇ＠により意１スせざる′を流ピークまたは電流
ノくレイカ；生じ、出力信号を場合によっては誤まらせ
得ること力５判り号している。この現象げＧＬＩＴＣＨ
効果と呼ばれている。この現象：づ５、Ｄ −Ａ変換器
の構成する集積回路のレイアウトの仕方により＞＋、１
ぜられ得るが、完全には避けられ得ない。この問題を解
決するのが本発明の目的である。
て重みつけられた電流（は入ノフデータ（すなわち変換
すりディジタル信号）に、多じて、所望のアナログ信号
を与える１渇ブｊ端に通されたり連名れなかつたりする
。しかし、その際、そのつど駆動すべき切戻スイッチの
非同時ｇ＠により意１スせざる′を流ピークまたは電流
ノくレイカ；生じ、出力信号を場合によっては誤まらせ
得ること力５判り号している。この現象げＧＬＩＴＣＨ
効果と呼ばれている。この現象：づ５、Ｄ −Ａ変換器
の構成する集積回路のレイアウトの仕方により＞＋、１
ぜられ得るが、完全には避けられ得ない。この問題を解
決するのが本発明の目的である。
本発明によれは、重みつけられた定電流を通す切換スイ
ッチ（Ｕ ４ ； ｉ−１，２，・・・）ノ各々にそれ
ぞれ６つの〃いに等しいトランジスタから成る１つの組
合わせが対応づけられており、その第１および第２のト
ランジスタは交さポｄ合により１つのｔｔ Ｓフリップ
フロップにまとめられており、フリップフロップを形成
する両トランジスタの電流出力電極は谷１つの負荷抵抗
を介して、第１の篭＃電位を供給する電源端子とそれぞ
れ２′つの別のトランジスタの電流出力電極とＶＣ接続
きれており、フリップフロップを形成する両トランジス
タの′電流入力１に極は共通ン（第１のストローブ信号
を与えられてオシ、フリップフロップの両信号端子の谷
１つと篭派出力電極ケ介して接続されている両トランジ
スタの各１つの電流入力電極は別の共通のストローブ信
号を与えられており、これらのトランジスタの一方の制
御電極は評価すべきディジタル信号の当該切換スイッチ
にそれぞれ対応つけられているビットにより制御されて
おり、またこれらのトランジスタの他方の制御電極（け
もう１つの電源端子から供給される基準電位に関連づけ
られた参照電圧を与えられており、さらにフリップフロ
ップの両信号端子の各１つと接続されている別の両トラ
ンジスタの制御電極（は、％に谷１つの抵抗の仲介りも
とに、１つの共通の電流源の出力端（・て接続されてお
り、またその基準点は基準電位に対する電源端子により
与えられており、最後（Ｃフリップ７０ツブの両信号出
力端はそれぞれ付属の切換スイッチの両ＩＪす御入力端
の１つに、フリップフロップを介して切換スイッチを制
御するビットの値がＩｌＮの場合にのみ、切換スイッチ
を弁して通される定電流が、発生すべきアナログ信号を
与える共通出力端に到達するように接続されている。
ッチ（Ｕ ４ ； ｉ−１，２，・・・）ノ各々にそれ
ぞれ６つの〃いに等しいトランジスタから成る１つの組
合わせが対応づけられており、その第１および第２のト
ランジスタは交さポｄ合により１つのｔｔ Ｓフリップ
フロップにまとめられており、フリップフロップを形成
する両トランジスタの電流出力電極は谷１つの負荷抵抗
を介して、第１の篭＃電位を供給する電源端子とそれぞ
れ２′つの別のトランジスタの電流出力電極とＶＣ接続
きれており、フリップフロップを形成する両トランジス
タの′電流入力１に極は共通ン（第１のストローブ信号
を与えられてオシ、フリップフロップの両信号端子の谷
１つと篭派出力電極ケ介して接続されている両トランジ
スタの各１つの電流入力電極は別の共通のストローブ信
号を与えられており、これらのトランジスタの一方の制
御電極は評価すべきディジタル信号の当該切換スイッチ
にそれぞれ対応つけられているビットにより制御されて
おり、またこれらのトランジスタの他方の制御電極（け
もう１つの電源端子から供給される基準電位に関連づけ
られた参照電圧を与えられており、さらにフリップフロ
ップの両信号端子の各１つと接続されている別の両トラ
ンジスタの制御電極（は、％に谷１つの抵抗の仲介りも
とに、１つの共通の電流源の出力端（・て接続されてお
り、またその基準点は基準電位に対する電源端子により
与えられており、最後（Ｃフリップ７０ツブの両信号出
力端はそれぞれ付属の切換スイッチの両ＩＪす御入力端
の１つに、フリップフロップを介して切換スイッチを制
御するビットの値がＩｌＮの場合にのみ、切換スイッチ
を弁して通される定電流が、発生すべきアナログ信号を
与える共通出力端に到達するように接続されている。
以Ｖ；、図面によｐ本発明を一層詳細に説明する。
第１図および第２図に示されている本発明の実施１列は
トランジスタとして専らバイポーラｎｐｎトランジスタ
を用いている。もちろん、ｎｐｎトランジスタをｎ ｐ
ｎ トランジスタにより置換することもでさる。また
、電界効果トランジスタ、特に自己阻止性１４Ｏ８電界
効果トランジスタを使用することもできる。
トランジスタとして専らバイポーラｎｐｎトランジスタ
を用いている。もちろん、ｎｐｎトランジスタをｎ ｐ
ｎ トランジスタにより置換することもでさる。また
、電界効果トランジスタ、特に自己阻止性１４Ｏ８電界
効果トランジスタを使用することもできる。
本発明の上記の定義のなかにあげられておシかつＥＣＬ
技術で通常のものであるフリップフロップＦ Ｉｆ″は
両１〕ｐｎトラン・ジスタＴ１およびＴ２から成ってお
り、両トランジスタのエミッタは直接に互いに接Ｍｔ”
ｖされており、他方、両トランジスタのそ几ぞれ１つの
ベースはそれぞれ他方のトランジスタＴ２：ｔ；−よぴ
Ｔ１のコレクタと直接に導電的に接続されている。エミ
ッタは上記の定義により電流入力電極であり、コレクタ
は電流出力電極でムリ、ベース−ｊ々ｂづ゛その端子は
市１」両電極である。
技術で通常のものであるフリップフロップＦ Ｉｆ″は
両１〕ｐｎトラン・ジスタＴ１およびＴ２から成ってお
り、両トランジスタのエミッタは直接に互いに接Ｍｔ”
ｖされており、他方、両トランジスタのそ几ぞれ１つの
ベースはそれぞれ他方のトランジスタＴ２：ｔ；−よぴ
Ｔ１のコレクタと直接に導電的に接続されている。エミ
ッタは上記の定義により電流入力電極であり、コレクタ
は電流出力電極でムリ、ベース−ｊ々ｂづ゛その端子は
市１」両電極である。
電界効果トランジスタを用いる場合には、ソース端子は
電流入力電極、ドレ・ｆン端子は電話出力電極、またゲ
ートは制御電極である。
電流入力電極、ドレ・ｆン端子は電話出力電極、またゲ
ートは制御電極である。
第１図に示されている例の場合、第１つトランジスタＴ
１のコレクタは同時にＲＳフリップフロッグＦＦのＱ出
力端であり、また第２のトランジスタＴ２のコレクタは
同時にそのＱ出力！端である。
１のコレクタは同時にＲＳフリップフロッグＦＦのＱ出
力端であり、また第２のトランジスタＴ２のコレクタは
同時にそのＱ出力！端である。
両出力端は各１つの負荷抵抗ＲＬを介して第１の電源電
位Ｕ。０に対する電源端子と接続されている。
位Ｕ。０に対する電源端子と接続されている。
非反転出力端Ｑは信号Ｄｉｌを与え、また反転出力端ｄ
は信号Ｄ工１に対して反転された信号りよ２を与える。
は信号Ｄ工１に対して反転された信号りよ２を与える。
これらの両信号は第２図から明らかな仕方で付属の切換
スイッチＵ工の制御のために用いられる。
スイッチＵ工の制御のために用いられる。
評価すべきディジタル信号の当該切換スイッチを市１］
御するビットは、もう１つのｎｐ、ｎｆランジスタＴ３
のベースに接続されているデータ入力端ＤＥに与えられ
る。このｎ ｐ ｎ トランジスタのコレクタは第１の
ｎｐｎトランジスタＴｌのコレクタ、従ってまたフリッ
プ７０ツブＦＦの反転出力端Ｑと直流に接続されている
。トランジスタＴ３に相当するもう１つのｎｐｎ）ラン
ジスタＴ４ｉ’ｊ：そのベースに（基準電位（接地）を
基準とする）参照電圧ＵＲ□を与えられており、またそ
のコレクタでＲＥｔフリップ７０ツブの第２のトランジ
スタＴ２のコレクタ、従ってまたこのフリップ７０ツブ
の非反転信号出力端Ｑと直接に接続さ汎ている。
御するビットは、もう１つのｎｐ、ｎｆランジスタＴ３
のベースに接続されているデータ入力端ＤＥに与えられ
る。このｎ ｐ ｎ トランジスタのコレクタは第１の
ｎｐｎトランジスタＴｌのコレクタ、従ってまたフリッ
プ７０ツブＦＦの反転出力端Ｑと直流に接続されている
。トランジスタＴ３に相当するもう１つのｎｐｎ）ラン
ジスタＴ４ｉ’ｊ：そのベースに（基準電位（接地）を
基準とする）参照電圧ＵＲ□を与えられており、またそ
のコレクタでＲＥｔフリップ７０ツブの第２のトランジ
スタＴ２のコレクタ、従ってまたこのフリップ７０ツブ
の非反転信号出力端Ｑと直接に接続さ汎ている。
第３のトランジスタＴ３および第４のトランジスタＴ４
のエミッター：共通に第１のストローブ信号ｓ１１与え
られる。第１のス）ロープ１言号に対して反転されてい
る第２のストローブ信号ｓ２は、イ、リップ７０ツブＦ
Ｆを形成する両トランジスタＴ１．！５−よびＴ２のエ
ミッタに与えられている。第５のｎｐｎｌ−ランジスタ
Ｔ５はそのコレクタで同じくフリップノロツブＦＦの反
転出方端。に直接に接続されており、また第６のｎ’ｐ
ｎトランジスタＴ６ｉそのコレクタで同じクリップ７０
ツグＦＦ’の反転出力端Ｑ１に直接ＶＣ接続されている
。両抵抗ＲＥを介して１つの共通の定電流源Ｑ１の電流
供給出力端ｔこ接続されてかシ、この定電流源はその基
準点で基準電位Ｕ□に接続されている。定電流源Ｑ１は
個々の切換スイッチＵｌ、Ｕ２、・・・と接続されてい
る定電流源には属していない。定電流源Ｑ１は、前記の
ように、エミッタで基準電、 位Ｕゆの電源端子にま
たコレクタで両抵抗Ｒ８を介して両トランジスタＴ５お
よびＴ６の各１つ（Ｃ接続さ汎ているたとえば電流ミラ
ー回路の１つのトランジスタにより通常の仕方で形成さ
れている。
のエミッター：共通に第１のストローブ信号ｓ１１与え
られる。第１のス）ロープ１言号に対して反転されてい
る第２のストローブ信号ｓ２は、イ、リップ７０ツブＦ
Ｆを形成する両トランジスタＴ１．！５−よびＴ２のエ
ミッタに与えられている。第５のｎｐｎｌ−ランジスタ
Ｔ５はそのコレクタで同じくフリップノロツブＦＦの反
転出方端。に直接に接続されており、また第６のｎ’ｐ
ｎトランジスタＴ６ｉそのコレクタで同じクリップ７０
ツグＦＦ’の反転出力端Ｑ１に直接ＶＣ接続されている
。両抵抗ＲＥを介して１つの共通の定電流源Ｑ１の電流
供給出力端ｔこ接続されてかシ、この定電流源はその基
準点で基準電位Ｕ□に接続されている。定電流源Ｑ１は
個々の切換スイッチＵｌ、Ｕ２、・・・と接続されてい
る定電流源には属していない。定電流源Ｑ１は、前記の
ように、エミッタで基準電、 位Ｕゆの電源端子にま
たコレクタで両抵抗Ｒ８を介して両トランジスタＴ５お
よびＴ６の各１つ（Ｃ接続さ汎ているたとえば電流ミラ
ー回路の１つのトランジスタにより通常の仕方で形成さ
れている。
最後になお首及すべきこととして、７リツプフＯシフＦ
Ｆの出力端Ｑに接続されているトランジスタＴ５のベ
ースは参照電圧ＵＲ□を与えられておハまたトランジス
タＴ６のベースは（基準電位Ｕオを基準電する）設定可
能な電圧ＵＤＧＬ金与えられている。
Ｆの出力端Ｑに接続されているトランジスタＴ５のベ
ースは参照電圧ＵＲ□を与えられておハまたトランジス
タＴ６のベースは（基準電位Ｕオを基準電する）設定可
能な電圧ＵＤＧＬ金与えられている。
本発明によれば、設けられている切戻スイッチＵｉ（１
＝１．２、・・・）の各々が、第２図に示されているよ
うに、１つの差信号Ｄ工１またはＩ）１２により駆動さ
れるようにされている。その際、第：３図のタイムダイ
アグラムに示されている差信号Ｄ、１．Ｄ工２Ｊ）立上
がりおよび立下がり縁に対する時点か相い異なって設定
されることによって。
＝１．２、・・・）の各々が、第２図に示されているよ
うに、１つの差信号Ｄ工１またはＩ）１２により駆動さ
れるようにされている。その際、第：３図のタイムダイ
アグラムに示されている差信号Ｄ、１．Ｄ工２Ｊ）立上
がりおよび立下がり縁に対する時点か相い異なって設定
されることによって。
個々の切換スイッチの（）ＬＩＴＯＨ効果を条件づける
相い異なる開閉挙動が補ｆｋをれるべきである。
相い異なる開閉挙動が補ｆｋをれるべきである。
この開閉時点は両信号Ｄ□１およびＤｉ２の交さ点（す
なわち両電位りユ１およびＤｉ２が同一のｆ１貝をｍす
る時点）により与えられている。第３図ａｌｃ示されて
いるダイアグラムでは両信号はそれらの時間的微分１／
ｃ関して各時点で互いに弄しいが、第３図すによれば本
発明に基づいて交さ点の時間的すれがＫ ３ ＩＩ ａ
Ｋよる場合にくらべて外部から与えられた電圧ＵＤＧ
Ｌによシ時闇的て、交さ点かスイッチオン（＝連いは
つの過程）の際には時間間隔Δｔだけ遅くに、またスイ
ッチオンの隙には同一の時間間隔Δｔだけ早くに生ずる
ようにずらされている。これは両差信号電位Ｄｉｌおよ
びＤ工２に値△Ｕの直流電圧分を割当てることによシ達
成される（ｉ３図す参照）。
なわち両電位りユ１およびＤｉ２が同一のｆ１貝をｍす
る時点）により与えられている。第３図ａｌｃ示されて
いるダイアグラムでは両信号はそれらの時間的微分１／
ｃ関して各時点で互いに弄しいが、第３図すによれば本
発明に基づいて交さ点の時間的すれがＫ ３ ＩＩ ａ
Ｋよる場合にくらべて外部から与えられた電圧ＵＤＧ
Ｌによシ時闇的て、交さ点かスイッチオン（＝連いは
つの過程）の際には時間間隔Δｔだけ遅くに、またスイ
ッチオンの隙には同一の時間間隔Δｔだけ早くに生ずる
ようにずらされている。これは両差信号電位Ｄｉｌおよ
びＤ工２に値△Ｕの直流電圧分を割当てることによシ達
成される（ｉ３図す参照）。
この挙動を保証する第１図による回路は差信号Ｄ工１お
よびＤｉ２に対する源としてＥＣ’Ｌフリップフロップ
ＦＦを用いている。その際、両トランジスタＴ５および
Ｔ６から形成されておシフリップフロップＦＦと同一の
負荷抵抗ＲＬで作動するもう１つの差回路を介して追加
的な直流電流が印加される。この直流電流が非対称に分
配されると、差信号ＤｉｌおよびＤ工２のレベルは反対
方向にずれる。この直流電流の分配ｖツ二連続的”ＤＧ
Ｌの変更により設定され得る。この設定の感度を減する
ため、追卵的々エミッタ抵抗ＲＥが設けられていてよい
。
よびＤｉ２に対する源としてＥＣ’Ｌフリップフロップ
ＦＦを用いている。その際、両トランジスタＴ５および
Ｔ６から形成されておシフリップフロップＦＦと同一の
負荷抵抗ＲＬで作動するもう１つの差回路を介して追加
的な直流電流が印加される。この直流電流が非対称に分
配されると、差信号ＤｉｌおよびＤ工２のレベルは反対
方向にずれる。この直流電流の分配ｖツ二連続的”ＤＧ
Ｌの変更により設定され得る。この設定の感度を減する
ため、追卵的々エミッタ抵抗ＲＥが設けられていてよい
。
変換すべきディジタル信号を形成するディジタル・デー
タ語は並列に先ず、複数の相い続くメモリセルがそのデ
ータ出力端で第１図による谷１つの回路とそのデータ入
力端Ｄ］Ｉｃ、すなわちトランジスタＴ３のベースと接
続されている１つのメモリのなかに入力されるのが目的
にがなっている。
タ語は並列に先ず、複数の相い続くメモリセルがそのデ
ータ出力端で第１図による谷１つの回路とそのデータ入
力端Ｄ］Ｉｃ、すなわちトランジスタＴ３のベースと接
続されている１つのメモリのなかに入力されるのが目的
にがなっている。
その際に、評価すべきディジタル信号のデータ入力端Ｄ
Ｅをｆｌｉｌｌ ８Ｊするピッｒのビット重み１がその
つど考察される第１図による回路ＳＴＳにより市１」真
される切換スイッチＵ工の重みづけに基ついて得られる
「みと合致するよう（で留意されている。
Ｅをｆｌｉｌｌ ８Ｊするピッｒのビット重み１がその
つど考察される第１図による回路ＳＴＳにより市１」真
される切換スイッチＵ工の重みづけに基ついて得られる
「みと合致するよう（で留意されている。
両ｒ＋ ｐ ｎトランジスタ上１およびｔ２がら形成さ
れる切換スイッチＵｉは、第２図に示されているように
、フリップ７０ツブＦＦの両信号出方端。
れる切換スイッチＵｉは、第２図に示されているように
、フリップ７０ツブＦＦの両信号出方端。
またはＱにより、両トランジスタｔ１．ｔ２から形成さ
れる差増幅器である切換スイッチＵ工を介して定電＃ｒ
、源Ｑよから導かれる定電流がその■みうけだ関して、
評価すべきティジタル信号内の入力端］）Ｅにそのつと
与えられるビットのビット重みに柑癌するようＱ′Ｃ駆
動される。その際に、特に本発明の定義に従って、その
つど入力端ＤＥに与えられているデータビットの論理状
態に相邑する差信号Ｄｉｌが、発生すべきアナ１゛１グ
１百号に対して設けられている共通の信号出力端ＡＫコ
レクタで接続されているトランジスタＴ１を開側ｊする
ようして留意されている。第２図Ｖこ示されている１９
すでは、切換スイッチＵ□の他方のトランジスタｔ２幻
：そのコレクタで反転出方端Ｘに接続されている。
れる差増幅器である切換スイッチＵ工を介して定電＃ｒ
、源Ｑよから導かれる定電流がその■みうけだ関して、
評価すべきティジタル信号内の入力端］）Ｅにそのつと
与えられるビットのビット重みに柑癌するようＱ′Ｃ駆
動される。その際に、特に本発明の定義に従って、その
つど入力端ＤＥに与えられているデータビットの論理状
態に相邑する差信号Ｄｉｌが、発生すべきアナ１゛１グ
１百号に対して設けられている共通の信号出力端ＡＫコ
レクタで接続されているトランジスタＴ１を開側ｊする
ようして留意されている。第２図Ｖこ示されている１９
すでは、切換スイッチＵ□の他方のトランジスタｔ２幻
：そのコレクタで反転出方端Ｘに接続されている。
トランジスタｔ２は、反転された制往１ビットにその論
理状態が相崩する差信号Ｄ工２にょシ制御σれる。出力
端Ａは同じくこれらのすべての切換スイッチＵ工に対し
て共通であシ、またたとえば基準電位Ｕゆに対する端子
と共通であってよい。
理状態が相崩する差信号Ｄ工２にょシ制御σれる。出力
端Ａは同じくこれらのすべての切換スイッチＵ工に対し
て共通であシ、またたとえば基準電位Ｕゆに対する端子
と共通であってよい。
両ストローブ百号ｓ１およびｓ２を発生するため、両ｎ
ｐｎトランジスタｔ３およびｔ４ならひに定゛電流源Ｑ
２により第２図に示されているように形成されたもう１
つの差増幅器が設けられている。その際、両トランジス
タｔ３およびｔ４の１ｌｊＵ御のためのストローブ信号
ｓ２をコレクタテ与える一方のトランジスタｔ３は“５
ｔｒｏｂｅ“（ストローブ）と記入されているクロック
信号により、また他方のトランジスタｔ４は第３の参照
直圧ＵＲ３によＩ）制御されている。トランジスタｔ４
は、フリノプフロソ′グＦＦを形成するトランジスタＴ
Ｉ。
ｐｎトランジスタｔ３およびｔ４ならひに定゛電流源Ｑ
２により第２図に示されているように形成されたもう１
つの差増幅器が設けられている。その際、両トランジス
タｔ３およびｔ４の１ｌｊＵ御のためのストローブ信号
ｓ２をコレクタテ与える一方のトランジスタｔ３は“５
ｔｒｏｂｅ“（ストローブ）と記入されているクロック
信号により、また他方のトランジスタｔ４は第３の参照
直圧ＵＲ３によＩ）制御されている。トランジスタｔ４
は、フリノプフロソ′グＦＦを形成するトランジスタＴ
Ｉ。
Ｔ２のエミッタ端子に与えられる第１ｖストローブｉｇ
−号Ｓ１を与える。
−号Ｓ１を与える。
両ストローブ１ぎ号Ｓ１およびＳ２を与える差増幅器ｔ
３．ｔ４に定電流を与えるために設けられておシまに基
準電位Ｕゆに対するその接続を形成する定電流源Ｑ２
、／；ｉ：その特性の点で第１図中の定電流源Ｑｌ（す
なわち第２図中に単にブロックＳＴＳとして示されてい
る回路部分ＳＴＳの１つの構成部分ケ形成する定電流源
）に４目当している。
３．ｔ４に定電流を与えるために設けられておシまに基
準電位Ｕゆに対するその接続を形成する定電流源Ｑ２
、／；ｉ：その特性の点で第１図中の定電流源Ｑｌ（す
なわち第２図中に単にブロックＳＴＳとして示されてい
る回路部分ＳＴＳの１つの構成部分ケ形成する定電流源
）に４目当している。
トランジスタＴ４．．Ｔ５．Ｔ６およびｔ４の制御（６
）ために設けられている参照電圧の大きさの選定に関し
ては下記の点にも留意すべきである。
）ために設けられている参照電圧の大きさの選定に関し
ては下記の点にも留意すべきである。
ａ）トランジスタＴ６の油」御のために設けられている
参照直圧ＵＤＧＬは外部でたとえばポテンシオメータに
より設定され、かつ上記の観点Ｇで従って犬今さを選定
式れることが目的（でかなっている。
参照直圧ＵＤＧＬは外部でたとえばポテンシオメータに
より設定され、かつ上記の観点Ｇで従って犬今さを選定
式れることが目的（でかなっている。
ｂ） トランジスタＴ５の制御に用いられる参照電圧
ＵＲ１ハ内部で１つの分圧器により発生される。
ＵＲ１ハ内部で１つの分圧器により発生される。
Ｃ）トランジスタＴ４の制御のために設けられている参
照電圧ＵＲ２が１つのＥＣＬ参照参照圧（通常１４−１
．２９７ ）から１つのダイオードにおける電圧降下■
差引きによシ得られる。
照電圧ＵＲ２が１つのＥＣＬ参照参照圧（通常１４−１
．２９７ ）から１つのダイオードにおける電圧降下■
差引きによシ得られる。
ｄ）第１のストローブ信号８１７）発生のために設けら
れている参照電圧ＵＲ３が、上記のように１つのダイオ
ードにおける電圧降下だけＵＲ３よりも負であるよう（
′こ設定される。
れている参照電圧ＵＲ３が、上記のように１つのダイオ
ードにおける電圧降下だけＵＲ３よりも負であるよう（
′こ設定される。
最後に記載すべきこととして、第１図中および第２図中
に示されている回路は他のトランジスタによっても実現
され得る。冒頭に与えられた定義のＤ−Ａ変侠器を１チ
ヤネル１４Ｏ８技術で内作することも（冒頭に示したよ
う［）できるので１本発明による回路を迩尚なＭ ＯＳ
技術で実現することも目的にかなっている。その際、ト
ランジスタが同一のチャネル形式ヲ有するエン・・ンス
メント形ＭＯ８−Ｂ″ＥＴであることは目的にかなって
いる。
に示されている回路は他のトランジスタによっても実現
され得る。冒頭に与えられた定義のＤ−Ａ変侠器を１チ
ヤネル１４Ｏ８技術で内作することも（冒頭に示したよ
う［）できるので１本発明による回路を迩尚なＭ ＯＳ
技術で実現することも目的にかなっている。その際、ト
ランジスタが同一のチャネル形式ヲ有するエン・・ンス
メント形ＭＯ８−Ｂ″ＥＴであることは目的にかなって
いる。
第１図ｊｄｌ（２）々の切換スイッチを１１駆動するｌ
ζめの６個のトランジスタから成る組合わせを示す図、
第２図は第１図の回路と通常の切換スイッチとの接続と
必安とされるストローブ信号の詳細とを示す図、記３図
（ｌよ第１図ち・よび第２図の回路のタイムダイアグラ
ムである。 Ａ・出力端、Ａ・・・反転出力端、ＤＥ・・・データ入
カク７％、ＤよＩ、 Ｄ工２・・・差信号、ＦＦ・ノ
リツブフロッグ、Ｑ・雪合出力端、Ｑ・・・反転信号出
力端、Ｑ、ｌ、Ｑ２・・定電流源、ＲＥ・・・抵抗、８
１． Ｓ２・ストローブ雪合、Ｔ１〜Ｔ６．ｔｌ〜ｔ
４−・トランジスタ、Ｕ工・・・切換スイッチＩ Ｕ
ＣＣ””Ｔｈｂ諒鵠５位、Ｕ ・・設定ｏＪ能電圧、
Ｕｙｅｔ・・基準電位、ＧＬ Ｕ□□〜ＵＲ３・・参照電圧。
ζめの６個のトランジスタから成る組合わせを示す図、
第２図は第１図の回路と通常の切換スイッチとの接続と
必安とされるストローブ信号の詳細とを示す図、記３図
（ｌよ第１図ち・よび第２図の回路のタイムダイアグラ
ムである。 Ａ・出力端、Ａ・・・反転出力端、ＤＥ・・・データ入
カク７％、ＤよＩ、 Ｄ工２・・・差信号、ＦＦ・ノ
リツブフロッグ、Ｑ・雪合出力端、Ｑ・・・反転信号出
力端、Ｑ、ｌ、Ｑ２・・定電流源、ＲＥ・・・抵抗、８
１． Ｓ２・ストローブ雪合、Ｔ１〜Ｔ６．ｔｌ〜ｔ
４−・トランジスタ、Ｕ工・・・切換スイッチＩ Ｕ
ＣＣ””Ｔｈｂ諒鵠５位、Ｕ ・・設定ｏＪ能電圧、
Ｕｙｅｔ・・基準電位、ＧＬ Ｕ□□〜ＵＲ３・・参照電圧。
Claims (1)
- 【特許請求の範囲】 １）変叫すべきディジタル１ｇ号を与えられる信号入力
端と変換の結果として得られたアナログ信号を与える信
号出力端とを有する巣積司吐なディジタル−アナログ変
侯器であって、ディジタル入力１百号の各ビットが各１
つの定電υｉｕ Ｉｃ対する各１つの切換スイッチの市
１」御に用し・）られており、それぞれ１つの定電流源
がら供給ざｉするこれらの定電流が、個々の切換スイッ
チを介して供給される定電流の■みがそれぞれ１変換す
べきディジタル信号内の当該切換スイッチの市１＃Ｑて
それぞれ用いられるビットの爪みに一致するように、２
進法で重みつけきれており、ざらにこれらの互いに等し
い切戻ン′イノチの各々が谷１つの差増１隅器により形
成されており、これらの差増幅器をｍ成する互いに等し
いトランジスタかそれらの電流入力電極でそれぞれ対応
づけられている定電流源に接続されておシ、まだそれら
の８ＪＩＪ御電極でそれぞれ評価すべきビットに基づい
て、論理′１７状態に相当する制御ビットでは肖該定電
流源から供給される定電流がすべてのこれらの切換スイ
ッチにおいてアナログ信号出力用の１つの共通の信号出
力端に与えられるように、他方論理ｌＯ１状態に相当す
る制御ビットでは上記の定電流か他の１つの共通の信号
出力端または当該定電流源の基準点（接地点）に与えら
れるよう（ｆｃ制御されているディジタル−アナログ変
換器において、重みづけられた定電流を通す切換スイン
ｆ（Ｕ］）の各々にそれぞれ６つの互いに等しいトラン
ジスタ（ＴＩ、 、Ｔ２． ’ｒｓ、 Ｔ４．Ｔ
５゜ＴＯ）から成る１つの組合わせが対応づけられてお
り、その第１および第２のトランジスタ（Ｔ１．、Ｔ２
）は交さ結合により１つのＲ８フリップフロップ（ＦＦ
）Ｋまとめられており、フリップフロップ（ＦＦ）を形
成する両トランジスタ（ＴＩ、Ｔ２）の電流出力電極は
各１つの負荷抵抗（ＲＬ）を介して、第１の電源電位（
Ｕｃｃ）を供給する電源端子とそれぞれ２つの別のトラ
ンジスタ（Ｔ３． Ｔ５またはＴ４．、ｊ６）の電流
出力電極とに接続されており、ノリノブフロップ（ＦＦ
）を形成する両トランジスタ（Ｔｌ、Ｔ２）の電流入力
電極は共Ｊ出に第１のストローブ１百−号（Ｓｌ）を与
えられており、フリップフロップ（ＦＦ）の両信号端子
（Ｑ、Ｑ）の各１つと電ｖ１を出力電極を介して接続さ
れている両トランジスタ（Ｔ３．Ｔ４）の各１つの電流
人力′声極ｎ二別の共通のストローブ信＋８−（Ｓ２）
を与えられており、これらのトランジスタの一方（Ｔ３
〕の゛１ｉｌｌ徊電槓は評価すべきディジタル１Ｂ号の
娼該切換スイッチ（Ｕ工）にそれぞれ対応づけられてい
るビットによυ市制御されており、またこれらのトラン
ジスタの他方（Ｔ４）の制御電極はもう］つの電源端子
から供給される基準電位（ＵＥＥ ）に関連うけられた
参照電圧（ＵＲ２）を与えられており、さらにフリップ
７０ツグ（ＦＦ）の両信号端子（Ｑ、Ｑｌの各１つと接
続されている別の両トランジスタ（Ｔ５．Ｔ６）の制御
電極は、特に各１つの抵抗（ＲＥ）の仲介のもとに、１
つの共通の電流源（Ｑｌ）の出力端に接続されており、
′！１′だその基準点は基準電位（ＵＦＦ）に対する電
源端子（（より与えられており、最後にフリップフロッ
プ（ＦＦ）の両信号出力端（Ｑ。 Ｑ）はそれぞれ付属の切換スイッチ（Ｕ工）の両ｆ１７
１Ｊ御入力端の１つに、フリップ７０ツグ（ＦＦ）をブ
亡して切換スイッチ（Ｕｉ）を市］」御するビットの値
か１１Ｎの場合にのみ、切換スイッチ（Ｕよ）を介して
通される定電流が、発生すべきアナログ信号を与える共
通出力端に到達するように接続されていることを１ケ徴
とする集積化ディジタル−アナログ変換器。 ２）電流入力電極と１つの定電流源（Ｑｌ）の出力端と
の接続により１つの差増ｌ１ｇ器にまとめられている両
トランジスタ（Ｔ５ＦＴ６）のうち、電流出力電極で反
転出力端（Ｑ）Ｋ、従ってまた割釧ビットを与えられる
トランジスタ（Ｔ３）ニア）電流出力電極（で接続され
ているトランジスタ（Ｔ５）の制御電極は外部で設定す
べき制御直流電圧（ＵＤＣ］Ｌ）により、また他方のト
ランジスタ（Ｔ６）は固定の参１祭電圧（ｕＲ２） ｆ
ｃより山１（印されているＣとを特徴とする特許請求の
範囲第１項記載のゲイシタルーアナログ叢侠器。 ３）両ストローブ匿号（ｓｌ、、ｓ２）か互１，１に反
転さ？していることを特徴とする特許請求の範囲第１墳
丑たは第２項記載のディジタル−アナログ変換器。 ４）両ストローブ信号（ｓｌ、Ｓ２）の発生のために、
電流入力電極で互いに接続された２つのトランジスタ（
ｔ３．ｔ４．）かう成す１つの電流源（Ｑ２）を介して
基準電位（ＵＥＥ）に接続さｎている１つの差増幅器が
設けられており、その一方のトランジスタ（ｔ３）の制
御電極はクロック信号を、また他方のトランジスタ（ｔ
４）の制御電極は参照直流電圧（ＵＲ３）を与えられて
秒り、クロツク１百号により制御てれるトランジスタ（
ｔ３）はその電流出力電極で、制御ビットを与えられる
トランジスタ（Ｔ３）の電流入力電極と、また参照直流
電圧を与えられるトランジスタ（ｔ４）はその電流出力
電極で、フリップフロップ（ＦＦ）を形成するトランジ
スタの電流入力電極と直接に接続きれていることを特徴
とする特許請求の範囲ｊＪ ３ 、［、Ｒ記載のディジ
タル−アナログ変換器。 ５）１更用されている互いに等しいトランジスタがバイ
ポーラ・トランジスタ、特にｎｐ、ｎ３杉式のものによ
り実現されていることを特徴とする特許請求の範囲第１
項ないし第４頃のいずれかに記載のディジタル−アナロ
グ変換器。 ６）１史用されているトランジスタが互いに等しいエン
ハンスメント形ＭＯ８ｔ？ｌＩ果トランジスタＶこより
形成されていることを特徴とする特許請求の範囲第１Ｔ
Ｊ４ないし第４項のいずれかに記載のディジタル−アナ
ログ変換器。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19833303117 DE3303117A1 (de) | 1983-01-31 | 1983-01-31 | Integrierbarer digital/analog-wandler |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59144219A true JPS59144219A (ja) | 1984-08-18 |
Family
ID=6189630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59014987A Pending JPS59144219A (ja) | 1983-01-31 | 1984-01-30 | 集積化デイジタル−アナログ変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4563669A (ja) |
| EP (1) | EP0115352A3 (ja) |
| JP (1) | JPS59144219A (ja) |
| DE (1) | DE3303117A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6331226A (ja) * | 1986-07-18 | 1988-02-09 | テクトロニックス・インコ−ポレイテッド | デジタルアナログ変換装置 |
| JPH02104026A (ja) * | 1988-06-27 | 1990-04-17 | Analog Devices Inc <Adi> | 高速デジタル・アナログ・コンバータ |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4774497A (en) * | 1986-07-10 | 1988-09-27 | Tektronix, Inc. | Digital-to-analog converter with gain compensation |
| JPH08149011A (ja) * | 1994-11-18 | 1996-06-07 | Mitsubishi Electric Corp | 電流加算型ディジタル／アナログ変換器 |
| DE59710118D1 (de) * | 1996-12-13 | 2003-06-26 | Philips Intellectual Property | Schaltungsanordnung für eine Speicherzelle eines D/A-Wandlers |
| DE10105117C2 (de) | 2001-02-05 | 2003-08-28 | Promecon Prozess & Messtechnik | Verfahren zur Erzeugung von Proben aus Filter- oder Flugasche |
| GB2390945B (en) * | 2001-08-24 | 2004-03-10 | Fujitsu Ltd | Switching circuitry |
| US8115663B2 (en) | 2010-04-14 | 2012-02-14 | Silicon Laboratories Inc. | Mismatch-immune digital-to-analog converter |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5561144A (en) * | 1978-10-31 | 1980-05-08 | Nec Corp | Logic circuit |
| US4383248A (en) * | 1981-12-21 | 1983-05-10 | Motorola, Inc. | Latchable fast settling digital to analog converter bit switch |
-
1983
- 1983-01-31 DE DE19833303117 patent/DE3303117A1/de not_active Withdrawn
-
1984
- 1984-01-09 US US06/569,131 patent/US4563669A/en not_active Expired - Fee Related
- 1984-01-30 EP EP84100923A patent/EP0115352A3/de not_active Ceased
- 1984-01-30 JP JP59014987A patent/JPS59144219A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6331226A (ja) * | 1986-07-18 | 1988-02-09 | テクトロニックス・インコ−ポレイテッド | デジタルアナログ変換装置 |
| JPH0222571B2 (ja) * | 1986-07-18 | 1990-05-21 | Tektronix Inc | |
| JPH02104026A (ja) * | 1988-06-27 | 1990-04-17 | Analog Devices Inc <Adi> | 高速デジタル・アナログ・コンバータ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3303117A1 (de) | 1984-08-02 |
| EP0115352A2 (de) | 1984-08-08 |
| EP0115352A3 (de) | 1988-05-04 |
| US4563669A (en) | 1986-01-07 |
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