JPH0222571B2 - - Google Patents
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- JPH0222571B2 JPH0222571B2 JP62163843A JP16384387A JPH0222571B2 JP H0222571 B2 JPH0222571 B2 JP H0222571B2 JP 62163843 A JP62163843 A JP 62163843A JP 16384387 A JP16384387 A JP 16384387A JP H0222571 B2 JPH0222571 B2 JP H0222571B2
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- JP
- Japan
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- current
- transistor
- circuit
- data input
- latch sub
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- 238000006243 chemical reaction Methods 0.000 claims description 2
- 230000015654 memory Effects 0.000 description 19
- 230000007704 transition Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
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- 238000009738 saturating Methods 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
- H03M1/745—Simultaneous conversion using current sources as quantisation value generators with weighted currents
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデジタル・アナログ変換器（DAC）、
特に抵抗回路網とラツチメモリ回路とを組合せた
DAC装置に関する。
特に抵抗回路網とラツチメモリ回路とを組合せた
DAC装置に関する。
従来のDACの１つのタイプはＲ−2R抵抗回路
網とアナログ出力電圧に変換したいバイナリワー
ドのビツト数に対応する複数の電流源を使用す
る。バイナリワードの各ビツトの論理状態は別の
ラツチ回路にストアする。ラツチ回路の各々は、
ビツトの論理状態に応じてＲ−2R抵抗回路網の
対応する入力ノードに予定量の電流信号を流す別
の電流源を駆動する。アナログ出力電圧はバイナ
リワードのビツトが表わす信号の重み付けした合
計である。
網とアナログ出力電圧に変換したいバイナリワー
ドのビツト数に対応する複数の電流源を使用す
る。バイナリワードの各ビツトの論理状態は別の
ラツチ回路にストアする。ラツチ回路の各々は、
ビツトの論理状態に応じてＲ−2R抵抗回路網の
対応する入力ノードに予定量の電流信号を流す別
の電流源を駆動する。アナログ出力電圧はバイナ
リワードのビツトが表わす信号の重み付けした合
計である。
このタイプの従来のDAC回路はラツチメモリ
回路及び定電流源を構成する為の別々の回路素子
を必要とするという欠点を有する。この回路には
相当多くの回路素子を使用するので、例えばIC
化すると基板上に多くの面積を占有し、相当多く
の電力を消費する。
回路及び定電流源を構成する為の別々の回路素子
を必要とするという欠点を有する。この回路には
相当多くの回路素子を使用するので、例えばIC
化すると基板上に多くの面積を占有し、相当多く
の電力を消費する。
〔発明の目的〕
従つて、本発明の目的はスペース、電力及び回
路素子を有効に使用できるDAC装置を提供する
ことである。
路素子を有効に使用できるDAC装置を提供する
ことである。
本発明の他の目的はデジタルワードの各ビツト
につきラツチメモリと電流源とが１つのサブ回路
にまとめられるDAC装置を提供することである。
につきラツチメモリと電流源とが１つのサブ回路
にまとめられるDAC装置を提供することである。
本発明の別の目的はアナログ出力信号の合成に
Ｒ−2R抵抗回路網を使用するDAC装置を提供す
ることである。
Ｒ−2R抵抗回路網を使用するDAC装置を提供す
ることである。
本発明はDACとラツチメモリ回路とを結合し
たDAC装置である。この装置は複数の入力ノー
ドとアナログ出力とを有する抵抗回路網を含んで
いる。入力ノードの各々はアナログ信号に変換さ
れるデジタルワードの異なるビツトに対応する。
この装置は更に複数の電流制御ラツチ回路を含ん
でいる。各ラツチサブ回路はその動作制御の為に
電流を用い、その電流をデジタルワードのビツト
の１つの論理状態を表わす入力ノードの１つに流
す。従つて、その電流はデジタルワードのそのビ
ツトの論理状態のストアに使用し、抵抗回路網を
直接駆動し、デジタルワードの重み付け値に対応
するアナログ信号を合成する。
たDAC装置である。この装置は複数の入力ノー
ドとアナログ出力とを有する抵抗回路網を含んで
いる。入力ノードの各々はアナログ信号に変換さ
れるデジタルワードの異なるビツトに対応する。
この装置は更に複数の電流制御ラツチ回路を含ん
でいる。各ラツチサブ回路はその動作制御の為に
電流を用い、その電流をデジタルワードのビツト
の１つの論理状態を表わす入力ノードの１つに流
す。従つて、その電流はデジタルワードのそのビ
ツトの論理状態のストアに使用し、抵抗回路網を
直接駆動し、デジタルワードの重み付け値に対応
するアナログ信号を合成する。
好適実施例では、抵抗回路網はＲ−2R型であ
り、電流制御ラツチサブ回路は直列ロード型シフ
トレジスタをなすエミツタフアンクシヨナルロジ
ツク（EFL）回路である。シフトレジスタの各
EFL素子は従来設計のものであり、エミツタフ
オロワ型式のマスタ・スレープ部分を含んでい
る。マスタ部のエミツタフオロワのコレクタはＲ
−2R抵抗回路網の入力ノードに直列接続し、ス
レープ部のエミツタフオロワトランジスタのコレ
クタはコレクタ電圧源に直接接続する。デジタル
ワードのビツトは印加したクロツク信号に応じて
シフトレジスタに直列にロードする。EFL回路
により送られる電流量を正しく校正することによ
り、ラツチメモリとしてシフトレジスタの動作を
促進すると共にＲ−2R抵抗回路網を駆動する電
流源としての動作をする。
り、電流制御ラツチサブ回路は直列ロード型シフ
トレジスタをなすエミツタフアンクシヨナルロジ
ツク（EFL）回路である。シフトレジスタの各
EFL素子は従来設計のものであり、エミツタフ
オロワ型式のマスタ・スレープ部分を含んでい
る。マスタ部のエミツタフオロワのコレクタはＲ
−2R抵抗回路網の入力ノードに直列接続し、ス
レープ部のエミツタフオロワトランジスタのコレ
クタはコレクタ電圧源に直接接続する。デジタル
ワードのビツトは印加したクロツク信号に応じて
シフトレジスタに直列にロードする。EFL回路
により送られる電流量を正しく校正することによ
り、ラツチメモリとしてシフトレジスタの動作を
促進すると共にＲ−2R抵抗回路網を駆動する電
流源としての動作をする。
第１図は本発明によるDAC装置の好適実施例
の回路図を示す。同図は従来設計のＲ−2R抵抗
回路網１２部分とEFL型回路で作つた２個の電
流制御ラツチメモリ１８のサブ回路１４及び１６
部分を示す。このラツチメモリ１８のサブ回路数
はアナログ信号に変換されるバイナリワードのビ
ツト数Ｎと等しい。
の回路図を示す。同図は従来設計のＲ−2R抵抗
回路網１２部分とEFL型回路で作つた２個の電
流制御ラツチメモリ１８のサブ回路１４及び１６
部分を示す。このラツチメモリ１８のサブ回路数
はアナログ信号に変換されるバイナリワードのビ
ツト数Ｎと等しい。
ラツチメモリ１８のサブ回路はシリアルロード
型シフトレジスタ状に接続される。デジタルワー
ドのビツトがサブ回路１４のデータ入力２０にシ
リアル入力される。これらデータビツトは正入力
端子２２と負入力端子２４間に印加する差動電圧
クロツク信号に応じて順次右のサブ回路にシフト
する。クロツク信号が論理１状態から論理０状態
へのトランジシヨンを行う毎にデータはラツチメ
モリ１８にロードされる。Ｎ個のトランジシヨン
が起きた後、デジタルワードはラツチメモリ１８
に完全にロードされる。
型シフトレジスタ状に接続される。デジタルワー
ドのビツトがサブ回路１４のデータ入力２０にシ
リアル入力される。これらデータビツトは正入力
端子２２と負入力端子２４間に印加する差動電圧
クロツク信号に応じて順次右のサブ回路にシフト
する。クロツク信号が論理１状態から論理０状態
へのトランジシヨンを行う毎にデータはラツチメ
モリ１８にロードされる。Ｎ個のトランジシヨン
が起きた後、デジタルワードはラツチメモリ１８
に完全にロードされる。
ラツチメモリ１８に含まれるサブ回路は、いず
れも従来のEFL回路設計と同じであつて、同様
に動作する。従つて、以下の説明はサブ回路１６
についてのみ行うこととする。サブ回路１４と抵
抗回路網１２の対応する素子は夫々同じ参照符号
にダツシユを附している。（尚、一部回路素子に
ついては以下で説明する必要がないので参照符号
を附していない。） サブ回路１６はマスタ部分４０とスレーブ部分
４２とに分割される。スレーブ部分４２はエミツ
タ結合トランジスタ４４−４６を含み、それを通
して定電流源４８からの定電流Ｉが流れる。トラ
ンジスタ４４のベース端子５０は負クロツク入力
端子２４に接続され、トランジスタ４６のベース
端子５２は正クロツク入力端子２２に接続されて
いる。
れも従来のEFL回路設計と同じであつて、同様
に動作する。従つて、以下の説明はサブ回路１６
についてのみ行うこととする。サブ回路１４と抵
抗回路網１２の対応する素子は夫々同じ参照符号
にダツシユを附している。（尚、一部回路素子に
ついては以下で説明する必要がないので参照符号
を附していない。） サブ回路１６はマスタ部分４０とスレーブ部分
４２とに分割される。スレーブ部分４２はエミツ
タ結合トランジスタ４４−４６を含み、それを通
して定電流源４８からの定電流Ｉが流れる。トラ
ンジスタ４４のベース端子５０は負クロツク入力
端子２４に接続され、トランジスタ４６のベース
端子５２は正クロツク入力端子２２に接続されて
いる。
クロツク信号が論理０状態、即ち負クロツク入
力端子２４に印加した電圧信号がトランジスタ４
４を順能動領域に駆動できる十分な振幅の場合、
電流Ｉはトランジスタ４４のコレクタ５４からエ
ミツタ５６を流れる。トランジスタ４４のコレク
タ５４を流れる電流はトランジスタ６０のエミツ
タ５８又はトランジスタ６４のエミツタ６２を流
れる。これはトランジスタ６０のベース６６の電
圧により決まる。
力端子２４に印加した電圧信号がトランジスタ４
４を順能動領域に駆動できる十分な振幅の場合、
電流Ｉはトランジスタ４４のコレクタ５４からエ
ミツタ５６を流れる。トランジスタ４４のコレク
タ５４を流れる電流はトランジスタ６０のエミツ
タ５８又はトランジスタ６４のエミツタ６２を流
れる。これはトランジスタ６０のベース６６の電
圧により決まる。
もしトランジスタ６０のベース６６電圧がトラ
ンジスタ６４のベース６８の基準電圧VRを超す
と、電流Ｉは、トランジスタ６０を流れ、トラン
ジスタ６４には流れない。この好適実施例では、
コレクタバイアス電圧Vccは０ボルトであり、基
準電圧VRは−0.3ボルトである。この条件下で、
電流Ｉは抵抗回路網１２の抵抗２Ｒを有する抵抗
器７２に接続されているトランジスタ６０のコレ
クタ７０を流れる。これは論理１がサブ回路１６
にストアされたことを示す。トランジスタ７６の
ベース７４電圧は、電流を流していない抵抗器８
０を介してトランジスタ６４のコレクタ７８が０
ボルトとなつているので、０ボルトである。
ンジスタ６４のベース６８の基準電圧VRを超す
と、電流Ｉは、トランジスタ６０を流れ、トラン
ジスタ６４には流れない。この好適実施例では、
コレクタバイアス電圧Vccは０ボルトであり、基
準電圧VRは−0.3ボルトである。この条件下で、
電流Ｉは抵抗回路網１２の抵抗２Ｒを有する抵抗
器７２に接続されているトランジスタ６０のコレ
クタ７０を流れる。これは論理１がサブ回路１６
にストアされたことを示す。トランジスタ７６の
ベース７４電圧は、電流を流していない抵抗器８
０を介してトランジスタ６４のコレクタ７８が０
ボルトとなつているので、０ボルトである。
もしトランジスタ６０のベース６６の電圧がト
ランジスタ６４のベース６８の電圧（即ち約−
0.6ボルト）未満であれば、電流Ｉはトランジス
タ６４を流れ、トランジスタ６０には電流が流れ
ない。これは、サブ回路１６に論理０がストアさ
れたことを示す。これらの状態下では、電流Ｉは
トランジスタ６４のコレクタ７８を流れ、トラン
ジスタ７６のベース７４に約−0.6ボルトが現わ
れる。
ランジスタ６４のベース６８の電圧（即ち約−
0.6ボルト）未満であれば、電流Ｉはトランジス
タ６４を流れ、トランジスタ６０には電流が流れ
ない。これは、サブ回路１６に論理０がストアさ
れたことを示す。これらの状態下では、電流Ｉは
トランジスタ６４のコレクタ７８を流れ、トラン
ジスタ７６のベース７４に約−0.6ボルトが現わ
れる。
上述の説明では、トランジスタのαパラメータ
の関数により電流Ｉが減少することはないと仮定
している。
の関数により電流Ｉが減少することはないと仮定
している。
以上要約すると、クロツク信号が論理０状態の
ときは、マスタ部４０のトランジスタ６０のベー
ス６６の電圧はスレーブ部４２のトランジスタ７
６のベース７４にも現われる。クロツク信号が論
理１状態から論理０状態に移行すると、データが
マスタ部４０からスレーブ部４２へ転送されるこ
ととなる。
ときは、マスタ部４０のトランジスタ６０のベー
ス６６の電圧はスレーブ部４２のトランジスタ７
６のベース７４にも現われる。クロツク信号が論
理１状態から論理０状態に移行すると、データが
マスタ部４０からスレーブ部４２へ転送されるこ
ととなる。
クロツク信号が論理１状態、即ち正クロツク入
力端子２２に印加した電圧信号がトランジスタ４
６を順方向能動領域に駆動するに足る十分な振幅
であれば、電流Ｉはトランジスタ４６のコレクタ
８２からエミツタ８４へ流れる。トランジスタ４
６のコレクタ８２を流れる電流はトランジスタ６
４のエミツタ８６又はトランジスタ７６のエミツ
タ８８を流れる。これはトランジスタ７６のベー
ス７４電圧の大きさで決まる。
力端子２２に印加した電圧信号がトランジスタ４
６を順方向能動領域に駆動するに足る十分な振幅
であれば、電流Ｉはトランジスタ４６のコレクタ
８２からエミツタ８４へ流れる。トランジスタ４
６のコレクタ８２を流れる電流はトランジスタ６
４のエミツタ８６又はトランジスタ７６のエミツ
タ８８を流れる。これはトランジスタ７６のベー
ス７４電圧の大きさで決まる。
もしトランジスタ７６のベース７４電圧がトラ
ンジスタ６４のベース６８電圧VRを超すと、電
流Ｉはトランジスタ７６のコレクタ９０を流れ、
トランジスタ６４には電流が流れない。
ンジスタ６４のベース６８電圧VRを超すと、電
流Ｉはトランジスタ７６のコレクタ９０を流れ、
トランジスタ６４には電流が流れない。
もしトランジスタ７６のベース電圧がトランジ
スタ６４のベース６８電圧（即ち約−0.6ボルト）
未満であれば、電流Ｉはトランジスタ６４のコレ
クタ７８を流れ、トランジスタ７６には流れな
い。
スタ６４のベース６８電圧（即ち約−0.6ボルト）
未満であれば、電流Ｉはトランジスタ６４のコレ
クタ７８を流れ、トランジスタ７６には流れな
い。
要約すると、クロツク信号が論理１状態にある
とき、トランジスタ７６のベース７４電圧は変化
せず、即ちクロツク信号が論理１状態ではデータ
転送はない。従つて、データはラツチメモリ１８
にラツチされたままである。サブ回路１６のデー
タ入出力は夫々トランジスタ９４のエミツタ９２
とトランジスタ７６のエミツタ９６である。従つ
て、各サブ回路はラツチメモリ機能と抵抗回路網
１２の入力ノード駆動との２つの作用を果すこと
が理解できよう。
とき、トランジスタ７６のベース７４電圧は変化
せず、即ちクロツク信号が論理１状態ではデータ
転送はない。従つて、データはラツチメモリ１８
にラツチされたままである。サブ回路１６のデー
タ入出力は夫々トランジスタ９４のエミツタ９２
とトランジスタ７６のエミツタ９６である。従つ
て、各サブ回路はラツチメモリ機能と抵抗回路網
１２の入力ノード駆動との２つの作用を果すこと
が理解できよう。
導通する毎にトランジスタ６０のコレクタ７０
は、サブ回路１６にストアされたビツトが論理１
であり、電流Ｉを入力ノード１０２に流すことを
示す。同様に、トランジスタ６０′のコレクタ７
０′は導通すると、サブ回路１４にストアされた
ビツトが論理１であり、入力ノード１００に電流
Ｉを流すことを示す。入力ノード１００はデジタ
ルワードの最上位桁（MSB）であり、入力ノー
ド１０２はデジタルワードの次の桁（MSB−１）
を表わす。
は、サブ回路１６にストアされたビツトが論理１
であり、電流Ｉを入力ノード１０２に流すことを
示す。同様に、トランジスタ６０′のコレクタ７
０′は導通すると、サブ回路１４にストアされた
ビツトが論理１であり、入力ノード１００に電流
Ｉを流すことを示す。入力ノード１００はデジタ
ルワードの最上位桁（MSB）であり、入力ノー
ド１０２はデジタルワードの次の桁（MSB−１）
を表わす。
ラツチメモリ１８のサブ回路を通して流れる電
流Ｉが入力ノードに生じる電圧の貢献度は次の、
最上位桁ビツトに対応する入力ノードのそれの半
分に等しい。例えば、入力ノード１００及び１０
２の電圧は夫々2/3（Ｉ・Ｒ）と1/3（Ｉ・Ｒ）で
ある。勿論、電流Ｉがラツチメモリ１８から流れ
ないときは、その入力ノードに現われる電圧はオ
ープンである。
流Ｉが入力ノードに生じる電圧の貢献度は次の、
最上位桁ビツトに対応する入力ノードのそれの半
分に等しい。例えば、入力ノード１００及び１０
２の電圧は夫々2/3（Ｉ・Ｒ）と1/3（Ｉ・Ｒ）で
ある。勿論、電流Ｉがラツチメモリ１８から流れ
ないときは、その入力ノードに現われる電圧はオ
ープンである。
従つて、抵抗回路網１２はその出力端子１０４
に現われ且つラツチメモリ１８にストアされたデ
ジタル入力ワードの重み付け値を表わすアナログ
信号を合成する。この好適実施例で使用する素子
のパラメータはＩ＝0.5mA、RL＝600Ω、VR＝−
0.3ボルト、VEE＝−5.2ボルト、VCC＝０ボルト、
VLADDER-REF＝＋１ボルト、Ｒ＝1.5kΩ、2R＝3k
Ωである。VLADDEF-REFはエミツタフオロワトラン
ジスタ（即ちトランジスタ６０，６４，７６及び
９４）が飽和するのを阻止する為に十分な大きさ
でなくてはならない。
に現われ且つラツチメモリ１８にストアされたデ
ジタル入力ワードの重み付け値を表わすアナログ
信号を合成する。この好適実施例で使用する素子
のパラメータはＩ＝0.5mA、RL＝600Ω、VR＝−
0.3ボルト、VEE＝−5.2ボルト、VCC＝０ボルト、
VLADDER-REF＝＋１ボルト、Ｒ＝1.5kΩ、2R＝3k
Ωである。VLADDEF-REFはエミツタフオロワトラン
ジスタ（即ちトランジスタ６０，６４，７６及び
９４）が飽和するのを阻止する為に十分な大きさ
でなくてはならない。
以上、本発明のDAC装置を好適一実施例につ
き説明したが、本発明の要旨を逸脱することなく
種種の変形変更が可能であること当業者には十分
理解できよう。例えば、Ｒ−2R抵抗回路網はデ
ジタルワードをバイナリフオーマツトに変換する
ものであつてもよい。本発明はデジタルワードを
他の数、例えばBCDに変換するのに使用しても
よい。更に、電流Ｉはラツチメモリのサブ回路の
スレーブ部から与えてもよい。サブ回路１８の場
合には、電流Ｉはトランジスタ７６のコレクタ９
０からノード１０２へ送り、トランジスタ６０の
コレクタ７０をVCCに接続する。従つて、本発明
の技術的範囲には勿論斯る変僅変更をも含むもの
と解すべきである。
き説明したが、本発明の要旨を逸脱することなく
種種の変形変更が可能であること当業者には十分
理解できよう。例えば、Ｒ−2R抵抗回路網はデ
ジタルワードをバイナリフオーマツトに変換する
ものであつてもよい。本発明はデジタルワードを
他の数、例えばBCDに変換するのに使用しても
よい。更に、電流Ｉはラツチメモリのサブ回路の
スレーブ部から与えてもよい。サブ回路１８の場
合には、電流Ｉはトランジスタ７６のコレクタ９
０からノード１０２へ送り、トランジスタ６０の
コレクタ７０をVCCに接続する。従つて、本発明
の技術的範囲には勿論斯る変僅変更をも含むもの
と解すべきである。
上述の説明から明らかなとおり、本発明の
DAC装置によると抵抗回路網と、各々マスタ及
びスレーブ部より成る複数のメモリラツチサブ回
路とで構成されるので、IC化、低電力化が可能
である。シリアル入力データをシフトレジスタと
同様に動作して、高速でアナログ信号に変換でき
るので、高速シリアルデジタルデータのアナログ
変換回路に好適である。
DAC装置によると抵抗回路網と、各々マスタ及
びスレーブ部より成る複数のメモリラツチサブ回
路とで構成されるので、IC化、低電力化が可能
である。シリアル入力データをシフトレジスタと
同様に動作して、高速でアナログ信号に変換でき
るので、高速シリアルデジタルデータのアナログ
変換回路に好適である。
第１図は本発明に依るDAC装置の一実施例の
回路図である。 １０はDAC装置、１２は抵抗（ラダー）回路
網、１４，１６はサブ回路、１８はラツチメモ
リ、４０はマスタ回路部、４２はスレーブ回路
部、４８は定電流源である。
回路図である。 １０はDAC装置、１２は抵抗（ラダー）回路
網、１４，１６はサブ回路、１８はラツチメモ
リ、４０はマスタ回路部、４２はスレーブ回路
部、４８は定電流源である。
Claims (1)
- 【特許請求の範囲】 １ シリアルデータ入力信号の異なるビツトに
夫々対応する複数の入力端子及び単一の出力端子
を有する抵抗回路網と、 上記シリアルデータ入力信号を受ける縦続接続
された複数段の電流制御型ラツチサブ回路とを具
え、 初段以外の上記電流制御型ラツチサブ回路の
各々のデータ入力端子はその前段の上記電流制御
型ラツチサブ回路の出力端子に接続され、上記電
流制御型ラツチサブ回路の各々は上記データ入力
端子に受けた上記データ入力信号をクロツク信号
の一方の極性に応じてラツチすると共に、このラ
ツチしたデータ入力信号に応じて所定電流を上記
抵抗回路網の対応する入力端子に選択的に供給
し、最終段以外の上記電流制御型ラツチサブ回路
の各々は上記ラツチしたデータ入力信号を上記ク
ロツク信号の他方の極性に応じて次段の上記電流
制御型ラツチサブ回路に転送し、上記シリアルデ
ータ入力信号に対応するアナログ出力信号を上記
抵抗回路網の上記出力端子より得るようにしたデ
ジタルアナログ変換装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/888,199 US4733218A (en) | 1986-07-18 | 1986-07-18 | Combined digital-to-analog converter and latch memory circuit |
| US888199 | 1986-07-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6331226A JPS6331226A (ja) | 1988-02-09 |
| JPH0222571B2 true JPH0222571B2 (ja) | 1990-05-21 |
Family
ID=25392720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62163843A Granted JPS6331226A (ja) | 1986-07-18 | 1987-06-30 | デジタルアナログ変換装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4733218A (ja) |
| EP (1) | EP0253136A3 (ja) |
| JP (1) | JPS6331226A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5172011A (en) * | 1989-06-30 | 1992-12-15 | Digital Equipment Corporation | Latch circuit and method with complementary clocking and level sensitive scan capability |
| US5148164A (en) * | 1990-04-23 | 1992-09-15 | Mitsubishi Denki Kabushiki Kaisha | Current generating device for complementarily generating two currents of different magnitudes in response to one-bit data |
| US5430336A (en) * | 1992-10-23 | 1995-07-04 | Sony Corporation | Emitter coupled logic circuit |
| US7158062B2 (en) * | 2004-01-21 | 2007-01-02 | Raytheon Company | Clocked DAC current switch |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59144219A (ja) * | 1983-01-31 | 1984-08-18 | シ−メンス，アクチエンゲゼルシヤフト | 集積化デイジタル−アナログ変換器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4400690A (en) * | 1978-08-08 | 1983-08-23 | Analog Devices, Incorporated | A-to-D Converter of the successive-approximation type |
| US4323795A (en) * | 1980-02-12 | 1982-04-06 | Analog Devices, Incorporated | Bias current network for IC digital-to-analog converters and the like |
-
1986
- 1986-07-18 US US06/888,199 patent/US4733218A/en not_active Expired - Fee Related
-
1987
- 1987-06-10 EP EP19870108353 patent/EP0253136A3/en not_active Ceased
- 1987-06-30 JP JP62163843A patent/JPS6331226A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59144219A (ja) * | 1983-01-31 | 1984-08-18 | シ−メンス，アクチエンゲゼルシヤフト | 集積化デイジタル−アナログ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0253136A3 (en) | 1990-10-24 |
| JPS6331226A (ja) | 1988-02-09 |
| US4733218A (en) | 1988-03-22 |
| EP0253136A2 (en) | 1988-01-20 |
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