JP2815753B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2815753B2 JP2815753B2 JP4072649A JP7264992A JP2815753B2 JP 2815753 B2 JP2815753 B2 JP 2815753B2 JP 4072649 A JP4072649 A JP 4072649A JP 7264992 A JP7264992 A JP 7264992A JP 2815753 B2 JP2815753 B2 JP 2815753B2
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Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路に関
し、特にＥＣＬ回路からＭＯＳ回路への電圧レベルの変
換回路に関するものである。
し、特にＥＣＬ回路からＭＯＳ回路への電圧レベルの変
換回路に関するものである。
【０００２】
【従来の技術】図３は従来のＥＣＬ／ＣＭＯＳレベル変
換回路を示す図である。図において１、２はバイポーラ
ＮＰＮトランジスタ、３、４は電流源、５、６はＰＭＯ
Ｓトランジスタであり、９はインバータ、ａ，ｂは入力
端子、Ｖａ，Ｖｂはそれぞれａ，ｂに印加される入力電
圧、Ｖ0 は出力電圧、ＶCCは電源電圧である。
換回路を示す図である。図において１、２はバイポーラ
ＮＰＮトランジスタ、３、４は電流源、５、６はＰＭＯ
Ｓトランジスタであり、９はインバータ、ａ，ｂは入力
端子、Ｖａ，Ｖｂはそれぞれａ，ｂに印加される入力電
圧、Ｖ0 は出力電圧、ＶCCは電源電圧である。
【０００３】次に動作について説明する。トランジスタ
１，２のベース端子には例えば５Ｖから 4.4Ｖまでの振
幅 0.6Ｖの相補的に変化するＥＣＬ回路の電圧が印加さ
れる。このとき、各トランジスタ１，２のエミッタから
はバイポーラトランジスタのＶBE＝ 0.7Ｖ程度だけ電圧
が低下した相補信号が出力され、ＰＭＯＳトランジスタ
５，６のゲートに印加される。つまり電源電圧を５Ｖと
すると、ＰＭＯＳトランジスタ５，６のゲート端子には
ハイレベルで 4.3Ｖ、ロウレベルで 3.7Ｖの電圧が印加
されることになる。
１，２のベース端子には例えば５Ｖから 4.4Ｖまでの振
幅 0.6Ｖの相補的に変化するＥＣＬ回路の電圧が印加さ
れる。このとき、各トランジスタ１，２のエミッタから
はバイポーラトランジスタのＶBE＝ 0.7Ｖ程度だけ電圧
が低下した相補信号が出力され、ＰＭＯＳトランジスタ
５，６のゲートに印加される。つまり電源電圧を５Ｖと
すると、ＰＭＯＳトランジスタ５，６のゲート端子には
ハイレベルで 4.3Ｖ、ロウレベルで 3.7Ｖの電圧が印加
されることになる。
【０００４】ＰＭＯＳトランジスタ５，６において、カ
レントミラー回路の基準電流入力側に接続するＰＭＯＳ
トランジスタ５のゲートに印加された電圧がトランジス
タ６のゲートに印加された電圧より低い場合、ＰＭＯＳ
トランジスタ５の方が他方のＰＭＯＳトランジスタ６よ
りゲートソース間電圧が大きくなり、多くの電流を流し
得るゲートソース間バイアスとなる。
レントミラー回路の基準電流入力側に接続するＰＭＯＳ
トランジスタ５のゲートに印加された電圧がトランジス
タ６のゲートに印加された電圧より低い場合、ＰＭＯＳ
トランジスタ５の方が他方のＰＭＯＳトランジスタ６よ
りゲートソース間電圧が大きくなり、多くの電流を流し
得るゲートソース間バイアスとなる。
【０００５】ところが、ＰＭＯＳトランジスタ５，６の
ドレイン電流はＮＭＯＳトランジスタ７，８で形成した
カレントミラー回路で受けられているため、ＰＭＯＳト
ランジスタ５の電流値をＰＭＯＳトランジスタ６の電流
値と同一電流値に設定しようと働く。このとき、ＰＭＯ
Ｓトランジスタ６のゲートソース間電圧はＰＭＯＳトラ
ンジスタ５と同一電流が流し得るゲートソース間電圧に
なっていないため、ＰＭＯＳトランジスタ６はドレイン
ソース間電圧が大きくなってバランスしようとする。つ
まり、Ｖ0 ′の電位は低下する。
ドレイン電流はＮＭＯＳトランジスタ７，８で形成した
カレントミラー回路で受けられているため、ＰＭＯＳト
ランジスタ５の電流値をＰＭＯＳトランジスタ６の電流
値と同一電流値に設定しようと働く。このとき、ＰＭＯ
Ｓトランジスタ６のゲートソース間電圧はＰＭＯＳトラ
ンジスタ５と同一電流が流し得るゲートソース間電圧に
なっていないため、ＰＭＯＳトランジスタ６はドレイン
ソース間電圧が大きくなってバランスしようとする。つ
まり、Ｖ0 ′の電位は低下する。
【０００６】同様にＰＭＯＳトランジスタ５，６におい
て、カレントミラー回路の基準電流入力側に接続された
ＰＭＯＳトランジスタ５のゲートに印加される電圧が高
い場合、ＰＭＯＳトランジスタ５の方がＰＭＯＳトラン
ジスタ６よりゲートソース間電圧が小さくなり、多くの
電流を流し得ないゲートソース間バイアスとなる。ＰＭ
ＯＳトランジスタ５，６のドレイン電流はＮＭＯＳトラ
ンジスタ７，８で形成したカレントミラー回路で受けら
れているため、ＰＭＯＳトランジスタ５の電流値をＰＭ
ＯＳトランジスタ６の電流値と同一電流値に設定しよう
と働く。
て、カレントミラー回路の基準電流入力側に接続された
ＰＭＯＳトランジスタ５のゲートに印加される電圧が高
い場合、ＰＭＯＳトランジスタ５の方がＰＭＯＳトラン
ジスタ６よりゲートソース間電圧が小さくなり、多くの
電流を流し得ないゲートソース間バイアスとなる。ＰＭ
ＯＳトランジスタ５，６のドレイン電流はＮＭＯＳトラ
ンジスタ７，８で形成したカレントミラー回路で受けら
れているため、ＰＭＯＳトランジスタ５の電流値をＰＭ
ＯＳトランジスタ６の電流値と同一電流値に設定しよう
と働く。
【０００７】このとき、ＰＭＯＳトランジスタ６のゲー
トソース間電圧はＰＭＯＳトランジスタ５より大きく、
大きな電流を流し得るゲートソース間電圧になっている
にもかかわらず、ＰＭＯＳトランジスタ５の電流が小さ
いためカレントミラーで引き抜く電流値は小さい。この
ためＰＭＯＳトランジスタ６のドレインソース間電圧が
小さくなってバランスしようとする。つまり、Ｖ0 ′の
電位は上昇する。このようにしてＣＭＯＳレベルに近い
電圧振幅が得られる。
トソース間電圧はＰＭＯＳトランジスタ５より大きく、
大きな電流を流し得るゲートソース間電圧になっている
にもかかわらず、ＰＭＯＳトランジスタ５の電流が小さ
いためカレントミラーで引き抜く電流値は小さい。この
ためＰＭＯＳトランジスタ６のドレインソース間電圧が
小さくなってバランスしようとする。つまり、Ｖ0 ′の
電位は上昇する。このようにしてＣＭＯＳレベルに近い
電圧振幅が得られる。
【０００８】この電圧をその次段に接続した通常のＣＭ
ＯＳインバータ９で受けるとその出力電圧Ｖ0 は通常の
ＣＭＯＳレベルとなり、電源電圧の０〜５Ｖの電圧振幅
が得られる。この回路では入力信号の論理振幅を大きく
したほうが、ハイ入力時とロウ入力時のＰＭＯＳトラン
ジスタのゲートソース間電圧の差が大きくなり、ＥＣＬ
／ＣＭＯＳレベル変換も高速に行われる。
ＯＳインバータ９で受けるとその出力電圧Ｖ0 は通常の
ＣＭＯＳレベルとなり、電源電圧の０〜５Ｖの電圧振幅
が得られる。この回路では入力信号の論理振幅を大きく
したほうが、ハイ入力時とロウ入力時のＰＭＯＳトラン
ジスタのゲートソース間電圧の差が大きくなり、ＥＣＬ
／ＣＭＯＳレベル変換も高速に行われる。
【０００９】図４は従来のＡ／Ｄ変換器内に使用されて
いるレベル変換回路を含んだ電圧比較器を示す図であ
る。図において、Ｖinはアナログ入力端子、Ｖref は基
準電圧端子、Ｖ0 は出力端子、１，２，３１，３２，３
３，３４，３５，３６はＮＰＮバイポーラトランジス
タ、Ｒ3 ，Ｒ4 ，Ｒ5 ，Ｒ6 はＲ3 ＝Ｒ4 ，Ｒ5 ＝Ｒ6
である抵抗、Ｉ1 〜Ｉ6 は電流源、１１，１２，２１，
２２はダイオード接続したバイポーラトランジスタ、Ｍ
1 ，Ｍ3 ，Ｍ5 ，Ｍ6 ，Ｍ7 はＰＭＯＳトランジスタ、
Ｍ2 ，Ｍ4 ，Ｍ8 ，Ｍ9 ，Ｍ10はＮＭＯＳトランジス
タ、Φ，／Φはクロック信号を入力する端子であり、ト
ランジスタ３１と電流源Ｉ1 ，トランジスタ３２と電流
源Ｉ2 はエミッタフォロアを構成しており、トランジス
タ３３，３４と抵抗Ｒ3 , Ｒ4 と電流源Ｉ3 は第１の差
動増幅器７０を、トランジスタ３５，３６と抵抗Ｒ5 ，
Ｒ6 と電流源Ｉ4 は第２の差動増幅器７１を構成してい
る。また、Ｍ1 〜Ｍ10によりラッチ回路が構成され、Ｍ
1 〜Ｍ4 はそのラッチ回路の入力部のスイッチとして働
く。
いるレベル変換回路を含んだ電圧比較器を示す図であ
る。図において、Ｖinはアナログ入力端子、Ｖref は基
準電圧端子、Ｖ0 は出力端子、１，２，３１，３２，３
３，３４，３５，３６はＮＰＮバイポーラトランジス
タ、Ｒ3 ，Ｒ4 ，Ｒ5 ，Ｒ6 はＲ3 ＝Ｒ4 ，Ｒ5 ＝Ｒ6
である抵抗、Ｉ1 〜Ｉ6 は電流源、１１，１２，２１，
２２はダイオード接続したバイポーラトランジスタ、Ｍ
1 ，Ｍ3 ，Ｍ5 ，Ｍ6 ，Ｍ7 はＰＭＯＳトランジスタ、
Ｍ2 ，Ｍ4 ，Ｍ8 ，Ｍ9 ，Ｍ10はＮＭＯＳトランジス
タ、Φ，／Φはクロック信号を入力する端子であり、ト
ランジスタ３１と電流源Ｉ1 ，トランジスタ３２と電流
源Ｉ2 はエミッタフォロアを構成しており、トランジス
タ３３，３４と抵抗Ｒ3 , Ｒ4 と電流源Ｉ3 は第１の差
動増幅器７０を、トランジスタ３５，３６と抵抗Ｒ5 ，
Ｒ6 と電流源Ｉ4 は第２の差動増幅器７１を構成してい
る。また、Ｍ1 〜Ｍ10によりラッチ回路が構成され、Ｍ
1 〜Ｍ4 はそのラッチ回路の入力部のスイッチとして働
く。
【００１０】バイポーラトランジスタはＭＯＳトランジ
スタより均一性に優れているため高精度な電圧比較器を
構成するのに有効である。しかし、ディジタル信号はＣ
ＭＯＳ回路で信号を処理する方が消費電力の面で有利と
なる。このため、図４に示す電圧比較器はアナログ部で
ある電圧比較器の入力部にバイポーラトランジスタを用
い、比較器の出力は、ＥＣＬ／ＣＭＯＳレベル変換回路
を設け、ＣＭＯＳレベルの信号を出力しようという回路
であり、Ｖinに印加された電圧がＶref より大きいか小
さいかを示す信号をＶ0 から出力するようにしたもので
ある。
スタより均一性に優れているため高精度な電圧比較器を
構成するのに有効である。しかし、ディジタル信号はＣ
ＭＯＳ回路で信号を処理する方が消費電力の面で有利と
なる。このため、図４に示す電圧比較器はアナログ部で
ある電圧比較器の入力部にバイポーラトランジスタを用
い、比較器の出力は、ＥＣＬ／ＣＭＯＳレベル変換回路
を設け、ＣＭＯＳレベルの信号を出力しようという回路
であり、Ｖinに印加された電圧がＶref より大きいか小
さいかを示す信号をＶ0 から出力するようにしたもので
ある。
【００１１】次に動作について説明する。Ｖin、Ｖref
に印加された電圧は第１、第２の差動増幅器７０，７１
によりその差が増幅され、それぞれトランジスタ１，２
のベースに印加される。トランジスタ１，２はそれぞ
れ，ダイオード接続したトランジスタ１１，１２，２
１，２２、電流源Ｉ5 ，Ｉ6 と共にエミッタフォロアを
構成し、トランジスタ１２，２２のエミッタから出力さ
れる電位はトランジスタ１，２のエミッタから出力され
る電位に比べそれぞれ２ＶBEだけ低い電位となってい
る。こうしてＲ5 ＝Ｒ6 であるＲ5 ，Ｒ6 のいずれか一
方に電流源Ｉ4 の電流がすべて流れたとすると、トラン
ジスタ１２，２２から出力される電圧の振幅はＩ4 ×Ｒ
6 の値となる。
に印加された電圧は第１、第２の差動増幅器７０，７１
によりその差が増幅され、それぞれトランジスタ１，２
のベースに印加される。トランジスタ１，２はそれぞ
れ，ダイオード接続したトランジスタ１１，１２，２
１，２２、電流源Ｉ5 ，Ｉ6 と共にエミッタフォロアを
構成し、トランジスタ１２，２２のエミッタから出力さ
れる電位はトランジスタ１，２のエミッタから出力され
る電位に比べそれぞれ２ＶBEだけ低い電位となってい
る。こうしてＲ5 ＝Ｒ6 であるＲ5 ，Ｒ6 のいずれか一
方に電流源Ｉ4 の電流がすべて流れたとすると、トラン
ジスタ１２，２２から出力される電圧の振幅はＩ4 ×Ｒ
6 の値となる。
【００１２】一方、Ｍ6 ，Ｍ8 は第１のインバータ７
２、Ｍ7 ，Ｍ9 は第２のインバータ７３を構成し、これ
らは正帰還がかかるように接続されている。Φ＝Ｈ，／
Φ＝Ｌの時、ＰＭＯＳトランジスタＭ5 はｏｆｆ、ＮＭ
ＯＳトランジスタＭ10はｏｆｆし、Ｍ1 〜Ｍ4 はｏｎ
し、スイッチが導通するので、エミッタホロワの出力が
インバータに入力される。この時Φ＝Ｌ，／Φ＝Ｈとす
ると、Ｍ1 〜Ｍ4 からなるスイッチは非導通となり、Ｍ
5 ，Ｍ10はｏｎするため、インバータには電源電圧が印
加され、正帰還がかかるため、Ｖ0 は０〜５Ｖに振幅が
拡大される。
２、Ｍ7 ，Ｍ9 は第２のインバータ７３を構成し、これ
らは正帰還がかかるように接続されている。Φ＝Ｈ，／
Φ＝Ｌの時、ＰＭＯＳトランジスタＭ5 はｏｆｆ、ＮＭ
ＯＳトランジスタＭ10はｏｆｆし、Ｍ1 〜Ｍ4 はｏｎ
し、スイッチが導通するので、エミッタホロワの出力が
インバータに入力される。この時Φ＝Ｌ，／Φ＝Ｈとす
ると、Ｍ1 〜Ｍ4 からなるスイッチは非導通となり、Ｍ
5 ，Ｍ10はｏｎするため、インバータには電源電圧が印
加され、正帰還がかかるため、Ｖ0 は０〜５Ｖに振幅が
拡大される。
【００１３】
【発明が解決しようとする課題】従来のＥＣＬ／ＣＭＯ
Ｓレベル変換回路は以上のように構成されていたので、
図３のＥＣＬ／ＣＭＯＳレベル変換回路では、その出力
電圧はＥＣＬ回路の論理振幅の大きい方が高速にレベル
変換が可能となる。しかし、高速にレベル変換を行うた
めにＥＣＬ回路の論理振幅を大きくすると、ＥＣＬ回路
部分の速度が遅くなってしまう。つまり、ＥＣＬ回路部
分の高速性を発揮するため論理振幅を小さくすると、Ｅ
ＣＬ／ＣＭＯＳレベル変換回路の速度が遅くなってしま
うという問題があった。
Ｓレベル変換回路は以上のように構成されていたので、
図３のＥＣＬ／ＣＭＯＳレベル変換回路では、その出力
電圧はＥＣＬ回路の論理振幅の大きい方が高速にレベル
変換が可能となる。しかし、高速にレベル変換を行うた
めにＥＣＬ回路の論理振幅を大きくすると、ＥＣＬ回路
部分の速度が遅くなってしまう。つまり、ＥＣＬ回路部
分の高速性を発揮するため論理振幅を小さくすると、Ｅ
ＣＬ／ＣＭＯＳレベル変換回路の速度が遅くなってしま
うという問題があった。
【００１４】また、図４に示した電圧比較器に組み込ま
れたレベル変換回路では、アナログ信号の増幅期間はラ
ッチ回路の入力部のスイッチをオフにしておかないとエ
ミッタフォロアとラッチ回路で電流源を共有してしまう
ため誤動作が生じる。このため比較を完了するために余
分な時間が必要になるという問題点があった。この発明
は以上のような問題点を解消するためになされたもの
で、ＥＣＬ回路部分の論理振幅を小さくしても高速にＥ
ＣＬ／ＣＭＯＳのレベル変換を行う回路を提供すること
を目的とする。
れたレベル変換回路では、アナログ信号の増幅期間はラ
ッチ回路の入力部のスイッチをオフにしておかないとエ
ミッタフォロアとラッチ回路で電流源を共有してしまう
ため誤動作が生じる。このため比較を完了するために余
分な時間が必要になるという問題点があった。この発明
は以上のような問題点を解消するためになされたもの
で、ＥＣＬ回路部分の論理振幅を小さくしても高速にＥ
ＣＬ／ＣＭＯＳのレベル変換を行う回路を提供すること
を目的とする。
【００１５】
【課題を解決するための手段】この発明に係る半導体集
積回路は、第１のトランジスタのコレクタ端子を電源端
子に、ベース端子を一方の入力端子に接続し、エミッタ
端子を第１の出力端子とし、該エミッタ端子を少なくと
も一つの電圧シフト手段を介して電流を引き抜く第１の
電流源に接続し、前記電圧シフト手段の低電位側の端子
を出力端子としたエミッタホロワ型の第１の電圧レベル
シフト回路と、第２のトランジスタのコレクタ端子を電
源端子に、そのベース端子を他方の入力端子に接続し、
エミッタ端子を第３の出力端子とし、該エミッタ端子を
少なくとも一つの電圧シフト手段を介して電流を引き抜
く第２の電流源に接続し、前記電圧シフト手段の低電位
側の端子を第４の出力端子としたエミッタホロワ型の第
２の電圧レベルシフト回路と、そのソース端子を上記第
１のレベルシフト回路の第１の出力端子に接続し、その
ゲート端子を上記第２のレベルシフト回路の第４の出力
端子に接続した第１の振幅拡張用ＰＭＯＳトランジスタ
と、そのソース端子を上記第２のレベルシフト回路の第
３の出力端子に接続し、そのゲート端子を上記第１のレ
ベルシフト回路の第２の出力端子に接続した第２の振幅
拡張用ＰＭＯＳトランジスタと、その基準電流入力端子
を上記第２のＰＭＯＳトランジスタのドレイン端子に、
その出力端子を第１のＰＭＯＳトランジスタのドレイン
端子に接続した、ＮＭＯＳトランジスタあるいはＮＰＮ
トランジスタで構成したカレントミラー回路とを備え、
前記カレントミラー回路の出力端子を全体の出力端子と
するようにしたものである。
積回路は、第１のトランジスタのコレクタ端子を電源端
子に、ベース端子を一方の入力端子に接続し、エミッタ
端子を第１の出力端子とし、該エミッタ端子を少なくと
も一つの電圧シフト手段を介して電流を引き抜く第１の
電流源に接続し、前記電圧シフト手段の低電位側の端子
を出力端子としたエミッタホロワ型の第１の電圧レベル
シフト回路と、第２のトランジスタのコレクタ端子を電
源端子に、そのベース端子を他方の入力端子に接続し、
エミッタ端子を第３の出力端子とし、該エミッタ端子を
少なくとも一つの電圧シフト手段を介して電流を引き抜
く第２の電流源に接続し、前記電圧シフト手段の低電位
側の端子を第４の出力端子としたエミッタホロワ型の第
２の電圧レベルシフト回路と、そのソース端子を上記第
１のレベルシフト回路の第１の出力端子に接続し、その
ゲート端子を上記第２のレベルシフト回路の第４の出力
端子に接続した第１の振幅拡張用ＰＭＯＳトランジスタ
と、そのソース端子を上記第２のレベルシフト回路の第
３の出力端子に接続し、そのゲート端子を上記第１のレ
ベルシフト回路の第２の出力端子に接続した第２の振幅
拡張用ＰＭＯＳトランジスタと、その基準電流入力端子
を上記第２のＰＭＯＳトランジスタのドレイン端子に、
その出力端子を第１のＰＭＯＳトランジスタのドレイン
端子に接続した、ＮＭＯＳトランジスタあるいはＮＰＮ
トランジスタで構成したカレントミラー回路とを備え、
前記カレントミラー回路の出力端子を全体の出力端子と
するようにしたものである。
【００１６】また、この発明に係る半導体集積回路は、
第１のトランジスタのコレクタ端子を電源端子に、ベー
ス端子を一方の入力端子に接続し、エミッタ端子を第１
の出力端子とし、該エミッタ端子を少なくとも一つの電
圧シフト手段を介して電流を引き抜く第１の電流源に接
続し、前記電圧シフト手段の低電位側の端子を第２の出
力端子としたエミッタホロワ型の第１の電圧レベルシフ
ト回路と、第２のトランジスタのコレクタ端子を電源端
子に、ベース端子を他方の入力端子に接続し、エミッタ
端子を第３の出力端子とし、該エミッタ端子を少なくと
も一つの電圧シフト手段を介して電流を引き抜く第２の
電流源に接続し、前記電圧シフト手段の低電位側の端子
を第４の出力端子としたエミッタホロワ型の第２の電圧
レベルシフト回路と、そのコレクタ端子を電源端子に、
そのベース端子を上記第１のレベルシフト回路の入力端
子に共通接続した第３のバイポーラトランジスタと、そ
のコレクタ端子を電源端子に、そのベース端子を前記第
２のレベルシフト回路の入力端子に共通接続した第４の
バイポーラトランジスタと、そのソース端子を第３のバ
イポーラトランジスタのエミッタ端子に、そのゲート端
子を第２のレベルシフト回路の第４の出力端子に接続し
た第１の振幅拡張用ＰＭＯＳトランジスタと、そのソー
ス端子を第４のバイポーラトランジスタのエミッタ端子
に、そのゲート端子を第１のレベルシフト回路の第２の
出力端子に接続した第２の振幅拡張用ＰＭＯＳトランジ
スタと、その基準電流入力端子を上記第２のＰＭＯＳト
ランジスタのドレイン端子に、その出力端子を第１のＰ
ＭＯＳトランジスタのドレイン端子に接続した、ＮＭＯ
ＳトランジスタあるいはＮＰＮトランジスタで構成した
カレントミラー回路とを備え、前記カレントミラー回路
の出力端子を全体の出力端子とするようにしたものであ
る。
第１のトランジスタのコレクタ端子を電源端子に、ベー
ス端子を一方の入力端子に接続し、エミッタ端子を第１
の出力端子とし、該エミッタ端子を少なくとも一つの電
圧シフト手段を介して電流を引き抜く第１の電流源に接
続し、前記電圧シフト手段の低電位側の端子を第２の出
力端子としたエミッタホロワ型の第１の電圧レベルシフ
ト回路と、第２のトランジスタのコレクタ端子を電源端
子に、ベース端子を他方の入力端子に接続し、エミッタ
端子を第３の出力端子とし、該エミッタ端子を少なくと
も一つの電圧シフト手段を介して電流を引き抜く第２の
電流源に接続し、前記電圧シフト手段の低電位側の端子
を第４の出力端子としたエミッタホロワ型の第２の電圧
レベルシフト回路と、そのコレクタ端子を電源端子に、
そのベース端子を上記第１のレベルシフト回路の入力端
子に共通接続した第３のバイポーラトランジスタと、そ
のコレクタ端子を電源端子に、そのベース端子を前記第
２のレベルシフト回路の入力端子に共通接続した第４の
バイポーラトランジスタと、そのソース端子を第３のバ
イポーラトランジスタのエミッタ端子に、そのゲート端
子を第２のレベルシフト回路の第４の出力端子に接続し
た第１の振幅拡張用ＰＭＯＳトランジスタと、そのソー
ス端子を第４のバイポーラトランジスタのエミッタ端子
に、そのゲート端子を第１のレベルシフト回路の第２の
出力端子に接続した第２の振幅拡張用ＰＭＯＳトランジ
スタと、その基準電流入力端子を上記第２のＰＭＯＳト
ランジスタのドレイン端子に、その出力端子を第１のＰ
ＭＯＳトランジスタのドレイン端子に接続した、ＮＭＯ
ＳトランジスタあるいはＮＰＮトランジスタで構成した
カレントミラー回路とを備え、前記カレントミラー回路
の出力端子を全体の出力端子とするようにしたものであ
る。
【００１７】
【作用】この発明に係る半導体集積回路は、上記構成と
したので、振幅拡張用ＰＭＯＳトランジスタのソース端
子の電位も入力電圧に応じて逆相に変化させることがで
き、ＰＭＯＳトランジスタのゲートソース間電圧をＥＣ
Ｌ回路部の論理振幅よりも大きく変化させることができ
る。
したので、振幅拡張用ＰＭＯＳトランジスタのソース端
子の電位も入力電圧に応じて逆相に変化させることがで
き、ＰＭＯＳトランジスタのゲートソース間電圧をＥＣ
Ｌ回路部の論理振幅よりも大きく変化させることができ
る。
【００１８】
【実施例】以下、この発明の一実施例を図について説明
する。図１は本発明の一実施例によるＥＣＬ／ＣＭＯＳ
レベル変換回路を示す図である。図において、１１，１
２，２１，２２はダイオード接続したバイポーラトラン
ジスタであり、その他は図３と同様である。
する。図１は本発明の一実施例によるＥＣＬ／ＣＭＯＳ
レベル変換回路を示す図である。図において、１１，１
２，２１，２２はダイオード接続したバイポーラトラン
ジスタであり、その他は図３と同様である。
【００１９】次に動作について説明する。図１では図３
と同様にトランジスタ１，２のベース端子には例えば５
Ｖから 4.4Ｖまでの振幅 0.6Ｖの相補的に変化するＥＣ
Ｌ回路の電圧が印加される。このとき、バイポーラトラ
ンジスタ１，２の各トランジスタのエミッタからはバイ
ポーラトランジスタのＶBEだけ電圧が低下した 4.3Ｖか
ら 3.7Ｖ程度の相補信号が出力され、ＰＭＯＳトランジ
スタ６，５のソースに印加される。
と同様にトランジスタ１，２のベース端子には例えば５
Ｖから 4.4Ｖまでの振幅 0.6Ｖの相補的に変化するＥＣ
Ｌ回路の電圧が印加される。このとき、バイポーラトラ
ンジスタ１，２の各トランジスタのエミッタからはバイ
ポーラトランジスタのＶBEだけ電圧が低下した 4.3Ｖか
ら 3.7Ｖ程度の相補信号が出力され、ＰＭＯＳトランジ
スタ６，５のソースに印加される。
【００２０】更にトランジスタ１，２のエミッタ電圧か
らダイオード接続したトランジスタ１１，１２，２１，
２２によってそれぞれ２ＶBEだけ低い電圧がＰＭＯＳト
ランジスタ５，６のゲート端子に印加される。つまり、
この場合ＰＭＯＳトランジスタのゲート電圧とソース電
圧が相補的に変化し、従来のＥＣＬ／ＣＭＯＳレベル変
換回路に比べてＰＭＯＳトランジスタのゲート・ソース
間電圧は大きく変化しその電流の変化も大きくなるの
で、出力電圧振幅も大きくなる。
らダイオード接続したトランジスタ１１，１２，２１，
２２によってそれぞれ２ＶBEだけ低い電圧がＰＭＯＳト
ランジスタ５，６のゲート端子に印加される。つまり、
この場合ＰＭＯＳトランジスタのゲート電圧とソース電
圧が相補的に変化し、従来のＥＣＬ／ＣＭＯＳレベル変
換回路に比べてＰＭＯＳトランジスタのゲート・ソース
間電圧は大きく変化しその電流の変化も大きくなるの
で、出力電圧振幅も大きくなる。
【００２１】ＰＭＯＳトランジスタ５，６のドレイン電
流は図３の従来例と同様にＮＭＯＳトランジスタ７，８
で形成したカレントミラー回路で受けられているため、
出力端子にはＣＭＯＳレベルに近い大きな電圧振幅が得
られる。この電圧をその次段に接続した通常のＣＭＯＳ
インバータ９で受けるとその出力電圧Ｖ0 は通常のＣＭ
ＯＳレベルとなり、電源電圧の０〜５Ｖの電圧振幅が得
られる。
流は図３の従来例と同様にＮＭＯＳトランジスタ７，８
で形成したカレントミラー回路で受けられているため、
出力端子にはＣＭＯＳレベルに近い大きな電圧振幅が得
られる。この電圧をその次段に接続した通常のＣＭＯＳ
インバータ９で受けるとその出力電圧Ｖ0 は通常のＣＭ
ＯＳレベルとなり、電源電圧の０〜５Ｖの電圧振幅が得
られる。
【００２２】図２は図１の回路を電圧比較回路内に適用
した場合の構成例を示す図である。図において、Ｖinは
アナログ入力端子、Ｖref は基準電圧端子、φ，／φは
それぞれサンプル期間とラッチ期間を示すクロック信
号、Ｉ0 は電流源、Ｒ1 ，Ｒ2は負荷抵抗、１１，１
２，２１，２２，１３，１４はダイオード接続したバイ
ポーラトランジスタ、１５，１６は抵抗、１７，１８は
スイッチトランジスタ、１９は電流源、４０，４１，４
２，４３，４４，４５はＮＰＮバイポーラトランジスタ
である。その他の記号は図１と同じである。６１はバイ
ポーラによるラッチ回路、６２はＥＣＬ／ＣＭＯＳレベ
ル変換回路ブロックであり、トランジスタ４０，４１は
抵抗Ｒ1 ，Ｒ2 を負荷抵抗とする第１の差動増幅器７４
を構成し、トランジスタ４２，４３は抵抗Ｒ1 ，Ｒ2 を
負荷抵抗とする第２の差動増幅器７５を構成している。
また、トランジスタ１１，１２，１３，抵抗１５，電流
源３はエミッタホロワ型の第１のレベルシフト回路７６
を、トランジスタ２１，２２，１４，抵抗１６，電流源
４はエミッタホロワ型の第２のレベルシフト回路７７を
構成している。図４ではＣＭＯＳによりラッチ回路を構
成していたが、本実施例ではＥＣＬによりラッチ回路を
構成する。トランジスタ１７，１８と電流源１９は内部
Ｄ／Ａ変換器用電流源回路を構成し、これにより本実施
例はＤ／Ａコンバータを内蔵するタイプの直並列型Ａ／
Ｄコンバータの上位Ａ／Ｄ変換器における電圧比較器と
して使用される。
した場合の構成例を示す図である。図において、Ｖinは
アナログ入力端子、Ｖref は基準電圧端子、φ，／φは
それぞれサンプル期間とラッチ期間を示すクロック信
号、Ｉ0 は電流源、Ｒ1 ，Ｒ2は負荷抵抗、１１，１
２，２１，２２，１３，１４はダイオード接続したバイ
ポーラトランジスタ、１５，１６は抵抗、１７，１８は
スイッチトランジスタ、１９は電流源、４０，４１，４
２，４３，４４，４５はＮＰＮバイポーラトランジスタ
である。その他の記号は図１と同じである。６１はバイ
ポーラによるラッチ回路、６２はＥＣＬ／ＣＭＯＳレベ
ル変換回路ブロックであり、トランジスタ４０，４１は
抵抗Ｒ1 ，Ｒ2 を負荷抵抗とする第１の差動増幅器７４
を構成し、トランジスタ４２，４３は抵抗Ｒ1 ，Ｒ2 を
負荷抵抗とする第２の差動増幅器７５を構成している。
また、トランジスタ１１，１２，１３，抵抗１５，電流
源３はエミッタホロワ型の第１のレベルシフト回路７６
を、トランジスタ２１，２２，１４，抵抗１６，電流源
４はエミッタホロワ型の第２のレベルシフト回路７７を
構成している。図４ではＣＭＯＳによりラッチ回路を構
成していたが、本実施例ではＥＣＬによりラッチ回路を
構成する。トランジスタ１７，１８と電流源１９は内部
Ｄ／Ａ変換器用電流源回路を構成し、これにより本実施
例はＤ／Ａコンバータを内蔵するタイプの直並列型Ａ／
Ｄコンバータの上位Ａ／Ｄ変換器における電圧比較器と
して使用される。
【００２３】ここで、図５は上記第２の実施例による電
圧比較器を上位Ａ／Ｄ変換器として使用する場合の直並
列型Ａ／Ｄ変換器の構成を示す図である。図において、
５１は上位Ａ／Ｄ変換器、５２は内部Ｄ／Ａ変換器、５
３は減算回路、５４は下位Ａ／Ｄ変換器、５５はディジ
タル加算器を示す。
圧比較器を上位Ａ／Ｄ変換器として使用する場合の直並
列型Ａ／Ｄ変換器の構成を示す図である。図において、
５１は上位Ａ／Ｄ変換器、５２は内部Ｄ／Ａ変換器、５
３は減算回路、５４は下位Ａ／Ｄ変換器、５５はディジ
タル加算器を示す。
【００２４】直並列型Ａ／Ｄ変換器では、上位Ａ／Ｄ変
換器５１で荒くアナログ入力電圧をＡ／Ｄ変換し、その
ディジタル出力を内部のＤ／Ａ変換器５２で最も近いア
ナログ電圧を再生し、この再生波形と元の入力信号との
差分を減算回路５３で求め更にこの信号を下位Ａ／Ｄ変
換器５４でＡ／Ｄ変換し、このディジタル出力と上位Ａ
／Ｄ変換器の出力を加算して出力するという方式であ
る。
換器５１で荒くアナログ入力電圧をＡ／Ｄ変換し、その
ディジタル出力を内部のＤ／Ａ変換器５２で最も近いア
ナログ電圧を再生し、この再生波形と元の入力信号との
差分を減算回路５３で求め更にこの信号を下位Ａ／Ｄ変
換器５４でＡ／Ｄ変換し、このディジタル出力と上位Ａ
／Ｄ変換器の出力を加算して出力するという方式であ
る。
【００２５】この方式のＡ／Ｄ変換器を構成する場合、
上位Ａ／Ｄ変換器は電圧比較器を多数列状に並べて、ラ
ダータップ抵抗によって抵抗分割して生成した各基準タ
ップ電圧とアナログ入力電圧を一斉に比較する並列型で
あり、内部Ｄ／Ａ変換器は電流減を比較器数だけ並べ
て、オンさせる電流源数でディジタル値をアナログ値に
変換する電流加算方式であることが多く、電流源を電圧
比較器毎に１個設けることによって同時に上位Ａ／Ｄ変
換器と内部Ｄ／Ａ変換器を構成することができる。
上位Ａ／Ｄ変換器は電圧比較器を多数列状に並べて、ラ
ダータップ抵抗によって抵抗分割して生成した各基準タ
ップ電圧とアナログ入力電圧を一斉に比較する並列型で
あり、内部Ｄ／Ａ変換器は電流減を比較器数だけ並べ
て、オンさせる電流源数でディジタル値をアナログ値に
変換する電流加算方式であることが多く、電流源を電圧
比較器毎に１個設けることによって同時に上位Ａ／Ｄ変
換器と内部Ｄ／Ａ変換器を構成することができる。
【００２６】次に上記第２の実施例による電圧比較器の
動作について説明する。Φ＝Ｈ，／Φ＝Ｌとすると、ト
ランジスタ４４がオンし、第１の差動増幅器７４が作動
し、Ｖinに印加された電圧がＶref より高い場合、抵抗
Ｒ2 側の出力はＨ、抵抗Ｒ1 側の出力はＬとなる。抵抗
Ｒ2 側の出力はトランジスタ２ａに入力され、そのトラ
ンジスタ２ａの出力もＨとなる。一方抵抗Ｒ1 側の出力
はトランジスタ１ａに入力され、そのトランジスタ１ａ
の出力はＬとなる。このトランジスタ１ａ，２ａの出力
はそれぞれトランジスタ４３，４２に入力され、トラン
ジスタ４２がオンしやすい状態となる。
動作について説明する。Φ＝Ｈ，／Φ＝Ｌとすると、ト
ランジスタ４４がオンし、第１の差動増幅器７４が作動
し、Ｖinに印加された電圧がＶref より高い場合、抵抗
Ｒ2 側の出力はＨ、抵抗Ｒ1 側の出力はＬとなる。抵抗
Ｒ2 側の出力はトランジスタ２ａに入力され、そのトラ
ンジスタ２ａの出力もＨとなる。一方抵抗Ｒ1 側の出力
はトランジスタ１ａに入力され、そのトランジスタ１ａ
の出力はＬとなる。このトランジスタ１ａ，２ａの出力
はそれぞれトランジスタ４３，４２に入力され、トラン
ジスタ４２がオンしやすい状態となる。
【００２７】ここでΦ＝Ｌ，／Φ＝Ｈとすると、トラン
ジスタ４５がオンし、第２の差動増幅器７５が作動し、
トランジスタ４２がオンするのでコレクタ電位がＩ0 に
ひかれることとなり、Ｒ1 側の出力はさらにＬとなる。
一方トランジスタ４３はオフするのでＲ2 の出力はさら
にＨとなる。このようにＥＣＬのレベルが論理振幅０．
４〜０．８Ｖになるように確定される。
ジスタ４５がオンし、第２の差動増幅器７５が作動し、
トランジスタ４２がオンするのでコレクタ電位がＩ0 に
ひかれることとなり、Ｒ1 側の出力はさらにＬとなる。
一方トランジスタ４３はオフするのでＲ2 の出力はさら
にＨとなる。このようにＥＣＬのレベルが論理振幅０．
４〜０．８Ｖになるように確定される。
【００２８】ところで、上記トランジスタ１１，１２，
１３，抵抗１５，電流源３は第１のレベルシフト回路７
６を、トランジスタ２１，２２，１４，抵抗１６，電流
源４は第２のレベルシフト回路７７を構成し、それぞれ
電流源３または４より電流が引かれるようになっている
ので、Ｈに確定したＲ2 側の出力は２ａに、Ｌに確定し
たＲ1 側の出力は１ａに入力されると、トランジスタ１
１，１２およびトランジスタ２１，２２によりそれぞれ
２ＶBE分電圧が低下し、それぞれトランジスタ５，６の
ゲートに印加される。一方トランジスタ５，６のソース
にはトランジスタ２ｂ，１ｂにより抵抗Ｒ2 ．Ｒ1 側か
らの出力よりＶBE分低下した電圧がそれぞれ印加され
る。これによりトランジスタ５のゲート・ソース電圧は
大きくなり、トランジスタ６のゲート・ソース電圧は小
さくなり、トランジスタ５の方がトランジスタ６よりも
オンしやすく、トランジスタ５に多くの電流が流れる
が、この電流はカレントミラー回路を構成するトランジ
スタ７，８に受けられるので、インバータ９を通って、
Ｖ0 にはＨｉｇｈ（５Ｖ）が出力される。
１３，抵抗１５，電流源３は第１のレベルシフト回路７
６を、トランジスタ２１，２２，１４，抵抗１６，電流
源４は第２のレベルシフト回路７７を構成し、それぞれ
電流源３または４より電流が引かれるようになっている
ので、Ｈに確定したＲ2 側の出力は２ａに、Ｌに確定し
たＲ1 側の出力は１ａに入力されると、トランジスタ１
１，１２およびトランジスタ２１，２２によりそれぞれ
２ＶBE分電圧が低下し、それぞれトランジスタ５，６の
ゲートに印加される。一方トランジスタ５，６のソース
にはトランジスタ２ｂ，１ｂにより抵抗Ｒ2 ．Ｒ1 側か
らの出力よりＶBE分低下した電圧がそれぞれ印加され
る。これによりトランジスタ５のゲート・ソース電圧は
大きくなり、トランジスタ６のゲート・ソース電圧は小
さくなり、トランジスタ５の方がトランジスタ６よりも
オンしやすく、トランジスタ５に多くの電流が流れる
が、この電流はカレントミラー回路を構成するトランジ
スタ７，８に受けられるので、インバータ９を通って、
Ｖ0 にはＨｉｇｈ（５Ｖ）が出力される。
【００２９】一方、トランジスタ１７，１８と電流源１
９によるＤ／Ａ変換器用電流源回路は、直並列型Ａ／Ｄ
コンバータの上位Ａ／Ｄ変換器の電圧比較器と同数設け
られ、トランジスタ１７側と１８側でコレクタ同士をそ
れぞれ接続することにより、上位Ａ／Ｄ変換器の出力で
あるディジタル値をそれに相当するアナログ電流値に変
換できる。
９によるＤ／Ａ変換器用電流源回路は、直並列型Ａ／Ｄ
コンバータの上位Ａ／Ｄ変換器の電圧比較器と同数設け
られ、トランジスタ１７側と１８側でコレクタ同士をそ
れぞれ接続することにより、上位Ａ／Ｄ変換器の出力で
あるディジタル値をそれに相当するアナログ電流値に変
換できる。
【００３０】このように上記実施例によれば、振幅拡張
用ＰＭＯＳトランジスタ５，６のソース端子の電位も入
力電圧に応じて逆相に変化させ、ＰＭＯＳトランジスタ
のゲートソース間電圧をＥＣＬ回路部の論理振幅よりも
大きく変化させることができる。
用ＰＭＯＳトランジスタ５，６のソース端子の電位も入
力電圧に応じて逆相に変化させ、ＰＭＯＳトランジスタ
のゲートソース間電圧をＥＣＬ回路部の論理振幅よりも
大きく変化させることができる。
【００３１】
【発明の効果】以上のようにこの発明に係る半導体集積
回路によれば、第１のトランジスタのコレクタ端子を電
源端子に、ベース端子を一方の入力端子に接続し、エミ
ッタ端子を第１の出力端子とし、該エミッタ端子を少な
くとも一つの電圧シフト手段を介して電流を引き抜く第
１の電流源に接続し、前記電圧シフト手段の低電位側の
端子を第２の出力端子としたエミッタホロワ型の第１の
電圧レベルシフト回路と、第２のトランジスタのコレク
タ端子を電源端子に、そのベース端子を他方の入力端子
に接続し、エミッタ端子を第３の出力端子とし、該エミ
ッタ端子を少なくとも一つの電圧シフト手段を介して電
流を引き抜く第２の電流源に接続し、前記電圧シフト手
段の低電位側の端子を第４の出力端子としたエミッタホ
ロワ型の第２の電圧レベルシフト回路と、そのソース端
子を上記第１のレベルシフト回路の第１の出力端子に接
続し、そのゲート端子を上記第２のレベルシフト回路の
第４の出力端子に接続した第１の振幅拡張用ＰＭＯＳト
ランジスタと、そのソース端子を上記第２のレベルシフ
ト回路の第３の出力端子に接続し、そのゲート端子を上
記第１のレベルシフト回路の第２の出力端子に接続した
第２の振幅拡張用ＰＭＯＳトランジスタと、その基準電
流入力端子を上記第２のＰＭＯＳトランジスタのドレイ
ン端子に、その出力端子を第１のＰＭＯＳトランジスタ
のドレイン端子に接続した、ＮＭＯＳトランジスタある
いはＮＰＮトランジスタで構成したカレントミラー回路
とを備え、前記カレントミラー回路の出力端子を全体の
出力端子とするようにしたので、振幅拡張用ＰＭＯＳト
ランジスタのゲート・ソース間の電位差をＥＣＬ回路部
の論理振幅により大きく設定することができ、高速にＥ
ＣＬ／ＣＭＯＳのレベル変換を行うことができる効果が
ある。
回路によれば、第１のトランジスタのコレクタ端子を電
源端子に、ベース端子を一方の入力端子に接続し、エミ
ッタ端子を第１の出力端子とし、該エミッタ端子を少な
くとも一つの電圧シフト手段を介して電流を引き抜く第
１の電流源に接続し、前記電圧シフト手段の低電位側の
端子を第２の出力端子としたエミッタホロワ型の第１の
電圧レベルシフト回路と、第２のトランジスタのコレク
タ端子を電源端子に、そのベース端子を他方の入力端子
に接続し、エミッタ端子を第３の出力端子とし、該エミ
ッタ端子を少なくとも一つの電圧シフト手段を介して電
流を引き抜く第２の電流源に接続し、前記電圧シフト手
段の低電位側の端子を第４の出力端子としたエミッタホ
ロワ型の第２の電圧レベルシフト回路と、そのソース端
子を上記第１のレベルシフト回路の第１の出力端子に接
続し、そのゲート端子を上記第２のレベルシフト回路の
第４の出力端子に接続した第１の振幅拡張用ＰＭＯＳト
ランジスタと、そのソース端子を上記第２のレベルシフ
ト回路の第３の出力端子に接続し、そのゲート端子を上
記第１のレベルシフト回路の第２の出力端子に接続した
第２の振幅拡張用ＰＭＯＳトランジスタと、その基準電
流入力端子を上記第２のＰＭＯＳトランジスタのドレイ
ン端子に、その出力端子を第１のＰＭＯＳトランジスタ
のドレイン端子に接続した、ＮＭＯＳトランジスタある
いはＮＰＮトランジスタで構成したカレントミラー回路
とを備え、前記カレントミラー回路の出力端子を全体の
出力端子とするようにしたので、振幅拡張用ＰＭＯＳト
ランジスタのゲート・ソース間の電位差をＥＣＬ回路部
の論理振幅により大きく設定することができ、高速にＥ
ＣＬ／ＣＭＯＳのレベル変換を行うことができる効果が
ある。
【００３２】また、この発明に係る半導体集積回路によ
れば、第１のトランジスタのコレクタ端子を電源端子
に、ベース端子を一方の入力端子に接続し、エミッタ端
子を第１の出力端子とし、該エミッタ端子を少なくとも
一つの電圧シフト手段を介して電流を引き抜く第１の電
流源に接続し、前記電圧シフト手段の低電位側の端子を
第２の出力端子としたエミッタホロワ型の第１の電圧レ
ベルシフト回路と、第２のトランジスタのコレクタ端子
を電源端子に、ベース端子を他方の入力端子に接続し、
エミッタ端子を第３の出力端子とし、該エミッタ端子を
少なくとも一つの電圧シフト手段を介して電流を引き抜
く第２の電流源に接続し、前記電圧シフト手段の低電位
側の端子を第４の出力端子としたエミッタホロワ型の第
２の電圧レベルシフト回路と、そのコレクタ端子を電源
端子に、そのベース端子を上記第１のレベルシフト回路
の入力端子に共通接続した第３のバイポーラトランジス
タと、そのコレクタ端子を電源端子に、そのベース端子
を前記第２のレベルシフト回路の入力端子に共通接続し
た第４のバイポーラトランジスタと、そのソース端子を
第３のバイポーラトランジスタのエミッタ端子に、その
ゲート端子を第２のレベルシフト回路の第４の出力端子
に接続した第１の振幅拡張用ＰＭＯＳトランジスタと、
そのソース端子を第４のバイポーラトランジスタのエミ
ッタ端子に、そのゲート端子を第１のレベルシフト回路
の第２の出力端子に接続した第２の振幅拡張用ＰＭＯＳ
トランジスタと、その基準電流入力端子を上記第２のＰ
ＭＯＳトランジスタのドレイン端子に、その出力端子を
第１のＰＭＯＳトランジスタのドレイン端子に接続し
た、ＮＭＯＳトランジスタあるいはＮＰＮトランジスタ
で構成したカレントミラー回路とを備え、前記カレント
ミラー回路の出力端子を全体の出力端子とするようにし
たので、電圧比較器内に設けた場合も増幅中の信号によ
ってレベル変換回路がドライブされ、ＥＣＬ／ＣＭＯＳ
のレベル変換を高速に行うことができる効果がある。
れば、第１のトランジスタのコレクタ端子を電源端子
に、ベース端子を一方の入力端子に接続し、エミッタ端
子を第１の出力端子とし、該エミッタ端子を少なくとも
一つの電圧シフト手段を介して電流を引き抜く第１の電
流源に接続し、前記電圧シフト手段の低電位側の端子を
第２の出力端子としたエミッタホロワ型の第１の電圧レ
ベルシフト回路と、第２のトランジスタのコレクタ端子
を電源端子に、ベース端子を他方の入力端子に接続し、
エミッタ端子を第３の出力端子とし、該エミッタ端子を
少なくとも一つの電圧シフト手段を介して電流を引き抜
く第２の電流源に接続し、前記電圧シフト手段の低電位
側の端子を第４の出力端子としたエミッタホロワ型の第
２の電圧レベルシフト回路と、そのコレクタ端子を電源
端子に、そのベース端子を上記第１のレベルシフト回路
の入力端子に共通接続した第３のバイポーラトランジス
タと、そのコレクタ端子を電源端子に、そのベース端子
を前記第２のレベルシフト回路の入力端子に共通接続し
た第４のバイポーラトランジスタと、そのソース端子を
第３のバイポーラトランジスタのエミッタ端子に、その
ゲート端子を第２のレベルシフト回路の第４の出力端子
に接続した第１の振幅拡張用ＰＭＯＳトランジスタと、
そのソース端子を第４のバイポーラトランジスタのエミ
ッタ端子に、そのゲート端子を第１のレベルシフト回路
の第２の出力端子に接続した第２の振幅拡張用ＰＭＯＳ
トランジスタと、その基準電流入力端子を上記第２のＰ
ＭＯＳトランジスタのドレイン端子に、その出力端子を
第１のＰＭＯＳトランジスタのドレイン端子に接続し
た、ＮＭＯＳトランジスタあるいはＮＰＮトランジスタ
で構成したカレントミラー回路とを備え、前記カレント
ミラー回路の出力端子を全体の出力端子とするようにし
たので、電圧比較器内に設けた場合も増幅中の信号によ
ってレベル変換回路がドライブされ、ＥＣＬ／ＣＭＯＳ
のレベル変換を高速に行うことができる効果がある。
【図１】この発明の一実施例によるＥＣＬ・ＣＭＯＳレ
ベル変換回路を示す図である。
ベル変換回路を示す図である。
【図２】この発明の一実施例によるＥＣＬ・ＣＭＯＳレ
ベル変換回路を含んだ電圧比較回路を示す図である。
ベル変換回路を含んだ電圧比較回路を示す図である。
【図３】従来のＥＣＬ／ＣＭＯＳレベル変換回路を示す
図である。
図である。
【図４】従来のＥＣＬ／ＣＭＯＳレベル変換回路を含ん
だ電圧比較回路を示す図である。
だ電圧比較回路を示す図である。
【図５】直並列型Ａ／Ｄ変換器の構成を示す図である。
１，２，３１，３２，３３，３４，３５，３６ バイ
ポーラトランジスタ １ａ，１ｂ，２ａ，２ｂ バイ
ポーラトランジスタ ３，４，Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５，Ｉ６ 電流
源 ５，６，Ｍ１，Ｍ３，Ｍ５，Ｍ６，Ｍ７ ＰＭ
ＯＳトランジスタ ７，８，Ｍ２，Ｍ４，Ｍ８，Ｍ８，Ｍ１０ ＮＭ
ＯＳトランジスタ ９ ＣＭ
ＯＳインバータ １１，１２，２１，２２，１３，１４ ダイオード接
続したバイポーラトランジスタ ａ，ｂ 入力端子 Ｖａ，Ｖｂ 入力端子ａ，ｂに印加される入力電圧 Ｖｏ 出力端子 Ｖin アナログ入力端子 Ｖref 基準電圧端子 φ、φ クロック信号 Ｉ０ 電圧比較器の電流源電流 Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６ 電圧比較器の
負荷抵抗 １５，１６ レベルシフト用抵抗 ６１ 電圧比較器を構成するバイポーラによる
ラッチ回路 ６２ ＥＣＬ／ＣＭＯＳレベル変換回路ブロッ
ク １７，１８ Ｄ／Ａ用スイッチトランジスタ １９ Ｄ／Ａ用電流源 ７０，７１，７４，７５ 差動増幅器 ７２，７３ インバータ ７６，７７ レベルシフト回路
ポーラトランジスタ １ａ，１ｂ，２ａ，２ｂ バイ
ポーラトランジスタ ３，４，Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５，Ｉ６ 電流
源 ５，６，Ｍ１，Ｍ３，Ｍ５，Ｍ６，Ｍ７ ＰＭ
ＯＳトランジスタ ７，８，Ｍ２，Ｍ４，Ｍ８，Ｍ８，Ｍ１０ ＮＭ
ＯＳトランジスタ ９ ＣＭ
ＯＳインバータ １１，１２，２１，２２，１３，１４ ダイオード接
続したバイポーラトランジスタ ａ，ｂ 入力端子 Ｖａ，Ｖｂ 入力端子ａ，ｂに印加される入力電圧 Ｖｏ 出力端子 Ｖin アナログ入力端子 Ｖref 基準電圧端子 φ、φ クロック信号 Ｉ０ 電圧比較器の電流源電流 Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６ 電圧比較器の
負荷抵抗 １５，１６ レベルシフト用抵抗 ６１ 電圧比較器を構成するバイポーラによる
ラッチ回路 ６２ ＥＣＬ／ＣＭＯＳレベル変換回路ブロッ
ク １７，１８ Ｄ／Ａ用スイッチトランジスタ １９ Ｄ／Ａ用電流源 ７０，７１，７４，７５ 差動増幅器 ７２，７３ インバータ ７６，７７ レベルシフト回路
Claims (4)
- 【請求項１】 そのコレクタ端子を電源端子に、そのベ
ース端子を一方の入力端子に接続した第１のトランジス
タを有し、そのエミッタ端子を第１の出力端子とし、該
エミッタ端子を少なくとも一つの電圧シフト手段を介し
て電流を引き抜く第１の電流源に接続し、前記電圧シフ
ト手段の低電位側の端子を第２の出力端子としたエミッ
タホロワ型の第１の電圧レベルシフト回路と、 そのコレクタ端子を電源端子に、そのベース端子を他方
の入力端子に接続した第２のトランジスタを有し、その
エミッタ端子を第３の出力端子とし、該エミッタ端子を
少なくとも一つの電圧シフト手段を介して電流を引き抜
く第２の電流源に接続し、前記電圧シフト手段の低電位
側の端子を第４の出力端子としたエミッタホロワ型の第
２の電圧レベルシフト回路と、 そのソース端子を上記第１のレベルシフト回路の第１の
出力端子に接続し、そのゲート端子を上記第２のレベル
シフト回路の第４の出力端子に接続した第１の振幅拡張
用ＰＭＯＳトランジスタと、 そのソース端子を上記第２のレベルシフト回路の第３の
出力端子に接続し、そのゲート端子を上記第１のレベル
シフト回路の第２の出力端子に接続した第２の振幅拡張
用ＰＭＯＳトランジスタと、 その基準電流入力端子を上記第２のＰＭＯＳトランジス
タのドレイン端子に、その出力端子を上記第１のＰＭＯ
Ｓトランジスタのドレイン端子に接続した、ＮＭＯＳト
ランジスタあるいはＮＰＮトランジスタで構成したカレ
ントミラー回路とを備え、 上記カレントミラー回路の出力端子を全体の出力端子と
したことを特徴とする半導体集積回路。 - 【請求項２】 上記電圧シフト手段はダイオード接続し
たバイポーラトランジスタを複数個直列接続したもので
あることを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 そのコレクタ端子を電源端子に、そのベ
ース端子を一方の入力端子に接続した第１のトランジス
タを有し、そのエミッタ端子を第１の出力端子とし、該
エミッタ端子を少なくとも一つの電圧シフト手段を介し
て電流を引き抜く第１の電流源に接続し、前記電圧シフ
ト手段の低電位側の端子を第２の出力端子としたエミッ
タホロワ型の第１の電圧レベルシフト回路と、 そのコレクタ端子を電源端子に、そのベース端子を他方
の入力端子に接続した第２のトランジスタを有し、その
エミッタ端子を第３の出力端子とし、該エミッタ端子を
少なくとも一つの電圧シフト手段を介して電流を引き抜
く第２の電流源に接続し、前記電圧シフト手段の低電位
側の端子を第４の出力端子としたエミッタホロワ型の第
２の電圧レベルシフト回路と、 そのコレクタ端子を電源端子に、そのベース端子を上記
第１のレベルシフト回路の入力端子に共通接続した第３
のバイポーラトランジスタと、 そのコレクタ端子を電源端子に、そのベース端子を前記
第２のレベルシフト回路の入力端子に共通接続した第４
のバイポーラトランジスタと、 そのソース端子を第３のバイポーラトランジスタのエミ
ッタ端子に、そのゲート端子を第２のレベルシフト回路
の第４の出力端子に接続した第１の振幅拡張用ＰＭＯＳ
トランジスタと、 そのソース端子を第４のバイポーラトランジスタのエミ
ッタ端子に、そのゲート端子を第１のレベルシフト回路
の第２の出力端子に接続した第２の振幅拡張用ＰＭＯＳ
トランジスタと、 その基準電流入力端子を上記第２のＰＭＯＳトランジス
タのドレイン端子に、その出力端子を上記第１のＰＭＯ
Ｓトランジスタのドレイン端子に接続した、ＮＭＯＳト
ランジスタあるいはＮＰＮトランジスタで構成したカレ
ントミラー回路とを備え、 上記カレントミラー回路の出力端子を全体の出力端子と
したことを特徴とする半導体集積回路。 - 【請求項４】 上記電圧シフト手段は複数個のダイオー
ド接続したバイポーラトランジスタと抵抗とを直列接続
したものであることを特徴とする請求項３記載の半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4072649A JP2815753B2 (ja) | 1992-02-21 | 1992-02-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4072649A JP2815753B2 (ja) | 1992-02-21 | 1992-02-21 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235740A JPH05235740A (ja) | 1993-09-10 |
| JP2815753B2 true JP2815753B2 (ja) | 1998-10-27 |
Family
ID=13495443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4072649A Expired - Fee Related JP2815753B2 (ja) | 1992-02-21 | 1992-02-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2815753B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003347926A (ja) * | 2002-05-30 | 2003-12-05 | Sony Corp | レベルシフト回路、表示装置および携帯端末 |
-
1992
- 1992-02-21 JP JP4072649A patent/JP2815753B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05235740A (ja) | 1993-09-10 |
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