JP2545146B2 - レベル変換回路 - Google Patents
レベル変換回路Info
- Publication number
- JP2545146B2 JP2545146B2 JP2015251A JP1525190A JP2545146B2 JP 2545146 B2 JP2545146 B2 JP 2545146B2 JP 2015251 A JP2015251 A JP 2015251A JP 1525190 A JP1525190 A JP 1525190A JP 2545146 B2 JP2545146 B2 JP 2545146B2
- Authority
- JP
- Japan
- Prior art keywords
- level
- input
- signal
- transistor
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/17—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using twistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
- H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
Description
【発明の詳細な説明】 〔概要〕 レベル変換回路に関し、 動作電流が小さく消費電力を抑えつつ、高速に任意の
レベルで簡単にレベル変換を行うことのできるレベル変
換回路を提供することを目的とし、 第１のレベル振幅を有し、互いに反転関係にある２値
論理の入力信号を２つの入力トランジスタで受け、該入
力トランジスタの低電源出力側と低電位電源との間に、
それぞれ複数のレベルシフト素子を縦続接続し、所定の
ｘ段およびｙ段のレベルシフト素子の部分から前記入力
信号をレベルシフトした信号を取り出し、該レベルシフ
トした信号をMOSトランジスタからなるスイッチ回路で
受け、該スイッチ回路を通して第２のレベル振幅を有
し、互いに反転関係にある２値論理の出力信号を得るよ
うに構成する。
レベルで簡単にレベル変換を行うことのできるレベル変
換回路を提供することを目的とし、 第１のレベル振幅を有し、互いに反転関係にある２値
論理の入力信号を２つの入力トランジスタで受け、該入
力トランジスタの低電源出力側と低電位電源との間に、
それぞれ複数のレベルシフト素子を縦続接続し、所定の
ｘ段およびｙ段のレベルシフト素子の部分から前記入力
信号をレベルシフトした信号を取り出し、該レベルシフ
トした信号をMOSトランジスタからなるスイッチ回路で
受け、該スイッチ回路を通して第２のレベル振幅を有
し、互いに反転関係にある２値論理の出力信号を得るよ
うに構成する。
本発明は、レベル変換回路に係り、詳しくは、異なっ
た論理信号のレベルを変換するレベル変換回路に関す
る。
た論理信号のレベルを変換するレベル変換回路に関す
る。
一般に、ディジタル回路素子は汎用性を持たせる必要
から、いわゆる標準ロジックが定められており、ECL
系、TTL系、CMOS系等に分類される。したがって、異な
った標準ロジック間での信号伝達には論理レベルの変換
を必要とし、このような目的のためにレベル変換回路が
用いられる。
から、いわゆる標準ロジックが定められており、ECL
系、TTL系、CMOS系等に分類される。したがって、異な
った標準ロジック間での信号伝達には論理レベルの変換
を必要とし、このような目的のためにレベル変換回路が
用いられる。
BiCMOSで構成される回路では、例えばバイポーラトラ
ンジスタはECLレベル（レベル差が1V程度）で動作さ
せ、CMOSゲート部分ではMOSレベル（レベル差が2V以
上）で動作させるため、バイポーラ部とMOS部の信号接
続にレベル変換回路が必要であり、このようなレベル変
換回路として従来は、例えば第７図に示すような回路が
用いられている。
ンジスタはECLレベル（レベル差が1V程度）で動作さ
せ、CMOSゲート部分ではMOSレベル（レベル差が2V以
上）で動作させるため、バイポーラ部とMOS部の信号接
続にレベル変換回路が必要であり、このようなレベル変
換回路として従来は、例えば第７図に示すような回路が
用いられている。
同図において、１、２はバイボーラトランジスタ、
３、４はレベルシフト用のダイオード、５、６は電流源
で、トランジスタ１、２のベースには互いに反転するEC
Lおよび▲▼レベルの入力信号が加えられ、その
レベル差は1V程度である（例えば、5Vと4.2V）。そし
て、ECL入力はトランジスタ１のV beで0.7V、ダイオー
ド３で同じく0.7V程ドロップして次段に送られる。これ
は、他方のECL入力についても同様である。次段はCMOS
のカレントミラー差動増幅回路により構成され、Ｐチャ
ンネルのMOSトランジスタ７、８およびＮチャンネルのM
OSトランジスタ９、10を有し、MOSトランジスタ９、10
のゲートに前段からの信号が印加され、各ドレインから
２〜3V程度のMOSおよび▲▼レベルの出力を得て
いる。これは、CMOSのカレントミラー差動増幅回路への
入力レベルは、電源（V cc）とグランド（V ss）の中間
レベルでないと、動作速度が遅くなるため、ECLレベル
をダイオード３、４により更にレベルシフトさせて差動
増幅回路に入力させる必要があるためである。
３、４はレベルシフト用のダイオード、５、６は電流源
で、トランジスタ１、２のベースには互いに反転するEC
Lおよび▲▼レベルの入力信号が加えられ、その
レベル差は1V程度である（例えば、5Vと4.2V）。そし
て、ECL入力はトランジスタ１のV beで0.7V、ダイオー
ド３で同じく0.7V程ドロップして次段に送られる。これ
は、他方のECL入力についても同様である。次段はCMOS
のカレントミラー差動増幅回路により構成され、Ｐチャ
ンネルのMOSトランジスタ７、８およびＮチャンネルのM
OSトランジスタ９、10を有し、MOSトランジスタ９、10
のゲートに前段からの信号が印加され、各ドレインから
２〜3V程度のMOSおよび▲▼レベルの出力を得て
いる。これは、CMOSのカレントミラー差動増幅回路への
入力レベルは、電源（V cc）とグランド（V ss）の中間
レベルでないと、動作速度が遅くなるため、ECLレベル
をダイオード３、４により更にレベルシフトさせて差動
増幅回路に入力させる必要があるためである。
しかしながら、このような従来のレベル変換回路にあ
っては、ダイオードからなるレベルシフト回路およびCM
OSのカレントミラー差動増幅回路の両方で比較的に大き
く電力を消費するうえ、差動増幅回路がMOSトランジス
タで構成されるため、電流を多く流さないと、動作速度
を上げることができないという問題点があった。
っては、ダイオードからなるレベルシフト回路およびCM
OSのカレントミラー差動増幅回路の両方で比較的に大き
く電力を消費するうえ、差動増幅回路がMOSトランジス
タで構成されるため、電流を多く流さないと、動作速度
を上げることができないという問題点があった。
また、出力レベル（上記例ではMOSレベル）を任意の
レベルで簡単に取り出すことができないという問題点も
あった。
レベルで簡単に取り出すことができないという問題点も
あった。
そこで本発明は、動作電流が小さく消費電力を抑えつ
つ、高速に任意のレベルで簡単にレベル変換を行うこと
のできるレベル変換回路を提供することを目的としてい
る。
つ、高速に任意のレベルで簡単にレベル変換を行うこと
のできるレベル変換回路を提供することを目的としてい
る。
本発明によるレベル変換回路は上記目的達成のため、
第１のレベル振幅を有し、互いに反転関係にある２値論
理の入力信号を２つの入力トランジスタで受け、該入力
トランジスタの低電源出力側と低電位電源との間に、そ
れぞれ複数のレベルシフト素子を縦続接続し、該レベル
シフト素子の所定の接続段から前記入力信号をレベルシ
フトしたそれぞれ異なるレベルの第１の正、反転信号
と、該第１の正、反転信号よりレベルの低い第２の正、
反転信号とを取り出し、該第１および第２の正転信号レ
ベル間に、該第１の反転信号をゲート入力とする第１の
ＮチャンネルMOSトランジスタと該第２の反転信号をゲ
ート入力とする第１のＰチャンネルMOSトランジスタと
を縦続接続した第１のスイッチ回路と、該第１および第
２の反転信号レベル間に、該第１の正転信号をゲート入
力とする第１のＮチャンネルMOSトランジスタと該第２
の正転信号をゲート入力とする第１のＰチャンネルMOS
トランジスタとを縦続接続した第２のスイッチ回路とで
受け、該第１および第２のスイッチ回路のそれぞれのMO
Sトランジスタ間から第２のレベル振幅を有し、互いに
反転関係にある２値論理の出力信号を得るように構成し
ている。
第１のレベル振幅を有し、互いに反転関係にある２値論
理の入力信号を２つの入力トランジスタで受け、該入力
トランジスタの低電源出力側と低電位電源との間に、そ
れぞれ複数のレベルシフト素子を縦続接続し、該レベル
シフト素子の所定の接続段から前記入力信号をレベルシ
フトしたそれぞれ異なるレベルの第１の正、反転信号
と、該第１の正、反転信号よりレベルの低い第２の正、
反転信号とを取り出し、該第１および第２の正転信号レ
ベル間に、該第１の反転信号をゲート入力とする第１の
ＮチャンネルMOSトランジスタと該第２の反転信号をゲ
ート入力とする第１のＰチャンネルMOSトランジスタと
を縦続接続した第１のスイッチ回路と、該第１および第
２の反転信号レベル間に、該第１の正転信号をゲート入
力とする第１のＮチャンネルMOSトランジスタと該第２
の正転信号をゲート入力とする第１のＰチャンネルMOS
トランジスタとを縦続接続した第２のスイッチ回路とで
受け、該第１および第２のスイッチ回路のそれぞれのMO
Sトランジスタ間から第２のレベル振幅を有し、互いに
反転関係にある２値論理の出力信号を得るように構成し
ている。
また、前記入力トランジスタは、バイポーラトランジ
スタからなり、各ベースに入力信号を受け、前記レベル
シフト素子は、ダイオード接続したバイポーラトランジ
スタからなることを特徴としたり、あるいは前記入力ト
ランジスタは、MOSトランジスタからなり、各ゲートに
入力信号を受け、前記レベルシフト素子は、ダイオード
接続したMOSトランジスタからなることを特徴とする態
様がある。
スタからなり、各ベースに入力信号を受け、前記レベル
シフト素子は、ダイオード接続したバイポーラトランジ
スタからなることを特徴としたり、あるいは前記入力ト
ランジスタは、MOSトランジスタからなり、各ゲートに
入力信号を受け、前記レベルシフト素子は、ダイオード
接続したMOSトランジスタからなることを特徴とする態
様がある。
本発明では、２値論理の入力信号は２つの入力トラン
ジスタで受けられ、ここでまず、最初のレベルシフトが
行われ、次いで所定のｘ段およびｙ段のレベルシフト素
子の部分からさらにレベルシフトした信号が取り出され
た後、これらの信号によりMOSトランジスタからなるス
イッチ回路が作動して２値論理の出力信号が得られる。
ジスタで受けられ、ここでまず、最初のレベルシフトが
行われ、次いで所定のｘ段およびｙ段のレベルシフト素
子の部分からさらにレベルシフトした信号が取り出され
た後、これらの信号によりMOSトランジスタからなるス
イッチ回路が作動して２値論理の出力信号が得られる。
したがって、レベルシフト素子の段数を変えること
で、任意のレベルで簡単にレベル変換が行われ、かつ入
力トランジスタおよびレベルシフト素子に流れる電流の
消費電力のみで済み、動作電流が小さく消費電力を抑え
つつ、高速にレベル変換が可能となる。
で、任意のレベルで簡単にレベル変換が行われ、かつ入
力トランジスタおよびレベルシフト素子に流れる電流の
消費電力のみで済み、動作電流が小さく消費電力を抑え
つつ、高速にレベル変換が可能となる。
第１、２図は本発明の原理を説明する図である。
第１図（ａ）は原理説明のための回路図であり、この
図において、11、12はバイポーラの入力トランジスタ、
13a、13b……は入力トランジスタ11のエミッタ側（低電
源出力側に相当）と低電位電源であるGNDとの間に介挿
されたダイオード（レベルシフト素子に相当）、14a、1
4b……は入力トランジスタ12のエミッタ側とGNDとの間
に介挿されたダイオードであり、ダイオード13a、13b…
…および14a、14b……は縦続接続されている。また、1
5、16は電流源である。
図において、11、12はバイポーラの入力トランジスタ、
13a、13b……は入力トランジスタ11のエミッタ側（低電
源出力側に相当）と低電位電源であるGNDとの間に介挿
されたダイオード（レベルシフト素子に相当）、14a、1
4b……は入力トランジスタ12のエミッタ側とGNDとの間
に介挿されたダイオードであり、ダイオード13a、13b…
…および14a、14b……は縦続接続されている。また、1
5、16は電流源である。
以上の構成によるレベルシフト回路101において、い
ま、第１図（ｂ）に波形図を示すように、入力トランジ
スタ11、12の各ベースにECLおよび▲▼レベルの
入力信号（第１のレベル振幅を有する入力信号に相当）
を加えると、各エミッタからV be（エミッタ・ベース間
の電位差）だけレベルのダウンした信号が取り出され、
これは第１図（ｂ）中でダイオード１段下がりとして示
される。したがって、第１図（ａ）の中のノードＡ、
から信号を取り出すと、入力信号から丁度ダイオード１
段分だけ下がった電位の信号が得られる。また、ダイオ
ード13a、13b……および14a、14b……もV beとほぼ同様
の電圧降下を行うので、ノードＢ、、Ｃ、から信号
を取り出すと、入力信号からダイオード２、３段分だけ
下がった電位の信号が得られ、これは第１図（ｂ）の波
形図で示される。
ま、第１図（ｂ）に波形図を示すように、入力トランジ
スタ11、12の各ベースにECLおよび▲▼レベルの
入力信号（第１のレベル振幅を有する入力信号に相当）
を加えると、各エミッタからV be（エミッタ・ベース間
の電位差）だけレベルのダウンした信号が取り出され、
これは第１図（ｂ）中でダイオード１段下がりとして示
される。したがって、第１図（ａ）の中のノードＡ、
から信号を取り出すと、入力信号から丁度ダイオード１
段分だけ下がった電位の信号が得られる。また、ダイオ
ード13a、13b……および14a、14b……もV beとほぼ同様
の電圧降下を行うので、ノードＢ、、Ｃ、から信号
を取り出すと、入力信号からダイオード２、３段分だけ
下がった電位の信号が得られ、これは第１図（ｂ）の波
形図で示される。
一方、各ノードから取り出した電位信号は第２図に示
すような次段のスイッチ回路102によって出力信号に変
換される。すなわち、第２図において、17、18はＰチャ
ネルのMOSトランジスタ、19、20はＮチャネルのMOSトラ
ンジスタであり、各トランジスタの端子にはノードＡ〜
からの信号が加えられる。
すような次段のスイッチ回路102によって出力信号に変
換される。すなわち、第２図において、17、18はＰチャ
ネルのMOSトランジスタ、19、20はＮチャネルのMOSトラ
ンジスタであり、各トランジスタの端子にはノードＡ〜
からの信号が加えられる。
したがって、以上のことから上記レベルシフト回路101
における複数の電位の異なったノードから電圧を取り出
し、“L"側のレベルはより低い方のノード電位、“H"側
のレベルはより高い方のノード電位を利用することによ
り、例えばECLレベルを、MOSレベルに変換することが可
能となる。例えば、ノードＡ、およびＣ、を利用す
れば、“H"の場合はＡ又はを、“L"の場合はＣ又は
を用いれば、Ａ−、−Ｃの電位差を得ることができ
る。そして、各ノードから取り出した電位信号は次段の
スイッチ回路102によって単にスイッチ処理するのみ
で、MOSレベルの出力信号に変換される。例えば、MOSト
ランジスタ17、20がオン、MOSトランジスタ18、19がオ
フすることにより、Ａとのレベル振幅を有する出力信
号が得られる。
における複数の電位の異なったノードから電圧を取り出
し、“L"側のレベルはより低い方のノード電位、“H"側
のレベルはより高い方のノード電位を利用することによ
り、例えばECLレベルを、MOSレベルに変換することが可
能となる。例えば、ノードＡ、およびＣ、を利用す
れば、“H"の場合はＡ又はを、“L"の場合はＣ又は
を用いれば、Ａ−、−Ｃの電位差を得ることができ
る。そして、各ノードから取り出した電位信号は次段の
スイッチ回路102によって単にスイッチ処理するのみ
で、MOSレベルの出力信号に変換される。例えば、MOSト
ランジスタ17、20がオン、MOSトランジスタ18、19がオ
フすることにより、Ａとのレベル振幅を有する出力信
号が得られる。
この場合、レベルシフト素子であるダイオード13a、1
3b……および14a、14b……の段数を変えることで、任意
のレベルで簡単にレベル変換を行うことができ、かつス
イッチ回路102は切り換わり時の電流を消費することは
ない。したがって、入力トランジスタ11、12およびダイ
オード13a、13b……、14a、14b……に流れる電流の消費
電力のみで済むから、動作電流を小さくして消費電力を
抑えることができるとともに、用いる素子も少なく高速
にレベル変換が可能となる。
3b……および14a、14b……の段数を変えることで、任意
のレベルで簡単にレベル変換を行うことができ、かつス
イッチ回路102は切り換わり時の電流を消費することは
ない。したがって、入力トランジスタ11、12およびダイ
オード13a、13b……、14a、14b……に流れる電流の消費
電力のみで済むから、動作電流を小さくして消費電力を
抑えることができるとともに、用いる素子も少なく高速
にレベル変換が可能となる。
以下、本発明の実施例を図面に基づいて説明する。第
３、４図は本発明に係るレベル変換回路の第１実施例を
示す図であり、ECLレベルからMOSレベルへ変換する例で
ある。
３、４図は本発明に係るレベル変換回路の第１実施例を
示す図であり、ECLレベルからMOSレベルへ変換する例で
ある。
第３図（ａ）はレベルシフト回路201、第３図（ｂ）
はスイッチ回路202を示し、これらの図において、21、2
2はバイポーラの入力トランジスタ、23a、23bは入力ト
ランジスタ21のエミッタ側と低電位電源であるGNDとの
間に介挿されたダイオード（レベルシフト素子に相当）
で、実際上はエミッタとコレクタを共通接続したトラン
ジスタによって構成されるもの、同じく24a、24bは入力
トランジスタ22のエミッタ側とGNDとの間に介挿された
ダイオードであり、ダイオード23a、23bおよび24a、24b
は縦続接続されている。また、25、26はNMOSトランジス
タで、ゲートとドレインを共通接続して電流源を構成す
るものである。入力トランジスタ21、22の各ベースには
ECLレベルの入力信号IN、▲▼が印加され、これら
のレベル差は1V以下である。そして、各ノードOA、▲
▼、OB、▲▼からレベルシフトした信号が取り出
されて第３図（ｂ）に示すスイッチ回路202に供給さ
れ、スイッチ回路202はＰチャネルのMOSトランジスタ2
7、28およびＮチャネルのMOSトランジスタ29、30により
構成され、各トランジスタ27〜30の各端子にはノードO
A、▲▼、OB、▲▼からの信号が印加され、出
力信号OUT、▲▼が取り出される。
はスイッチ回路202を示し、これらの図において、21、2
2はバイポーラの入力トランジスタ、23a、23bは入力ト
ランジスタ21のエミッタ側と低電位電源であるGNDとの
間に介挿されたダイオード（レベルシフト素子に相当）
で、実際上はエミッタとコレクタを共通接続したトラン
ジスタによって構成されるもの、同じく24a、24bは入力
トランジスタ22のエミッタ側とGNDとの間に介挿された
ダイオードであり、ダイオード23a、23bおよび24a、24b
は縦続接続されている。また、25、26はNMOSトランジス
タで、ゲートとドレインを共通接続して電流源を構成す
るものである。入力トランジスタ21、22の各ベースには
ECLレベルの入力信号IN、▲▼が印加され、これら
のレベル差は1V以下である。そして、各ノードOA、▲
▼、OB、▲▼からレベルシフトした信号が取り出
されて第３図（ｂ）に示すスイッチ回路202に供給さ
れ、スイッチ回路202はＰチャネルのMOSトランジスタ2
7、28およびＮチャネルのMOSトランジスタ29、30により
構成され、各トランジスタ27〜30の各端子にはノードO
A、▲▼、OB、▲▼からの信号が印加され、出
力信号OUT、▲▼が取り出される。
以上の構成において、第４図は各部のレベルを示す信
号波形図であり、レベル差が1V以下の入力信号IN、▲
▼を入力トランジスタ21、22の各ベースに供給する
と、ノードOA、▲▼はIN、▲▼のレベルからバ
イポーラトランジスタのV be分だけ下がった電位とな
り、また、ノードOB、▲▼はOA、▲▼から更に
２倍のV be分下がった電位となる。
号波形図であり、レベル差が1V以下の入力信号IN、▲
▼を入力トランジスタ21、22の各ベースに供給する
と、ノードOA、▲▼はIN、▲▼のレベルからバ
イポーラトランジスタのV be分だけ下がった電位とな
り、また、ノードOB、▲▼はOA、▲▼から更に
２倍のV be分下がった電位となる。
いま、第４図に示す（ｉ）の条件では第３図（ｂ）の
スイッチ回路202において、MOSトランジスタ28、29がオ
フし、MOSトランジスタ27、30がオンするため、出力信
号OUTのレベルはOA、信号▲▼のレベルは▲
▼と同電圧となり、第４図に示すようなMOSレベルのOU
T、▲▼の波形となる。一方、第４図に示す（i
i）の条件ではMOSトランジスタ28、29がオンし、MOSト
ランジスタ27、30がオフするため、出力信号OUTのレベ
ルはOB、信号▲▼のレベルは▲▼となる。
スイッチ回路202において、MOSトランジスタ28、29がオ
フし、MOSトランジスタ27、30がオンするため、出力信
号OUTのレベルはOA、信号▲▼のレベルは▲
▼と同電圧となり、第４図に示すようなMOSレベルのOU
T、▲▼の波形となる。一方、第４図に示す（i
i）の条件ではMOSトランジスタ28、29がオンし、MOSト
ランジスタ27、30がオフするため、出力信号OUTのレベ
ルはOB、信号▲▼のレベルは▲▼となる。
したがって、本実施例においても本発明の原理の項で
説明した論理から、ECLレベルからMOSレベルに簡単にレ
ベル変換を行うことができ、かつ動作電流を小さくして
消費電力を抑えつつ、高速にレベル変換が可能となる。
説明した論理から、ECLレベルからMOSレベルに簡単にレ
ベル変換を行うことができ、かつ動作電流を小さくして
消費電力を抑えつつ、高速にレベル変換が可能となる。
第５図は本発明の第２実施例を示す図であり、本実施
例に示すレベルシフト回路301は入力トランジスタ21、2
2と電流源31、32との間にそれぞれエミッタとコレクタ
を共通接続したトランジスタによって構成されるダイオ
ード33a〜33eおよび34a〜34eを多段接続したもので、各
ノード（入力端子も含む）OA〜▲▼の組合せで自由
に任意のレベル差を得ることができるようにしたもので
ある。
例に示すレベルシフト回路301は入力トランジスタ21、2
2と電流源31、32との間にそれぞれエミッタとコレクタ
を共通接続したトランジスタによって構成されるダイオ
ード33a〜33eおよび34a〜34eを多段接続したもので、各
ノード（入力端子も含む）OA〜▲▼の組合せで自由
に任意のレベル差を得ることができるようにしたもので
ある。
また、第６図は本発明の第３実施例を示す図であり、
本実施例に示すレベルシフト回路401は入力トランジス
タとしてMOSトランジスタ41、42を用い、レベルシフト
素子としてMOSトランジスタ43a〜44cを用いたものであ
る。第６図のレベルシフト回路401によっても前記実施
例と同様の効果を得ることができるのは勿論である。
本実施例に示すレベルシフト回路401は入力トランジス
タとしてMOSトランジスタ41、42を用い、レベルシフト
素子としてMOSトランジスタ43a〜44cを用いたものであ
る。第６図のレベルシフト回路401によっても前記実施
例と同様の効果を得ることができるのは勿論である。
本発明によれば、動作電流を小さくして消費電力を抑
えることができ、かつ高速に任意のレベルで簡単にレベ
ル変換を行うことができる。
えることができ、かつ高速に任意のレベルで簡単にレベ
ル変換を行うことができる。
第１図は本発明のレベルシフト回路の原理を説明する
図、 第２図は本発明のスイッチ回路の原理を説明する図、 第３、４図は本発明に係るレベル変換回路の第１実施例
を示す図であり、 第３図はその回路図、 第４図はその動作の波形図、 第５図は本発明に係るレベル変換回路の第２実施例を示
す回路図、 第６図は本発明に係るレベル変換回路の第３実施例を示
す回路図、 第７図は従来のレベル変換回路の回路図である。 ３、４……ダイオード、５、６……電流源、７、８……
PMOSトランジスタ、９、10……NMOSトランジスタ、11、
12、21、22、41、42……入力トランジスタ、13a、13b、
14a、14b、23a、23b、24a、24b、33a〜33e、34a〜34e、
43a〜43c、44a〜44cd……ダイオード、15、16……電流
源、17、18……PMOSトランジスタ、19、20……NMOSトラ
ンジスタ、25、26……NMOSトランジスタ、27、28……PM
OSトランジスタ、29、30……NMOSトランジスタ、31、32
……電流源、101、201、301、401……レベルシフト回
路、102、202……スイッチ回路。
図、 第２図は本発明のスイッチ回路の原理を説明する図、 第３、４図は本発明に係るレベル変換回路の第１実施例
を示す図であり、 第３図はその回路図、 第４図はその動作の波形図、 第５図は本発明に係るレベル変換回路の第２実施例を示
す回路図、 第６図は本発明に係るレベル変換回路の第３実施例を示
す回路図、 第７図は従来のレベル変換回路の回路図である。 ３、４……ダイオード、５、６……電流源、７、８……
PMOSトランジスタ、９、10……NMOSトランジスタ、11、
12、21、22、41、42……入力トランジスタ、13a、13b、
14a、14b、23a、23b、24a、24b、33a〜33e、34a〜34e、
43a〜43c、44a〜44cd……ダイオード、15、16……電流
源、17、18……PMOSトランジスタ、19、20……NMOSトラ
ンジスタ、25、26……NMOSトランジスタ、27、28……PM
OSトランジスタ、29、30……NMOSトランジスタ、31、32
……電流源、101、201、301、401……レベルシフト回
路、102、202……スイッチ回路。
Claims (3)
- 【請求項１】第１のレベル振幅を有し、互いに反転関係
にある２値論理の入力信号を２つの入力トランジスタで
受け、 該入力トランジスタの低電源出力側と低電位電源との間
に、それぞれ複数のレベルシフト素子を縦続接続し、 該レベルシフト素子の所定の接続段から前記入力信号を
レベルシフトしたそれぞれ異なるレベルの第１の正、反
転信号と、該第１の正、反転信号よりレベルの低い第２
の正、反転信号とを取り出し、 該第１および第２の正転信号レベル間に、該第１の反転
信号をゲート入力とする第１のＮチャンネルMOSトラン
ジスタと該第２の反転信号をゲート入力とする第１のＰ
チャンネルMOSトランジスタとを縦続接続した第１のス
イッチ回路と、 該第１および第２の反転信号レベル間に、該第１の正転
信号をゲート入力とする第１のＮチャンネルMOSトラン
ジスタと該第２の正転信号をゲート入力とする第１のＰ
チャンネルMOSトランジスタとを縦続接続した第２のス
イッチ回路とで受け、 該第１および第２のスイッチ回路のそれぞれのMOSトラ
ンジスタ間から第２のレベル振幅を有し、互いに反転関
係にある２値論理の出力信号を得るように構成したこと
を特徴とするレベル変換回路。 - 【請求項２】前記入力トランジスタは、バイポーラトラ
ンジスタからなり、各ベースに入力信号を受け、 前記レベルシフト素子は、ダイオード接続したバイポー
ラトランジスタからなることを特徴とする請求項１記載
のレベル変換回路。 - 【請求項３】前記入力トランジスタは、MOSトランジス
タからなり、各ゲートに入力信号を受け、 前記レベルシフト素子は、ダイオード接続したMOSトラ
ンジスタからなることを特徴とする請求項１記載のレベ
ル変換回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015251A JP2545146B2 (ja) | 1990-01-25 | 1990-01-25 | レベル変換回路 |
| DE69119248T DE69119248T2 (de) | 1990-01-25 | 1991-01-24 | Schneller Pegelumsetzer |
| EP91100855A EP0439158B1 (en) | 1990-01-25 | 1991-01-24 | High speed level conversion circuit |
| US07/645,445 US5122692A (en) | 1990-01-25 | 1991-01-24 | High speed level conversion circuit including a switch circuit |
| KR1019910001223A KR940003807B1 (ko) | 1990-01-25 | 1991-01-25 | 고속 레벨 변환회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015251A JP2545146B2 (ja) | 1990-01-25 | 1990-01-25 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03220817A JPH03220817A (ja) | 1991-09-30 |
| JP2545146B2 true JP2545146B2 (ja) | 1996-10-16 |
Family
ID=11883638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015251A Expired - Lifetime JP2545146B2 (ja) | 1990-01-25 | 1990-01-25 | レベル変換回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5122692A (ja) |
| EP (1) | EP0439158B1 (ja) |
| JP (1) | JP2545146B2 (ja) |
| KR (1) | KR940003807B1 (ja) |
| DE (1) | DE69119248T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04291814A (ja) * | 1991-03-20 | 1992-10-15 | Fujitsu Ltd | レベル変換回路 |
| JPH05191263A (ja) * | 1992-01-16 | 1993-07-30 | Nec Corp | 半導体回路 |
| US5298808A (en) * | 1992-01-23 | 1994-03-29 | Vitesse Semiconductor Corporation | Digital logic protocol interface for different semiconductor technologies |
| EP0655177A4 (en) * | 1992-08-13 | 1997-03-26 | Microunity Systems Eng | BICMOS-ECL TO CMOS LEVEL CONVERTER AND BUFFER SWITCHING. |
| US5539334A (en) * | 1992-12-16 | 1996-07-23 | Texas Instruments Incorporated | Method and apparatus for high voltage level shifting |
| US5343094A (en) * | 1993-01-13 | 1994-08-30 | National Semiconductor Corporation | Low noise logic amplifier with nondifferential to differential conversion |
| US5440244A (en) * | 1993-02-10 | 1995-08-08 | Cirrus Logic, Inc. | Method and apparatus for controlling a mixed voltage interface in a multivoltage system |
| US5300835A (en) * | 1993-02-10 | 1994-04-05 | Cirrus Logic, Inc. | CMOS low power mixed voltage bidirectional I/O buffer |
| US5450026A (en) * | 1994-07-27 | 1995-09-12 | At&T Corp. | Current mode driver for differential bus |
| US5546030A (en) * | 1994-12-30 | 1996-08-13 | Sgs-Thomson Microelectronics, Inc. | Differential high speed inductive driver with a bidirectional current limiting output stage |
| US7215043B2 (en) * | 2003-12-30 | 2007-05-08 | Ememory Technology Inc. | Power supply voltage switch circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6119226A (ja) * | 1984-07-05 | 1986-01-28 | Hitachi Ltd | レベル変換回路 |
| JPS63164609A (ja) * | 1986-12-26 | 1988-07-08 | Fuji Photo Film Co Ltd | レベル変換回路 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4886164A (ja) * | 1972-02-17 | 1973-11-14 | ||
| JPS544560A (en) * | 1977-06-14 | 1979-01-13 | Nec Corp | Semiconductor inverter circuit |
| US4191898A (en) * | 1978-05-01 | 1980-03-04 | Motorola, Inc. | High voltage CMOS circuit |
| US4356409A (en) * | 1979-06-29 | 1982-10-26 | Hitachi, Ltd. | Level conversion circuit |
| US4504747A (en) * | 1983-11-10 | 1985-03-12 | Motorola, Inc. | Input buffer circuit for receiving multiple level input voltages |
| JPS61136409A (ja) * | 1984-12-06 | 1986-06-24 | Trinity Ind Corp | 切削油剤濾過装置 |
| JPH0763139B2 (ja) * | 1985-10-31 | 1995-07-05 | 日本電気株式会社 | レベル変換回路 |
| JPS6350209A (ja) * | 1986-08-20 | 1988-03-03 | Matsushita Electric Ind Co Ltd | レベルシフト回路 |
| JPH0736272B2 (ja) * | 1986-12-24 | 1995-04-19 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPH01132215A (ja) * | 1987-11-18 | 1989-05-24 | Fujitsu Ltd | 半導体装置 |
| US4849659A (en) * | 1987-12-15 | 1989-07-18 | North American Philips Corporation, Signetics Division | Emitter-coupled logic circuit with three-state capability |
| US4945258A (en) * | 1988-12-08 | 1990-07-31 | Grumman Aerospace Corporation | Monolithic gaAs high speed switch driver |
| JPH02246516A (ja) * | 1989-03-20 | 1990-10-02 | Hitachi Ltd | 半導体装置 |
-
1990
- 1990-01-25 JP JP2015251A patent/JP2545146B2/ja not_active Expired - Lifetime
-
1991
- 1991-01-24 EP EP91100855A patent/EP0439158B1/en not_active Expired - Lifetime
- 1991-01-24 US US07/645,445 patent/US5122692A/en not_active Expired - Fee Related
- 1991-01-24 DE DE69119248T patent/DE69119248T2/de not_active Expired - Fee Related
- 1991-01-25 KR KR1019910001223A patent/KR940003807B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6119226A (ja) * | 1984-07-05 | 1986-01-28 | Hitachi Ltd | レベル変換回路 |
| JPS63164609A (ja) * | 1986-12-26 | 1988-07-08 | Fuji Photo Film Co Ltd | レベル変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0439158A2 (en) | 1991-07-31 |
| EP0439158A3 (en) | 1991-11-27 |
| DE69119248T2 (de) | 1996-09-19 |
| KR940003807B1 (ko) | 1994-05-03 |
| EP0439158B1 (en) | 1996-05-08 |
| US5122692A (en) | 1992-06-16 |
| KR910015124A (ko) | 1991-08-31 |
| JPH03220817A (ja) | 1991-09-30 |
| DE69119248D1 (de) | 1996-06-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0231062A1 (en) | Level conversion circuit | |
| JPS6269719A (ja) | レベル変換論理回路 | |
| JP2545146B2 (ja) | レベル変換回路 | |
| US6094074A (en) | High speed common mode logic circuit | |
| JPS6157118A (ja) | レベル変換回路 | |
| JPH04247716A (ja) | Ｅｃｌ信号をｃｍｏｓ信号へ変換する装置及び方法 | |
| US5059829A (en) | Logic level shifting circuit with minimal delay | |
| US5015888A (en) | Circuit and method of generating logic output signals from an ECL gate to drive a non-ECL gate | |
| US6211721B1 (en) | Multiplexer with short propagation delay and low power consumption | |
| JPH03231455A (ja) | 半導体集積回路 | |
| CA2089429C (en) | Low power noise rejecting ttl to cmos input buffer | |
| US5485110A (en) | ECL differential multiplexing circuit | |
| US5214328A (en) | ECL to CMOS level conversion circuit | |
| US4789798A (en) | ECL to GaaS logic conversion circuit with positive feedback | |
| JPS62230223A (ja) | 出力回路 | |
| JPH08251007A (ja) | ＢｉＣＭＯＳ論理ゲート回路 | |
| JP3082336B2 (ja) | Ｅｃｌ−ｃｍｏｓレベル変換回路 | |
| EP0196616A2 (en) | Logic circuit | |
| JP2864949B2 (ja) | レベル変換回路 | |
| JP2551586B2 (ja) | インタフエ−ス回路 | |
| US6208193B1 (en) | Multiplexer control scheme | |
| JP2001111412A (ja) | 入力信号レベル変換回路及び液晶表示装置 | |
| JP2763794B2 (ja) | 信号レベル変換回路 | |
| JP2953005B2 (ja) | Ｂｉ―ＣＭＯＳ回路 | |
| JPH07114360B2 (ja) | 半導体集積回路装置 |