JPH04291814A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH04291814A JPH04291814A JP3056886A JP5688691A JPH04291814A JP H04291814 A JPH04291814 A JP H04291814A JP 3056886 A JP3056886 A JP 3056886A JP 5688691 A JP5688691 A JP 5688691A JP H04291814 A JPH04291814 A JP H04291814A
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- Japan
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 17
- 101710178035 Chorismate synthase 2 Proteins 0.000 claims 1
- 101710152694 Cysteine synthase 2 Proteins 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017545—Coupling arrangements; Impedance matching circuits
- H03K19/017554—Coupling arrangements; Impedance matching circuits using a combination of bipolar and field effect transistors [BIFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はある振幅レベルを有する
２値論理信号を他の振幅レベルを有する２値論理信号に
変換するレベル変換回路に関する。
２値論理信号を他の振幅レベルを有する２値論理信号に
変換するレベル変換回路に関する。
【０００２】
【従来の技術】一般に、ディジタル回路素子は、汎用性
を有するので、いわゆる標準ロジックが予め定められて
いる。標準ロジックとしては、約１Ｖの振幅レベルを有
するＥＣＬ論理、約１Ｖの振幅レベルを有するＴＴＬ論
理、約２Ｖの振幅レベルを有するＣＭＯＳ論理等がある
。従って、これら異なる論理ロジック間では、論理レベ
ル変換が必要であり、この目的のためにレベル変換回路
が用いられる。
を有するので、いわゆる標準ロジックが予め定められて
いる。標準ロジックとしては、約１Ｖの振幅レベルを有
するＥＣＬ論理、約１Ｖの振幅レベルを有するＴＴＬ論
理、約２Ｖの振幅レベルを有するＣＭＯＳ論理等がある
。従って、これら異なる論理ロジック間では、論理レベ
ル変換が必要であり、この目的のためにレベル変換回路
が用いられる。
【０００３】従来のレベル変換回路においては、ある振
幅レベルを有する２値論理の入力信号を１対の入力トラ
ンジスタで受信し、これをダイオード手段でレベルシフ
トし、レベルシフトされた２つの信号を差動増幅器によ
って増幅して他の振幅レベルの出力信号を得るのである
が、差動増幅器を大電流で駆動させない限り、差動増幅
器を高速に動作させることができない。
幅レベルを有する２値論理の入力信号を１対の入力トラ
ンジスタで受信し、これをダイオード手段でレベルシフ
トし、レベルシフトされた２つの信号を差動増幅器によ
って増幅して他の振幅レベルの出力信号を得るのである
が、差動増幅器を大電流で駆動させない限り、差動増幅
器を高速に動作させることができない。
【０００４】このため、本願出願人は、既に、図３に示
すレベル変換回路を提案している（参照： 特願平２−
１５２１号） 。
すレベル変換回路を提案している（参照： 特願平２−
１５２１号） 。
【０００５】図３において、レベル変換回路は、レベル
シフト回路１及びスイッチ回路２よりなり、入力信号Ｉ
Ｎ，＊ＩＮを入力して出力信号ＯＵＴ，＊ＯＵＴを出力
バッファ３に送出するものである。
シフト回路１及びスイッチ回路２よりなり、入力信号Ｉ
Ｎ，＊ＩＮを入力して出力信号ＯＵＴ，＊ＯＵＴを出力
バッファ３に送出するものである。
【０００６】また、レベルシフト回路１は、入力バイポ
ーラトランジスタＱ１，Ｑ２ 、レベルシフトダイオー
ドＤ１１， Ｄ１２， …；Ｄ２１，Ｄ２２， …、及
び定電流源ＣＳ１，ＣＳ２ よりなる。なお、レベルシ
フトダイオードの段数は汎用性をもたせるために複数に
してある。レベルシフト回路１においては、図４に示す
、たとえばＥＣＬレベルの振幅（０．７Ｖ）を有する入
力信号ＩＮ，＊ＩＮが入力トランジスタＱ１，Ｑ２ に
印加され、入力トランジスタＱ１，Ｑ２ のベースエミ
ッタ電圧Ｖｂｅだけレベルシフトされた電位Ａ，＊Ａを
得、さらに、ダイオードＤ１１， Ｄ２１によってレベ
ルシフトされた電位Ｂ，＊Ｂ及びダイオードＤ１２，
Ｄ２２によってレベルシフトされた電位Ｃ，＊Ｃを得る
。
ーラトランジスタＱ１，Ｑ２ 、レベルシフトダイオー
ドＤ１１， Ｄ１２， …；Ｄ２１，Ｄ２２， …、及
び定電流源ＣＳ１，ＣＳ２ よりなる。なお、レベルシ
フトダイオードの段数は汎用性をもたせるために複数に
してある。レベルシフト回路１においては、図４に示す
、たとえばＥＣＬレベルの振幅（０．７Ｖ）を有する入
力信号ＩＮ，＊ＩＮが入力トランジスタＱ１，Ｑ２ に
印加され、入力トランジスタＱ１，Ｑ２ のベースエミ
ッタ電圧Ｖｂｅだけレベルシフトされた電位Ａ，＊Ａを
得、さらに、ダイオードＤ１１， Ｄ２１によってレベ
ルシフトされた電位Ｂ，＊Ｂ及びダイオードＤ１２，
Ｄ２２によってレベルシフトされた電位Ｃ，＊Ｃを得る
。
【０００７】他方、スイッチ回路２は、ＰチャネルＭＯ
ＳトランジスタＱｐ１及びＮチャネルＭＯＳトランジス
タＱｎ１よりなる第１のプッシュプル回路、及びＰチャ
ネルＭＯＳトランジスタＱｐ２及びＮチャネルＭＯＳト
ランジスタＱｎ２よりなる第２のプッシュプル回路を有
する。この場合、第１のプッシュプル回路においては、
電源としてレベルシフト回路１の電位Ａ，Ｃが与えられ
、レベルシフト回路１の電位＊Ｃ，＊Ａによって制御さ
れ、また、第２のプッシュプル回路においては、電源と
してレベルシフト回路１の電位＊Ａ，＊Ｃが与えられ、
レベルシフト回路１の電位Ｃ，Ａによって制御される。 この結果、図５に示すように、入力信号ＩＮ，＊ＩＮが
振幅レベル ０．７Ｖであっても、スイッチ回路２の出
力信号ＯＵＴ，＊ＯＵＴの振幅はＡ−＊Ｃ（あるいは＊
Ａ−Ｃ）と大きくなる。従って、定常状態にあっては、
トランジスタＱｐ１，Ｑｎ１のいずれか一方及びトラン
ジスタＱｐ２，Ｑｎ２のいずれか一方は確実にオフとさ
れるので消費電力は著しく低下することになる。なお、
出力パッファ３はたとえばＰチャネルＭＯＳトランジス
タＱｐ３， ＮチャネルＭＯＳトランジスタＱｎ３及び
インバータＩよりなる。
ＳトランジスタＱｐ１及びＮチャネルＭＯＳトランジス
タＱｎ１よりなる第１のプッシュプル回路、及びＰチャ
ネルＭＯＳトランジスタＱｐ２及びＮチャネルＭＯＳト
ランジスタＱｎ２よりなる第２のプッシュプル回路を有
する。この場合、第１のプッシュプル回路においては、
電源としてレベルシフト回路１の電位Ａ，Ｃが与えられ
、レベルシフト回路１の電位＊Ｃ，＊Ａによって制御さ
れ、また、第２のプッシュプル回路においては、電源と
してレベルシフト回路１の電位＊Ａ，＊Ｃが与えられ、
レベルシフト回路１の電位Ｃ，Ａによって制御される。 この結果、図５に示すように、入力信号ＩＮ，＊ＩＮが
振幅レベル ０．７Ｖであっても、スイッチ回路２の出
力信号ＯＵＴ，＊ＯＵＴの振幅はＡ−＊Ｃ（あるいは＊
Ａ−Ｃ）と大きくなる。従って、定常状態にあっては、
トランジスタＱｐ１，Ｑｎ１のいずれか一方及びトラン
ジスタＱｐ２，Ｑｎ２のいずれか一方は確実にオフとさ
れるので消費電力は著しく低下することになる。なお、
出力パッファ３はたとえばＰチャネルＭＯＳトランジス
タＱｐ３， ＮチャネルＭＯＳトランジスタＱｎ３及び
インバータＩよりなる。
【０００８】
【発明が解決しようとする課題】しかしながら、図３の
レベル変換回路においては、レベルシフト回路１におい
て定電流源ＣＳ１，ＣＳ２ を用いているために、電源
電圧Ｖｃｃが上昇すると、レベルシフト回路１の出力電
位Ａ，＊Ａ，Ｃ，＊Ｃは、その振幅を維持するも、レベ
ル自体は上昇する。従って、スイッチ回路２の出力信号
ＯＵＴ，＊ＯＵＴの両電位が上昇する。この結果、出力
信号ＯＵＴのローレベル値（図５の左側では＊Ｃ、図５
の右側ではＣと同一）が常に出力バッファ３のトランジ
スタＱｎ３のしきい値電圧Ｖｎｔｈ を超えることにな
り、従って、トランジスタＱｎ３は常にオン状態となり
、また、出力＊ＯＵＴのローレベル（図５の左側では＊
Ａ、図５の右側ではＡと同一）が常に出力バッファ３の
インバータＩのしきい値電圧を超えることになり、従っ
て、トランジスタＱｐ３は常にオン状態となる。つまり
、出力バッファ３は動作不能になるという課題がある。
レベル変換回路においては、レベルシフト回路１におい
て定電流源ＣＳ１，ＣＳ２ を用いているために、電源
電圧Ｖｃｃが上昇すると、レベルシフト回路１の出力電
位Ａ，＊Ａ，Ｃ，＊Ｃは、その振幅を維持するも、レベ
ル自体は上昇する。従って、スイッチ回路２の出力信号
ＯＵＴ，＊ＯＵＴの両電位が上昇する。この結果、出力
信号ＯＵＴのローレベル値（図５の左側では＊Ｃ、図５
の右側ではＣと同一）が常に出力バッファ３のトランジ
スタＱｎ３のしきい値電圧Ｖｎｔｈ を超えることにな
り、従って、トランジスタＱｎ３は常にオン状態となり
、また、出力＊ＯＵＴのローレベル（図５の左側では＊
Ａ、図５の右側ではＡと同一）が常に出力バッファ３の
インバータＩのしきい値電圧を超えることになり、従っ
て、トランジスタＱｐ３は常にオン状態となる。つまり
、出力バッファ３は動作不能になるという課題がある。
【０００９】従って、本発明の目的は、電源電圧Ｖｃｃ
がたとえ上昇しても、出力電位のローレベル値の上昇を
防止して後段たとえば出力バッファを正常に動作させる
ことができるレベル変換回路を提供することにある。
がたとえ上昇しても、出力電位のローレベル値の上昇を
防止して後段たとえば出力バッファを正常に動作させる
ことができるレベル変換回路を提供することにある。
【００１０】
【課題を解決するための手段】上述の課題を解決するた
めの手段は図１に示される。すなわち、第１の電源端子
Ｖｃｃに接続された１対の入力トランジスタＱ１，Ｑ２
は第１の振幅レベルを有し互いに反転関係にある２値
論理の入力信号ＩＮ，＊ＩＮを受信する。各入力トラン
ジスタＱ１，Ｑ２ には第１，第２のレベルシフト素子
Ｄ１１， Ｄ２１が接続され、該各第１，第２のレベル
シフト素子Ｄ１１， Ｄ２１と第２の電源端子ＧＮＤと
の間には第１，第２の定電流源ＣＳ１，ＣＳ２ が接続
される。さらに、各第１，第２の定電流源ＣＳ１，ＣＳ
２ の電圧を所定値に制限する電圧制限手段Ｄ１，Ｄ２
が各第１，第２の定電流源ＣＳ１，ＣＳ２ に並列に
接続される。他方、第１のプッシュプル回路は第１のレ
ベルシフト素子Ｄ１１の所定接続点Ａ，Ｃの電位を電源
とし、第２のレベルシフト素子Ｄ２１の所定接続点＊Ａ
，＊Ｃの電位によって駆動され、第２のプッシュプル回
路は第２のレベルシフト素子Ｄ２１の所定接続点＊Ａ，
＊Ｃの電位を電源とし、前記第１のレベルシフト素子Ｄ
１１の所定接続点Ａ，Ｃの電位によって駆動される。そ
して、第１，第２のプッシュプル回路の出力を第２の振
幅レベルを有し互いに反転関係にある２値論理の出力信
号ＯＵＴ，＊ＯＵＴとしたものである。
めの手段は図１に示される。すなわち、第１の電源端子
Ｖｃｃに接続された１対の入力トランジスタＱ１，Ｑ２
は第１の振幅レベルを有し互いに反転関係にある２値
論理の入力信号ＩＮ，＊ＩＮを受信する。各入力トラン
ジスタＱ１，Ｑ２ には第１，第２のレベルシフト素子
Ｄ１１， Ｄ２１が接続され、該各第１，第２のレベル
シフト素子Ｄ１１， Ｄ２１と第２の電源端子ＧＮＤと
の間には第１，第２の定電流源ＣＳ１，ＣＳ２ が接続
される。さらに、各第１，第２の定電流源ＣＳ１，ＣＳ
２ の電圧を所定値に制限する電圧制限手段Ｄ１，Ｄ２
が各第１，第２の定電流源ＣＳ１，ＣＳ２ に並列に
接続される。他方、第１のプッシュプル回路は第１のレ
ベルシフト素子Ｄ１１の所定接続点Ａ，Ｃの電位を電源
とし、第２のレベルシフト素子Ｄ２１の所定接続点＊Ａ
，＊Ｃの電位によって駆動され、第２のプッシュプル回
路は第２のレベルシフト素子Ｄ２１の所定接続点＊Ａ，
＊Ｃの電位を電源とし、前記第１のレベルシフト素子Ｄ
１１の所定接続点Ａ，Ｃの電位によって駆動される。そ
して、第１，第２のプッシュプル回路の出力を第２の振
幅レベルを有し互いに反転関係にある２値論理の出力信
号ＯＵＴ，＊ＯＵＴとしたものである。
【００１１】
【作用】上述の手段によれば、第１の電源端子電圧Ｖｃ
ｃが上昇しても、レベルシフト素子Ｄ１１，Ｄ２１の第
２の電源端子ＧＮＤ側の電位Ｃ，＊Ｃの上限値は電圧制
限手段によって所定値たとえば図５の値ＶＬ に制限さ
れ、つまり、ＶＬ 以下とされ、従って、レベル変換回
路の出力ＯＵＴ，＊ＯＵＴのローレベルの上限値も図５
の値ＶＬ に制限され、つまり、ＶＬ 以下とされる。
ｃが上昇しても、レベルシフト素子Ｄ１１，Ｄ２１の第
２の電源端子ＧＮＤ側の電位Ｃ，＊Ｃの上限値は電圧制
限手段によって所定値たとえば図５の値ＶＬ に制限さ
れ、つまり、ＶＬ 以下とされ、従って、レベル変換回
路の出力ＯＵＴ，＊ＯＵＴのローレベルの上限値も図５
の値ＶＬ に制限され、つまり、ＶＬ 以下とされる。
【００１２】なお、レベル変換回路の出力ＯＵＴ，＊Ｏ
ＵＴのハイレベルは第１の電源端子電圧Ｖｃｃが上昇す
る電位Ａ，＊Ａの上昇に伴って上昇するので、出力ＯＵ
Ｔ，＊ＯＵＴの振幅は増大することになる。
ＵＴのハイレベルは第１の電源端子電圧Ｖｃｃが上昇す
る電位Ａ，＊Ａの上昇に伴って上昇するので、出力ＯＵ
Ｔ，＊ＯＵＴの振幅は増大することになる。
【００１３】
【実施例】図２は本発明に係るレベル変換回路の一実施
例を示す回路図である。図２においては、図３の構成要
素に、バイポーラトランジスタＱ３ 、ＮチャネルＭＯ
ＳトランジスタＱ４ 、バイポーラトランジスタＱ５
、ＮチャネルＭＯＳトランジスタＱ６ が付加されてい
る。バイポーラトランジスタＱ３，Ｑ５ はコレクタベ
ース間が接続され、ＭＯＳトランジスタＱ４，Ｑ６ は
ドレインゲート間が接続され、従って、いずれのトラン
ジスタＱ３ 〜Ｑ６ もしきい値電圧を有するダイオー
ド（レベルシフト素子）として作用し、つまり、電圧を
一定値に制限する電圧制限手段（定電圧手段）として作
用する。たとえば、トランジスタＱ３，Ｑ５ のしきい
値電圧は０．７Ｖ程度、トランジスタＱ４，Ｑ６ のし
きい値電圧も ０．７Ｖ程度とすれば、図５におけるＶ
Ｌ は １．４Ｖ程度となり、電位Ｃ，＊Ｃは １．４
Ｖ程度以上とならない。なお、電圧制限手段の制限電圧
は、バイポーラトランジスタ，ＭＯＳトランジスタの種
類、段数を適宜変化させることにより変えることができ
ることは言うまでもない。以上のごとく、レベルシフト
回路１の電位Ｃ，＊Ｃの上限値が所定値ＶＬ に制限さ
れると、スイッチ回路２の出力ＯＵＴ，＊ＯＵＴのロー
レベル電位も電位Ｃ，Ｃのいずれかに一致するので所定
値ＶＬ に制限されることになる。ここで、上記所定値
ＶＬ をＮチャネルトランジスタのしきい値電圧Ｖｎｔ
ｈ より小さく（ＶＬ ＜Ｖｎｔｈ ） と設定してあ
れば、出力バッファ３のＮチャネルＭＯＳトランジスタ
Ｑｎ３は出力ＯＵＴのローレベルで確実にオフとされ、
他方、出力バッファ３のインバータＩ（このしきい値も
Ｖｎｔｈ とする）の出力電位も出力＊ＯＵＴのローレ
ベルで確実にハイレベルとされてＰチャネルＭＯＳトラ
ンジスタＱｐ３は確実にオフとされる。
例を示す回路図である。図２においては、図３の構成要
素に、バイポーラトランジスタＱ３ 、ＮチャネルＭＯ
ＳトランジスタＱ４ 、バイポーラトランジスタＱ５
、ＮチャネルＭＯＳトランジスタＱ６ が付加されてい
る。バイポーラトランジスタＱ３，Ｑ５ はコレクタベ
ース間が接続され、ＭＯＳトランジスタＱ４，Ｑ６ は
ドレインゲート間が接続され、従って、いずれのトラン
ジスタＱ３ 〜Ｑ６ もしきい値電圧を有するダイオー
ド（レベルシフト素子）として作用し、つまり、電圧を
一定値に制限する電圧制限手段（定電圧手段）として作
用する。たとえば、トランジスタＱ３，Ｑ５ のしきい
値電圧は０．７Ｖ程度、トランジスタＱ４，Ｑ６ のし
きい値電圧も ０．７Ｖ程度とすれば、図５におけるＶ
Ｌ は １．４Ｖ程度となり、電位Ｃ，＊Ｃは １．４
Ｖ程度以上とならない。なお、電圧制限手段の制限電圧
は、バイポーラトランジスタ，ＭＯＳトランジスタの種
類、段数を適宜変化させることにより変えることができ
ることは言うまでもない。以上のごとく、レベルシフト
回路１の電位Ｃ，＊Ｃの上限値が所定値ＶＬ に制限さ
れると、スイッチ回路２の出力ＯＵＴ，＊ＯＵＴのロー
レベル電位も電位Ｃ，Ｃのいずれかに一致するので所定
値ＶＬ に制限されることになる。ここで、上記所定値
ＶＬ をＮチャネルトランジスタのしきい値電圧Ｖｎｔ
ｈ より小さく（ＶＬ ＜Ｖｎｔｈ ） と設定してあ
れば、出力バッファ３のＮチャネルＭＯＳトランジスタ
Ｑｎ３は出力ＯＵＴのローレベルで確実にオフとされ、
他方、出力バッファ３のインバータＩ（このしきい値も
Ｖｎｔｈ とする）の出力電位も出力＊ＯＵＴのローレ
ベルで確実にハイレベルとされてＰチャネルＭＯＳトラ
ンジスタＱｐ３は確実にオフとされる。
【００１４】なお、図２における出力バッファ３の各ト
ランジスタＱｐ３，Ｑｎ３のオン動作は電源電圧Ｖｃｃ
が上昇しても図３と同様に行われる。
ランジスタＱｐ３，Ｑｎ３のオン動作は電源電圧Ｖｃｃ
が上昇しても図３と同様に行われる。
【００１５】
【発明の効果】以上説明したように本発明に係るレベル
変換回路によれば、たとえば電源電圧Ｖｃｃが上昇して
も後段（出力バッファ）を確実に駆動させることができ
る。
変換回路によれば、たとえば電源電圧Ｖｃｃが上昇して
も後段（出力バッファ）を確実に駆動させることができ
る。
【図１】本発明の基本構成を示す回路図である。
【図２】本発明に係るレベル変換回路の一実施例を示す
回路図である。
回路図である。
【図３】従来のレベル変換回路を示す回路図である。
【図４】図３のレベルシフト回路の回路動作を示すタイ
ミング図である。
ミング図である。
【図５】図３のスイッチ回路の回路動作を示すタイミン
グ図である。
グ図である。
１…レベルシフト回路
２…スイッチ回路
３…出力バッファ
Claims (1)
- 【請求項１】 第１の電源端子（Ｖｃｃ）に接続され
、第１の振幅レベルを有し互いに反転関係にある２値論
理の入力信号（ＩＮ，＊ＩＮ）を受信する１対の入力ト
ランジスタ（Ｑ１，Ｑ２）と、該各入力トランジスタに
接続された第１，第２のレベルシフト素子（Ｄ１１，
Ｄ１２， …；Ｄ２１，Ｄ２２， …）と、該各第１，
第２のレベルシフト素子と第２の電源端子（ＧＮＤ）と
の間に接続された第１，第２の定電流源（ＣＳ１，ＣＳ
２）と、該各第１，第２の定電流源に並列に接続され、
該各第１，第２の定電流源の電圧を所定値に制限する電
圧制限手段（Ｑ３ 〜Ｑ６）と、前記第１のレベルシフ
ト素子の所定接続点（Ａ，Ｃ）の電位を電源とし、前記
第２のレベルシフト素子の所定接続点（＊Ａ，＊Ｃ）の
電位によって駆動される第１のプッシュプル回路（Ｑｐ
１， Ｑｎ１） と、前記第２のレベルシフト素子の所
定接続点（＊Ａ，＊Ｃ）の電位を電源とし、前記第１の
レベルシフト素子の所定接続点（Ａ，Ｃ）の電位によっ
て駆動される第２のプッシュプル回路（Ｑｐ２，Ｑｎ２
） と、を具備し、該第１，第２のプッシュプル回路の
出力を第２の振幅レベルを有し互いに反転関係にある２
値論理の出力信号（ＯＵＴ，＊ＯＵＴ）としたレベル変
換回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3056886A JPH04291814A (ja) | 1991-03-20 | 1991-03-20 | レベル変換回路 |
| PCT/JP1992/000325 WO1992017000A1 (en) | 1991-03-20 | 1992-03-18 | Circuit for converting level |
| EP19920906920 EP0530373A4 (en) | 1991-03-20 | 1992-03-18 | Circuit for converting level |
| KR1019920702918A KR950005021B1 (ko) | 1991-03-20 | 1992-03-18 | 레벨변환회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3056886A JPH04291814A (ja) | 1991-03-20 | 1991-03-20 | レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04291814A true JPH04291814A (ja) | 1992-10-15 |
Family
ID=13039910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3056886A Withdrawn JPH04291814A (ja) | 1991-03-20 | 1991-03-20 | レベル変換回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0530373A4 (ja) |
| JP (1) | JPH04291814A (ja) |
| KR (1) | KR950005021B1 (ja) |
| WO (1) | WO1992017000A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102006050913B4 (de) * | 2006-10-28 | 2012-08-23 | Semikron Elektronik Gmbh & Co. Kg | Ansteuerschaltung mit BOT-Levelshifter zur Übertragung eines Eingangssignals und zugeordnetes Verfahren |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583183A (ja) * | 1981-06-30 | 1983-01-08 | Fujitsu Ltd | 半導体装置の出力回路 |
| JPS6119226A (ja) * | 1984-07-05 | 1986-01-28 | Hitachi Ltd | レベル変換回路 |
| US4654549A (en) * | 1985-06-04 | 1987-03-31 | Fairchild Semiconductor Corporation | Transistor-transistor logic to emitter coupled logic translator |
| JPH02280523A (ja) * | 1989-04-21 | 1990-11-16 | Nec Corp | ＢｉＣＭＯＳ半導体装置 |
| JP2545146B2 (ja) * | 1990-01-25 | 1996-10-16 | 富士通株式会社 | レベル変換回路 |
-
1991
- 1991-03-20 JP JP3056886A patent/JPH04291814A/ja not_active Withdrawn
-
1992
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