JP3256664B2 - レベル変換回路 - Google Patents
レベル変換回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
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- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、レベル変換回路に
係り、特に、所定の振幅まで十分に達しない入力信号を
十分な振幅値までふれるように変換するレベル変換回路
に関するものである。
係り、特に、所定の振幅まで十分に達しない入力信号を
十分な振幅値までふれるように変換するレベル変換回路
に関するものである。
【０００２】
【従来の技術】図６に、ＣＭＯＳを用いたインバータ回
路の構成図の一例を示す。この回路は、ｐチャネルＭＯ
ＳトランジスタＰ１０と、ｎチャネルＭＯＳトランジス
タＮ１０の少なくとも一方がオン状態で動作するもので
ある。しかしながら、オンからオフ又はその逆に状態が
遷移する場合には、両チャネルのＭＯＳトランジスタＰ
１０及びＮ１０が共にオン状態となり、このときに電源
からグランドへ「貫通電流」が流れることになる。
路の構成図の一例を示す。この回路は、ｐチャネルＭＯ
ＳトランジスタＰ１０と、ｎチャネルＭＯＳトランジス
タＮ１０の少なくとも一方がオン状態で動作するもので
ある。しかしながら、オンからオフ又はその逆に状態が
遷移する場合には、両チャネルのＭＯＳトランジスタＰ
１０及びＮ１０が共にオン状態となり、このときに電源
からグランドへ「貫通電流」が流れることになる。
【０００３】例えば、完全なＣＭＯＳレベルとしてハイ
レベルが５Ｖ（電源ＶCC）、ローレベルが０Ｖ（グラン
ドＧＮＤ）であるとする。また、ｎチャネルＭＯＳトラ
ンジスタＮ１０のゲート−ソース間の動作閾値電圧Ｖth
n が、例えば、約０．８Ｖ程度であるとする。
レベルが５Ｖ（電源ＶCC）、ローレベルが０Ｖ（グラン
ドＧＮＤ）であるとする。また、ｎチャネルＭＯＳトラ
ンジスタＮ１０のゲート−ソース間の動作閾値電圧Ｖth
n が、例えば、約０．８Ｖ程度であるとする。
【０００４】そして、前段の回路構成等の原因により、
インバータの入力電圧として、ハイレベルが４Ｖ、ロー
レベルが１Ｖまでしか振幅が達しないとする。
インバータの入力電圧として、ハイレベルが４Ｖ、ロー
レベルが１Ｖまでしか振幅が達しないとする。
【０００５】この場合、図６に示した回路において、入
力がハイレベルからローレベルへ遷移するときに１Ｖま
でしか達しないので、ｎチャネルＭＯＳトランジスタの
ゲート−ソース間の電圧ＶGSは１Ｖ（＝１Ｖ−ＧＮＤ
（０Ｖ））となり、Ｖthn の０．８Ｖより大きくなるた
めオン状態となる。一方、ｐチャネルＭＯＳトランジス
タＰ１０は、入力がローレベルとなったのでも当然オン
と状態なるから、この結果、電源Ｖccからインバータを
介してＧＮＤまでの経路で、貫通電流が流れることにな
る。また、入力がローレベルからハイレベルに遷移する
場合も、同様の現象が発生しうる。
力がハイレベルからローレベルへ遷移するときに１Ｖま
でしか達しないので、ｎチャネルＭＯＳトランジスタの
ゲート−ソース間の電圧ＶGSは１Ｖ（＝１Ｖ−ＧＮＤ
（０Ｖ））となり、Ｖthn の０．８Ｖより大きくなるた
めオン状態となる。一方、ｐチャネルＭＯＳトランジス
タＰ１０は、入力がローレベルとなったのでも当然オン
と状態なるから、この結果、電源Ｖccからインバータを
介してＧＮＤまでの経路で、貫通電流が流れることにな
る。また、入力がローレベルからハイレベルに遷移する
場合も、同様の現象が発生しうる。
【０００６】そこで、このような貫通電流を防止するた
めに、以下のようなレベル変換回路が提案された。図７
に、従来のレベル変換回路の構成図を示す。入力信号が
入力されるインバータＩＮＶ−Ａ１には、その電源側及
びグランド側に、それぞれダイオードＤ１及びＤ２が備
えられる。さらに、インバータＩＮＶ−Ａ１の出力は、
正帰還回路を構成するインバータＩＮＶ−Ｂ１及びＩＮ
Ｖ−Ｃ１に接続される。このような回路では、ダイオー
ドの順方向電圧（以下、ＶF と称する）により、インバ
ータＩＮＶ−Ａ１からのハイレベルはＶcc−ＶF 、ロー
レベルはＧＮＤ＋ＶF が出力される。また、インバータ
ＩＮＶ−Ｂ１及びＩＮＶ−Ｃ１はトグル動作して、この
電圧をハイレベルはＶcc、ローレベルはＧＮＤにレベル
変換する。
めに、以下のようなレベル変換回路が提案された。図７
に、従来のレベル変換回路の構成図を示す。入力信号が
入力されるインバータＩＮＶ−Ａ１には、その電源側及
びグランド側に、それぞれダイオードＤ１及びＤ２が備
えられる。さらに、インバータＩＮＶ−Ａ１の出力は、
正帰還回路を構成するインバータＩＮＶ−Ｂ１及びＩＮ
Ｖ−Ｃ１に接続される。このような回路では、ダイオー
ドの順方向電圧（以下、ＶF と称する）により、インバ
ータＩＮＶ−Ａ１からのハイレベルはＶcc−ＶF 、ロー
レベルはＧＮＤ＋ＶF が出力される。また、インバータ
ＩＮＶ−Ｂ１及びＩＮＶ−Ｃ１はトグル動作して、この
電圧をハイレベルはＶcc、ローレベルはＧＮＤにレベル
変換する。
【０００７】このような構成により、入力の振幅が完全
なＣＭＯＳレベルに達しない場合でも、ダイオードのＶ
F により、貫通電流が防止できる。
なＣＭＯＳレベルに達しない場合でも、ダイオードのＶ
F により、貫通電流が防止できる。
【０００８】以下に、図８に従来のレベル変換回路の動
作説明図を示す。図６において説明したような貫通電流
が生じる場合、即ち、入力がローレベルで１Ｖまでしか
達しないときを想定する。ここで、ダイオードＤ２によ
る順方向電圧降下が例えば、約０．７Ｖ程度とすると、
ｎチャネルＭＯＳトランジスタＮ１１のゲート−ソース
間の電圧ＶGSは、０．３Ｖ（＝１Ｖ−０．７Ｖ−ＧＮＤ
（０Ｖ））となり、Ｖthn の０．８Ｖより低くなるため
オフ状態となる。一方、ｐチャネルＭＯＳトランジスタ
は、入力がローレベルなので当然オンとなるものの、こ
の結果、貫通電流が流れることはない。入力がハイレベ
ルの場合も、同様に貫通電流を防止又は抑制することが
できる。
作説明図を示す。図６において説明したような貫通電流
が生じる場合、即ち、入力がローレベルで１Ｖまでしか
達しないときを想定する。ここで、ダイオードＤ２によ
る順方向電圧降下が例えば、約０．７Ｖ程度とすると、
ｎチャネルＭＯＳトランジスタＮ１１のゲート−ソース
間の電圧ＶGSは、０．３Ｖ（＝１Ｖ−０．７Ｖ−ＧＮＤ
（０Ｖ））となり、Ｖthn の０．８Ｖより低くなるため
オフ状態となる。一方、ｐチャネルＭＯＳトランジスタ
は、入力がローレベルなので当然オンとなるものの、こ
の結果、貫通電流が流れることはない。入力がハイレベ
ルの場合も、同様に貫通電流を防止又は抑制することが
できる。
【０００９】さらに、インバータＩＮＶ−Ｂ１及びＩＮ
Ｖ−Ｃ１から構成される正帰還回路により、この０．７
Ｖのローレベルが、０Ｖのローレベルにレベル変換され
ることになる。また、入力がハイレベルの場合も、同様
に電源Ｖcc（５Ｖ）にレベル変換される。
Ｖ−Ｃ１から構成される正帰還回路により、この０．７
Ｖのローレベルが、０Ｖのローレベルにレベル変換され
ることになる。また、入力がハイレベルの場合も、同様
に電源Ｖcc（５Ｖ）にレベル変換される。
【００１０】つぎに、図９に、レベル遷移のときの動作
説明図を示す。たとえば、図９（ａ）に示すように、入
力ｉｎが、ハイレベルＶcc−ＶF からローレベルＶF に
遷移する場合を例に説明する。初期状態では、インバー
タＩＮＶ−Ａ１の入力はハイレベル（Ｖｃｃ−ＶＦ）で
あり、インバータＩＮＶ−Ａ１の出力、即ちインバータ
ＩＮＶ−Ｂ１の入力及びＩＮＶ−Ｃ１の出力は、ローレ
ベル（ＧＮＤ）である。また、インバータＩＮＶ−Ｂ１
の出力、即ちインバータＩＮＶ−Ｃ１の入力は、ハイレ
ベル（Ｖｃｃ）である。
説明図を示す。たとえば、図９（ａ）に示すように、入
力ｉｎが、ハイレベルＶcc−ＶF からローレベルＶF に
遷移する場合を例に説明する。初期状態では、インバー
タＩＮＶ−Ａ１の入力はハイレベル（Ｖｃｃ−ＶＦ）で
あり、インバータＩＮＶ−Ａ１の出力、即ちインバータ
ＩＮＶ−Ｂ１の入力及びＩＮＶ−Ｃ１の出力は、ローレ
ベル（ＧＮＤ）である。また、インバータＩＮＶ−Ｂ１
の出力、即ちインバータＩＮＶ−Ｃ１の入力は、ハイレ
ベル（Ｖｃｃ）である。
【００１１】ここで入力ｉｎが、時刻ｔ１で遷移を開始
すると、１／２Ｖccにまで減少した時点ｔ２でインバー
タＩＮＶ−Ａ１の出力が上昇しレベル反転が開始する。
つぎに時刻ｔ３において、インバータＩＮＶ−Ａ１出力
が１／２Ｖｃｃまで達すると、インバータＩＮＶ−Ｂ１
の出力が反転を開始する。つぎに、時点ｔ４で、インバ
ータインバータＢーＢ１の出力が所定レベルまで減少す
ると、インバータＩＮＶ−Ｃ１が反転を開始する。そし
て、時刻ｔ５で、入力ｉｎがＶF に達し、正帰還の作用
によって時刻ｔ６でインバータＩＮＶ−Ｂ１の出力がロ
ーレベル（ＧＮＤ）に達する。
すると、１／２Ｖccにまで減少した時点ｔ２でインバー
タＩＮＶ−Ａ１の出力が上昇しレベル反転が開始する。
つぎに時刻ｔ３において、インバータＩＮＶ−Ａ１出力
が１／２Ｖｃｃまで達すると、インバータＩＮＶ−Ｂ１
の出力が反転を開始する。つぎに、時点ｔ４で、インバ
ータインバータＢーＢ１の出力が所定レベルまで減少す
ると、インバータＩＮＶ−Ｃ１が反転を開始する。そし
て、時刻ｔ５で、入力ｉｎがＶF に達し、正帰還の作用
によって時刻ｔ６でインバータＩＮＶ−Ｂ１の出力がロ
ーレベル（ＧＮＤ）に達する。
【００１２】
【発明が解決しようとする課題】以上のように、図６に
示した回路では、入力がオンからオフ又はその逆に状態
が遷移する場合に、両チャネルのＭＯＳトランジスタＰ
１０及びＮ１０が共にオン状態となり、このときに電源
からグランドへ「貫通電流」が流れることになる。
示した回路では、入力がオンからオフ又はその逆に状態
が遷移する場合に、両チャネルのＭＯＳトランジスタＰ
１０及びＮ１０が共にオン状態となり、このときに電源
からグランドへ「貫通電流」が流れることになる。
【００１３】また、図７に示したような従来のレベル変
換回路においては、貫通電流の防止は達成され、振幅レ
ベルも適当な振幅範囲まで達するものの、ハイレベルか
らローレベルへ又はその逆にレベルが遷移する場合に、
インバータＩＮＶ−Ａ１とインバータＩＮＶ−Ｃ１との
間で出力短絡が生じ、無駄な電流が発生する。
換回路においては、貫通電流の防止は達成され、振幅レ
ベルも適当な振幅範囲まで達するものの、ハイレベルか
らローレベルへ又はその逆にレベルが遷移する場合に、
インバータＩＮＶ−Ａ１とインバータＩＮＶ−Ｃ１との
間で出力短絡が生じ、無駄な電流が発生する。
【００１４】すなわち、インバータＩＮＶ−Ａ１の入力
ｉｎがハイレベルからローレベルに遷移することにより
その出力がローレベルからハイレベルに上昇していく場
合、インバータＩＮＶ−Ｂ１に貫通電流が発生し、その
出力がインバータＩＮＶ−Ｃ１に入力される。これによ
りインバータＩＮＶ−Ｃ１においても内部のｐチャネル
及びｎチャネルの両方のＭＯＳトランジスタが導通状態
となる。したがって、図８に波線で示すように、貫通電
流の生じている状態（以下、貫通モードと称する）とな
り、電源から正帰還回路を構成するインバータＩＮＶ−
Ｃ１内のｐチャネルＭＯＳトランジスタを介して、イン
バータＩＮＶ−Ａ１のｎチャネルＭＯＳトランジスタ及
びダイオードＤ２を経てグランドＧＮＤに至る経路で電
流が流れる（貫通モード）。
ｉｎがハイレベルからローレベルに遷移することにより
その出力がローレベルからハイレベルに上昇していく場
合、インバータＩＮＶ−Ｂ１に貫通電流が発生し、その
出力がインバータＩＮＶ−Ｃ１に入力される。これによ
りインバータＩＮＶ−Ｃ１においても内部のｐチャネル
及びｎチャネルの両方のＭＯＳトランジスタが導通状態
となる。したがって、図８に波線で示すように、貫通電
流の生じている状態（以下、貫通モードと称する）とな
り、電源から正帰還回路を構成するインバータＩＮＶ−
Ｃ１内のｐチャネルＭＯＳトランジスタを介して、イン
バータＩＮＶ−Ａ１のｎチャネルＭＯＳトランジスタ及
びダイオードＤ２を経てグランドＧＮＤに至る経路で電
流が流れる（貫通モード）。
【００１５】図９（ｂ）に、このときの貫通モードによ
る電流波形の概要を示す。さらに、このとき、インバー
タＩＮＶ−Ａ１の出力はハイレベルに向かうようになっ
ており、この出力と貫通モードによるインバータＩＮＶ
−Ｃ１の出力とが衝突することになる。
る電流波形の概要を示す。さらに、このとき、インバー
タＩＮＶ−Ａ１の出力はハイレベルに向かうようになっ
ており、この出力と貫通モードによるインバータＩＮＶ
−Ｃ１の出力とが衝突することになる。
【００１６】このように、貫通モードが発生することに
より、インバータＩＮＶ−Ａ１の出力とインバータＩＮ
Ｖ−Ｃ１の出力（貫通モードによる電流）との出力衝突
が発生する。貫通モードによる電流は無駄な電流である
ため電力を浪費してしまい、さらに、これにより出力レ
ベルが影響されて適切なＣＭＯＳレベルが出力されなく
なってしまう。
より、インバータＩＮＶ−Ａ１の出力とインバータＩＮ
Ｖ−Ｃ１の出力（貫通モードによる電流）との出力衝突
が発生する。貫通モードによる電流は無駄な電流である
ため電力を浪費してしまい、さらに、これにより出力レ
ベルが影響されて適切なＣＭＯＳレベルが出力されなく
なってしまう。
【００１７】そこで、貫通モードが発生しないようにし
て無駄な電流が存在しないようにするためには、帰還側
のインバータＩＮＶ−Ｃ１の駆動能力を小さく設定する
必要がある。しかしながら、このように設定すると振幅
がフルに出力されるまでのタイミングが遅れてしまうこ
とになる。
て無駄な電流が存在しないようにするためには、帰還側
のインバータＩＮＶ−Ｃ１の駆動能力を小さく設定する
必要がある。しかしながら、このように設定すると振幅
がフルに出力されるまでのタイミングが遅れてしまうこ
とになる。
【００１８】以上のように、従来においては、正帰還回
路における貫通モードにより無駄な電流が発生していた
が、本発明では、このような無駄な電流による消費電力
を削減し、スイッチ動作を迅速にすることを目的とす
る。
路における貫通モードにより無駄な電流が発生していた
が、本発明では、このような無駄な電流による消費電力
を削減し、スイッチ動作を迅速にすることを目的とす
る。
【００１９】また、２つのインバータが相補的に振る舞
う構成を採用することにより、デバイス・プロセス等の
ばらつきによる特性の変動等に対して、安定して動作す
ることを目的とする。
う構成を採用することにより、デバイス・プロセス等の
ばらつきによる特性の変動等に対して、安定して動作す
ることを目的とする。
【００２０】さらに、ＥＣＬ、ＴＴＬレベルなどのよう
に振幅が内部電源電圧等の所定値まで十分にふれない入
力信号を、ＣＭＯＳレベルにレベル変換して出力するこ
とを目的とする。
に振幅が内部電源電圧等の所定値まで十分にふれない入
力信号を、ＣＭＯＳレベルにレベル変換して出力するこ
とを目的とする。
【００２１】さらに、前段のＣＭＯＳレベルをクリップ
する素子が、例えばＮＰＮ形トランジスタによるソース
・フロア等の場合は、そのベース−エミッタ間電圧ＶBE
の温度特性で出力の振幅が変化するが、この場合にも、
本発明のレベル変換回路の入力側のゲート−ソース間電
圧ＶGS圧縮用の素子を同様のものを必要なだけ用意する
ことにより、これらの変動特性の影響を減少することを
目的とする。
する素子が、例えばＮＰＮ形トランジスタによるソース
・フロア等の場合は、そのベース−エミッタ間電圧ＶBE
の温度特性で出力の振幅が変化するが、この場合にも、
本発明のレベル変換回路の入力側のゲート−ソース間電
圧ＶGS圧縮用の素子を同様のものを必要なだけ用意する
ことにより、これらの変動特性の影響を減少することを
目的とする。
【００２２】
【課題を解決するための手段】本発明によると、非反転
入力信号が入力され反転出力を出力する第１のインバー
タと、反転入力信号が入力され非反転出力を出力する第
２のインバータと、前記第１のインバータと電源及び接
地電位との間にそれぞれ直列接続され、前記第２のイン
バータの出力により制御される第１のゲート部と、前記
第１のインバータと電源及び接地電位との間にそれぞれ
直列接続され、前記第１のゲート部をバイパスする第１
の方向性バイパス部と、前記第２のインバータと電源及
び接地電位との間にそれぞれ直列接続され、前記第１の
インバータの出力により制御される第２のゲート部と、
前記第２のインバータと電源及び接地電位との間にそれ
ぞれ直列接続され、前記第２のゲート部をバイパスする
第２の方向性バイパス部とを備えたレベル変換回路を提
供する。
入力信号が入力され反転出力を出力する第１のインバー
タと、反転入力信号が入力され非反転出力を出力する第
２のインバータと、前記第１のインバータと電源及び接
地電位との間にそれぞれ直列接続され、前記第２のイン
バータの出力により制御される第１のゲート部と、前記
第１のインバータと電源及び接地電位との間にそれぞれ
直列接続され、前記第１のゲート部をバイパスする第１
の方向性バイパス部と、前記第２のインバータと電源及
び接地電位との間にそれぞれ直列接続され、前記第１の
インバータの出力により制御される第２のゲート部と、
前記第２のインバータと電源及び接地電位との間にそれ
ぞれ直列接続され、前記第２のゲート部をバイパスする
第２の方向性バイパス部とを備えたレベル変換回路を提
供する。
【００２３】さらに、本発明において、前記第１及び第
２の方向性バイパス部は、ダイオード、バイポーラトラ
ンジスタ又はＭＯＳ形トランジスタで構成されることを
特徴とする。
２の方向性バイパス部は、ダイオード、バイポーラトラ
ンジスタ又はＭＯＳ形トランジスタで構成されることを
特徴とする。
【００２４】
【発明の実施の形態】図１に、本発明に係るレベル変換
回路の第１の実施の形態の構成図を示す。本発明のレベ
ル変換回路は、非反転入力ｉｎが、インバータＩＮＶ−
Ｄ１に入力される。インバータＩＮＶ−Ｄ１は、ｐチャ
ネルＭＯＳトランジスタＰ１とｎチャネルＭＯＳトラン
ジスタＮ１を有するＣＭＯＳにより構成される。このｐ
チャネルＭＯＳトランジスタＰ１は、ダイオードＤ３及
びｐチャネルＭＯＳトランジスタＰ３と直列接続され電
源Ｖccと接続される。一方、ｎチャネルＭＯＳトランジ
スタＮ１は、ダイオードＤ５及びｎチャネルＭＯＳトラ
ンジスタＮ３と直列接続され、接地電位ＧＮＤと接続さ
れる。
回路の第１の実施の形態の構成図を示す。本発明のレベ
ル変換回路は、非反転入力ｉｎが、インバータＩＮＶ−
Ｄ１に入力される。インバータＩＮＶ−Ｄ１は、ｐチャ
ネルＭＯＳトランジスタＰ１とｎチャネルＭＯＳトラン
ジスタＮ１を有するＣＭＯＳにより構成される。このｐ
チャネルＭＯＳトランジスタＰ１は、ダイオードＤ３及
びｐチャネルＭＯＳトランジスタＰ３と直列接続され電
源Ｖccと接続される。一方、ｎチャネルＭＯＳトランジ
スタＮ１は、ダイオードＤ５及びｎチャネルＭＯＳトラ
ンジスタＮ３と直列接続され、接地電位ＧＮＤと接続さ
れる。
【００２５】一方、反転入力ｉｎb （ここで、添字の”
b ”は、”ｉｎ”の反転を示す。以下同様。）が、イン
バータＩＮＶ−Ｅ１に入力される。インバータＩＮＶ−
Ｅ１は、インバータＩＮＶ−Ｄ１と同様に、ｐチャネル
ＭＯＳトランジスタＰ２とｎチャネルＭＯＳトランジス
タＮ２を有するＣＭＯＳにより構成される。このｐチャ
ネルＭＯＳトランジスタＰ２は、ダイオードＤ４及びｐ
チャネルＭＯＳトランジスタＰ４と直列接続され電源Ｖ
ccと接続される。一方、ｎチャネルＭＯＳトランジスタ
Ｎ２は、ダイオードＤ６及びｎチャネルＭＯＳトランジ
スタＮ４と直列接続され、接地電位ＧＮＤと接続され
る。
b ”は、”ｉｎ”の反転を示す。以下同様。）が、イン
バータＩＮＶ−Ｅ１に入力される。インバータＩＮＶ−
Ｅ１は、インバータＩＮＶ−Ｄ１と同様に、ｐチャネル
ＭＯＳトランジスタＰ２とｎチャネルＭＯＳトランジス
タＮ２を有するＣＭＯＳにより構成される。このｐチャ
ネルＭＯＳトランジスタＰ２は、ダイオードＤ４及びｐ
チャネルＭＯＳトランジスタＰ４と直列接続され電源Ｖ
ccと接続される。一方、ｎチャネルＭＯＳトランジスタ
Ｎ２は、ダイオードＤ６及びｎチャネルＭＯＳトランジ
スタＮ４と直列接続され、接地電位ＧＮＤと接続され
る。
【００２６】さらに、インバータＩＮＶ−Ｄ１の出力ａ
b は、インバータＩＮＶ−Ｅ１側のｐチャネルＭＯＳト
ランジスタＰ４及びｎチャネルＭＯＳトランジスタＮ４
のゲートに接続される。同様に、インバータＩＮＶ−Ｅ
１の出力ａは、インバータＩＮＶ−Ｄ１側のｐチャネル
ＭＯＳトランジスタＰ３及びｎチャネルＭＯＳトランジ
スタＮ３のゲートに接続される。以上のように相補的な
レベル変換回路が構成される。
b は、インバータＩＮＶ−Ｅ１側のｐチャネルＭＯＳト
ランジスタＰ４及びｎチャネルＭＯＳトランジスタＮ４
のゲートに接続される。同様に、インバータＩＮＶ−Ｅ
１の出力ａは、インバータＩＮＶ−Ｄ１側のｐチャネル
ＭＯＳトランジスタＰ３及びｎチャネルＭＯＳトランジ
スタＮ３のゲートに接続される。以上のように相補的な
レベル変換回路が構成される。
【００２７】つぎに、このようなレベル変換回路の動作
を説明する。図２に、本発明のレベル変換回路の動作説
明図を示す。以下に、図２の（１）〜（３）に示すよう
に、（１）初期状態、（２）遷移状態、及び（３）反転
状態についてそれぞれ説明する。 （１）初期状態 まず、非反転入力ｉｎにローレベルが、反転レベルにｉ
ｎb にハイレベルが入力されているとする。この場合、
インバータＩＮＶ−Ｄ１においては、ｎチャネルＭＯＳ
トランジスタＮ１がオフ、ｐチャネルＭＯＳトランジス
タＰ１がオンとなり、出力ａb はハイレベルとなる。出
力ａb は、インバータＩＮＶ−Ｅ１側のｐチャネルＭＯ
ＳトランジスタＰ４及びｎチャネルＭＯＳトランジスタ
Ｎ４のゲートにも出力されるので、ｐチャネルＭＯＳト
ランジスタＰ４はオフ状態、ｎチャネルＭＯＳトランジ
スタＮ４はオン状態となる。
を説明する。図２に、本発明のレベル変換回路の動作説
明図を示す。以下に、図２の（１）〜（３）に示すよう
に、（１）初期状態、（２）遷移状態、及び（３）反転
状態についてそれぞれ説明する。 （１）初期状態 まず、非反転入力ｉｎにローレベルが、反転レベルにｉ
ｎb にハイレベルが入力されているとする。この場合、
インバータＩＮＶ−Ｄ１においては、ｎチャネルＭＯＳ
トランジスタＮ１がオフ、ｐチャネルＭＯＳトランジス
タＰ１がオンとなり、出力ａb はハイレベルとなる。出
力ａb は、インバータＩＮＶ−Ｅ１側のｐチャネルＭＯ
ＳトランジスタＰ４及びｎチャネルＭＯＳトランジスタ
Ｎ４のゲートにも出力されるので、ｐチャネルＭＯＳト
ランジスタＰ４はオフ状態、ｎチャネルＭＯＳトランジ
スタＮ４はオン状態となる。
【００２８】同様に、インバータＩＮＶ−Ｅ１において
は、ｎチャネルＭＯＳトランジスタＮ２がオン、ｐチャ
ネルＭＯＳトランジスタＰ２がオフとなり、出力ａはロ
ーレベルとなる。出力ａは、インバータＩＮＶ−Ｄ１側
のｐチャネルＭＯＳトランジスタＰ３及びｎチャネルＭ
ＯＳトランジスタＮ３のゲートにも出力されるので、ｐ
チャネルＭＯＳトランジスタＰ３はオン状態、ｎチャネ
ルＭＯＳトランジスタＮ３はオフ状態となる。
は、ｎチャネルＭＯＳトランジスタＮ２がオン、ｐチャ
ネルＭＯＳトランジスタＰ２がオフとなり、出力ａはロ
ーレベルとなる。出力ａは、インバータＩＮＶ−Ｄ１側
のｐチャネルＭＯＳトランジスタＰ３及びｎチャネルＭ
ＯＳトランジスタＮ３のゲートにも出力されるので、ｐ
チャネルＭＯＳトランジスタＰ３はオン状態、ｎチャネ
ルＭＯＳトランジスタＮ３はオフ状態となる。
【００２９】ここで、インバータＩＮＶ−Ｄ１は、反転
入力ｉｎがローレベルであるので、出力ａにはハイレベ
ルが出力されるが、この際に、ｐチャネルＭＯＳトラン
ジスタＰ３がオン状態であるので、出力ａb は、入力ｉ
ｎ（ｉｎb ）が十分に振幅がなくても電源レベルＶｃｃ
に変換される。一方、インバータＩＮＶ−Ｅ１は、反転
入力ｉｎb がハイレベルであるので、出力ａにはローレ
ベルが出力されるが、この際に、ｎチャネルＭＯＳトラ
ンジスタＮ４がオン状態であるので、出力ａは、入力ｉ
ｎ（ｉｎb ）が十分に振幅がなくてもＧＮＤレベルに変
換される。
入力ｉｎがローレベルであるので、出力ａにはハイレベ
ルが出力されるが、この際に、ｐチャネルＭＯＳトラン
ジスタＰ３がオン状態であるので、出力ａb は、入力ｉ
ｎ（ｉｎb ）が十分に振幅がなくても電源レベルＶｃｃ
に変換される。一方、インバータＩＮＶ−Ｅ１は、反転
入力ｉｎb がハイレベルであるので、出力ａにはローレ
ベルが出力されるが、この際に、ｎチャネルＭＯＳトラ
ンジスタＮ４がオン状態であるので、出力ａは、入力ｉ
ｎ（ｉｎb ）が十分に振幅がなくてもＧＮＤレベルに変
換される。
【００３０】つぎに、時刻ｔ１において、入力ｉｎが、
ローレベルからハイレベルに向けて遷移を開始したとす
る。 （２）遷移状態 インバータＩＮＶ−Ｄ１においては、入力ｉｎの電圧が
徐々に増大するにつれて、時刻ｔ２において、ｎチャネ
ルＭＯＳトランジスタの閾値Ｖthn を超えたとする。
ローレベルからハイレベルに向けて遷移を開始したとす
る。 （２）遷移状態 インバータＩＮＶ−Ｄ１においては、入力ｉｎの電圧が
徐々に増大するにつれて、時刻ｔ２において、ｎチャネ
ルＭＯＳトランジスタの閾値Ｖthn を超えたとする。
【００３１】この場合、ｎチャネルＭＯＳトランジスタ
Ｎ１がオンになるが、このときｐチャネルＭＯＳトラン
ジスタＰ１は、ｐチャネルＭＯＳトランジスタの閾値Ｖ
thpを超えないのでオンのままであり、貫通電流のパス
が形成される。しかしながら、このような過程におい
て、ｎチャネルＭＯＳトランジスタＮ３がオフのままで
あるから、インバータＩＮＶ−Ｄ１はダイオードＤ５を
介してＧＮＤに接続される回路構成となっており、従来
のレベル変換回路における場合と同様に、ダイオードＤ
１のＶF によりＶthn は制限される。
Ｎ１がオンになるが、このときｐチャネルＭＯＳトラン
ジスタＰ１は、ｐチャネルＭＯＳトランジスタの閾値Ｖ
thpを超えないのでオンのままであり、貫通電流のパス
が形成される。しかしながら、このような過程におい
て、ｎチャネルＭＯＳトランジスタＮ３がオフのままで
あるから、インバータＩＮＶ−Ｄ１はダイオードＤ５を
介してＧＮＤに接続される回路構成となっており、従来
のレベル変換回路における場合と同様に、ダイオードＤ
１のＶF によりＶthn は制限される。
【００３２】一方、インバータＩＮＶ−Ｅ１において
は、入力ｉｎb の電圧が徐々に減少し、時刻ｔ２におい
て、ＶGSがｐチャネルＭＯＳトランジスタの閾値Ｖthp
以下になる。
は、入力ｉｎb の電圧が徐々に減少し、時刻ｔ２におい
て、ＶGSがｐチャネルＭＯＳトランジスタの閾値Ｖthp
以下になる。
【００３３】この場合、ｐチャネルＭＯＳトランジスタ
Ｐ２がオンになるが、このときｎチャネルＭＯＳトラン
ジスタＮ２は、ｎチャネルＭＯＳトランジスタＮ３の閾
値Ｖthp を超えないのでオンのままであり、貫通電流の
パスが形成される。しかしながら、このような過程にお
いて、ｐチャネルＭＯＳトランジスタＰ４がオフのまま
であるから、インバータＩＮＶ−Ｅ１はダイオードＤ４
を介して電源Ｖｃｃに接続される回路構成となってお
り、従来のレベル変換回路における場合と同様に、ダイ
オードＤ４のＶF によりＶthp は制限される。 （３）反転状態 さらに入力ｉｎの電圧が徐々に増大するにつれて、時刻
ｔ３において、ＶGSがＶthp 以下になるとする。この場
合、インバータＩＮＶ−Ｄ１において、ｐチャネルＭＯ
ＳトランジスタＰ１がオフに変わり、ｎチャネルＭＯＳ
トランジスタＮ１がオンのままであるので、インバータ
ＩＮＶ−Ｄ１の出力ａb はローレベルとなる。
Ｐ２がオンになるが、このときｎチャネルＭＯＳトラン
ジスタＮ２は、ｎチャネルＭＯＳトランジスタＮ３の閾
値Ｖthp を超えないのでオンのままであり、貫通電流の
パスが形成される。しかしながら、このような過程にお
いて、ｐチャネルＭＯＳトランジスタＰ４がオフのまま
であるから、インバータＩＮＶ−Ｅ１はダイオードＤ４
を介して電源Ｖｃｃに接続される回路構成となってお
り、従来のレベル変換回路における場合と同様に、ダイ
オードＤ４のＶF によりＶthp は制限される。 （３）反転状態 さらに入力ｉｎの電圧が徐々に増大するにつれて、時刻
ｔ３において、ＶGSがＶthp 以下になるとする。この場
合、インバータＩＮＶ−Ｄ１において、ｐチャネルＭＯ
ＳトランジスタＰ１がオフに変わり、ｎチャネルＭＯＳ
トランジスタＮ１がオンのままであるので、インバータ
ＩＮＶ−Ｄ１の出力ａb はローレベルとなる。
【００３４】一方、入力ｉｎb の電圧も徐々に減少し、
時刻ｔ３において、Ｖthn より低くなったとする。この
場合、インバータＩＮＶ−Ｅ１において、ｎチャネルＭ
ＯＳトランジスタＮ２がオフに変わり、ｐチャネルＭＯ
ＳトランジスタＰ２がオンのままであるので、インバー
タＩＮＶ−Ｅ１の出力ａはハイレベルとなる。
時刻ｔ３において、Ｖthn より低くなったとする。この
場合、インバータＩＮＶ−Ｅ１において、ｎチャネルＭ
ＯＳトランジスタＮ２がオフに変わり、ｐチャネルＭＯ
ＳトランジスタＰ２がオンのままであるので、インバー
タＩＮＶ−Ｅ１の出力ａはハイレベルとなる。
【００３５】したがって、インバータＩＮＶ−Ｄ１側で
は、インバータＩＮＶ−Ｅ１の出力ａ（ハイレベル）に
より、ｎチャネルＭＯＳトランジスタＮ３がオンとな
り、出力ａb は、入力ｉｎ（ｉｎb ）が十分に振幅がな
くても接地電位ＧＮＤにレベル変換される。また、ｐチ
ャネルＭＯＳトランジスタＰ３はオフとなり、インバー
タＩＮＶ−Ｄ１にダイオードＤ３が直列接続されＶCCに
接続されるので、ダイオードのＶF により貫通電流が発
生しにくくなる。
は、インバータＩＮＶ−Ｅ１の出力ａ（ハイレベル）に
より、ｎチャネルＭＯＳトランジスタＮ３がオンとな
り、出力ａb は、入力ｉｎ（ｉｎb ）が十分に振幅がな
くても接地電位ＧＮＤにレベル変換される。また、ｐチ
ャネルＭＯＳトランジスタＰ３はオフとなり、インバー
タＩＮＶ−Ｄ１にダイオードＤ３が直列接続されＶCCに
接続されるので、ダイオードのＶF により貫通電流が発
生しにくくなる。
【００３６】同様に、インバータＩＮＶ−Ｅ１側では、
インバータＩＮＶ−Ｄ１の出力ａb（ローレベル）によ
り、ｐチャネルＭＯＳトランジスタＰ４がオンとなり、
出力ａは、入力ｉｎ（ｉｎb ）が十分に振幅がなくても
電源Ｖｃｃレベルに変換される。また、ｎチャネルＭＯ
ＳトランジスタＮ４はオフとなり、インバータＩＮＶ−
Ｅ１にダイオードＤ６が直列接続されＧＮＤに接続され
るので、ダイオードのＶF により貫貫通電流が発生しに
くくする。
インバータＩＮＶ−Ｄ１の出力ａb（ローレベル）によ
り、ｐチャネルＭＯＳトランジスタＰ４がオンとなり、
出力ａは、入力ｉｎ（ｉｎb ）が十分に振幅がなくても
電源Ｖｃｃレベルに変換される。また、ｎチャネルＭＯ
ＳトランジスタＮ４はオフとなり、インバータＩＮＶ−
Ｅ１にダイオードＤ６が直列接続されＧＮＤに接続され
るので、ダイオードのＶF により貫貫通電流が発生しに
くくする。
【００３７】つぎに、図３に、本発明に係るレベル変換
回路の第２の実施の形態の構成図を示す。この実施の形
態では、図１におけるダイオードＤ３〜Ｄ６を、それぞ
れバイポーラトランジスタＱ１〜Ｑ４に変更したもので
ある。この回路の動作は、図１に示した第一の実施の形
態と同様である。
回路の第２の実施の形態の構成図を示す。この実施の形
態では、図１におけるダイオードＤ３〜Ｄ６を、それぞ
れバイポーラトランジスタＱ１〜Ｑ４に変更したもので
ある。この回路の動作は、図１に示した第一の実施の形
態と同様である。
【００３８】つぎに、図４に、本発明に係るレベル変換
回路の第３の実施の形態の構成図を示す。この実施の形
態では、図１におけるダイオードＤ３〜Ｄ６を、それぞ
れｐチャネルＭＯＳトランジスタＰ４及びＰ６、ｎチャ
ネルＭＯＳトランジスタＮ４及びん６に変更したもので
ある。この回路の動作は、図１に示した第一の実施の形
態と同様である。
回路の第３の実施の形態の構成図を示す。この実施の形
態では、図１におけるダイオードＤ３〜Ｄ６を、それぞ
れｐチャネルＭＯＳトランジスタＰ４及びＰ６、ｎチャ
ネルＭＯＳトランジスタＮ４及びん６に変更したもので
ある。この回路の動作は、図１に示した第一の実施の形
態と同様である。
【００３９】このほかにも、第１の実施の形態における
ダイオードＤ３〜Ｄ６の代わりに、それぞれ方向性のあ
るバイパス回路を用いることにより、適宜置換すること
ができる。
ダイオードＤ３〜Ｄ６の代わりに、それぞれ方向性のあ
るバイパス回路を用いることにより、適宜置換すること
ができる。
【００４０】以上のような、第１乃至第３のレベル変換
回路は、その前段の回路の構成に応じて、同様のバイパ
ス回路に係る素子を設けることにより、その前段回路の
温度特性等の回路特性に対応して、特性を改善すること
ができる。
回路は、その前段の回路の構成に応じて、同様のバイパ
ス回路に係る素子を設けることにより、その前段回路の
温度特性等の回路特性に対応して、特性を改善すること
ができる。
【００４１】図５に、本発明に係る前段回路を含めたレ
ベル変換回路の構成図を示す。図５では、前段回路５０
及びレベル変換回路５１から構成される。前段回路５０
としては、一例として、ＥＣＬ振幅回路５０ａ、振幅拡
大回路５０ｂが含まれる。ＥＣＬ振幅回路５０ａは、ト
ランジスタＱ１〜Ｑ３及び抵抗Ｒ１〜Ｒ３、バイアス電
圧ＶBiasを備える。また、振幅拡大回路５０ｂは、トラ
ンジスタＱ４〜Ｑ７及び抵抗Ｒ４及びＲ５を備える。レ
ベル変換回路５１の構成は、前段回路５０の回路素子に
対応して、バイポーラ形トランジスタを方向性バイパス
回路に用いるようにした第２の実施の形態の回路構成を
採用した。
ベル変換回路の構成図を示す。図５では、前段回路５０
及びレベル変換回路５１から構成される。前段回路５０
としては、一例として、ＥＣＬ振幅回路５０ａ、振幅拡
大回路５０ｂが含まれる。ＥＣＬ振幅回路５０ａは、ト
ランジスタＱ１〜Ｑ３及び抵抗Ｒ１〜Ｒ３、バイアス電
圧ＶBiasを備える。また、振幅拡大回路５０ｂは、トラ
ンジスタＱ４〜Ｑ７及び抵抗Ｒ４及びＲ５を備える。レ
ベル変換回路５１の構成は、前段回路５０の回路素子に
対応して、バイポーラ形トランジスタを方向性バイパス
回路に用いるようにした第２の実施の形態の回路構成を
採用した。
【００４２】ＥＣＬ振幅回路５０ａには、ＥＣＬ振幅信
号φ（非反転信号）及びφb （反転信号）が入力され
る。例えば、ハイレベルが１．５Ｖ、ローレベルが１Ｖ
で伝送されているとする。アンプＡｍｐ１の出力は、ハ
イレベルは、トランジスタＱ１がオフのため、高電位と
なる。トランジスタＱ４の出力は、エミッタフォロア構
成であり、その出力はトランジスタＱ６の定電流回路と
ＭＯＳトランジスタＭ１及びＭ２のＭＯＳゲートに接続
される。
号φ（非反転信号）及びφb （反転信号）が入力され
る。例えば、ハイレベルが１．５Ｖ、ローレベルが１Ｖ
で伝送されているとする。アンプＡｍｐ１の出力は、ハ
イレベルは、トランジスタＱ１がオフのため、高電位と
なる。トランジスタＱ４の出力は、エミッタフォロア構
成であり、その出力はトランジスタＱ６の定電流回路と
ＭＯＳトランジスタＭ１及びＭ２のＭＯＳゲートに接続
される。
【００４３】そのため、ここで、トランジスタＱ４のコ
レクタ電流Ｉc ＞＞トランジスタＱ６のコレクタ電流Ｉ
cとすると、ＭＯＳのゲートは、インピーダンスが無限
大なので、 Ｖcc−Ｑ４（ＶBE）（０．７Ｖ）＝約４．３Ｖ 程度となる（ここで、Ｑ４（ＶBE）は、トランジスタＱ
４のベース−エミッタ間電圧）。
レクタ電流Ｉc ＞＞トランジスタＱ６のコレクタ電流Ｉ
cとすると、ＭＯＳのゲートは、インピーダンスが無限
大なので、 Ｖcc−Ｑ４（ＶBE）（０．７Ｖ）＝約４．３Ｖ 程度となる（ここで、Ｑ４（ＶBE）は、トランジスタＱ
４のベース−エミッタ間電圧）。
【００４４】一方、トランジスタＱ２は、オン状態であ
り、その出力によりトランジスタＱ５の電位は下がる。
そのレベルは、定電流回路であるトランジスタＱ３を流
れる電流をＱ３（Ｉc ）とすると、Ｑ３（Ｉc ）×Ｒ3
＋Ｑ3 （ＶCE）＋Ｑ2 （ＶCE）となる（ここで、Ｑ3
（ＶCE）は、トランジスタＱ3 のコレクタ−エミッタ電
圧を示し、Ｑ2 （ＶCE）は、トランジスタＱ2 のコレク
タ−エミッタ電圧をそれぞれ示す）。
り、その出力によりトランジスタＱ５の電位は下がる。
そのレベルは、定電流回路であるトランジスタＱ３を流
れる電流をＱ３（Ｉc ）とすると、Ｑ３（Ｉc ）×Ｒ3
＋Ｑ3 （ＶCE）＋Ｑ2 （ＶCE）となる（ここで、Ｑ3
（ＶCE）は、トランジスタＱ3 のコレクタ−エミッタ電
圧を示し、Ｑ2 （ＶCE）は、トランジスタＱ2 のコレク
タ−エミッタ電圧をそれぞれ示す）。
【００４５】通常、このとき、トランジスタＱ３及びＱ
２が飽和動作領域に入らぬように、流れる電流を予め設
定する。具体的には、例えば、ＶCE＝０．５Ｖ以上であ
れば良い。また、Ｉc ＝１００ｍＡ、Ｒ3 ＝５ｋΩとす
ると、トランジスタＱ３のエミッタは、０．５Ｖとな
り、トランジスタＱ３及びＱ２のＶCEをプラスしてトラ
ンジスタＱ２の出力ローレベルは、約１．５Ｖとなる。
以上のようにして、振幅拡大回路５０ｂの出力におい
て、振幅が４．３〜１．５Ｖに拡大されることになる。
２が飽和動作領域に入らぬように、流れる電流を予め設
定する。具体的には、例えば、ＶCE＝０．５Ｖ以上であ
れば良い。また、Ｉc ＝１００ｍＡ、Ｒ3 ＝５ｋΩとす
ると、トランジスタＱ３のエミッタは、０．５Ｖとな
り、トランジスタＱ３及びＱ２のＶCEをプラスしてトラ
ンジスタＱ２の出力ローレベルは、約１．５Ｖとなる。
以上のようにして、振幅拡大回路５０ｂの出力におい
て、振幅が４．３〜１．５Ｖに拡大されることになる。
【００４６】ここでは、図５に示したレベル回路５１に
入力される振幅は、まだ完全なＣＭＯＳレベルではな
く、その振幅は、前段回路５０により、及び／又は、前
段回路５０の素子の温度特性やばらつき等により微妙に
振れることになる。しかしながら、ＭＯＳトランジスタ
Ｍ１及びＭ２のゲート−ソース間電圧ＶGSを相殺する素
子であるトランジスタＱ８、Ｑ９及び抵抗Ｒ６を設け、
前段回路の出力振幅を決定付ける回路や素子と同じもの
を用いるようにすることにより、ＩＣの製造ばらつきや
温度ばらつき等の影響を受けずに、安定な動作となるよ
うに補償することができる。
入力される振幅は、まだ完全なＣＭＯＳレベルではな
く、その振幅は、前段回路５０により、及び／又は、前
段回路５０の素子の温度特性やばらつき等により微妙に
振れることになる。しかしながら、ＭＯＳトランジスタ
Ｍ１及びＭ２のゲート−ソース間電圧ＶGSを相殺する素
子であるトランジスタＱ８、Ｑ９及び抵抗Ｒ６を設け、
前段回路の出力振幅を決定付ける回路や素子と同じもの
を用いるようにすることにより、ＩＣの製造ばらつきや
温度ばらつき等の影響を受けずに、安定な動作となるよ
うに補償することができる。
【００４７】図５においては、以下のようなペアを取る
ように構成する。即ち、 トランジスタＱ４＝トランジスタＱ８ トランジスタＱ５＝トランジスタＱ１０ トランジスタＱ６＋抵抗Ｒ４＝トランジスタＱ９＋抵抗
Ｒ６ トランジスタＱ７＋抵抗Ｒ５＝トランジスタＱ１１＋抵
抗Ｒ７ 前段回路５０の構成は、回路や動作点等の違いから様々
なタイプか想定される。上述の回路素子についてペアと
なる構成も、第１から第３の実施の形態のように又は適
宜の方向性バイパス回路等に関して、適宜対応して回路
構成することができる。
ように構成する。即ち、 トランジスタＱ４＝トランジスタＱ８ トランジスタＱ５＝トランジスタＱ１０ トランジスタＱ６＋抵抗Ｒ４＝トランジスタＱ９＋抵抗
Ｒ６ トランジスタＱ７＋抵抗Ｒ５＝トランジスタＱ１１＋抵
抗Ｒ７ 前段回路５０の構成は、回路や動作点等の違いから様々
なタイプか想定される。上述の回路素子についてペアと
なる構成も、第１から第３の実施の形態のように又は適
宜の方向性バイパス回路等に関して、適宜対応して回路
構成することができる。
【００４８】なお、ｐチャネルＭＯＳトランジスタ及び
ｎチャネルＭＯＳトランジスタは、適宜逆のチャネルの
ＭＯＳトランジスタを採用することにより、本発明のレ
ベル変換回路を構成することができる。
ｎチャネルＭＯＳトランジスタは、適宜逆のチャネルの
ＭＯＳトランジスタを採用することにより、本発明のレ
ベル変換回路を構成することができる。
【００４９】
【発明の効果】以上のように、従来においては、正帰還
回路における貫通モードにより無駄な電流が発生してい
たが、本発明では、このような無駄な電流による消費電
力を削減し、スイッチ動作を迅速にすることができる。
回路における貫通モードにより無駄な電流が発生してい
たが、本発明では、このような無駄な電流による消費電
力を削減し、スイッチ動作を迅速にすることができる。
【００５０】また、２つのインバータが相補的に振る舞
う構成を採用することにより、デバイス・プロセス等の
ばらつきによる特性の変動等に対して、安定して動作す
ることができる。
う構成を採用することにより、デバイス・プロセス等の
ばらつきによる特性の変動等に対して、安定して動作す
ることができる。
【００５１】さらに、ＥＴＬ、ＴＴＬレベルなどのよう
に振幅が内部電源電圧等の所定値まで十分にふれない入
力信号を、ＣＭＯＳレベルにレベル変換して出力するこ
とができる。
に振幅が内部電源電圧等の所定値まで十分にふれない入
力信号を、ＣＭＯＳレベルにレベル変換して出力するこ
とができる。
【００５２】さらに、前段のＣＭＯＳレベルをクリップ
する素子が、例えばＮＰＮ形トランジスタによるソース
・フロア等の場合は、そのベース−エミッタ間電圧ＶBE
の温度特性で出力の振幅が変化するが、この場合にも、
本発明のレベル変換回路の入力側のゲート−ソース間電
圧ＶGS圧縮用の素子を同様のものを必要なだけ用意する
ことにより、これらの変動特性の影響を減少することが
できる。
する素子が、例えばＮＰＮ形トランジスタによるソース
・フロア等の場合は、そのベース−エミッタ間電圧ＶBE
の温度特性で出力の振幅が変化するが、この場合にも、
本発明のレベル変換回路の入力側のゲート−ソース間電
圧ＶGS圧縮用の素子を同様のものを必要なだけ用意する
ことにより、これらの変動特性の影響を減少することが
できる。
【図１】本発明に係るレベル変換回路の第１の実施の形
態の構成図。
態の構成図。
【図２】本発明のレベル変換回路の動作説明図。
【図３】本発明に係るレベル変換回路の第２の実施の形
態の構成図。
態の構成図。
【図４】本発明に係るレベル変換回路の第２の実施の形
態の構成図。
態の構成図。
【図５】本発明に係る前段回路を含めたレベル変換回路
の構成図。
の構成図。
【図６】ＣＭＯＳを用いたインバータ回路の構成図。
【図７】従来のレベル変換回路の構成図。
【図８】従来のレベル変換回路の動作説明図。
【図９】レベル遷移のときの動作説明図。
ＩＮＶ−Ｄ１、ＩＮＶ−Ｅ１ インバータ Ｐ１〜Ｐ６ ｐチャネルＭＯＳトランジスタ Ｎ１〜Ｎ６ ｎチャネルＭＯＳトランジスタ Ｄ３〜Ｄ６ ダイオード ５０ 前段回路 ５０ａ 振幅回路 ５０ｂ 振幅拡大回路 ５１ レベル変換回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 上 野 昭 司 神奈川県川崎市幸区堀川町580番１号 株式会社東芝 半導体システム技術セン ター内 (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/0185
Claims (4)
- 【請求項１】非反転入力信号が入力され反転出力を出力
する第１のインバータと、 反転入力信号が入力され非反転出力を出力する第２のイ
ンバータと、 前記第１のインバータと電源及び接地電位との間にそれ
ぞれ直列接続され、前記第２のインバータの出力により
制御される第１のゲート部と、 前記第１のインバータと電源及び接地電位との間にそれ
ぞれ直列接続され、前記第１のゲート部をバイパスする
第１の方向性バイパス部と、 前記第２のインバータと電源及び接地電位との間にそれ
ぞれ直列接続され、前記第１のインバータの出力により
制御される第２のゲート部と、 前記第２のインバータと電源及び接地電位との間にそれ
ぞれ直列接続され、前記第２のゲート部をバイパスする
第２の方向性バイパス部とを備えたレベル変換回路。 - 【請求項２】第１のｐチャネルＭＯＳトランジスタ及び
第１のｎチャネルＭＯＳトランジスタを有する第１のＣ
ＭＯＳを備え、非反転入力信号が入力され反転出力を出
力する第１のインバータと、 第２のｐチャネルＭＯＳトランジスタ及び第２のｎチャ
ネルＭＯＳトランジスタを有する第２のＣＭＯＳを備
え、反転入力信号が入力され非反転出力を出力する第２
のインバータと、 前記第１のｐチャネルＭＯＳトランジスタと電源又は接
地電位との間に直列接続されて前記第２のインバータの
出力によりゲート制御される第３のｐチャネルＭＯＳト
ランジスタ、及び、前記第１のｎチャネルＭＯＳトラン
ジスタと接地電位又は電源との間に直列接続されて前記
第２のインバータの出力によりゲート制御される第３の
ｎチャネルＭＯＳトランジスタを備えた第１のゲート部
と、 前記第３のｐチャネルＭＯＳトランジスタ及び前記第３
のｎチャネルＭＯＳトランジスタにそれぞれ並列接続さ
れた第１及び第２の方向性素子を備えた第１の方向性バ
イパス部と、 前記第２のｐチャネルＭＯＳトランジスタと電源又は接
地電位との間に直列接続されて前記第１のインバータの
出力によりゲート制御される第４のｐチャネルＭＯＳト
ランジスタ、及び、前記第２のｎチャネルＭＯＳトラン
ジスタと接地電位又は電源との間に直列接続されて前記
第１のインバータの出力によりゲート制御される第４の
ｎチャネルＭＯＳトランジスタを備えた第２のゲート部
と、 前記第４のｐチャネルＭＯＳトランジスタ及び前記第４
のｎチャネルＭＯＳトランジスタにそれぞれ並列接続さ
れた第３及び第４の方向性素子を備えた第２の方向性バ
イパス部とを備えたレベル変換回路。 - 【請求項３】前記第１及び第２の方向性バイパス部は、 ダイオード、バイポーラトランジスタ又はＭＯＳ形トラ
ンジスタで構成されることを特徴とする請求項１又は２
に記載のレベル変換回路。 - 【請求項４】前記第１及び第２の方向性バイパス部は、 前段回路の出力段の素子に対応して、ダイオード、バイ
ポーラトランジスタ又はＭＯＳ形トランジスタのいずれ
かを用いることを特徴とする請求項１乃至３のいずれか
に記載のレベル変換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31944096A JP3256664B2 (ja) | 1996-11-29 | 1996-11-29 | レベル変換回路 |
| US08/982,286 US5929688A (en) | 1996-11-29 | 1997-12-01 | Level converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31944096A JP3256664B2 (ja) | 1996-11-29 | 1996-11-29 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10163855A JPH10163855A (ja) | 1998-06-19 |
| JP3256664B2 true JP3256664B2 (ja) | 2002-02-12 |
Family
ID=18110228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31944096A Expired - Fee Related JP3256664B2 (ja) | 1996-11-29 | 1996-11-29 | レベル変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5929688A (ja) |
| JP (1) | JP3256664B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3499157B2 (ja) * | 1999-06-15 | 2004-02-23 | 日本テキサス・インスツルメンツ株式会社 | クランプ回路及びそれを用いたインターフェース回路 |
| AU6107000A (en) * | 1999-07-16 | 2001-02-05 | Intel Corporation | Dual-level voltage shifters for low leakage power |
| JP3717781B2 (ja) * | 2000-10-30 | 2005-11-16 | 株式会社ルネサステクノロジ | レベル変換回路および半導体集積回路 |
| US6762957B2 (en) | 2001-12-20 | 2004-07-13 | Intel Corporation | Low clock swing latch for dual-supply voltage design |
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-
1996
- 1996-11-29 JP JP31944096A patent/JP3256664B2/ja not_active Expired - Fee Related
-
1997
- 1997-12-01 US US08/982,286 patent/US5929688A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5929688A (en) | 1999-07-27 |
| JPH10163855A (ja) | 1998-06-19 |
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|
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