JP3778566B2 - 広い電源範囲に亘って動作するのに適した低電圧ＢｉＣＭＯＳデジタル遅延チェーン - Google Patents

Description

発明の分野
本発明はデジタル回路の分野、特に広い電源範囲に亘って動作するのに適した低電圧ＢｉＣＭＯＳデジタル遅延チェーンに関するものであるが、これに限定されるものではない。
発明の背景
多くの低電圧デジタル回路は、約２．３ボルトから約３．６ボルトまでのような比較的広い範囲の電源電位に亘って動作させる必要がある。デジタル集積回路をこれらの低電圧分野に適合するように設計するのは困難である。その理由は、集積回路の動作が電源電位に応じて可成り変化する為である。特に、スタティックパワーが零の簡単な低電圧デジタル回路を形成するのが困難である為、設計補正技術が必要となる。このような技術の１つでは、電源電位が低くなった際の速度の損失を補償するために、電源電位が低くなると“オン”状態に一層長く保つ単安定マルチバイブレータ、すなわち“ワンショット”を用いている。しかし、電源電位が低くなった際に、最大繰返し周波数を比較的一定に保って可成り長いパルスを発生する“ワンショット”を設計するのには問題がある。
発明の目的
本発明の目的は、電源電圧変動により最大切換周波数が殆ど影響されないかほんのわずかしか影響されない論理回路を提供せんとするにある。本発明の他の目的は、処理パラメータの広がりに対するよりも電源電圧変動に感応しない論理回路を提供せんとするにある。
発明の概要
この目的のために、本発明は、論理回路を有する電子回路において、前記論理回路が、
-２進入力信号を受ける入力端子と、
-２進出力信号を生じる出力端子と、
-前記入力端子及び出力端子間に並列に配置された第１及び第２信号路と
を具え、
-前記第１信号路が、直列接続のＰＦＥＴ及び第１ＮＦＥＴを有する非対称の第１ＣＭＯＳ論理ゲートを具え、ＰＦＥＴが第１ＮＦＥＴよりも可成り大型であり、ＰＦＥＴ及び第１ＮＦＥＴの共通ノードが前記出力端子に接続されており、
-前記第２信号路が、第１バイポーラトランジスタを有するＢｉＣＭＯＳプルダウン回路を具え、前記第１バイポーラトランジスタの主電流通路は前記出力端子に接続され、この第１バイポーラトランジスタのベース電極は制御電流を受け、前記プルダウン回路が入力信号に応答してこの第１バイポーラトランジスタのベース電極に制御電流を供給するように動作し、この制御電流は、電子回路の電源ノードにおける電源電圧が低くなるにつれて小さくなるようになっていることを特徴とする電子回路を提供する。
本発明は、高レベルから低レベルへの又は低レベルから高レベルへの遷移の少なくとも１つを実行するのに要する時間が電源電圧レベルの変動に感応しなければ、伝搬遅延を平均で一定に保つことができるという認識を基に成したものである。例えば本発明によるデジタル遅延チェーンでは、電源電位変動に対する感度が一方向での切換時において他方向での切換時におけるよりも高くなる。その結果、電源電位の変動による集積回路動作の変化が補償され、最大繰返しすなわち切換周波数は電源電位が降下しても殆ど減少しなくなる。
本発明によれば、電源電位の変動に対する感度が処理パラメータの変動に対する感度よりも可成り大きくなったＢｉＣＭＯＳデジタル遅延チェーンを提供するのが好ましい。
本発明によれば、論理回路が、２進入力信号を受ける入力端子と、２進出力信号を生じる出力端子とを有する。第１及び第２信号路は入力端子と出力端子との間に並列に配置する。第１信号路は直列接続のＰＦＥＴ及びＮＦＥＴを有する非対称の第１ＣＭＯＳ論理ゲートを有する。ＰＦＥＴはＮＦＥＴよりも可成り大型とし、出力端子にはＰＦＥＴとＮＦＥＴとの共通ノードが接続される。第２信号路は、第１バイポーラトランジスタを有するＢｉＣＭＯＳプルダウン回路を具え、この第１バイポーラトランジスタの主電流通路は出力端子に接続され、この第１バイポーラトランジスタのベース電極には制御電流が供給される。プルダウン回路は入力信号に応答して第１バイポーラトランジスタのベース電極に制御電流を供給するよう動作する。制御電流は、電子回路の電源ノードにおける電源電圧（ＶＣＣ）が低くなるにつれて低くなる。
本発明の電子回路は遅延チェーンとして用いるのが好ましい。本発明のＢｉＣＭＯＳデジタル遅延チェーンを低電圧集積回路分野に用いると、変動する電源電位に対する集積回路動作の一貫性を可成り高める。最適には、前記の他方向ではなく前記の一方向に切換えた際に電源電位感度を高くして、電源電位の変動時に最大繰返し周波数がほぼ一定に維持されるようにしたデジタル遅延チェーンを形成するのが望ましい。更に、デジタル遅延チェーンは、製造処理パラメータの変動に対するよりも電源電位の変動に対して大きな遅延感度を程するようにする必要がある。
【図面の簡単な説明】
図面と関連する以下の詳細な説明を読むことにより本発明を更に完全に理解しうるであろう。図面中、
図１Ａは、従来のデジタル遅延チェーンを示し、
図１Ｂは、図１Ａのデジタル遅延チェーンに用いるのに適した従来のＣＭＯＳインバータを示し、
図２は、本発明によるＢｉＣＭＯＳデジタル遅延チェーンの第１実施例を示す線図であり、
図３は、本発明によるＢｉＣＭＯＳデジタル遅延チェーンの第２実施例を示し、
図４は、本発明によるＢｉＣＭＯＳデジタル遅延チェーンの第３実施例を示す。
好適実施例の説明
一般的な形態のデジタル遅延回路は図１Ａに示すように、簡単なＣＭＯＳインバータのチェーンを以って構成しうる。図１Ａにおいては、２つのＣＭＯＳインバータＵ１及びＵ２が入力端子ＩＮ及び出力端子ＯＵＴ間に直列に接続されている。一例として２つのインバータを示してあるが、所望の遅延量や反転出力信号を望むか非反転出力信号を望むかに応じて用いるインバータの個数を異ならせることができること明らかである。
従来及び本発明の双方のデジタル遅延チェーンに用いるのに適した簡単な従来のＣＭＯＳインバータ段を図１Ｂに示す。他の図で用いるインバータＵ１〜Ｕ５に相当するＣＭＯＳインバータは、電源端子ＶＣＣと大地との間に直列に接続されたＮＦＥＴトランジスタＮＯ及びＰＦＥＴトランジスタＰＯを有する。これら２つのＦＥＴのゲートは互いに且つ入力端子ＩＮに接続され、直列路中のこれら２つのＦＥＴの共通接続点はインバータ出力端子ＯＵＴとして機能する。
図１Ａに示すＣＭＯＳデジタル遅延チェーンでは、インバータＵ１，Ｕ２への電源電位が低下すると、信号がこのデジタル遅延チェーンを経て伝搬する時間が増大する。これらインバータのしきい値が互いに等しいものとすると、高レベル信号の伝搬時間は低レベル信号の伝搬時間にほぼ等しくなり、これら双方の伝搬遅延は電源電位の変動に応じてほぼ等しく増大したり減少したりする。
しかし、広い範囲の電源電位に亘って動作するように設計した低電圧適用分野の場合、電源感度をできるだけ高めるのが望ましい。これを達成するのは、図１Ａに示す従来のＣＭＯＳインバータのデジタル遅延チェーンによっては困難である。その理由は、電源感度を高めると処理感度が同等に（且つ不所望に）高まる為である。
広い電源電位範囲に亘って動作するのに適した本発明による低電圧ＢｉＣＭＯＳデジタル遅延チェーン１０の第１実施例を図２に示す。この回路は、入力端子（ＩＮ）と出力端子（ＯＵＴ）との間に結合された第１及び第２信号路を有し、第１信号路が直列接続の２つのインバータＵ１及びＵ２より成っている。第２信号路は１つのＣＭＯＳインバータＵ３を有し、その入力端が入力端子ＩＮに結合され、その出力端がバイポーラトランジスタＱ１のベースに結合されている。バイポーラトランジスタＱ１、この場合ＮＰＮトランジスタの主電流通路がＮＦＥＴトランジスタＮ１と直列に結合されてＢｉＮＭＯＳインバータ回路を形成しており、トランジスタＮ１のゲートが入力端子ＩＮに接続されている。トランジスタＱ１及びＮ１間の共通接続点における、ＢｉＮＭＯＳインバータの出力端子はＮＦＥＴトランジスタＮ２のゲートに接続され、このトランジスタＮ２は、ＮＦＥＴトランジスタＮ３及びＮＰＮバイポーラトランジスタＱ２と相俟ってＢｉＣＭＯＳプルダウン回路を構成する。トランジスタＮ２の主電流路はトランジスタＮ３の電流路と直列に接続され、これらの共通接続点がトランジスタＱ２のベースに結合されている。トランジスタＱ２のコレクタにおけるＢｉＣＭＯＳプルダウン回路の出力端はトランジスタＮ３のゲート及びトランジスタＮ２のドレインに接続され、この共通接続点が出力端子ＯＵＴに結合されている。トランジスタＮ１及びＮ３のソースとトランジスタＱ２のエミッタとは接地され、トランジスタＱ１のコレクタは電源端子ＶＣＣに接続されている。図２に示す回路の、重要度の低い細部は本発明の精神及び範囲を逸脱することなく変更することができ、例えばトランジスタＮ３のゲートを図示の代りにトランジスタＮ１のゲートに接続することができ、さもなければトランジスタＮ３を簡単な抵抗と置き代えることもできる。
図２に示す回路は、処理感度を著しく高めることなく電源感度を高くしうるとともに、一方向に切換わる際の電源感度を他方向におけるよりも著しく高くし、これにより電源電位が減少した際の繰返し周波数を比較的高く維持しうるようにしたＢｉＣＭＯＳデジタル遅延チェーンを提供する。図１Ａの２インバータチェーンＵ１，Ｕ２は、インバータＵ２のしきい値が極めて高くなるように変更して（この変更は例えば図１ＢにおけるＮＦＥＴトランジスタＮＯをＰＦＥＴトランジスタＰＯよりも小型にすることにより達成される）、第１信号路中に用いられている。
動作中、入力端子ＩＮへの入力が高レベルから低レベルに遷移すると、入力信号は双方の並列信号路を経て伝搬する。電源電位が比較的高い（例えば代表的な低電圧適用分野で３．６ボルトである）場合、ＢｉＮＭＯＳ回路はトランジスタＮ２のゲートをそのゲート−ソース電圧が比較的大きくなるように充分高い電位に引き上げ、これにより第２信号路におけるトランジスタＮ２がトランジスタＱ２のベースに充分な電流を供給して出力端子ＯＵＴにおいて迅速な高レベル−低レベル遷移が得られるようにする。電源電位が、代表的な低電圧適用分野で約２．３ボルトまで減少すると、トランジスタＱ１はもはやトランジスタＮ２のゲートを充分高い電位に引き上げることができず、従ってこのトランジスタＮ２は、トランジスタＱ２の動作による迅速な高レベル−低レベル遷移を生ぜしめるのに充分な電流をこのトランジスタＱ２のベースに供給することができない。この場合、低電圧状態での高レベル−低レベル遷移は第１信号路中のＣＭＯＳインバータＵ２のＮＦＥＴトランジスタＮＯによって行なわれる。トランジスタＮＯは比較的小型の装置である為、回路がその電源電位範囲の低電位側で動作している場合には出力端子における高レベル−低レベル遷移は長くかかる。一方、低レベル−高レベル遷移は電源電圧の低電位側及び高電位側の双方でＣＭＯＳインバータＵ２の比較的大型のＰＦＥＴトランジスタＰＯにより行なわれ、従って電源電圧の変動にそれほど感応しない。従って、本発明の回路は、その出力端子における高レベル−低レベル遷移中電源電圧変動に著しく感応するとともに低レベル−高レベル遷移中電源電位の変動に実質的に感応しないＢｉＣＭＯＳデジタル遅延チェーンを提供する。更に、本発明の回路の処理感度は図１Ａに示す簡単なデジタル遅延チェーンに比べて実質的に生じない。
本発明の他の回路構成を図３及び４に示す。図３におけるＢｉＣＭＯＳデジタル遅延チェーン１２の構成は図２に示す回路のものに類似しているも、インバータＵ２の入力端がトランジスタＱ１のベース−エミッタ通路を経てインバータＵ３の出力端に結合されている。従って、第１信号路には図２におけるように２つの信号反転が導入されるも、インバータＵ３が第１及び第２信号路の双方に対する第１インバータとして作用し、従って図２におけるような別のインバータＵ１の必要性を無くし、これにより、得られる回路を簡単化する。他のあらゆる点において、図３の回路は図２の回路と同じである。図面に示す主題に関する変更は可能であり、例えば図２のインバータＵ１がインバータＵ２及びトランジスタＱ１のベースの双方を制御するようにした場合には、図２のインバータＵ３を省略しうる。
図４は、ＢｉＣＭＯＳデジタル遅延チェーン１４が、追加のインバータ段と直列に接続された図２に示すような回路を有する実施例を示す。従って、本例の入力端子ＩＮはＣＭＯＳインバータＵ４の入力端に接続され、このインバータＵ４の出力端がＣＭＯＳインバータＵ１及びＵ３の入力端に接続され、インバータＵ２の出力端とトランジスタＱ２のコレクタとがＣＭＯＳインバータＵ５の入力端に接続され、このインバータＵ５の出力端が出力端子ＯＵＴに接続されている。反転出力を得るか或いは非反転出力を得るかに応じて、又、遅延量を所望のものにするために、回路の入力端子及び出力端子の双方におけるインバータの個数を他の個数にすることができることに注意すべきである。例えば、インバータＵ４又はＵ５のいずれか１つのみを用いることにより、或いは他のいずれかの奇数個のインバータを用いることにより、出力信号を反転形態にしたり、入力信号の遅延変更を行なったりする。更に、インバータＵ４の出力端とインバータＵ５の入力端との間の図４の回路部分を、図示のように図２の回路とせずに、図３の回路を以って構成することができる。
本発明によれば、電源電位の変動による集積回路の動作の変更を補償したり、電源電位が降下した際に最大繰返し周波数が著しく減少しないようにするために、電源電位変動に対する感度を、一方向に切換わる場合の方が他方向に切換わる場合よりも大きくするＢｉＣＭＯＳデジタル遅延チェーンを提供する。更に本発明によれば、電源電位の変動に対する感度が処理パラメータの変動に対する感度よりも可成り大きくなったＢｉＣＭＯＳデジタル遅延チェーンを提供する。
図示の回路は特に遅延チェーンとして用いるのが適しているも、これに限定されるものではないことに注意すべきである。
本発明を特にその数個の好適実施例につき図示し、説明したが、形態及び細部の種々の変更を本発明の精神及び範囲を逸脱することなく行なうことができること当業者にとって明らかである。

Claims (7)

1. 論理回路を有する電子回路において、前記論理回路が、
   -２進入力信号を受ける入力端子と、
   -２進出力信号を生じる出力端子と、
   -前記入力端子及び出力端子間に並列に配置された第１及び第２信号路と
   を具え、
   -前記第１信号路が、直列接続のＰＦＥＴ及び第１ＮＦＥＴを有する非対称の第１ＣＭＯＳ論理ゲートを具え、ＰＦＥＴが第１ＮＦＥＴよりも可成り大型であり、ＰＦＥＴ及び第１ＮＦＥＴの共通ノードが前記出力端子に接続されており、
   -前記第２信号路が、第１バイポーラトランジスタを有するＢｉＣＭＯＳプルダウン回路を具え、前記第１バイポーラトランジスタの主電流通路は前記出力端子に接続され、この第１バイポーラトランジスタのベース電極は制御電流を受け、前記プルダウン回路が入力信号に応答してこの第１バイポーラトランジスタのベース電極に制御電流を供給するように動作し、この制御電流は、電子回路の電源ノードにおける電源電圧が低くなるにつれて小さくなるようになっていることを特徴とする電子回路。
2. 請求の範囲１に記載の電子回路において、前記ＢｉＣＭＯＳプルダウン回路が、
   -前記入力端子にゲート入力端が接続されている第２ＣＭＯＳ論理ゲートと、
   -他のバイポーラトランジスタであって、そのベース電極が前記第２ＣＭＯＳ論理ゲートのゲート出力端に接続され、この他のバイポーラトランジスタの主電流通路が前記電源ノードに接続されている当該他のバイポーラトランジスタと、
   -第２ＮＦＥＴであって、その制御電極に入力信号が供給され、この第２ＮＦＥＴの主電流通路が前記他のバイポーラトランジスタの主電流通路と直列に接続されている当該第２ＮＦＥＴと、
   -第３ＮＦＥＴであって、その制御電極が前記他のバイポーラトランジスタ及び前記第２ＮＦＥＴの主電流通路間の共通ノードに接続されており、この第３ＮＦＥＴの主電流通路が前記出力端子と前記第１バイポーラトランジスタのベース電極との間に接続されている当該第３ＮＦＥＴと
   を具えていることを特徴とする電子回路。
3. 請求の範囲２に記載の電子回路において、前記第１ＣＭＯＳ論理ゲートの入力端が前記他のバイポーラトランジスタ及び前記第２ＮＦＥＴの主電流通路間の前記共通ノードに接続されていることを特徴とする電子回路。
4. 請求の範囲２に記載の電子回路において、前記入力端子と前記第１ＣＭＯＳ論理ゲートのゲート入力端との間に第３ＣＭＯＳ論理ゲートが配置されていることを特徴とする電子回路。
5. 請求の範囲２に記載の電子回路において、前記第１ＣＭＯＳ論理ゲートのゲート入力端が前記第２ＣＭＯＳ論理ゲートのゲート出力端に接続されていることを特徴とする電子回路。
6. 請求の範囲１に記載の電子回路において、前記入力端子又は前記出力端子に少なくとも１つの他のＣＭＯＳ論理ゲートが接続されていることを特徴とする電子回路。
7. 遅延チェーンとして動作する請求の範囲１〜６のいずれか一項に記載の電子回路。

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