JPH05129930A - 高速パスゲート、ラツチ及びフリツプフロツプ回路 - Google Patents

高速パスゲート、ラツチ及びフリツプフロツプ回路

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JPH05129930A
JPH05129930A JP4088503A JP8850392A JPH05129930A JP H05129930 A JPH05129930 A JP H05129930A JP 4088503 A JP4088503 A JP 4088503A JP 8850392 A JP8850392 A JP 8850392A JP H05129930 A JPH05129930 A JP H05129930A
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mos
circuit
coupled
input
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JP4088503A
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Michael G Ward
ジー． ワード マイケル
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National Semiconductor Corp
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National Semiconductor Corp
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    • H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
    • H03K3/356156—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates with synchronous operation

Abstract

(57)【要約】 （修正有） 【目的】 クロック信号から最終出力データ信号へのデ
ータ信号伝搬時間を減少させ、且つ最終出力端における
スイッチング遷移速度を増加させ、さらに、出力駆動電
流を増加させる。 【構成】 ラッチ及びフリップフロップに使用するＢＩ
ＣＭＯＳパスゲート回路ＰＳＧＴ３が、負荷容量ＣＬの
過渡的充電のためのバイポーラプルアツプトランジンス
タＱ１およびバイポーラプルダウントランジスタＱ３を
組込んでいる。このバイポーラ出力回路は、トランスペ
アレント動作モードにおいて、パスゲート入力端Ｖ′
ＩＮにおけるデータ信号に応答して、パスゲート出力端
ＶＯＵＴにおけるシンク用及びソース用駆動電流のβ増
幅及び増加したシンク用及びソース用出力駆動電流を与
える。ＭＯＳ入力論理回路はＱＰ３，ＱＰ４，ＱＰ５，
ＱＰ６，ＮＡＮＤ１が、トランジスタＱ１及びＱ３を制
御する。出力ラッチバック回路ＬＴＢＫ２が出力データ
信号をラッチする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、クロック信号から出力
信号への信号伝搬遅延を減少させた新規なパスゲート、
ラッチ及びフリップフロップ回路に関するものである。
本発明は、例えば、非同期的入力データ信号を蓄積し且
つ同期された出力データ信号をクロック動作させるため
に使用されるオクタルフリップフロップ及びラッチなど
のような並列結合されたラッチ可能バッファ内に組込む
ことが可能である。本発明は、特に、大きな「幾何学的
形状」の出力バッファを駆動し且つ比較的大きな出力負
荷容量を駆動するフリップフロップ及びラッチ可能バッ
ファに適している。本発明は、ＢＩＣＭＯＳ集積回路製
造プロセスに適用可能であり、且つ増加させたソース及
びシンク出力駆動電流で出力負荷容量を充電及び放電す
るためにＭＯＳ入力論理回路とバイポーラ出力回路とを
結合している。
【０００２】
【従来の技術】第一及び第二ラッチ回路により形成した
従来のＤ型フリップフロップ回路を図１に示してある。
第一ラッチは、データ信号を受取るための第一入力端Ｖ
INと、トランスペアレント（透明）動作モードでデータ
信号を伝達する第一出力端ｎ１と、非反転第一出力ノー
ドｎ１におけるデータ信号をラッチするＭＯＳ第一ラッ
チバック回路ＬＴＢＫ１とを具備するＭＯＳ第一パスゲ
ートＰＳＧＴ１により与えられている。ＬＴＢＫ１の反
転出力端は、ノードｎ２において与えられている。第二
ラッチは、第一ラッチバック回路ＬＴＢＫ１から反転出
力端ｎ２へ結合されている第二入力端と最終の出力端へ
結合されている負荷容量ＣL を充電及び放電する第二及
び最終出力端（ＶOUT ）を具備するＭＯＳ第二パスゲー
ト回路ＰＳＧＴ２により与えられている。ＭＯＳ第二ラ
ッチバック回路ＬＴＢＫ２が、最終出力端におけるデー
タ信号をラッチするために第二出力端ＶOUT へ結合され
ている。
【０００３】クロック信号ＣＰ_（尚、本明細書におい
ては、英文字記号の後にアンダーラインを付した記号
は、図面中における英文字記号の上にオーバーラインを
付したものと同一である）が高電圧レベルにあると、ク
ロック信号ＣＰは低電圧レベルにある。パスゲートＮＭ
ＯＳトランジスタ要素ＱＮ１及びＰＭＯＳトランジスタ
要素ＱＰ１は、両方とも、導通状態であり、且つ第一パ
スゲートＰＳＧＴ１はトランスペアレント即ち透明な動
作モードにある。従って、第一入力端ＶINに印加される
データ信号は、第一出力端ｎ１に表われ、且つＣＭＯＳ
インバータ段ＩＮＶ２，ＩＮＶ１により与えられるラッ
チバック回路ＬＴＢＫ１によりラッチされる。反転され
たデータ信号は、第二パスゲートＰＳＧＴ２へ入力を供
給するノードｎ２における第一ラッチバック回路ＬＴＢ
Ｋ１によりラッチされる。
【０００４】クロック信号ＣＰ_が高であり且つＣＰが
低であると、パスゲートＮＭＯＳトランジスタ要素ＱＮ
２及びＰＭＯＳトランジスタ要素ＱＰ２は非導通状態で
あり、且つ第二パスゲート回路ＰＳＧＴ２はブロッキン
グモードにある。クロック信号がＣＰ_低及びＣＰ高へ
スイッチすると、第二パスゲート回路ＰＳＧＴ２はトラ
ンスペアレント即ち透明状態となり、ノードｎ２から反
転されたデータ信号を第二出力端ＶOUT へ通過させ、そ
こで、第二ラッチバック回路ＬＴＢＫ２によりラッチさ
れる。ＬＴＢＫ２のＭＯＳインバータ段ＩＮＶ３，ＩＮ
Ｖ４が結合されて、ＶOUT においてデータ信号の非反転
ラッチを与える。従って、ＶOUT における最終的出力デ
ータ信号は、第一入力端ＶINにおける対応する入力デー
タ信号に関して反転される。
【０００５】クロック信号ＣＰ_及びＣＰが、図２に示
したクロックバッファにより、元のクロック信号ＣＬＫ
から派生される。フリップフロップ又はラッチ可能バッ
ファ回路の速度は、元のクロック信号ＣＬＫの発生から
最終出力端ＶOUT における出力高又は低電圧レベルデー
タ信号の発生までに測定されるスタンダードな信号伝搬
遅延時間である。図１のフリップフロップ回路の欠点
は、スタンダードな測定方法に従っての信号伝搬遅延時
間ＴP ＣＬＫ／ＶOUT は、ＲＣ時定数に依存し且つそれ
により遅延される。ＲＣ時定数の容量は、出力ラッチバ
ック回路ＬＴＢＫ２のＣＭＯＳインバータゲートＩＮＶ
４に関連する容量及び負荷容量ＣL である。負荷容量Ｃ
L は、例えば、最終出力端ＶOUT に結合された次の段と
関連している。ＲＣ時定数における抵抗は、その寸法、
従って第二パスゲートトランジスタ要素ＱＮ２，ＱＰ２
及びＣＭＯＳインバータゲートＩＮＶ２の駆動トランジ
スタ要素の電流担持能力に逆比例する。
【０００６】ＩＣ幾何学的形状におけるレイアウト面積
が問題でない場合には、パスゲートＰＳＧＴ２のパスゲ
ートトランジスタ要素ＱＮ２，ＱＰ２の寸法及びＣＭＯ
ＳインバータゲートＩＮＶ２のプルアップ及びプルダウ
ントランジスタ要素の寸法を、所望の伝搬遅延ＴP Ｃ
ＬＫ／ＶOUT が達成されるまで増加される。しかしなが
ら、パスゲートトランジスタ要素の寸法が増加すると、
クロックパルス信号ＣＰ及びＣＰにより充電及び放電さ
れる容量負荷も増加する。究極的に、パスゲートトラン
ジスタ要素のゲート電極を充電及び放電するのに必要と
される時間のために、図２のクロックバッファの動作時
間は遅滞化される。更に、より大型のトランジスタの幾
何学的形状に対して付加的なＩＣレイアウト空間が必要
とされる。
【０００７】
【発明が解決しようとする課題】従って、本発明の目的
とするところは、クロック信号から最終出力データ信号
へのデータ信号伝搬時間ＴP ＣＬＫ／ＶOUT を減少さ
せ且つ最終出力端におけるスイッチング遷移速度を増加
させた新規なパスゲート、ラッチ及びフリップフロップ
回路及び一般的なラッチ可能バッファ回路を提供するこ
とである。本発明の別の目的とするところは、出力負荷
容量充電及び放電時間を減少させ且つ出力端におけるス
イッチング遷移速度を増加させるためにパスゲート、ラ
ッチ及びフリップフロップの出力端におけるシンク（吸
い込み用）及びソース（供給用）出力駆動電流を増加さ
せることである。本発明の更に別の目的とするところ
は、ＩＣコンポーネント面積を従来の全てのＭＯＳパス
ゲートに対して必要とされるもの以下に維持しながら出
力駆動電流を増加させるＭＯＳ及びバイポーラの両方の
技術の利点を組込んだＢＩＣＭＯＳパスゲート回路を提
供することである。
【０００８】
【課題を解決するための手段】本発明によれば、パスゲ
ート出力端における負荷容量の過渡的充電及び放電のた
めにパスゲート出力端に結合されたバイポーラプルダウ
ントランジスタ要素及びバイポーラプルアップトランジ
スタ要素を具備するバイポーラ出力回路を有するパスゲ
ート回路が提供される。バイポーラ出力回路の利点は、
それが、トランスペアレント動作モードにおいてパスゲ
ート入力端におけるデータ信号に応答して、パスゲート
出力端におけるスイッチング遷移期間中に増加したシン
ク用及びソース用出力駆動電流を供給するということで
ある。更に、バイポーラプルダウントランジスタ要素
は、出力端におけるＨＬ遷移に対するシンク用電流のβ
増幅を与える。
【０００９】本発明によれば、ＭＯＳ入力論理回路がパ
スゲート入力端へ結合されており且つ選択したクロック
信号に応答してパスゲートのトランスペアレント及びブ
ロッキング動作モードを実現すべく結合されたクロック
信号入力端を組込んでいる。ＭＯＳ入力論理回路は、バ
イポーラ出力回路へ結合されており、且つトランスペア
レント動作モードにおいてパスゲート出力端におけるそ
れぞれのスイッチング遷移期間中にバイポーラプルアッ
プ及びプルダウントランジスタ要素のうちの一つの過渡
的ターンオンに対しバイポーラ出力回路の導通状態を制
御すべく構成されている。ＭＯＳ入力論理回路は、パス
ゲート出力端におけるスイッチング遷移に続いて且つパ
スゲート回路のブロッキング動作モード期間中に、それ
ぞれのバイポーラプルアップ及びプルダウントランジス
タ要素のターンオフを与える。
【００１０】ＢＩＣＭＯＳパスゲート回路が、パスゲー
ト出力端におけるデータ信号をラッチするためにパスゲ
ート出力端に結合されたＭＯＳ出力ラッチバック回路を
具備するラッチ内に組込まれている。この出力ラッチバ
ック回路の利点は、それも、パスゲート出力端を高電圧
レベルＶCC電力レールへのプルアップを完了するという
ことである。
【００１１】ＭＯＳ入力論理回路は、バイポーラプルア
ップトランジスタ要素のベースノードへ直列的に結合さ
れた第一及び第二ＭＯＳプルアップトランジスタ要素に
より与えられている。第一プルアップトランジスタ要素
のゲートノードは、パスゲート入力端へ結合されてお
り、一方第二ＭＯＳプルアップトランジスタ要素のゲー
トノードはクロック信号入力端へ結合されている。ＭＯ
Ｓ入力論理回路も、バイポーラプルダウントランジスタ
要素のベースノードへ直列結合された第三及び第四ＭＯ
Ｓプルアップトランジスタ要素を有している。第三ＭＯ
Ｓプルアップトランジスタ要素のゲートノードは、第一
論理ゲートを介して、パスゲート入力端へ結合されてお
り、一方第四ＭＯＳプルアップトランジスタ要素もクロ
ック信号入力端へ結合されている。
【００１２】ＭＯＳ入力論理回路の第一論理ゲートは、
パスゲート入力端及びパスゲート出力端へそれぞれ結合
した入力端を有している。論理ゲート出力端は、第三Ｍ
ＯＳプルアップトランジスタ要素のゲートノードへ結合
されており、それはバイポーラプルダウントランジスタ
要素のベースノードへ結合されている。従って、第一論
理ゲートは、パスゲート入力端及び出力端におけるデー
タ信号及びクロック信号入力端におけるクロック信号に
関してバイポーラプルダウントランジスタ要素の制御に
条件付けを与える。
【００１３】本発明の別の実施例によれば、ＭＯＳ入力
論理回路が、パスゲート入力端及びパスゲート出力端へ
それぞれ結合されている論理ゲート入力端を具備する第
二論理ゲートを有している。第二論理ゲートの論理ゲー
ト出力端は、第一ＭＯＳプルアップトランジスタ要素の
ゲートノードへ結合されており、それは、バイポーラプ
ルアップトランジスタ要素のベースノードへ結合されて
いる。従って、第二論理ゲートは、それぞれのパスゲー
ト入力端及び出力端におけるデータ信号とクロック信号
入力端におけるクロック信号に関してバイポーラプルア
ップトランジスタ要素の制御に条件付けを与える。
【００１４】ＢＩＣＭＯＳパスゲートのこの別の実施例
によれば、入力及び出力ラッチバック回路間にＢＩＣＭ
ＯＳパスゲート回路と並列してＭＯＳパスゲート回路が
結合されている。従って、ＢＩＣＭＯＳパスゲートは、
結合した出力端におけるスイッチング遷移期間中に従来
のＭＯＳパスゲート回路に対する過渡的パスゲートエン
ハンサ（向上器）として機能する。ＢＩＣＭＯＳパスゲ
ート回路は、出力端におけるスイッチング遷移期間中シ
ンク（吸い込み）電流のβ増幅でのソース（湧き出し）
及びシンク（吸い込み）出力ベース駆動電流の過渡的増
加を与える。
【００１５】ＢＩＣＭＯＳパスゲート回路は、例えば、
直列結合した第一及び第二ラッチから構成されるフリッ
プフロップ回路内にも組込まれている。ＢＩＣＭＯＳパ
スゲート回路は、フリップフロップ回路の第二ラッチ内
にパスゲートを与える。一方、ＢＩＣＭＯＳパスゲート
回路は、最終出力端を駆動するフリップフロップの第二
ラッチ内の従来のＭＯＳパスゲートの動作を向上させる
ために使用することも可能である。
【００１６】
【実施例】本発明の一実施例に基づいて構成されたＢＩ
ＣＭＯＳフリップフロップ回路を図３に示してある。図
１のフリップフロップ回路の回路要素と実質的に同一又
は同様の回路機能を実施する回路要素には同一の参照番
号を付してある。従来のＭＯＳ第二パスゲート回路ＰＳ
ＧＴ２の代わりに、ＢＩＣＭＯＳパスゲートＰＳＧＴ３
が、第一ラッチバック回路ＬＴＢＫ１と第二ラッチバッ
ク回路ＬＴＢＫ２との間に結合されている。更に、ＢＩ
ＣＭＯＳ第二パスゲートＰＳＧＴ３の第二入力端Ｖ′IN
が、ＭＯＳ第一パスゲートＰＳＧＴ１及びＭＯＳ第一ラ
ッチバック回路ＬＴＢＫ１からの非反転第一出力ノード
ｎ１へ結合されている。
【００１７】ＢＩＣＭＯＳ第二パスゲートＰＳＧＴ３
は、フリップフロップ回路の最終出力を与えるパスゲー
ト出力端ＶOUT へ結合されているバイポーラプルアップ
トランジスタ要素Ｑ１及びバイポーラプルダウントラン
ジスタ要素Ｑ３を有するバイポーラ出力回路を組込んで
いる。このバイポーラプルアップトランジスタ要素Ｑ１
は、高電圧レベル電力レールＶCCと第二出力端ＶOUT と
の間に結合されており、出力負荷容量ＣL 及び出力ラッ
チバック回路ＬＴＢＫ２により提供される容量を充電す
るための出力電流をソース即ち供給する。バイポーラプ
ルダウントランジスタ要素Ｑ３は、第二出力端ＶOUT と
低電圧レベル電力レールＧＮＤとの間に結合されてお
り、負荷容量ＣL 及び出力ラッチバック回路ＬＴＢＫ２
の容量を放電するための出力駆動電流をシンク即ち吸い
込む。
【００１８】バイポーラ出力回路は、更に、バイポーラ
プルアップトランジスタ要素Ｑ１のベースノードと低電
圧レベル電力レールＧＮＤとの間に結合されているアン
チ同時的導通バイポーラトランジスタ要素Ｑ２を有して
いる。アンチ同時的導通トランジスタ要素Ｑ２のベース
ノードは、トランジスタ要素Ｑ２及びＱ３の同位相での
動作のためにバイポーラプルダウントランジスタ要素Ｑ
３のベースノードへ結合されている。プルダウントラン
ジスタ要素Ｑ３が導通状態となると、アンチ同時的導通
トランジスタ要素Ｑ２が迅速にプルアップトランジスタ
要素Ｑ１をターンオフさせる。バラスト抵抗Ｒ３は、並
列プルダウントランジスタ要素Ｑ２とＱ３との間の電流
ホギングを防止する。更に、バイポーラトランジスタ要
素Ｑ２は、アンチ同時的導通態様のみを実施するための
最小寸法のトランジスタである。バイポーラ出力回路Ｑ
１，Ｑ３は、出力端におけるスイッチング遷移期間中の
過渡的動作のために意図されているものである。後述す
る如く、ＭＯＳ入力論理回路は、ＤＣ定常状態条件期間
中ではなく出力端におけるＡＣイベント期間中に過渡的
ターンオンのためにバイポーラプルアップ及びプルダウ
ントランジスタ要素Ｑ１，Ｑ３を制御する。バイポーラ
出力回路は、出力駆動シンク電流のβ増幅及び増加した
スイッチング速度のための出力駆動ソース電流のβ増幅
のための電圧増幅器を与えている。
【００１９】バイポーラ出力プルダウントランジスタ要
素Ｑ３の制御のために、ＭＯＳ入力論理回路は、高電圧
レベル電力レールＶCCとトランジスタ要素Ｑ３のベース
ノードとの間に直列結合されているＰＭＯＳプルアップ
トランジスタ要素ＱＰ５，ＱＰ６を有している。ＰＭＯ
Ｓプルアップトランジスタ要素ＱＰ５のゲートは、第一
論理ゲートＮＡＮＤ１の論理ゲート出力端へ結合されて
おり、該ゲートＮＡＮＤ１は、第二パスゲート入力端又
は第二入力端Ｖ′IN及び第二出力端ＶOUT へそれぞれ結
合されている二つの論理ゲート入力端を有している。Ｐ
ＭＯＳプルアップトランジスタ要素ＱＰ６のゲートリー
ドがクロックパルス入力端ＣＰ_へ結合されている。従
って、プルダウントランジスタ要素Ｑ３のターンオン
は、第二パスゲート入力端及び出力端Ｖ′IN，ＶOUT に
おけるデータ信号及びクロックパルス入力端ＣＰ_にお
けるクロック信号により条件付けがされる。ＮＭＯＳプ
ルダウントランジスタ要素ＱＮ３が、プルダウントラン
ジスタ要素Ｑ３のベースノードと低電圧電力レールＧＮ
Ｄとの間に結合されている。トランジスタ要素ＱＮ３の
ゲートは、第一論理ゲートＮＡＮＤ１の論理ゲート出力
端へ結合されており、従って、それは、ＰＭＯＳプルア
ップトランジスタ要素ＱＰ５と位相がずれた状態で動作
する。従って、ＮＭＯＳプルダウントランジスタ要素Ｑ
Ｎ３は、導通状態にある場合に、トランジスタ要素Ｑ３
をオフ状態に保持するＡＣ及びＤＣミラーキラートラン
ジスタ要素の機能を実施する。ＡＣ及びＤＣミラーキラ
ートランジスタ要素ＱＮ３がオフである場合には、ブリ
ード抵抗Ｒ２が、浮遊電荷及び回路ノイズを接地へ散逸
させるために、接地への比較的低いインピーダンスの経
路を与える。
【００２０】プルアップトランジスタ要素Ｑ１の場合、
ＭＯＳ入力論理回路は、高電圧レベル電力レールＶCCと
トランジスタ要素Ｑ１のベースノードとの間に直列結合
されているＰＭＯＳプルアップトランジスタ要素ＱＰ３
及びＱＰ４を有している。ＰＭＯＳプルアップトランジ
スタ要素ＱＰ３のゲートは、第二パスゲート入力端Ｖ′
INへ結合されており、一方トランジスタ要素ＱＰ４のゲ
ートはクロックパルス入力端ＣＰ_へ結合されている。
従って、プルアップトランジスタ要素Ｑ１の導通状態
は、第二入力端Ｖ′INにおけるデータ信号及びクロック
パルス入力端ＣＰ_におけるクロック信号に関して条件
付けされる。トランジスタ要素ＱＰ３及びＱＰ４が導通
状態でない場合には、ブリード抵抗Ｒ１が抵抗Ｒ２と同
様の機能を行ない、電荷及び回路ノイズに対して接地へ
の比較的低いインピーダンスの経路を与え、従ってプル
アップトランジスタ要素Ｑ１はターンオンすることはな
い。バイポーラ出力プルアップ及びプルダウントランジ
スタ要素Ｑ１，Ｑ３の過渡的動作について以下に説明す
る。
【００２１】第一入力端ＶINにおける論理高データ信号
及び最終出力端ＶOUT における論理低データ信号が存在
する定常状態条件の場合、バイポーラプルアップ又はプ
ルダウントランジスタ要素Ｑ１，Ｑ３の何れもが導通状
態ではない。ＭＯＳ入力論理回路においてＶ′INが高で
あり且つＶOUT が低である場合、ＰＭＯＳプルアップト
ランジスタ要素ＱＰ３，ＱＰ５の何れもが導通状態では
ない。同様に、ＢＩＣＭＯＳ第二パスゲートＰＳＧＴ３
がブロッキングモードにありクロックパルス信号ＣＰ_
が高である場合には、ＰＭＯＳプルアップトランジスタ
要素ＱＰ４，ＱＰ６の何れもが導通状態ではない。ＮＭ
ＯＳプルダウントランジスタ要素ＱＮ３は、ＤＣミラー
キラートランジスタ要素として機能し、従って浮遊電荷
及びノイズはトランジスタ要素Ｑ３をターンオンさせる
ことは不可能である。
【００２２】出力端ＶOUT における低から高（ＬＨ）の
遷移の場合、論理高信号が第一入力端ＶINに表われる。
クロックパルスＣＰ_が高で且つＣＰが低である場合に
は、第一パスゲートＰＳＧＴ１が、ノードｎ１を介して
論理低信号を第二入力端Ｖ′INへ通過させる。ＶOUT は
いまだに低状態を維持する。従って、第一論理ゲートＮ
ＡＮＤ１は、バイポーラプルダウントランジスタ要素Ｑ
３をオフ状態に保持する。しかしながら、ＰＭＯＳプル
アップトランジスタ要素ＱＰ３が導通状態となる。クロ
ックパルス信号がＣＰ_低からＣＰ高へ遷移すると、Ｂ
ＩＣＭＯＳパスゲートＰＳＧＴ３がトランスペアレント
動作モードとなる。トランジスタ要素ＱＰ３及びＱＰ４
が導通状態であると、バイポーラプルアップトランジス
タ要素Ｑ１がターンオンし、出力負荷容量を迅速に充電
し、且つ第二出力端ＶOUT をＶCCよりも１ＶBE低い電圧
レベルへプルアップさせる。ラッチバック回路ＬＴＢＫ
２及びＩＮＶ４が、出力端ＶOUT をＶCCへプルアップす
ることを完了する。バイポーラプルアップトランジスタ
要素Ｑ１のベース・エミッタ接合の両側に論理高信号が
存在すると、トランジスタ要素Ｑ１は、出力端における
ＬＨ遷移の完了と共にターンオフする。
【００２３】ＢＩＣＭＯＳ第二パスゲートＰＳＧＴ３が
トランスペアレント動作モード状態で出力端におけるＬ
Ｈ遷移期間中に、ＰＭＯＳトランジスタ要素ＱＰ５はオ
フでであり、一方トランジスタ要素ＱＰ６は導通状態で
あり且つトランジスタ要素ＱＰ５のドレイン容量をバイ
ポーラプルダウントランジスタ要素Ｑ２，Ｑ３のベース
ノードへ放電させる。ＡＣ及びＤＣミラーキラーＮＭＯ
Ｓトランジスタ要素ＱＮ３は導通状態であり、且つこの
電荷を接地へそらせる。一方、抵抗Ｒ２により与えられ
る接地への低インピーダンス経路もトランジスタ要素Ｑ
２及びＱ３がターンオンすることを防止し且つ同時的な
導通状態は最小とされる。抵抗Ｒ１は、実質的に、トラ
ンジスタ要素Ｑ１のベース・エミッタ接合を横断しての
電圧を等しくさせ且つ浮遊電荷及びノイズがトランジス
タ要素Ｑ１をターンオンさせることを防止する。
【００２４】第一入力端ＶINにおける論理低信号及び最
終出力端ＶOUT における論理高信号の定常状態条件の場
合、バイポーラプルアップ及びプルダウントランジスタ
要素Ｑ１，Ｑ３は同様に導通状態となることはない。
Ｖ′IN低信号及びＶOUT 高信号の場合、第一論理ゲート
ＮＡＮＤ１は、前述した如くクロック入力端ＣＰ_にお
けるクロック信号の値がどの様なものであろうと、バイ
ポーラプルダウントランジスタ要素Ｑ３をオフ状態に保
持する。ＰＭＯＳトランジスタ要素ＱＰ３が導通状態で
あったとしても、トランジスタ要素Ｑ１のベース・エミ
ッタ接合の両側における論理高信号は、バイポーラプル
アップトランジスタ要素Ｑ１がターンオンすることを防
止する。
【００２５】最終出力端ＶOUT における高から低への
（ＨＬ）遷移の場合、第一入力端ＶINに論理高信号が表
われる。クロック信号ＣＰ_が高であり且つＣＰが低で
ある場合には、第一パスゲートＰＳＧＴ１はトランスペ
アレント動作モードにあり、且つ第一出力ノードｎ１を
介して論理高信号を第二入力端Ｖ′INへ通過させる。Ｖ
OUT はいまだに高状態である。従って、第一論理ゲート
ＮＡＮＤ１の論理ゲート出力は低状態へ移行し、且つＰ
ＭＯＳプルアップトランジスタ要素ＱＰ５をターンオン
させる。ＰＭＯＳプルアップトランジスタ要素ＱＰ３は
オフである。クロック信号がＣＰ_低及びＣＰ高へスイ
ッチングすると（ＰＳＧＴ３はトランスペアレント動作
モードにある）、トランジスタ要素ＱＰ５及びＱＰ６の
両方がバイポーラプルダウントランジスタ要素Ｑ３をタ
ーンオンさせる。アンチ同時的トランジスタ要素Ｑ２
は、バイポーラプルアップトランジスタ要素Ｑ１をオフ
状態に保持する。従って、トランジスタ要素ＱＰ４は、
トランジスタ要素Ｑ１のベース内ではなくアンチ同時的
導通トランジスタ要素Ｑ２を介してトランジスタ要素Ｑ
Ｐ３のドレイン容量を放電する。
【００２６】バイポーラプルダウントランジスタ要素Ｑ
３は、出力負荷容量を迅速に放電し且つ最終出力端Ｖ
OUT を接地よりも１ＶSAT 高い電圧レベルへプルダウン
させる。ラッチバック回路ＬＴＢＫ２及び特にインバー
タ段ＩＮＶ４は，ＶOUT の接地へのプルダウンを完了す
る。ＶOUT が低状態であると、ＮＡＮＤ１論理ゲート出
力が論理高状態へスイッチし、トランジスタ要素ＱＰ５
及びバイポーラプルダウントランジスタ要素Ｑ３をシャ
ットオフさせる。
【００２７】出力端におけるＬＨ遷移に対するクロック
信号から最終出力信号ＴP ＣＬＫ／ＶOUT への図１及び
３の回路に対するそれぞれの伝搬遅延時間をプロットし
且つ比較するグラフを図４に示してある。伝搬遅延時間
は、２．２５Ｖ＝ＶCC／２におけるクロック信号に対し
て測定される。図３のＢＩＣＭＯＳパスゲートフリップ
フロップ回路は、２．０５ｎｓから１．５３ｎｓへの伝
搬遅延時間における減少を達成している。出力端におけ
るＨＬ遷移に対するそれぞれの伝搬遅延時間の比較を図
５に示してある。図３のＢＩＣＭＯＳパスゲートフリッ
プフロップ回路は、伝搬遅延時間を１．６０ｎｓから
１．３８ｎｓへ減少させている。
【００２８】図３のフリップフロップ回路のさらなる利
点は、クロックパルスＣＰを発生するための図２のクロ
ックバッファ内のインバータバッファＩＮＶ８の寸法を
減少させることが可能であるということである。このこ
とは、クロックバッファ回路の速度向上のためＣＰイン
バータＩＮＶ７上の容量負荷を減少させている。同様
に、ＬＴＢＫ１のインバータＩＮＶ２の寸法も減少させ
ることが可能であり、更にレイアウト空間を節約するこ
とを可能としている。
【００２９】本発明の別の実施例に基づく回路を図６の
フリップフロップ回路として示してある。図１及び３の
フリップフロップ回路の回路要素と同一又は同様の機能
を達成する回路要素には同一の参照番号を付してある。
図６のフリップフロップ回路においては、ＢＩＣＭＯＳ
第二パスゲート回路ＰＳＧＴ３Ａが、第三パスゲート回
路を形成する従来のＭＯＳパスゲート回路ＰＳＧＴ２と
並列されたパスゲートエンハンサ（向上器）回路として
フリップフロップ回路内に組込まれている。第二及び第
三パスゲート回路ＰＳＧＴ３Ａ及びＰＳＧＴ２が、第一
及び第二ラッチバック回路ＬＴＢＫ１及びＬＴＢＫ２の
間に並列的に結合されている。ＭＯＳ第一パスゲート回
路ＰＳＧＴ１が、前述した如く、第一入力端ＶINに結合
されている。図６のフリップフロップ回路は、図１及び
３のフリップフロップ回路における如く、反転用フリッ
プフロップ回路である。
【００３０】図６のフリップフロップ回路において、Ｂ
ＩＣＭＯＳ第二パスゲート回路ＰＳＧＴ３Ａは、ＡＣス
イッチングイベント期間中に、出力駆動電流の過渡的向
上を与える。該回路の定常状態条件は、ＭＯＳ第三パス
ゲートＰＳＧＴ２を介して維持される。
【００３１】ＢＩＣＭＯＳ第二パスゲート回路ＰＳＧＴ
３Ａは、図３のＢＩＣＭＯＳ第二パスゲート回路ＰＳＧ
Ｔ３の回路要素のほとんどを組込んでいる。図６の実施
例においては、ＡＣ及びＤＣミラーキラートランジスタ
要素ＱＮ３及びバラスト抵抗Ｒ３が除去されており、且
つブリード抵抗Ｒ２がトランジスタ要素Ｑ２及びＱ３を
オフ状態に保持するための接地への唯一の低インピーダ
ンス経路を与えている。ＢＩＣＭＯＳパスゲート回路Ｐ
ＳＧＴ３Ａにおいて、第二論理ゲートＮＯＲ１／ＩＮＶ
６が付加されており、ＰＭＯＳプルアップトランジスタ
要素ＱＰ３を介してバイポーラプルアップトランジスタ
要素Ｑ１の過渡的動作に関する積極的な制御を与えてい
る。図６のフリップフロップ回路におけるＢＩＣＭＯＳ
パスゲートＰＳＧＴ３Ａの動作において、第二論理ゲー
トＮＯＲ１／ＩＮＶ６は、出力端ＶOUT におけるＬＨ遷
移に対してＰＭＯＳプルアップトランジスタ要素ＱＰ３
をターンオンさせる。出力端ＶOUT が論理高状態にある
と、第二論理ゲートＮＯＲ１／ＩＮＶ６がトランジスタ
要素ＱＰ３を積極的にターンオフさせる。出力端ＶOUT
におけるＨＬ遷移の場合、第二論理ゲートＮＯＲ１／Ｉ
ＮＶ６がトランジスタ要素ＱＰ３の積極的なターンオフ
を与える。
【００３２】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 例えばオクタルフリップフロップ及びラッチ
におけるラッチ可能なバッファ回路として使用される従
来のＤ型フリップフロップを示した概略回路図。
【図２】 図１，３，６の回路と共に使用するクロック
バッファ回路を示した概略回路図。
【図３】 フリップフロップ回路の第二ラッチ内の従来
のＭＯＳパスゲート回路に対する代替物としてＢＩＣＭ
ＯＳパスゲート回路を組込んだ本発明の一実施例に基づ
いて構成したＢＩＣＭＯＳフリップフロップ回路を示し
た概略回路図。
【図４】 図１及び３の回路の最終出力端における低か
ら高への（ＬＨ）スイッチング遷移期間中の伝搬遅延Ｔ
P ＣＬＫ／ＶOUT を比較したグラフ図。
【図５】 図１及び３の回路の最終出力端における高か
ら低への（ＨＬ）スイッチング遷移期間中の信号伝搬遅
延ＴP ＣＬＫ／ＶOUTを比較したグラフ図。
【図６】 フリップフロップの第二ラッチにおける従来
のＭＯＳパスゲート回路に対するエンハンサとしてＢＩ
ＣＭＯＳパスゲート回路が組込まれている本発明の別の
実施例に基づくＢＩＣＭＯＳフリップフロップ回路を示
した概略回路図。
【符号の説明】
ＰＳＧＴ ＢＩＣＭＯＳパスゲート回路 Ｑ１ バイポーラプルアップトランジスタ要素 Ｑ３ バイポーラプルダウントランジスタ要素 Ｑ３ プルダウントランジスタ要素 ＶOUT パスゲート出力端 Ｖ′IN パスゲート入力端 ＬＴＢＫ２ 最終的ラッチバック回路

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 データ信号を受取るためのパスゲート入
    力端（Ｖ′IN）と、データ信号を通過させるためのトラ
    ンスペアレント動作モードと、データ信号を阻止するた
    めのブロッキング動作モードと、前記トランスペアレン
    ト動作モードにおいてデータ信号を伝達させるためのパ
    スゲート出力端（ＶOUT ）とを具備するパスゲート回路
    において、トランスペアレント動作モードにおいてパス
    ゲート入力端（Ｖ′IN）におけるデータ信号に応答して
    パスゲート出力端（ＶOUT ）におけるスイッチング遷移
    期間中出力駆動電流をシンク及びソースするパスゲート
    出力端（ＶOUT ）における負荷容量（ＣL ）の過渡的な
    充電及び放電のためにパスゲート出力端（ＶOUT ）に結
    合されておりバイポーラプルアップトランジスタ要素
    （Ｑ１）とバイポーラプルダウントランジスタ要素（Ｑ
    ３）を有するバイポーラ出力回路（Ｑ１，Ｑ３）が設け
    られており、パスゲート入力端（Ｖ′IN）へ結合されて
    おり且つ選択されたクロック信号に応答して前記トラン
    スペアレント及びブロッキング動作モードのために結合
    されたクロック信号入力端（ＣＰ_，ＣＰ_）を具備する
    ＭＯＳ入力論理回路が設けられており、前記ＭＯＳ入力
    論理回路は前記バイポーラ出力回路へ結合されており且
    つ前記トランスペアレント動作モードにおいてパスゲー
    ト出力端（ＶOUT ）におけるそれぞれのスイッチング遷
    移期間中に前記バイポーラプルアップ及びプルダウント
    ランジスタ要素のうちの一つの過渡的ターンオンのため
    に且つ前記パスゲート出力端におけるスイッチング遷移
    に続いて且つ前記パスゲート回路のブロッキング動作モ
    ード期間中における前記バイポーラプルアップ及びプル
    ダウントランジスタ要素のターンオフのために前記バイ
    ポーラ出力回路の導通状態を制御すべく構成されている
    ことを特徴とするパスゲート回路。
  2. 【請求項２】 請求項１において、前記パスゲート出力
    端（ＶOUT ）に結合されており前記パスゲート出力端に
    おけるデータ信号をラッチし且つ前記パスゲート出力端
    （ＶOUT ）を高電圧レベル電力レール（ＶCC）へプルア
    ップさせるＭＯＳ出力ラッチバック回路（ＬＴＢＫ２）
    （ＩＮＶ３，ＩＮＶ４）が設けられていることを特徴と
    するパスゲート回路。
  3. 【請求項３】 請求項１において、前記ＭＯＳ入力論理
    回路が、バイポーラプルアップトランジスタ要素（Ｑ
    １）のベースノードへ電流を供給すべく結合されている
    第一ＭＯＳプルアップトランジスタ手段（ＱＰ３，ＱＰ
    ４）と、前記バイポーラプルダウントランジスタ要素
    （Ｑ３）のベースノードへ電流を供給すべく結合されて
    いる第二ＭＯＳプルアップトランジスタ手段（ＱＰ５，
    ＱＰ６）とを有しており、前記第一及び第二ＭＯＳプル
    アップトランジスタ手段が、パスゲート出力端（Ｖ
    OUT ）におけるそれぞれのスイッチング遷移期間中にバ
    イポーラプルアップ及びプルダウントランジスタ要素の
    うちの一つの過渡的ターンオンのために結合されている
    ことを特徴とするパスゲート回路。
  4. 【請求項４】 請求項３において、バイポーラプルアッ
    プトランジスタ要素（Ｑ１）のベースノードへ結合され
    ている第一ＭＯＳプルアップトランジスタ手段（ＱＰ
    ３，ＱＰ４）は、直列結合された第一及び第二ＭＯＳプ
    ルアップトランジスタ要素を有しており、前記第一ＭＯ
    Ｓプルアップトランジスタ要素（ＱＰ３）は、パスゲー
    ト入力端（Ｖ′IN）へ結合したゲートノードを有してお
    り、且つ前記第二ＭＯＳプルアップトランジスタ要素
    （ＱＰ４）はクロック信号入力端（ＣＰ_）へ結合した
    ゲートノードを有しており、且つバイポーラプルダウン
    トランジスタ要素（Ｑ３）のベースノードへ結合した第
    二ＭＯＳプルアップトランジスタ手段（ＱＰ５，ＱＰ
    ６）が、直列結合された第三及び第四ＭＯＳプルアップ
    トランジスタ要素を有しており、前記第三ＭＯＳプルア
    ップトランジスタ要素（ＱＰ５）は第一論理ゲート（Ｎ
    ＡＮＤ１）を介してパスゲート入力端（Ｖ′IN）へ結合
    したゲートノードを有しており、且つ前記第四ＭＯＳプ
    ルアップトランジスタ要素（ＱＰ６）は、クロック信号
    入力端（ＣＰ_）へ結合したゲートノードを有すること
    を特徴とするパスゲート回路。
  5. 【請求項５】 請求項４において、前記第一論理ゲート
    （ＮＡＮＤ１）が、パスゲート入力端（Ｖ′IN）及びパ
    スゲート出力端（ＶOUT ）へそれぞれ結合された論理ゲ
    ート入力端及びパスゲート入力端（Ｖ′IN）及び出力端
    （ＶOUT ）におけるデータ信号及びクロック信号入力端
    （ＣＰ_）におけるクロック信号に関してバイポーラプ
    ルダウントランジスタ要素（Ｑ３）の制御の条件付けを
    行なうために第三ＭＯＳプルアップトランジスタ要素
    （ＱＰ５）のゲートノードへ結合されている論理ゲート
    出力端を有することを特徴とするパスゲート回路。
  6. 【請求項６】 請求項５において、更に、バイポーラプ
    ルアップトランジスタ要素（Ｑ１）のベースノードから
    の電流をシンクすべく結合されたアンチ同時的導通第二
    バイポーラプルダウントランジスタ要素（Ｑ２）が設け
    られており、且つ第二ＭＯＳプルアップトランジスタ手
    段（ＱＰ５，ＱＰ６）がミラーキラー第二バイポーラプ
    ルダウントランジスタ要素（Ｑ２）のベースノードへ電
    流を供給すべく結合されていることを特徴とするパスゲ
    ート回路。
  7. 【請求項７】 請求項５において、更に、バイポーラプ
    ルダウントランジスタ要素（Ｑ３）のベースノードから
    の電流をシンクすべく結合されており且つ第一論理ゲー
    ト（ＮＡＮＤ１）の論理ゲート出力端へ結合されている
    ゲートノードを具備するミラーキラーＭＯＳプルダウン
    トランジスタ要素（ＱＮ３）が設けられていることを特
    徴とするパスゲート回路。
  8. 【請求項８】 請求項４において、前記ＭＯＳ入力論理
    回路が、パスゲート入力端（Ｖ′IN）及びパスゲート出
    力端（ＶOUT ）へそれぞれ結合された論理ゲート入力端
    を具備しており且つ第三ＭＯＳプルアップトランジスタ
    要素（ＱＰ５）のゲートノードへ結合した論理ゲート出
    力端を具備する第一論理ゲート（ＮＡＮＤ１）を有して
    おり、且つ前記ＭＯＳ入力論理回路が、更に、前記パス
    ゲート入力端（Ｖ′IN）及びパスゲート出力端（Ｖ
    OUT ）へそれぞれ結合された論理ゲート入力端を具備す
    ると共に第一ＭＯＳプルアップトランジスタ要素（ＱＰ
    ３）のゲートノードへ結合した論理ゲート出力端を具備
    する第二論理ゲート（ＮＯＲ１，ＩＮＶ６）を有してお
    り、前記第一及び第二論理ゲートがそれぞれのパスゲー
    ト入力端（Ｖ′IN）及び出力端（ＶOUT ）におけるデー
    タ信号及びクロック信号入力端（ＣＰ_，ＣＰ_）におけ
    るクロック信号に関してバイポーラプルアップ（Ｑ１）
    及びプルダウン（Ｑ３）トランジスタ要素の制御の条件
    付けを行なうことを特徴とするパスゲート回路。
  9. 【請求項９】 請求項８において、パスゲート入力端
    （Ｖ′IN）へ結合されているＭＯＳ入力ラッチバック回
    路（ＬＫＢＴ１）（ＩＮＶ１，ＩＮＶ２）と、パスゲー
    ト出力端（ＶOUT ）へ結合されているＭＯＳ出力ラッチ
    バック回路（ＬＫＢＴ２）（ＩＮＶ３，ＩＮＶ４）と、
    入力ラッチバック回路（ＬＴＢＫ１）と出力ラッチバッ
    ク回路（ＬＴＢＫ２）との間に前記ＢＩＣＭＯＳパスゲ
    ート回路（ＰＳＧＴ３Ａ）と並列結合されたＭＯＳ第二
    パスゲート回路（ＰＳＧＴ２）とが設けられていること
    を特徴とするパスゲート回路。
  10. 【請求項１０】 フリップフロップ回路において、デー
    タ信号を受取るための第一入力端（ＶIN）と第一出力端
    （ｎ１）とを具備する第一ラッチ回路が設けられてお
    り、前記第一ラッチ回路は第一入力端（ＶIN）へ結合さ
    れており通過モードにおいて前記データ信号を通過させ
    るＭＯＳ第一パスゲート（ＰＳＧＴ１）を有すると共に
    第一出力端（ｎ１）へ結合されており前記第一出力端に
    おいてデータ信号をラッチするＭＯＳ第一ラッチバック
    （ＬＴＢＫ１）を有しており、第一出力端（ｎ１）へ結
    合されている第二入力端（Ｖ′IN）を具備しており且つ
    第二出力端（ＶOUT ）を与える第二ラッチ回路が設けら
    れており、前記第二ラッチ回路は前記第二入力端（Ｖ′
    IN）へ結合されており通過モードにおいて前記データ信
    号を通過させ且つブロッキングモードにおいてデータ信
    号を阻止するＢＩＣＭＯＳ第二パスゲート（ＰＳＧＴ
    ３）（ＰＳＧＴ３Ａ）を有すると共に、第二出力端（Ｖ
    OUT ）へ結合されており第二出力端におけるデータ信号
    をラッチし且つ第二出力端を実質的に高電圧レベル電力
    レール（ＶCC）へプルアップさせるＭＯＳ第二ラッチバ
    ック（ＬＴＢＫ２）を有しており、前記ＢＩＣＭＯＳ第
    二パスゲート（ＰＳＧＴ３）は、第二出力端（ＶOUT ）
    における負荷容量（ＣL ）の充電及び放電するための第
    二出力端ソース及びシンク駆動電流の過渡的増加のため
    に第二入力端（Ｖ′IN）に結合されているＭＯＳ入力論
    理回路（ＱＰ３，ＱＰ４，ＱＰ５，ＱＰ６，ＮＡＮＤ
    １）を有すると共に第二出力端（ＶOUT ）へ結合されて
    いるバイポーラ出力回路（Ｑ１，Ｑ３）を有しており、
    前記ＭＯＳ入力論理回路が第二パスゲート（ＰＳＧＴ
    ３）のトランスペアレント動作モードにおける第二入力
    端（Ｖ′IN）におけるデータ信号に応答して第二出力端
    （ＶOUT ）におけるスイッチング過渡状態期間中第二出
    力ソース及びシンク駆動電流の過渡的増加のためにバイ
    ポーラ出力回路（Ｑ１，Ｑ３）の導通状態を制御すべく
    結合されていることを特徴とするフリップフロップ回
    路。
  11. 【請求項１１】 請求項１０において、前記ＢＩＣＭＯ
    Ｓ第二パスゲート（ＰＳＧＴ３）（ＰＳＧＴ３Ａ）のバ
    イポーラ出力回路（Ｑ１，Ｑ３）が、第二出力端（Ｖ
    OUT ）へ結合されており前記第二入力端（Ｖ′IN）にお
    けるデータ信号に応答して第二出力駆動電流を過渡的に
    ソース及びシンクするためにバイポーラプルアップ（Ｑ
    １）及びプルダウン（Ｑ３）トランジスタ要素を有する
    ことを特徴とするフリップフロップ回路。
  12. 【請求項１２】 請求項１１において、前記ＭＯＳ入力
    論理回路が、バイポーラプルアップトランジスタ要素
    （Ｑ１）のベースノードへ電流をソースすべく結合され
    ている第一ＭＯＳプルアップトランジスタ手段（ＱＰ
    ３，ＱＰ４）を有すると共にバイポーラプルダウントラ
    ンジスタ要素（Ｑ３）のベースノードへ電流をソースす
    べく結合されている第二ＭＯＳプルアップトランジスタ
    手段（ＱＰ５，ＱＰ６）を有しており、前記第一及び第
    二ＭＯＳプルアップトランジスタ手段が、第二出力端
    （ＶOUT ）におけるそれぞれのスイッチング遷移期間中
    にバイポーラプルアップ（Ｑ１）及びプルダウン（Ｑ
    ３）トランジスタ要素のうちの一つの過渡的ターンオン
    のために結合されていることを特徴とするフリップフロ
    ップ回路。
  13. 【請求項１３】 請求項１２において、バイポーラプル
    アップトランジスタ要素（Ｑ１）のベースノードへ結合
    されている第一ＭＯＳプルアップトランジスタ手段（Ｑ
    Ｐ３，ＱＰ４）が、直列結合された第一及び第二ＭＯＳ
    プルアップトランジスタ要素を有しており、前記第一Ｍ
    ＯＳプルアップトランジスタ要素（ＱＰ３）は第二入力
    端（Ｖ′IN）へ結合されたゲートノードを具備しており
    且つ前記第二ＭＯＳプルアップトランジスタ要素（ＱＰ
    ４）はクロック信号入力端（ＣＰ_）へ結合したゲート
    ノードを具備しており、且つバイポーラプルダウントラ
    ンジスタ要素（Ｑ３）のベースノードへ結合した第二Ｍ
    ＯＳプルアップトランジスタ手段（ＱＰ５，ＱＰ６）は
    直列結合された第三及び第四ＭＯＳプルアップトランジ
    スタ要素を有しており、前記第三ＭＯＳトランジスタ要
    素（ＱＰ５）は第一論理ゲート（ＮＡＮＤ１）を介して
    第二入力端（Ｖ′IN）へ結合したゲートノードを有して
    おり且つ前記第四ＭＯＳトランジスタ要素（ＱＰ６）は
    クロック信号入力端（ＣＰ_）へ結合したゲートノード
    を有することを特徴とするフリップフロップ回路。
  14. 【請求項１４】 請求項１３において、前記ＢＩＣＭＯ
    Ｓ第二パスゲート（ＰＳＧＴ３）（ＰＳＧＴ３Ａ）のバ
    イポーラ出力回路は、バイポーラプルアップトランジス
    タ要素（Ｑ１）のベースノードからの電流をシンクすべ
    く結合されたアンチ同時的導通第二バイポーラプルダウ
    ントランジスタ要素（Ｑ２）を有しており、且つ前記第
    二ＭＯＳプルアップトランジスタ手段（ＱＰ５，ＱＰ
    ６）はアンチ同時的導通第二バイポーラプルダウントラ
    ンジスタ要素（Ｑ２）のベースノードへ電流をソースす
    べく結合されていることを特徴とするフリップフロップ
    回路。
  15. 【請求項１５】 請求項１４において、前記ＢＩＣＭＯ
    Ｓ第二パスゲート回路（ＰＳＧＴ３）（ＰＳＧＴ３Ａ）
    のＭＯＳ入力論理回路は、第二入力端（ＶIN）及び出力
    端（ＶOUT ）におけるデータ信号及びクロック信号入力
    端（ＣＰ_）におけるクロック信号に関してバイポーラ
    プルダウントランジスタ要素（Ｑ３）の制御の条件付け
    を行なうために第二入力端（Ｖ′IN）へ結合した論理ゲ
    ート入力端を具備すると共に前記第二出力端（ＶOUT ）
    及び第三ＭＯＳプルアップトランジスタ要素（ＱＰ５）
    のゲートノードへ結合した論理ゲート出力端を具備する
    第一論理ゲート（ＮＡＮＤ１）を有することを特徴とす
    るフリップフロップ回路。
  16. 【請求項１６】 請求項１３において、前記ＢＩＣＭＯ
    Ｓ第二パスゲート（ＰＳＧＴ３）のＭＯＳ入力論理回路
    が、バイポーラプルダウントランジスタ要素（Ｑ３）の
    ベースノードからの電流をシンクすべく結合されたＭＯ
    Ｓプルダウントランジスタ要素（ＱＮ３）を有してお
    り、前記ＭＯＳプルダウントランジスタ要素（ＱＮ３）
    は前記第一論理ゲート（ＮＡＮＤ１）を介して第二入力
    端（Ｖ′IN）へ結合したゲートノードを有することを特
    徴とするフリップフロップ回路。
  17. 【請求項１７】 請求項１３において、更に、ＢＩＣＭ
    ＯＳ第二パスゲート（ＰＳＧＴ３Ａ）と並列的に第一ラ
    ッチバック（ＬＴＢＫ１）と第二出力端（ＶOUT ）との
    間に結合されておりデータ信号を通過させ且つ第二出力
    端（ＶOUT ）を高電圧レベル電力レール（ＶCC）へプル
    アップさせるＭＯＳ第三パスゲート（ＰＳＧＴ２）が設
    けられていることを特徴とするフリップフロップ回路。
  18. 【請求項１８】 請求項１７において、ＢＩＣＭＯＳ第
    二パスゲート（ＰＳＧＴ３Ａ）のＭＯＳ入力論理回路
    が、第二入力端（Ｖ′IN）及び第二出力端（ＶOUT ）へ
    それぞれ結合した論理ゲート入力端を具備すると共に第
    三ＭＯＳプルアップトランジスタ要素（ＱＰ５）のゲー
    トノードへ結合した論理ゲート出力端を具備する第一論
    理ゲート（ＮＡＮＤ１）を有しており、且つ第二入力端
    （Ｖ′IN）及び第二出力端（ＶOUT ）へそれぞれ結合し
    た論理ゲート入力端を具備すると共に第一ＭＯＳプルア
    ップトランジスタ要素のゲートノードへ結合した論理ゲ
    ート出力端を具備する第二論理ゲート（ＮＯＲ１，ＩＮ
    Ｖ６）を有しており、前記第一及び第二論理ゲートが、
    第二入力端（Ｖ′IN）及び出力端（ＶOUT ）におけるデ
    ータ信号及びクロック信号入力端（ＣＰ_，ＣＰ_）にお
    けるクロック信号に関しバイポーラプルアップ（Ｑ１）
    及びプルダウン（Ｑ３）トランジスタ要素の制御の条件
    付けを行なうことを特徴とするフリップフロップ回路。
  19. 【請求項１９】 請求項１３において、ＭＯＳ第一パス
    ゲート（ＰＳＧＴ１）が、相補的クロック信号入力端に
    おけるクロック信号に従ってトランスペアレント及びブ
    ロッキングモードを実現するための相補的クロック信号
    入力端（ＣＰ_，ＣＰ）を有しており、且つ前記ＢＩＣ
    ＭＯＳ第二パスゲート（ＰＳＧＴ３）（ＰＳＧＴ３Ａ）
    が前記トランスペアレント及びブロッキングモードを実
    現するためのクロック信号入力端（ＣＰ_，ＣＰ_）を有
    しており、且つそれぞれの第一及び第二パスゲートが異
    なった位相でトランスペアレント及びブロッキング動作
    モードで動作すべく構成されていることを特徴とするフ
    リップフロップ回路。
  20. 【請求項２０】 フリップフロップ回路において、相補
    的クロック信号入力端（ＣＰ_，ＣＰ）を具備すると共
    にトランスペアレント及びブロッキング動作モードを具
    備するＭＯＳ第一パスゲート（ＰＳＧＴ１）と、論理高
    及び論理低レベルのデータ信号を受取るための第一入力
    端（ＶIN）と、トランスペアレント動作モードにおいて
    データ信号を通過させるための第一出力端（ｎ１）とを
    有する第一ラッチ回路が設けられており、前記第一ラッ
    チ回路は、更に、第一出力端（ｎ１）における信号をラ
    ッチするために第一ＭＯＳパスゲート（ＰＳＧＴ１）の
    第一出力端（ｎ１）へ結合された第一ＭＯＳラッチバッ
    ク（ＬＴＢＫ１）を有しており、クロック信号入力端
    （ＣＰ_，ＣＰ_）を具備すると共にトランスペアレント
    及びブロッキング動作モードを具備するＢＩＣＭＯＳ第
    二パスゲート（ＰＳＧＴ３）を有する第二ラッチ回路が
    設けられており、前記ＢＩＣＭＯＳ第二パスゲートは、
    データ信号を受取るためにＭＯＳ第一パスゲート（ＰＳ
    ＧＴ１）の第一出力端（ｎ１）へ結合された第一入力端
    （Ｖ′IN）と、第二出力端（ＶOUT ）を与えるバイポー
    ラ出力回路（Ｑ１，Ｑ３）を有しており、前記バイポー
    ラ出力回路が、ソース及びシンク用第二出力駆動電流を
    与えるために第二出力端（ＶOUT ）へ結合されたバイポ
    ーラプルアップトランジスタ要素（Ｑ１）及びバイポー
    ラプルダウントランジスタ要素（Ｑ３）を有しており、
    且つ第二出力端におけるデータ信号をラッチし且つ第二
    出力端を高電圧レベル電力レール（ＶCC）へプルアップ
    させるために第二出力端（ＶOUT ）へ結合したＭＯＳ第
    二ラッチバック（ＬＴＢＫ２）を有しており、前記ＭＯ
    Ｓ入力論理回路が、バイポーラ出力回路の導通状態を制
    御すべく結合されており且つ前記トランスペアレント動
    作モードにおいて第二入力端（Ｖ′IN）におけるデータ
    信号に応答して第二出力端（ＶOUT ）におけるスイッチ
    ング遷移期間中にバイポーラプルアップ及びプルダウン
    トランジスタ要素のうちの一つの過渡的ターンオンを与
    え且つ第二出力端（ＶOUT）におけるスイッチング遷移
    に続いて且つブロッキング動作モード期間中にバイポー
    ラプルアップ及びプルダウントランジスタ要素のターン
    オフを与えるべく構成されており、前記ＭＯＳ第一パス
    ゲート（ＰＳＧＴ１）及び前記ＢＩＣＭＯＳ第二パスゲ
    ート（ＰＳＧＴ３）が、選択されたクロック信号に応答
    して互いに位相がずれた状態でトランスペアレント及び
    ブロッキング動作モードで動作すべく構成されているこ
    とを特徴とするフリップフロップ回路。
JP4088503A 1991-04-11 1992-04-09 高速パスゲート、ラツチ及びフリツプフロツプ回路 Pending JPH05129930A (ja)

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