CN115019867B - 一种利用非挥发性元件修调规格的集成电路 - Google Patents

Abstract

本申请提供了一种利用非挥发性元件修调规格的集成电路，包括：上拉逻辑电路，通过N点与传输门模块相连接；非挥发性元件，第一连接端与上拉逻辑电路耦合连接于N点，第二连接端与下拉逻辑电路相连；下拉逻辑电路，与非挥发性元件相连，用于将N点电位下拉到VSS；传输门模块，第一连接端与上拉逻辑电路耦合连接于N点，第二连接端连接QX端，第三连接端分别连接组合逻辑电路与触发器；组合逻辑电路，第一连接端与传输门模块相连，第二连接端与触发器相连，第三连接端连接QT端，组合逻辑电路与触发器用于根据传输信号的读写状态将N点的信号锁存到QT端，并使得锁存的信号与数字时钟信号CK同步。

Description

一种利用非挥发性元件修调规格的集成电路

技术领域

本发明涉及集成电路技术领域，尤其涉及一种利用非挥发性元件修调规格的集成电路。

背景技术

在常规的集成电路中，通常需要对某些基准值或者状态进行矫正，以修正芯片的偏差。常规的校正方法是通过熔丝烧断的方式进行修调，或者利用镭射激光烧断的方式，或者利用非挥发性元件修调。常规的非挥发性元件修调电路教复杂，配套外围电路多。

现有的修调矫正技术，通常是通过熔丝烧断的方式进行修调，或者利用镭射激光烧断的方式，会占用很大的芯片面积，而且需要在中测（Chip Probing，CP）中对系统进行测试和校正，增加成品制程工序。

采用非挥发性元件存储的修调电路可以在成品阶段对电路进行修调，不需要做中测，节省测试工序，但是目前的采用非挥发性元件存储的修调电路的技术虽然很成熟但是大多较复杂，且通常的使用的带电可擦可编程只读存储器（electrically erasableprogrammable read only memory，EEPROM）模块大，Bit数多，成本高，只适合应用在微控制单元（microcontroller unit，MCU）、中央处理器（central processing unit，CPU）等教大型的集成电路中。

发明内容

本申请提供了一种利用非挥发性元件修调规格的集成电路，可以利用非挥发性元件作为存储基本单元，并采用了数字逻辑对采集的信号进行锁存，将需要的信号传输进入内部触发器，得到需要的信号。该模块简单且体积小，可以根据需求制作具体的bit数，被应用在广泛的数模混合芯片、电源管理芯片中。

有鉴于此，本申请第一方面提供了一种利用非挥发性元件修调规格的集成电路，其特征在于，包括：上拉逻辑电路10，通过N点与传输门模块40相连接，用于将N点电位上拉到VDD端；非挥发性元件20，第一连接端与所述上拉逻辑电路10耦合连接于N点，第二连接端与所述下拉逻辑电路30相连，用于将VPP端与VDD端之间的电位差，或VPP端与VSS端之间的电位差作为传输信号媒介，将所述传输信号利用隧穿效应传输到N点；所述下拉逻辑电路30，与所述非挥发性元件20相连，用于将N点电位下拉到VSS；所述传输门模块40，第一连接端与所述上拉逻辑电路10耦合连接于N点，第二连接端连接QX端，第三连接端分别连接组合逻辑电路50与触发器60，用于根据所述传输信号的读写状态将所述传输信号选择性地传输至QX端；所述组合逻辑电路50，第一连接端与所述传输门模块40相连，第二连接端与触发器60相连，第三连接端连接QT端，所述组合逻辑电路50与所述触发器60用于根据所述传输信号的读写状态将N点的信号锁存到QT端，并使得锁存的信号与数字时钟信号CK同步。

可选的，结合第一方面，在一种可能的实现方式中，所述上拉逻辑电路10具体包括：反相器101，输入端连接TS端，输出端连接第一传输门102的C端；所述第一传输门102，左端连接VBP端；第一PMOS管103，栅极连接所述第一传输门102的C非端，源级连接VDD端，漏极连接第二PMOS管104的栅极；第二PMOS管104，栅极连接所述第一传输门102的右端，源级连接VDD端，漏极耦合至N点。

可选的，结合第一方面，在一种可能的实现方式中，所述非挥发性元件20具体包括：第一带电可擦可编程只读存储器EEPROM专用MOS管201，漏级连接VPP端，栅极通过P点与第二EEPROM专用MOS202的栅极耦合相连，其中，P点通过第一电容203与第二EEPROM专用MOS202的漏级耦合连接于N点；所述第二EEPROM专用MOS202，源极与所述下拉逻辑电路30相连。

可选的，结合第一方面，在一种可能的实现方式中，当开始写入状态时，TS端的电位为1，设置上拉电流与下拉电流相同，则N点的电位为VDD-VSS/2，其中，VDD=1，VSS=0；当需要N点存储高电平时，对VPP端施加负电压，则P点失去电荷，N点聚集电荷，当VPP端断开外置电压连接时，得到QT=VDD的高电平信号；当需要N点存储低电平时，对VPP端施加正电压，则P点聚集电荷，N点失去电荷，当VPP端断开外置电压连接时，得到QT=VDD的低电平信号。

可选的，结合第一方面，在一种可能的实现方式中，当写完数据之后，进入内部读取的状态，TS端的电位为0，由于所述组合逻辑电路50与所述触发器60将N点的信号锁存到QT端，以使得QT端的信号与写入状态时一致。

可选的，结合第一方面，在一种可能的实现方式中，所述触发器60包括：D引脚、CK引脚、Q引脚、QN引脚，其中，所述D引脚连接DX端，所述CK引脚连接CK端，所述Q引脚与组合逻辑电路耦合连接。

可选的，结合第一方面，在一种可能的实现方式中，当需要重新写入其他信号时，通过所述触发器60，对所述CK端与所述DX端灌注设定信号，即可将原本存储的信号清除，以便于新的信号写入。

可选的，结合第一方面，在一种可能的实现方式中，所述下拉逻辑电路30包括：第二传输门301，左端连接VBN端，右端与第一NMOS管302的栅极，以及第二NMOS管303的漏级耦合相连，下端连接第二NMOS管303的栅极；所述第一NMOS管302的源极与所述第二NMOS管302的源极耦合至VSS端。

可选的，结合第一方面，在一种可能的实现方式中，所述传输门模块40具体包括：第二传输门，左端耦合至N点，右端连接至QX端，并且右端与组合逻辑电路50、触发器60相连接。

可选的，结合第一方面，在一种可能的实现方式中，所述组合逻辑 电路50包括：第一与门501，第一输入端耦合至N点，第二输入端与第二与门502的第一输入端相连接；所述第二与门502，第二输入端连接触发器60与QX端；第一或与门503，两个输入端分别与所述第一与门501的输出端，第二与门502的输出端相连接，输出端连接QT端。

本申请提供的这种利用非挥发性元件修调规格的集成电路，利用器件的隧穿效应将电荷存储在MOS的寄生电容上，并通过数字逻辑电路将电容上的状态进行采集锁存，得到需要的写入值。对比于现有的修调矫正技术，通常是通过熔丝烧断的方式进行修调，或者利用镭射激光烧断的方式，会占用很大的芯片面积，而且需要在中测CP中对系统进行测试和校正，增加成品制程工序；本申请提供的利用非挥发性元件修调规格的集成电路可以在成品阶段对电路进行修调，不需要做中测，节省测试工序，现有的技术虽然很成熟但是大多较复杂，且通常的使用的EEPROM模块大，Bit数多，成本高，只适合应用在MCU、CPU等教大型的集成电路中，该系统利用非挥发性元件作为存储基本单元，并采用了简单的数字逻辑锁存技术锁存得到需要的信号，可以被应用在广泛的数模混合芯片、电源管理芯片中。

附图说明

图1为本申请实施例中提供的一种利用非挥发性元件修调规格的集成电路示意图；

图2为本申请实施例中提供的一种上拉逻辑电路示意图；

图3为本申请实施例中提供的一种非挥发性元件的电路示意图；

图4为本申请实施例中提供的一种下拉逻辑电路示意图；

图5为本申请实施例中提供的一种组合逻辑 电路的示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请中出现的术语“和/或”，可以是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本申请中字符“/”，一般表示前后关联对象是一种“或”的关系。

本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的实施例能够以除了在这里图示或描述的内容以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或模块的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或模块，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或模块。

在常规的集成电路中，通常需要对某些基准值或者状态进行矫正，以修正芯片的偏差。常规的校正方法是通过熔丝烧断的方式进行修调，或者利用镭射激光烧断的方式，或者利用非挥发性元件修调。常规的非挥发性元件修调电路教复杂，配套外围电路多。

现有的修调矫正技术，通常是通过熔丝烧断的方式进行修调，或者利用镭射激光烧断的方式，会占用很大的芯片面积，而且需要在CP中对系统进行测试和校正，增加成品制程工序。

采用非挥发性元件存储的修调电路可以在成品阶段对电路进行修调，不需要做中测，节省测试工序，目前的采用非挥发性元件存储的修调电路的技术虽然很成熟但是大多较复杂，且通常的使用的EEPROM模块大，Bit数多，成本高，只适合应用在MCU、CPU等教大型的集成电路中。

因此，本申请提供了一种利用非挥发性元件修调规格的集成电路，请参见图1。

首先对本申请图1至图5中相关的信号进行说明：

VBP：内部输入信号，通常为电流源的镜像基准电压，用于控制上拉电流大小；

VBN：内部输入信号，通常为电流源的镜像基准电压，用于控制下拉电流大小；

TS:时序逻辑信号，用于控制读写状态；

VDD、VSS：电源和地；

VPP：灌注的存储逻辑信号；

CK：时钟信号；

DX：序号X触发器状态逻辑；

QX：序号X的存储Bit逻辑；

QT：存储后输出状态。

基于该相关的信号，本申请提供的利用非挥发性元件修调规格的集成电路包括：

上拉逻辑电路10，通过N点与传输门模块40相连接，用于将N点电位上拉到VDD端；

非挥发性元件20，第一连接端与所述上拉逻辑电路10耦合连接于N点，第二连接端与所述下拉逻辑电路30相连，用于将VPP端与VDD端之间的电位差，或VPP端与VSS端之间的电位差作为传输信号媒介，将所述传输信号利用隧穿效应传输到N点；

所述下拉逻辑电路30，与所述非挥发性元件20相连，用于将N点电位下拉到VSS；

所述传输门模块40，第一连接端与所述上拉逻辑电路10耦合连接于N点，第二连接端连接QX端，第三连接端分别连接组合逻辑电路50与触发器60，用于根据所述传输信号的读写状态将所述传输信号选择性地传输至QX端；

所述组合逻辑电路50，第一连接端与所述传输门模块40相连，第二连接端与触发器60相连，第三连接端连接QT端，所述组合逻辑电路50与所述触发器60用于根据所述传输信号的读写状态将N点的信号锁存到QT端，并使得锁存的信号与数字时钟信号CK同步。

更进一步的，参见图2，该上拉逻辑电路10可以包括：

反相器101，输入端连接TS端，输出端连接第一传输门102的C端；所述第一传输门102，左端连接VBP端；第一PMOS管103，栅极连接所述第一传输门102的C非端，源级连接VDD端，漏极连接第二PMOS管104的栅极；第二PMOS管104，栅极连接所述第一传输门102的右端，源级连接VDD端，漏极耦合至N点。

需要说明的是，在数字逻辑电路设计中，传输门的左端为输入端。右端为输出端。上端为C非端。下端为C端，也是控制端。当C非端为0，C端为1时，传输门开通，此时，右端输出=左端输入。

更进一步的，请参见图3，该非挥发性元件20具体包括：

第一带电可擦可编程只读存储器EEPROM专用MOS管201，漏级连接VPP端，栅极通过P点与第二EEPROM专用MOS202的栅极耦合相连，其中，P点通过第一电容203与第二EEPROM专用MOS202的漏级耦合连接于N点；所述第二EEPROM专用MOS202，源极与所述下拉逻辑电路30相连。

需要说明的是，当开始写入状态时，TS端的电位为1，设置上拉电流与下拉电流相同，则N点的电位为VDD-VSS/2，其中，VDD=1，VSS=0；当需要N点存储高电平时，对VPP端施加负电压，则P点失去电荷，N点聚集电荷，当VPP端断开外置电压连接时，得到QT=VDD的高电平信号；当需要N点存储低电平时，对VPP端施加正电压，则P点聚集电荷，N点失去电荷，当VPP端断开外置电压连接时，得到QT=VDD的低电平信号。

当写完数据之后，进入内部读取的状态，TS端的电位为0，由于所述组合逻辑电路50与所述触发器60将N点的信号锁存到QT端，以使得QT端的信号与写入状态时一致。

具体来说，当开始写入状态时，TS=1（状态，在本专利中， VDD=1, VSS=0）,设置上拉和下拉电流相同，则此时N点为VDD-VSS/2,当需要N点存储高电平时，对VPP施加负电压，如VPP-N=-18V，此时由于隧穿效应，P点会失去电荷，N点会聚集电荷，当VPP断开外置电压连接时，由于在器件的寄生电容上，电荷没有泄放通路，因此此时N≈VDD,再通过逻辑门将信号整形，得到QT=VDD的高电平信号；反之，当需要N点存储低电平时，对VPP施加正电压，如VPP-N=18V，此时由于隧穿效应，P点会聚集电荷，N点会失去电荷，当VPP断开外置电压连接时，由于在器件的寄生电容上，电荷没有泄放通路，因此此时N≈VSS,再通过逻辑门将信号整形，得到QT=VSS的低电平信号。

当写完数据后，进入内部读取的状态，此时TS=0，由于组合逻辑处将信号锁住，使得QT信号与写入状态时一致。当需要重新写入其他信号时，则利用触发器，对系统灌入需要的CK和DX信号，就可以将原本存储的信号清掉，方便新的写入。

请继续参见图1，所述触发器60包括：D引脚、CK引脚、Q引脚、QN引脚，其中，所述D引脚连接DX端，所述CK引脚连接CK端，所述Q引脚与组合逻辑电路耦合连接。

当需要重新写入其他信号时，通过所述触发器60，对所述CK端与所述DX端灌注设定信号，即可将原本存储的信号清除，以便于新的信号写入。

更进一步的，请参见图4，所述下拉逻辑电路30包括：第二传输门301，左端连接VBN端，右端与第一NMOS管302的栅极，以及第二NMOS管303的漏级耦合相连，下端连接第二NMOS管303的栅极；所述第一NMOS管302的源极与所述第二NMOS管303 的源极耦合至VSS端。

请继续参见图1，所述传输门模块40具体包括：第二传输门，左端耦合至N点，右端连接至QX端，并且右端与组合逻辑电路50、触发器60相连接。

更进一步的，请参见图5，所述组合逻辑 电路50包括：第一与门501，第一输入端耦合至N点，第二输入端与第二与门502的第一输入端相连接；所述第二与门502，第二输入端连接触发器60与QX端；第一或与门503，两个输入端分别与所述第一与门501的输出端，第二与门502的输出端相连接，输出端连接QT端。

本申请应用于集成电路上，通过简单的数字组合逻辑，就可以得到一个不会丢失的信号，并且支持多次重复读写，信号逻辑清晰简单，不容易发生丢失信号的情况。当前有许多集成电路的信号修调受到电路架构影响，要占用中测资源，还可能受到封装应力影响而导致修调后的芯片参数发生偏差，从而降低成品良率；或者使用较大的EEPROM存储电路，增加设计难度和产品成本。本发明可以直接跳过中测步骤，直接在封装后进行测试和修调，缩短了产品开发周期，提高了成品良率。在利用隧穿效应存储信号的同时，通过简单的数字组合逻辑，对信号的读、写、清除做了状态区分，使得该系统可以轻松的清除原有信息，支持多次重复读写。本申请经过试验和使用验证，通过流片生产后测试验证，证明结果可行，达到预期要求。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统，装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在本申请所提供的实施例中，应该理解到，所揭露的方法、电路或系统，在没有超过本申请的精神和范围内，可以通过其他的方式实现。当前的实施例只是一种示范性的例子，不应该作为限制，所给出的具体内容不应该限制本申请的目的。例如，一些特征可以忽略，或不执行。

本申请方案所公开的技术手段不仅限于上述实施方式所公开的技术手段，还包括由以上技术特征任意组合所组成的技术方案。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本申请的保护范围。

以上对本申请实施例所提供的一种利用非挥发性元件修调规格的集成电路进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims (10)

1.一种利用非挥发性元件修调规格的集成电路，其特征在于，包括：

上拉逻辑电路（10），通过N点与传输门模块（40）相连接，用于将N点电位上拉到VDD端；

非挥发性元件（20），第一连接端与所述上拉逻辑电路（10）耦合连接于N点，第二连接端与下拉逻辑电路（30）相连，用于将VPP端与VDD端之间的电位差，或VPP端与VSS端之间的电位差作为传输信号媒介，将所述传输信号利用隧穿效应传输到N点；

所述下拉逻辑电路（30），与所述非挥发性元件（20）相连，用于将N点电位下拉到VSS；

所述传输门模块（40），第一连接端与所述上拉逻辑电路（10）耦合连接于N点，第二连接端连接QX端，第三连接端分别连接组合逻辑电路（50）与触发器（60），用于根据所述传输信号的读写状态将所述传输信号选择性地传输至QX端；

所述组合逻辑电路（50），第一连接端与所述传输门模块（40）相连，第二连接端与触发器（60）相连，第三连接端连接QT端，所述组合逻辑电路（50）与所述触发器（60）用于根据所述传输信号的读写状态将N点的信号锁存到QT端，并使得锁存的信号与数字时钟信号CK同步。

2.根据权利要求1所述的利用非挥发性元件修调规格 的集成电路，其特征在于，所述上拉逻辑电路（10）具体包括：

反相器（101），输入端连接TS端，输出端连接第一传输门（102）的C端；

所述第一传输门（102），左端连接VBP端；

第一PMOS管（103），栅极连接所述第一传输门（102）的C非端，源级连接VDD端，漏极连接第二PMOS管（104）的栅极；

第二PMOS管（104），栅极连接所述第一传输门（102）的右端，源级连接VDD端，漏极耦合至N点。

3.根据权利要求2所述的非挥发性元件修调规格的集成电路，其特征在于，所述非挥发性元件（20）具体包括：

第一带电可擦可编程只读存储器EEPROM专用MOS管（201），漏级连接VPP端，栅极通过P点与第二EEPROM专用MOS（202）的栅极耦合相连，其中，P点通过第一电容（203）与第二EEPROM专用MOS（202）的漏级耦合连接于N点；

所述第二EEPROM专用MOS（202），源极与所述下拉逻辑电路（30）相连。

4.根据权利要求3所述的非挥发性元件修调规格的集成电路，其特征在于，当开始写入状态时，

TS端的电位为1，设置上拉电流与下拉电流相同，则N点的电位为（VDD-VSS）/2，其中，VDD=1，VSS=0；

当需要N点存储高电平时，对VPP端施加负电压，则P点失去电荷，N点聚集电荷，当VPP端断开外置电压连接时，得到QT=VDD的高电平信号；

当需要N点存储低电平时，对VPP端施加正电压，则P点聚集电荷，N点失去电荷，当VPP端断开外置电压连接时，得到QT=VDD的低电平信号。

5.根据权利要求4所述的非挥发性元件修调规格的集成电路，其特征在于，当写完数据之后，

进入内部读取的状态，TS端的电位为0，由于所述组合逻辑电路（50）与所述触发器（60）将N点的信号锁存到QT端，以使得QT端的信号与写入状态时一致。

6.根据权利要求5所述的非挥发性元件修调规格的集成电路，其特征在于，所述触发器（60）包括：D引脚、CK引脚、Q引脚、QN引脚，

其中，所述D引脚连接DX端，所述CK引脚连接CK端，所述Q引脚与组合逻辑电路耦合连接。

7.根据权利要求6所述的非挥发性元件修调规格的集成电路，其特征在于，当需要重新写入其他信号时，

通过所述触发器（60），对所述CK端与所述DX端灌注设定信号，即可将原本存储的信号清除，以便于新的信号写入。

8.根据权利要求1至7任一所述的非挥发性元件修调规格的集成电路，其特征在于，所述下拉逻辑电路（30）包括：

第二传输门（301），左端连接VBN端，右端与第一NMOS管（302）的栅极，以及第二NMOS管（303）的漏级耦合相连，下端连接第二NMOS管（303）的栅极；

所述第一NMOS管（302）的源极与所述第二NMOS管（303 ）的源极耦合至VSS端。

9.根据权利要求1至7任一所述的非挥发性元件修调规格的集成电路，其特征在于，所述传输门模块（40）具体包括：

第二传输门，左端耦合至N点，右端连接至QX端，并且右端与组合逻辑电路（50）、触发器（60）相连接。

10.根据权利要求9所述的非挥发性元件修调规格的集成电路，其特征在于，所述组合逻辑 电路（50）包括：

第一与门（501），第一输入端耦合至N点，第二输入端与第二与门（502）的第一输入端相连接；

所述第二与门（502），第二输入端连接触发器（60）与QX端；

第一或与门（503），两个输入端分别与所述第一与门（501）的输出端，第二与门（502）的输出端相连接，输出端连接QT端。

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