JP4693504B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明は、不揮発性半導体記憶装置に関し、特に、ワンタイムプログラマブル（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ：ＯＴＰ）メモリ素子の書き込み技術に関する。

近年、非接触式の個体認識（例えばＲＦＩＤタグによる物流管理、入退室管理、精算管理など）に用いられる電子タグが広く普及している。ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）とは、微小な電子タグにより人やモノを識別・管理する仕組みであって、バーコードに代わる商品識別・管理技術に留まらず、社会のＩＴ化・自動化を推進する上での基盤技術として注目が高まっている。

チップサイズを可能な限り小さくし製造コストを抑える観点からも、電子タグなどに用いるメモリとしては、ワンタイムプログラマブルメモリ（ＯＴＰメモリと記す）が好適である。ＯＴＰメモリとは、その名のとおり最初の一回だけ書き込みした後、データの消去やさらなるプログラムなしに使われているものである。また、ＯＴＰメモリは貯蔵された情報を変形することができないので、それ自体のみでは製品として使用されることは少ないが、電子タグに限らず半導体装置の中で補助機能を実行する手段等として、需要は増加している。

図３は従来例に係るＯＴＰメモリの回路図であり、ＯＴＰメモリはセルトランジスタＴ１，Ｔ２及びキャパシタＣ１，Ｃ２のそれぞれ一組でＯＴＰメモリの１セル（Ｃｅｌｌ１，Ｃｅｌｌ２）を構成している。

ワード線ＷＬＬ，ＷＬＲは、それぞれセルトランジスタＴ１，Ｔ２のゲートと電気的に接続されている。また、セルトランジスタＴ１，Ｔ２のドレインはそれぞれキャパシタＣ１，Ｃ２の第１電極と接続され、それらの接続点の電圧がそれぞれＶＬ，ＶＲである。
また、セルトランジスタＴ１，Ｔ２のドレイン（キャパシタＣ１，Ｃ２の第１電極）には、寄生容量ＣＰ１，ＣＰ２が存在する。寄生容量ＣＰ１，ＣＰ２は主としてＰＮ接合容量である。

また、セルトランジスタＴ１，Ｔ２のソースは接地線ＧＮＤＬを介して接地され、キャパシタＣ１，Ｃ２の第２電極は２つのセルに共通のデータ線ＤＬと電気的に接続されている。データ線ＤＬには電圧供給回路ＶＳから書き込み電圧または読み出し電圧が供給される。データ読み出しの際には、データ線ＤＬの電圧が出力バッファＢＦを通して外部に出力される。

次に、上述したＯＴＰメモリ（図３参照）に、「１」もしくは「０」のデジタルデータを記憶させる書き込み，読み出し動作について図４（ａ），（ｂ）を参照して説明する。図４（ａ）はデータ書き込み動作の際におけるデータ線ＤＬ，ＶＬ，ＶＲ、ワード線ＷＬＬ，ワード線ＷＬＲのそれぞれの電位の変化を示している。また、図４（ｂ）はデータ読み出し動作の際におけるデータ線ＤＬ，ＶＬ，ワード線ＷＬＬ，ワード線ＷＬＲのそれぞれの電位の変化を示している。

最初にセルトランジスタＴ１に、デジタルデータ「１」を書き込む場合について説明する。まず、データ線ＤＬに、所定の書き込み電圧を印加する（例えば１１Ｖ）。ここで、所定の書き込み電圧とは、キャパシタＣ１，Ｃ２を絶縁破壊し得る高電圧のことをいう。次に、セルトランジスタＴ１に接続されたワード線ＷＬＬの電位がローレベル（Ｌ）から所定のハイレベル（Ｈ）となる。そうすると、セルトランジスタＴ１がオン状態になる。

このとき、ワード線ＷＬＬのハイレベルの電位（Ｈ）によりセルトランジスタＴ１がオン状態となっているためセルトランジスタＴ１のドレインが接地電位となる。従って、データ線ＤＬに印加される所定の書き込み電圧は、データ線ＤＬとドレインとの間に存在する容量、即ちキャパシタＣ１に集中して印加される。これにより、キャパシタＣ１は絶縁破壊されて、セルトランジスタＴ１のドレインとそれに対応するデータ線ＤＬとが電気的に接続される。以下、上記絶縁破壊によりデータ線ＤＬとドレインとが接続されたセルトランジスタＴ１を、記憶状態「１」のセルトランジスタと呼ぶことにする。

一方、データ線ＤＬにはセルトランジスタＴ２が接続されているが、セルトランジスタＴ２がオフ状態のままであれば、キャパシタＣ２は絶縁破壊されず、セルトランジスタＴ２にはデジタルデータ「１」の書き込みはされない。

なお、上記セルトランジスタＴ１がオン状態であって、キャパシタＣ１を絶縁破壊する書き込み電圧をデータ線ＤＬから印加しても、セルトランジスタＴ２がオフ状態であれば、キャパシタＣ２は絶縁破壊されない。

次に、セルトランジスタＴ１に、デジタルデータ「０」を書き込む場合について説明する。デジタルデータ「０」を書き込む際には、特定の書き込み動作を必要としない。例えば、セルトランジスタＴ１の記憶状態を「０」としたい場合は、対応するデータ線ＤＬに、キャパシタＣ１を絶縁破壊し得る書き込み電圧の印加を行わなければよい。

また、ワード線ＷＬＬ，ＷＬＲの電位をロウレベル（Ｌ）とすることで、セルトランジスタＴ１，Ｔ２をオフ状態としてもよい。オフ状態であれば、セルトランジスタＴ１，Ｔ２のドレインが接地電位（ＧＮＤ）とならず、データ線ＤＬに印加される所定の書き込み電圧がキャパシタＣ１，Ｃ２に集中して印加されることはないからである。以下、キャパシタが破壊されずにデータ線ＤＬとドレインとが絶縁されているセルトランジスタを、記憶状態「０」のセルトランジスタと呼ぶことにする。

次に、上述したＯＴＰメモリセルから、「１」もしくは「０」のデジタルデータを読み出す動作について図４（ｂ）を参照して説明する。ここでは、まず記憶状態「１」のセルトランジスタＴ１から、デジタルデータを読み出す動作について説明する。

この場合、セルトランジスタＴ１のゲートに電気的に接続されたワード線ＷＬＬの電位をロウレベル（Ｌ）からハイレベル（Ｈ）とする。なお、ここでデータ線ＤＬは、電圧供給回路ＶＳにより、予め所定のプリチャージ電位（例えば電源電位Ｖｄｄ＝３Ｖ）に初期設定されている。

ワード線ＷＬＬの電位がハイレベル（Ｈ）となると、セルトランジスタＴ１がオン状態となる。上述の通り「１」が書き込まれた状態では、キャパシタＣ１が絶縁破壊されているため、セルトランジスタＴ１のドレインと、それに対応するデータ線ＤＬとは、互いに電気的に接続される。そうすると、接地線ＧＮＤＬの接地電位（ＧＮＤ）がセルトランジスタＴ１を通してデータ線ＤＬに出力されることとなる。

このため、図４（ｂ）に示すようにデータ線ＤＬの電位は、プリチャージ電位（例えばＶｄｄ＝３Ｖ）から出力バッファＢＦの反転電圧以下に変化する。このとき、データ線ＤＬの電位は、デジタルデータ「１」として、データ線ＤＬから出力バッファＢＦを通してＯＴＰメモリの外部に出力されることとなる。

次に、記憶状態「０」のセルトランジスタＴ１から、デジタルデータを読み出す動作について図４（ｂ）を参照して説明する。この場合、セルトランジスタＴ１に接続されたワード線ＷＬＬの電位をロウレベル（Ｌ）からハイレベル（Ｈ）とする。なお、ここでデータ線ＤＬは、電圧供給回路ＶＳにより、予め所定のプリチャージ電位（例えば電源電位Ｖｄｄ＝３Ｖ）に初期設定されている。

ワード線ＷＬＬの電位がハイレベル（Ｈ）となると、セルトランジスタＴ１がオン状態となる。上述の通り「０」が書き込まれた状態では、キャパシタＣ１は絶縁破壊されていないため、セルトランジスタＴ１のドレインと、それに対応するデータ線ＤＬとは、電気的に接続されない。そうすると、図４（ｂ）に示すようにデータ線ＤＬの電位はプリチャージ電位（例えばＶｄｄ＝３Ｖ）のままである。このときデータ線ＤＬのプリチャージ電位は、デジタルデータ「０」として、データ線ＤＬから出力バッファＢＦを通してＯＴＰメモリの外部に出力されることとなる。

このように、対応するデータ線ＤＬからの所定の書き込み電圧（高電圧、例えば１１ボルト）の印加によってキャパシタを絶縁破壊するか否かに基づいて、「１」か「０」のいずれかのデジタルデータをＯＴＰメモリセルに書き込むと共に、そのデータを読み出している。

実際のＯＴＰメモリは図５に示すように、多ビットデータが同時に書き込めるようにも構成されており、例えば４つのメモリブロックＭＢ０〜ＭＢ３から成る。そして、メモリブロックＭＢ０〜ＭＢ３内には、図３で説明したようなセルトランジスタＴｎＬ，ＴｎＲ（ｎは０以上の整数）、キャパシタＣＬｎ，ＣＲｎから成るＯＴＰメモリセルが複数配置されている。これらのＯＴＰメモリセルは共通のデータ線ＤＬ０〜ＤＬ３に接続されている。

また、ワード線ＷＬｎＬ，ＷＬｎＲが各メモリブロックＭＢ０〜ＭＢ３の対応する各セルトランジスタＴｎＬ，ＴｎＲのゲートに共通に接続されている。例えば、ワード線ＷＬ１ＬはメモリブロックＭＢ０〜ＭＢ３のそれぞれに配置された計４つのセルトランジスタＴ１Ｌに共通接続されている。

また、４ビットのデータ信号（φＤ０，φＤ１，φＤ２，φＤ３）が各メモリブロックＭＢ０〜ＭＢ３に設けられたＣＭＯＳインバータＩＮＶにそれぞれ入力されている。ＣＭＯＳインバータＩＮＶには共通電源電圧ＶＣＣが抵抗Ｒを介して供給されている。これらのＣＭＯＳインバータＩＮＶの出力はそれぞれデータ線ＤＬ０〜ＤＬ３に供給される。なお、図５においては、図３で示した寄生容量ＣＰについての図示を省略している。

本発明に関連する技術文献としては、以下の特許文献が挙げられる。
特開２００４−１９３６０６号公報 特開２００４−３５６６３１号公報

しかしながら、上述したＯＴＰメモリセル（図５参照）を用いて多ビットデータを同時に書き込もうとした場合にいくつかのメモリセルについてはデータが書き込まれないという問題があった。図５の回路図及び図６のタイミングチャートを用いて説明する。

例えば、ワード線ＷＬ１Ｌに共通接続された４つのセルトランジスタＴ１Ｌに同時に４ビットのデータ信号（（φＤ０，φＤ１，φＤ２，φＤ３）＝（０，０，０，０））を書き込む場合を考える。

４ビットのデータ信号（０，０，０，０）を書き込む際には、各メモリブロックＭＢ０〜ＭＢ３に配置されたキャパシタＣＬ１を絶縁破壊させ得る電流として、それぞれ約１．６ｍＡの電流が流れる。従って、４ビットのデータを同時に書き込む際には、合計約６．４ｍＡの大電流がデータ線ＤＬ０〜ＤＬ３に流れることとなり、その結果理想的には４つのキャパシタＣＬ１が全て同時に絶縁破壊される。

しかし、書き込み動作の際に共通電源電圧ＶＣＣは、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）搬送波やチャージポンプ回路で生成された高電圧（例えば、１１Ｖ）であるが、各キャパシタＣＬ１を絶縁破壊させる際に流れる大電流によって、共通電源電圧ＶＣＣが低下することになる（図６（ａ）参照）。

そのため、書き込み電圧も低下し、いくつかのキャパシタＣＬ１は静電破壊されず、かかるメモリセルについては書き込みができない場合があったのである。例えば、メモリブロックＭＢ０，ＭＢ２に係るキャパシタＣＬ１が絶縁破壊され、メモリブロックＭＢ１，ＭＢ３に係るキャパシタＣＬ１が絶縁破壊されない場合を考える。

この場合には、メモリブロックＭＢ０，ＭＢ２のセルトランジスタＴ１Ｌのドレインと対応するデータ線ＤＬ０，ＤＬ２とが電気的に接続されるため、データ線ＤＬ０，ＤＬ２の電位は下がる（図６（ｂ）の実線参照）。しかし、メモリブロックＭＢ１，ＭＢ３のキャパシタＣＬ１が絶縁破壊されていないため、メモリブロックＭＢ１，ＭＢ３のセルトランジスタＴ１Ｌのドレインと対応するデータ線ＤＬ１，ＤＬ３とが電気的に接続されず、データ線ＤＬ１，ＤＬ３の電位は下がりきらない（図６（ｂ）の破線参照）。電位が下がりきらないということは、データの書き込みが失敗したということである。

絶縁破壊されたメモリセルについては、約１ｋΩの抵抗となり約０．２ｍＡの電流が流れている。このため、一度書き込み動作を行うとその後に共通電源電圧ＶＣＣが高電圧値まで回復することはなく、また、書き込み可能電圧以上に回復したとしても回復するスピードが遅いため十分な電流供給能力が発生せず、所定の書き込み時間内（例えば、５ｍｓ以内）に、絶縁破壊されなかった残りのキャパシタを絶縁破壊させることができなかった。

このように、従来のＯＴＰメモリでは同時に多く（例えば４ビット以上）のビットデータの同時書き込みが困難であり、書き込もうとすれば強力な共通電源やそのためのチャージポンプ回路等が必要であった。

本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明に係る不揮発性半導体記憶装置は、複数のビットに対応した複数のメモリブロックを備え、各メモリブロックは、キャパシタとセルトランジスタとを直列接続して成るメモリセルと、前記キャパシタに接続されたデータ線と、前記複数のビットを同時に書き込む電流供給能力がないような比較的小さな共通電源から共通電源電圧が供給され、データ信号に応じて前記データ線に前記キャパシタを絶縁破壊するような書き込み電圧を供給するデータ書き込み回路と、を備え、前記複数のメモリブロックの各セルトランジスタのゲートに共通に接続されたワード線と、前記ワード線に、ワード線選択信号に応じて、一回の同時書き込みに際して、複数のクロック信号を供給し、前記複数のクロック信号に応じて前記各セルトランジスタをオンオフさせるワード線制御回路と、を備えることを特徴とする。

また、前記ワード線選択回路は、前記クロック信号を発生するクロック発生回路と、前記クロック信号と前記ワード線選択信号が入力されたアンド回路とを有することを特徴とする。

さらにまた、前記クロック発生回路はＣＲ発振回路であることを特徴とする。

本発明に係るＯＴＰメモリでは、ワード線制御回路ＷＳにより、各ワード線に共通に接続されたセルトランジスタのゲートにパルス方式のクロック信号（ＷＬ−ＣＬＫ）を印加している。そして、クロック信号（ＷＬ−ＣＬＫ）がロウレベルの期間は、既に絶縁破壊されたキャパシタに係るメモリセルも含めて全てのメモリセルに電流が流れないようにした。

そのため、最初の書き込みで一旦共通電源電圧ＶＣＣの高電圧値が下がり、書き込み可能電圧以下になったとしても、クロック信号（ＷＬ−ＣＬＫ）がロウレベルの期間で、共通電源電圧ＶＣＣ及びデータ線ＤＬが書き込み可能電圧まで上昇される。そして、共通電源電圧ＶＣＣ及びデータ線ＤＬが書き込み可能電圧以上に回復し、十分な電流供給能力を有した後にクロック信号（ＷＬ−ＣＬＫ）をロウレベルからハイレベルに変化させることで、残りのメモリセルについて書き込みを行う。

このように、本発明によれば、同時書き込みのビットデータが多くなり、全てのビットを同時に書き込む電流供給能力がないような比較的小さな共通電源であっても、ワード線制御回路を用いて書き込み動作を制御し、何回かに分けて書き込みを行うことで、実質的に同時に全てのビットの書込みが確実に行われる。

また、電流供給能力を上げるための強力なチャージポンプ等を要しないのでＯＴＰメモリの小型化とコストの節減が可能となり、本発明のＯＴＰメモリセルを備えた電子タグやこれを内蔵したその他の半導体製品の製造コストを低く抑えることが可能となる。

次に、本発明の実施形態について、図面を参照しながら説明する。なお、既に説明した従来のＯＴＰメモリ（図３、４，５参照）と同等の構成については同記号を用いて説明している。また、データの読み出し動作については上述（図４（ｂ）参照）した従来のＯＴＰメモリのものと同様であるためその説明を省略している。

図１に示すように、本実施形態では８ビットのデータを同時に書き込めるように構成されており、８つのメモリブロックＭＢ０〜ＭＢ７から成る。各メモリブロックＭＢ０〜ＭＢ７には、既に説明したようなセルトランジスタＴｎＬ，ＴｎＲ（ｎは０以上の整数）とキャパシタＣＬｎ，ＣＲｎとを直列接続して成るＯＴＰメモリセルが複数配置されている。これらのＯＴＰメモリセルは共通のデータ線ＤＬ０〜ＤＬ７に接続されている。

ワード線ＷＬｎＬ，ＷＬｎＲは各メモリブロックＭＢ０〜ＭＢ７の対応する各セルトランジスタＴｎＬ，ＴｎＲのゲートに共通に接続されている。例えば、ワード線ＷＬ１ＬはメモリブロックＭＢ０〜ＭＢ７のそれぞれに配置された計８つのセルトランジスタＴ１Ｌに共通接続されている。

それぞれのワード線ＷＬｎＬ，ＷＬｎＲはワード線制御回路ＷＳによって制御されている。

また、データ信号φＤ０〜φＤ７が各メモリブロックＭＢ０〜ＭＢ３に設けられたＣＭＯＳインバータＩＮＶに入力されている。ＣＭＯＳインバータＩＮＶは、ソースに共通電源電圧ＶＣＣが接続されたＰチャネル型ＭＯＳトランジスタと、ソースが接地線に接続されたＮチャネル型ＭＯＳトランジスタとを直列接続して形成されている。

ＣＭＯＳインバータＩＮＶには、共通電源電圧ＶＣＣが抵抗Ｒを介して供給されている。これらのＣＭＯＳインバータＩＮＶの出力は、それぞれデータ線ＤＬ０〜ＤＬ７に供給される。

このように本実施形態におけるＣＭＯＳインバータＩＮＶは、データ信号φＤに応じてそれぞれのデータ線ＤＬ０〜ＤＬ７に所定の書き込み電圧を供給するデータ書き込み回路としての役割を有する。ロウレベルのデータ信号φＤ（φＤ＝０）が入力された場合はＣＭＯＳインバータＩＮＶのＰチャネル型ＭＯＳトランジスタがオンし、共通電源電圧ＶＣＣとデータ線ＤＬとが接続される。逆に、ハイレベル（Ｈ）のデータ信号φＤ（φＤ＝１）が入力された場合はＣＭＯＳインバータＩＮＶのＰチャネル型ＭＯＳトランジスタがオフし、共通電源電圧ＶＣＣとデータ線ＤＬとは接続されない。

なお、本実施形態における共通電源電圧ＶＣＣ，抵抗Ｒ及びＣＭＯＳインバータＩＮＶは総じて前記電圧供給回路ＶＳ（図３参照）と同様の役割を有するものであり、共通電源電圧ＶＣＣは、書き込み動作の際には所定の高電圧（例えば、１１Ｖ）であり、読み出し動作の際には所定のプリチャージ電位（例えば、３Ｖ）である。なお、図５においては、図３で示した寄生容量ＣＰについての図示を省略している。

従来のＯＴＰメモリと異なる点は、ワード線ＷＬｎＬ，ＷＬｎＲ（ｎは０以上の整数）の電位をワード線制御回路ＷＳを用い、クロック信号ＣＬＫに基づいて制御した点である。

ワード線制御回路ＷＳは例えば、それぞれ対応するワード線ＷＬｎＬ，ＷＬｎＲにその出力端子が接続された、第１入力端子及び第２入力端子を有するアンド回路１０から成る。なお、図示はしないが、データの書き込み動作を行うセルトランジスタＴｎＬ，ＴｎＲを選択する信号であるワード線選択信号φｗｊ（ｊ＝１〜ｎ）を発生するワード線選択信号発生回路を含めてワード線制御回路ＷＳとしてもよい。

アンド回路１０の第１入力端子には、クロック発生回路ＣＳによりデータの書き込み動作及び共通電源電圧ＶＣＣのチャージ期間（回復期間）を制御するクロック信号ＣＬＫが入力され、第２入力端子にはワード線選択信号φｗｊが入力されている。そして、アンド回路１０の出力端子からワード線制御回路ＷＳの出力信号として、クロック信号（ＷＬ−ＣＬＫ）が各セルトランジスタＴｎＬ，ＴｎＲのゲートに入力される。なお、クロック信号（ＷＬ−ＣＬＫ）は、ワード線制御信号φｗｊがハイレベルの際、すなわちデータの書き込み動作中はクロック信号ＣＬＫと同位相である。

なお、クロック信号ＣＬＫはマイコン等に用いられる公知のＣＲ発振回路その他のクロック発生回路ＣＳから出力されている。クロック信号ＣＬＫは例えばロウレベルの期間が１００μｓとなるようにクロック発生回路ＣＳによって制御されている。

次に、本発明に係るＯＴＰメモリ（図１参照）に、「１」もしくは「０」のデジタルデータを記憶させる書き込み動作について図１、図２を参照して説明する。図２はデータ書き込み動作の際における共通電源電圧ＶＣＣ，データ線ＤＬ０〜ＤＬ７，クロック信号ＣＬＫ（＝ＷＬ−ＣＬＫ）、ワード線選択信号φｗｊの電位の変化を示している。

ワード線ＷＬ１Ｌに接続された８つのセルトランジスタＴ１Ｌに同時に８ビットのデータ信号（（φＤ０，φＤ１，φＤ２，φＤ３，φＤ４，φＤ５，φＤ６，φＤ７）＝（０，０，０，０，０，０，０，０））を書き込む場合、すなわち「１」のデジタルデータを書き込む場合を説明する。まず、クロック信号ＣＬＫ及びワード線選択信号φｗｊはともにロウレベルであるため、セルトランジスタＴ１は全てオフ状態である。共通電源電圧ＶＣＣは不図示のＲＦ搬送波やチャージポンプ回路の昇圧によって約１１Ｖの高電圧となっている。

次に、ロウレベルのデータ信号φＤ０〜φＤ７（＝０）が全てのメモリブロックＭＢ０〜ＭＢ７の各ＣＭＯＳインバータＩＮＶに入力される。すると、各ＣＭＯＳインバータＩＮＶのＰチャネル型ＭＯＳトランジスタがオンするので、図２（ｂ）に示すようにデータ線ＤＬ０〜ＤＬ７が所定の書き込み電圧（＝ＶＣＣ）に上昇する。

次に、クロック信号ＣＬＫ及びワード線選択信号φｗｊがロウレベル（Ｌ）から所定のハイレベル（Ｈ）となる。なお、書き込み期間中、ワード線選択信号φｗｊはハイレベルに維持されている（図２（ｄ）参照）。従って、書き込み期間中、ワード線ＷＬ１Ｌにはワード線制御回路ＷＳからハイレベル（Ｈ）のクロック信号（ＷＬ−ＣＬＫ）が入力され、各メモリブロックＭＢ０〜ＭＢ７のセルトランジスタがオン状態になる。

そうすると、セルトランジスタＴ１Ｌがオン状態となっているため、セルトランジスタＴ１Ｌのドレインが接地電位となる。そして、データ線ＤＬ０〜ＤＬ７に印加される所定の書き込み電圧（約１１ボルト）は、データ線ＤＬ０〜ＤＬ７と各セルトランジスタＴ１Ｌのドレインとの間に存在する容量、即ちキャパシタの下部電極（第１電極）と上部電極（第２電極）との間（キャパシタ絶縁膜）に集中して印加される。

これにより、全てではなくともいくつかのメモリブロックＭＢ（例えば、ＭＢ０〜ＭＢ４）のキャパシタＣＬ１は絶縁破壊されて、セルトランジスタＴ１Ｌのドレインとそれに対応するデータ線ＤＬ（ＤＬ０〜ＤＬ４）とが電気的に接続される。そして、データ線ＤＬ（ＤＬ０〜ＤＬ４）の電位は急激に下がり（図２（ｂ）破線２０参照）、メモリブロックＭＢ（ＭＢ０〜ＭＢ４）のセルトランジスタＴ１Ｌにはデジタルデータ「１」（５ビット分のデータ）が書き込まれる。この書き込み動作を便宜上第１の書き込みと称する。ここで、データ線ＤＬ（ＤＬ５〜ＤＬ７）の電位は下がりきらずメモリブロックＭＢ（ＭＢ５〜ＭＢ７）についてはデータの書き込みは行われていない（図２（ｂ）実線３０参照）。

次に、クロック信号ＣＬＫがハイレベル（Ｈ）からロウレベル（Ｌ）に変化する（図２（ｃ）参照）。そうすると、ワード線制御回路ＷＳからロウレベル（Ｌ）のクロック信号（ＷＬ−ＣＬＫ）がセルトランジスタＴ１Ｌの各ゲートに入力されるため、ワード線ＷＬ１Ｌに共通接続されたセルトランジスタＴ１Ｌは全てオフ状態になる。

クロック信号ＣＬＫがロウレベルの期間（例えば、約１００μｓ）は、セルトランジスタＴ１Ｌがオフしているので、第１の書き込みで既に絶縁破壊されたキャパシタに係るメモリセルも含めて全てのメモリセルに電流が流れない。そして、クロック信号ＣＬＫがロウレベルの期間で、共通電源電圧ＶＣＣ及びデータ線ＤＬ０〜ＤＬ７が書き込み可能電圧まで回復する（図２（ａ）参照）。なお、本実施形態ではクロック信号ＣＬＫがロウレベルの期間を約１００μｓとして制御しているが、共通電源電圧ＶＣＣが書き込み可能電圧まで回復するのに十分な期間であれば特に限定されない。

次に、クロック信号ＣＬＫがロウレベル（Ｌ）からハイレベル（Ｈ）に変化する。そうすると、ワード線制御回路ＷＳからハイレベルのクロック信号（ＷＬ−ＣＬＫ）が全てのセルトランジスタＴ１Ｌのゲートに入力されるため、セルトランジスタＴ１Ｌがオン状態になる。そして、共通電源電圧ＶＣＣ及びデータ線ＤＬ０〜ＤＬ７が書き込み可能電圧まで回復しているため、第１の書き込みでは絶縁破壊されなかったメモリブロックＭＢ（ＭＢ５，ＭＢ６，ＭＢ７）のキャパシタＣＬ１が絶縁破壊されて、データ線ＤＬ（ＤＬ５〜ＤＬ７）の電位は急激に下がり（図２（ｂ）破線２１参照）、メモリブロックＭＢ（ＭＢ５〜ＭＢ７）のセルトランジスタＴ１Ｌにデジタルデータ「１」（３ビット分のデータ）が書き込まれる。この書き込み動作を便宜上第２の書き込みと称する。

第１の書き込みで５ビット分のキャパシタが絶縁破壊されているため、第２の書き込みの際にはこの絶縁破壊されたキャパシタが約１ｋΩの抵抗となり、それぞれ約０．２ｍＡの電流が流れる。従って、第２の書き込みの際には約５．８ｍＡ（絶縁破壊されたキャパシタに流れる電流約１ｍＡ（０．２ｍＡ×５）＋約４．８ｍＡ（残りの３ビット分のキャパシタを絶縁破壊させる際に流れる電流））の電流供給能力が共通電源ＶＣＣにあれば、第２の書き込みで３ビット分のキャパシタが絶縁破壊され、第１の書き込みと合わせて合計８ビットのデータが書き込まれることになる。

なお、第１及び第２の書き込みで全てのビットのデータが書き込まれない場合は、同様にクロック信号ＣＬＫをパルス式に変化させ第３，４，・・・の書き込みを行えばよい。
ＯＴＰメモリでは１回の書き込みしか行わないため確実にデータの書き込みが行われることが重要である。本発明によれば、同時書き込みのビットデータが多くなり全てのビットを同時に書き込む電流供給能力がないような小さな共通電源であっても、ワード線制御回路を用いて書き込み動作を制御し、何回かに分けて書き込みを行うことで、実質的に同時期に、かつ確実に全てのビットの書込みが行われるためＯＴＰメモリに好適である。

なお、本実施形態に係るＯＴＰメモリでは８ビットのデータを同時期に書き込めるように８つのメモリブロックＭＢ０〜ＭＢ７から構成されていたが、本発明はこれに限定されず、メモリブロックの数や同時に書き込むビットデータの数は必要に応じて適宜選択できる。

本発明の不揮発性半導体装置を説明する回路図である。 本発明の不揮発性半導体装置の動作を説明する図である。 従来の不揮発性半導体装置を説明する概略図である。 従来の不揮発性半導体装置の動作を説明する図である。 従来の不揮発性半導体装置を説明する回路図である。 従来の不揮発性半導体装置の動作を説明する図である。

符号の説明

ＣＬｎ，ＣＲｎ，Ｃ１，Ｃ２ キャパシタ
Ｔ１，Ｔ２，ＴｎＬ，ＴｎＲ セルトランジスタ
ＣＰ１，ＣＰ２ 寄生容量
ＷＬＬ，ＷＬＲ，ＷＬｎＬ，ＷＬｎＲ ワード線
ＶＣＣ 共通電源 φＤ データ信号
ＷＬ−ＣＬＫ クロック信号
ＣＬＫ クロック信号 φｗ ワード線選択信号
ＤＬ データ線 ＧＮＤＬ 接地線
ＭＢ メモリブロック
ＢＦ 出力バッファ ＶＳ 電圧供給回路 ＣＳ クロック発生回路
Ｒ 抵抗 ＩＮＶ インバータ
ＶＣＣ 共通電源 １０ アンド回路
２０，２１ キャパシタが絶縁破壊された場合のデータ線の電位
３０ キャパシタが絶縁破壊されない場合のデータ線の電位

Claims (5)

1. 複数のビットに対応した複数のメモリブロックを備え、
   各メモリブロックは、キャパシタとセルトランジスタとを直列接続して成るメモリセルと、
   前記キャパシタに接続されたデータ線と、
   前記複数のビットを同時に書き込む電流供給能力がないような比較的小さな共通電源から共通電源電圧が供給され、データ信号に応じて前記データ線に前記キャパシタを絶縁破壊するような書き込み電圧を供給するデータ書き込み回路と、を備え、
   前記複数のメモリブロックの各セルトランジスタのゲートに共通に接続されたワード線と、
   前記ワード線に、ワード線選択信号に応じて、一回の同時書き込みに際して、複数のクロック信号を供給し、前記複数のクロック信号に応じて前記各セルトランジスタをオンオフさせるワード線制御回路と、を備えることを特徴とする不揮発性半導体記憶装置。
2. 前記データ書き込み回路は、前記データ信号が入力されたＣＭＯＳインバータを有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記ワード線制御回路は、前記クロック信号を発生するクロック発生回路と、前記クロック信号と前記ワード線選択信号が入力されたアンド回路とを有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
4. 前記クロック発生回路はＣＲ発振回路であることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
5. 前記セルトランジスタが接地されていることを特徴とする請求項１乃至請求項４のいずれかに記載の不揮発性半導体記憶装置。

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