CN114171096A - 一种读取时间可控的反熔丝存储器读取电路 - Google Patents

一种读取时间可控的反熔丝存储器读取电路 Download PDF

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张艳飞
孙静
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Abstract

本发明公开了一种读取时间可控的反熔丝存储器读取电路，涉及反熔丝存储器领域，该反熔丝存储器读取电路中，读取时间控制电路产生与读取时间对应的控制信号，可编程读脉冲产生电路基于时钟信号产生脉宽与控制信号对应的读脉冲；读放大电路中根据读脉冲和控制信号选通与读取时间对应的上拉电流源、上拉反熔丝存储单元的位线上的电压，并从读脉冲的上升沿开始读取反熔丝存储单元中存储的数据，并在读脉冲的下降沿进行锁存；该反熔丝存储器读取电路可以根据所需的读取时间产生相应脉宽的读脉冲以及相应大小的上拉电流源，实现对读取时间的自定义编程控制，灵活性较高，满足用户在实际的读取速度和功耗要求之间的选择。

Description

一种读取时间可控的反熔丝存储器读取电路
技术领域
本发明涉及反熔丝存储器领域，尤其是一种读取时间可控的反熔丝存储器读取电路。
背景技术
MTM(Metal-To-Metal)反熔丝存储器中主要包括由反熔丝和编程管构成的反熔丝存储阵列，MTM反熔丝存储器利用两层金属极板之间的可击穿介质进行编程来存储数据，其具备天然的抗辐射性能，可靠性高，且具备较高集成度，因此被广泛应用。
反熔丝存储器在使用时，需要配合读取电路来读取反熔丝存储器中存储的数据，但现有的反熔丝存储器读取电路都是按照固定好的读取时间来读取数据的，难以满足实际应用需求。
发明内容
本发明人针对上述问题及技术需求，提出了一种读取时间可控的反熔丝存储器读取电路，本发明的技术方案如下：
一种读取时间可控的反熔丝存储器读取电路，包括反熔丝存储单元，该反熔丝存储器读取电路包括读取时间控制电路、可编程读脉冲产生电路、读放大电路以及读取寄存器；
读取时间控制电路产生与读取时间对应的具有K个控制位的控制信号提供给可编程读脉冲产生电路和读放大电路；
可编程读脉冲产生电路基于时钟信号产生脉宽与控制信号对应的读脉冲输出至读放大电路；
读放大电路中包括若干个不同大小的上拉电流源，读放大电路根据读脉冲和控制信号选通与读取时间对应的上拉电流源、上拉反熔丝存储单元的位线上的电压，读放大电路从读脉冲的上升沿开始读取反熔丝存储单元中存储的数据，并在读脉冲的下降沿将读取到的数据锁存到读取寄存器中。
其进一步的技术方案为，读取时间越小，对应的读脉冲的脉宽越小、上拉电流源的电流值越大。
其进一步的技术方案为，读取时间控制电路包括K个并联的编程分支，每个编程分支中包括串联的上拉器件和下拉器件，每个编程分支通过上拉器件连接供电电源VDD、通过下拉器件连接地GND，每个编程分支中的上拉器件和下拉器件的公共端连接一个编程开关，K个编程开关的另一端相连并连接编程电压HV_PGM，所述读取时间控制电路获取编程信号并根据所述编程信号控制K个编程开关的通断对相应的编程分支进行编程，每一个编程分支中的上拉器件和下拉器件的公共端用于输出控制信号的一个控制位，且控制信号中最多只有一个控制位为1。
其进一步的技术方案为，读取时间控制电路的上拉器件和下拉器件均由反熔丝实现，上拉反熔丝的上下金属极板电压差为编程电压HV_PGM与供电电源VDD之间的电压差，下拉反熔丝的上下金属极板电压差为编程电压HV_PGM与地GND之间的电压差；根据编程信号控制K个编程开关的通断对相应的编程分支中的反熔丝进行编程操作，将编程电压HV_PGM分别施加到上拉反熔丝和下拉反熔丝的两端，完成对上拉反熔丝或者下拉反熔丝的编程：
在对上拉反熔丝编程时，调节供电电源VDD和地GND的电压值，使得上拉反熔丝的上下金属极板电压差超过反熔丝的击穿电压、下拉反熔丝的上下金属极板电压差小于反熔丝的击穿电压，完成对上拉反熔丝的编程；在对下拉反熔丝编程时，调节供电电源VDD和地GND的电压值，使得下拉反熔丝的上下金属极板电压差超过反熔丝的击穿电压、上拉反熔丝的上下金属极板电压差小于反熔丝的击穿电压，完成对下拉反熔丝的编程，反熔丝在未编程时的电阻值为百兆欧姆级别。
其进一步的技术方案为，可编程读脉冲产生电路包括延迟电路、K个延迟选择开关以及逻辑与门，时钟信号CLK输入延迟电路，延迟电路对时钟信号CLK进行多级延迟，并在K个不同的延迟级分别引出相对于时钟信号CLK具有不同延迟值的时钟延迟信号，每个时钟延迟信号分别连接一个延迟选择开关，K个延迟选择开关的另一端相连并连接逻辑与门的一个输入端，逻辑与门的另一个输入端连接时钟信号CLK，逻辑与门的输出端连接至读放大电路输出读脉冲；
其中，K个延迟选择开关分别受控于控制信号的K个控制位，且延迟选择开关在对应的一个控制位为高电平时闭合输出相应的时钟延迟信号给逻辑与门，时钟延迟信号相对于时钟信号CLK的延迟值越大、读脉冲的脉宽越大。
其进一步的技术方案为，读放大电路包括NMOS型的放电管MN0、若干个不同大小的上拉电流源以及电流源选择电路；
放电管MN0的源极接地、漏极通过缓冲器连接至读取寄存器，可编程读脉冲产生电路的输出端通过反相器连接放电管MN0的栅极；若干个不同大小的上拉电流源通过选通网络连接至放电管MN0的漏极，放电管MN0的漏极还连接反熔丝存储单元的位线；
电流源选择电路根据读脉冲和控制信号控制选通网络将读取时间对应的上拉电流源与放电管MN0的漏极导通。
其进一步的技术方案为，读放大电路中包括一个基准电流源和K个附加电流源，基准电流源连接对应的PMOS管的源极，基准电流源所连接的PMOS管的漏极连接放电管MN0的漏极、栅极与放电管MN0的栅极相连并连接反相器的输出端；K个附加电流源通过选通网络连接至放电管MN0的漏极；
电流源选择电路根据读脉冲和控制信号控制选通网络使K个附加电流源与放电管MN0的漏极均不导通时，由基准电流源构成一个与放电管MN0的漏极导通的上拉电流源；
电流源选择电路根据读脉冲和控制信号控制选通网络使其中一个附加电流源与放电管MN0的漏极导通时，由基准电流源和导通的一个附加电流源叠加构成一个与放电管MN0的漏极导通的上拉电流源；一个基准电流源和K个附加电流源共形成K+1个不同的上拉电流源。
其进一步的技术方案为，选通网络包括K个选通PMOS管，电流源选择电路包括K个逻辑与非门；
每个附加电流源连接对应的一个选通PMOS管的源极，各个选通PMOS管的漏极均连接放电管MN0的漏极；
电流源选择电路中的每个逻辑与非门的一个输入端连接读取时间控制电路获取控制信号的一个控制位、另一个输入端连接可编程读脉冲产生电路获取读脉冲、输出端连接对应的一个选通PMOS管的栅极；
电流源选择电路中的K个逻辑与非门分别对应获取控制信号的K个控制位，并由此控制对应的一个选通PMOS管的通断。
其进一步的技术方案为，读放大电路从读脉冲的上升沿开始读取反熔丝存储单元中存储的数据，当读取到反熔丝存储单元为未编程的高阻抗状态时，放电管MN0的漏极被拉高至高电平；当读取到反熔丝存储单元为编程后的低阻抗状态时，放电管MN0的漏极保持低电平，读取的数据送入到读取寄存器中。
其进一步的技术方案为，读取寄存器采用三模冗余技术设计。
本发明的有益技术效果是：
本申请公开了一种读取时间可控的反熔丝存储器读取电路，该反熔丝存储器读取电路可以根据所需的读取时间对应的编程信号，产生相应脉宽的读脉冲以及相应大小的上拉电流源，实现对读取时间的自定义编程控制，灵活性较高，满足用户在实际的读取速度和功耗要求之间的选择。
该反熔丝存储器读取电路中的读取时间控制电路可以进一步基于反熔丝构建，使得偏置电流低、静态功耗小，同时占用电路面积小、集成度高，且具有掉电不丢失的优点。读取寄存器采用三模冗余设计，使得整个读取电路可靠性高，且具备良好的抗辐射性能。
附图说明
图1是本申请公开的反熔丝存储器读取电路的电路结构图。
图2是本申请公开的反熔丝存储器读取电路在不同的实例下，读脉冲以及反熔丝存储单元的位线BL的电压的波形示意图。
图3是在一个实例中，不同的读取时间与上拉电流源的电流大小对应示意图。
具体实施方式
下面结合附图对本发明的具体实施方式做进一步说明。
本申请公开了一种读取时间可控的反熔丝存储器读取电路，该电路用于读取反熔丝存储单元100中的数据，反熔丝存储单元100包括反熔丝AF和编程管，每个反熔丝的上极板的电位由反熔丝存储单元100的位线BL控制、下极板通过对应的编程管接地，多个这样的反熔丝与编程管的串联结构并联形成阵列结构，各个编程管的栅极由字线WL控制，如图1所示，n个编程管的栅极分别由字线WL<0>、WL<1>……WL<n>控制。当需要从反熔丝存储单元100读取数据时，给相应的字线高电平打开编程管，由反熔丝存储器读取电路读取存储的数据。
本申请的反熔丝存储器读取电路包括读取时间控制电路200、可编程读脉冲产生电路300、读放大电路400以及读取寄存器500，分别介绍如下：
一、读取时间控制电路200。
读取时间控制电路200产生与所需实现的读取时间对应的具有K个控制位的控制信号提供给可编程读脉冲产生电路和读放大电路。控制信号中最多只有一个控制位为1。
具有的，读取时间控制电路200可以根据相应的指令或者移位寄存器产生控制信号，不同的控制信号对应不同的读取时间。在实际应用时，可以利用读取时间控制电路200产生不同的控制信号，继而后续按照不同的读取时间读取反熔丝存储单元100中的数据，这一过程相当于是调试过程，通过不断调试可以确定不同控制信号对应的读取时间的读取效果，并确定读取效果最佳的读取时间对应的控制信号作为最优控制信号，后续工作过程中，即通过读取时间控制电路200产生该最优控制信号。
而为了避免每次都要通过外部指令等方式产生最优控制信号，在一个实施例中，对读取时间控制电路200内部电路进行编程，以使其后续固定输出该最优控制信号。具体的，读取时间控制电路200包括K个并联的编程分支，每个编程分支中包括串联的上拉器件210和下拉器件220，每个编程分支通过上拉器件210连接供电电源VDD、通过下拉器件220连接地GND。每个编程分支中的上拉器件210和下拉器件220的公共端连接一个编程开关230，K个编程开关230的另一端相连并连接编程电压HV_PGM，编程电压HV_PGM高于VDD和GND的电压。读取时间控制电路200获取编程信号，该编程信号即对应最终所要实现的读取时间的控制信号，一般情况下即对应上述最优控制信号，然后根据编程信号控制K个编程开关230的通断对相应的编程分支进行编程，每个编程开关230相应的编程分支即为该编程开关230所连接的编程分支。每一个编程分支中的上拉器件210和下拉器件220的公共端用于输出控制信号的一个控制位。由此通过K个控制位共可以组合形成K+1种控制信号，比如在图1所示的K＝4的举例中，共可以组合形成0000、0001、0010、0100、1000这五种控制信号，完成编程后可以使得读取时间控制电路200默认输出其中一种控制信号。
在上述电路结构中，上拉器件210和下拉器件220可以由普通的电阻等器件实现，但在本申请的一个实例中，读取时间控制电路200的上拉器件210和下拉器件220均由反熔丝实现，由此将由反熔丝实现的上拉器件210称之为上拉反熔丝，由反熔丝实现的下拉器件220称之为下拉反熔丝。上拉反熔丝的上下金属极板电压差为编程电压HV_PGM与供电电源VDD之间的电压差，下拉反熔丝的上下金属极板电压差为编程电压HV_PGM与地GND之间的电压差。根据编程信号控制K个编程开关的通断对相应的编程分支中的反熔丝进行编程操作，将编程电压HV_PGM分别施加到上拉反熔丝和下拉反熔丝的两端，完成对上拉反熔丝或者下拉反熔丝的编程：
在对上拉反熔丝编程时，调节供电电源VDD和地GND的电压值，使得上拉反熔丝的上下金属极板电压差超过反熔丝的击穿电压、下拉反熔丝的上下金属极板电压差小于反熔丝的击穿电压，完成对上拉反熔丝的编程。在对下拉反熔丝编程时，调节供电电源VDD和地GND的电压值，使得下拉反熔丝的上下金属极板电压差超过反熔丝的击穿电压、上拉反熔丝的上下金属极板电压差小于反熔丝的击穿电压，完成对下拉反熔丝的编程。
在该实施例中，使用的反熔丝的击穿电压在7～8V范围内，则该实施例使用的编程电压HV_PGM为10V，在对上拉反熔丝编程时，调节供电电源VDD＝0V、地GND＝5V，这时候上拉反熔丝的上下金属极板电压差为10V超过反熔丝的击穿电压，而下拉反熔丝的上下金属极板电压差为5V小于反熔丝的击穿电压，保护下拉反熔丝防止击穿。在对下拉反熔丝编程时，调节供电电源VDD＝5V、地GND＝0V，使得下拉反熔丝的上下金属极板电压差为10V超过反熔丝的击穿电压，上拉反熔丝的上下金属极板电压差为5V小于反熔丝的击穿电压、保护上拉反熔丝防止击穿。
上拉反熔丝和下拉反熔丝在编程后呈低阻抗状态，电阻值在百欧姆级别，具体的一般为50～150Ω。但在未编程时呈高阻抗状态，电阻值达到百兆欧姆级别，具体的大于200MΩ，因此读取时间控制电路200的偏置电流非常小，在0.02uA以下，相比于采用常规的电阻来实现上下拉器件的做法可以很好地降低电路的静态功耗。同时，采用反熔丝来实现时，占用的电路面积也较小，使得电路集成度较高，且具有掉电不丢失的优点。
二、可编程读脉冲产生电路300。
可编程读脉冲产生电路300基于时钟信号CLK产生脉宽与控制信号对应的读脉冲输出至读放大电路。所需实现的读取时间越小，对应的由控制信号产生的读脉冲(Pluse)的脉宽W越小，通过控制信号可以使工作频率范围更宽，支持外部更高的CLK时钟频率。
具体的，可编程读脉冲产生电路300包括延迟电路310、K个延迟选择开关320以及逻辑与门330，时钟信号CLK输入延迟电路310，延迟电路对时钟信号CLK进行多级延迟，并在K个不同的延迟级分别引出相对于时钟信号CLK具有不同延迟值的时钟延迟信号，延迟级数越高、对应引出的时钟延迟信号相对于时钟信号CLK的延迟值越大。每个时钟延迟信号分别连接一个延迟选择开关320，K个延迟选择开关320的另一端相连并连接逻辑与门330的一个输入端，逻辑与门330的另一个输入端连接时钟信号CLK。在一个实施例中，如图1所示，以K＝4为例，延迟电路310是多级级联的RC延迟电路，X0和C0构成第一个延迟级、X1和C1构成第二个延迟级、X2和C2构成第三个延迟级、X3和C3构成第四个延迟级、X4和C4构成第五个延迟级，则在第二个延迟级、第三个延迟级、第四个延迟级和第五个延迟级的输出端分别引出时钟延迟信号。
K个延迟选择开关320分别受控于控制信号的K个控制位，且延迟选择开关320在对应的一个控制位为高电平时闭合输出相应的时钟延迟信号给逻辑与门330，逻辑与门330对时钟信号CLK和相应的时钟延迟信号进行逻辑与操作产生读脉冲，由此产生的读脉冲的脉宽即为此时的时钟延迟信号相对于时钟信号CLK的延迟值。因此根据控制信号闭合的延迟选择开关320所对应的延迟级数越高、产生的时钟延迟信号相对于时钟信号CLK的延迟值越大，产生并输出给读放大电路的读脉冲的脉宽越宽。逻辑与门330的输出端连接至读放大电路并输出产生的读脉冲。
三、读放大电路400。
读放大电路400中包括若干个不同大小的上拉电流源，读放大电路根据读脉冲和控制信号选通与读取时间对应的上拉电流源、上拉反熔丝存储单元的位线BL上的电压。所需的读取时间越小，对应的由读脉冲和控制信号选通的上拉电流源的电流值越大，由此对反熔丝存储单元的位线BL上的电压的充放电时间更短，实现更快速的读取。请参考图2，case1、case2、case3分别表示读取时间从大至小的三个不同实例，如图2所示的对比图，case1、case2、case3中的读脉冲Pluse的脉宽W依次减少，同时，由于选通的上拉电流源的电流值依次增大，因此图2示出了三个实例中对应的BL电压的上升速度依次加快。
读放大电路400从读脉冲的上升沿开始读取反熔丝存储单元中存储的数据，并在读脉冲的下降沿将读取到的数据锁存到读取寄存器500中。读放大电路400从读脉冲的上升沿开始读取反熔丝存储单元100中存储的数据，当读取到反熔丝存储单元100为未编程的高阻抗状态时，放电管MN0的漏极被拉高至高电平。当读取到反熔丝存储单元100为编程后的低阻抗状态时，放电管MN0的漏极保持低电平，读取的数据送入到读取寄存器500中。
读放大电路400包括NMOS型的放电管MN0、若干个不同大小的上拉电流源以及电流源选择电路410。放电管MN0的源极接地、漏极通过缓冲器420连接至读取寄存器500，可编程读脉冲产生电路300的输出端通过反相器450连接放电管MN0的栅极。若干个不同大小的上拉电流源通过选通网络430连接至放电管MN0的漏极，放电管MN0的漏极还连接反熔丝存储单元100的位线BL。电流源选择电路根据读脉冲和控制信号控制选通网络430将读取时间对应的上拉电流源与放电管MN0的漏极导通。
读放大电路中包括一个基准电流源I0和K个附加电流源440，在图1所示的K＝4的举例中，包括四个附加电流源440分别记为I1、I2、I3、I4。基准电流源I0连接对应的PMOS管MP0的源极，基准电流源I0所连接的PMOS管MP0的漏极连接放电管MN0的漏极、栅极与放电管MN0的栅极相连并连接反相器450的输出端。K个附加电流源440通过选通网络430连接至放电管MN0的漏极。电流源选择电路根据读脉冲和控制信号控制选通网络430使K个附加电流源440与放电管MN0的漏极均不导通时，由基准电流源I0构成一个与放电管MN0的漏极导通的上拉电流源。
电流源选择电路410根据读脉冲和控制信号控制选通网络430使其中一个附加电流源440与放电管MN0的漏极导通时，由基准电流源I0和导通的一个附加电流源叠加构成一个与放电管MN0的漏极导通的上拉电流源。由此，通过一个基准电流源和K个附加电流源共形成K+1个不同的上拉电流源。
比如在图1的举例中，假设I0＝10uA、I1＝8uA、I2＝6uA、I3＝4uA、I4＝2uA，则可以形成如下5个不同大小的上拉电流源：由I0独自实现10uA的上拉电流源，由I0和I4叠加实现12uA的上拉电流源，由I0和I3叠加实现14uA的上拉电流源，由I0和I2叠加实现16uA的上拉电流源，由I0和I1叠加实现18uA的上拉电流源，由此可以实现10uA、12uA、14uA、16uA、18uA共五种不同的上拉电流源，这五种不同的上拉电流源各自对应的读取时间之间的关系如图3所示，可见所需实现的读取时间T越短，相对应的上拉电流源越大，继而根据所需的读取时间选取其中一种大小的上拉电流源。
在一个实施例中，选通网络430包括K个选通PMOS管，电流源选择电路410包括K个逻辑与非门。每个附加电流源440连接对应的一个选通PMOS管的源极，如图1中附加电流源I1、I2、I3、I4分别连接选通PMOS管MP1、MP2、MP3和MP4，各个选通PMOS管的漏极均连接放电管MN0的漏极。
电流源选择电路410中的每个逻辑与非门的一个输入端连接读取时间控制电路200获取控制信号的一个控制位、另一个输入端连接可编程读脉冲产生电路获取读脉冲、输出端连接对应的一个选通PMOS管的栅极。
电流源选择电路410中的K个逻辑与非门分别对应获取控制信号的K个控制位，并由此控制对应的一个选通PMOS管的通断，实现对所连接的附加电流源440与放电管MN0的漏极的通断控制。
四、读取寄存器500。
读取寄存器500的D端连接读放大电路400的输出端获取读取到的数据，Q端可以输出寄存的数据DATA。可编程读脉冲产生电路300的输出端通过反相器连接读取寄存器500的clk端。进一步的，在一个实施例中读取寄存器500采用三模冗余技术设计，从而可以提升整体的抗辐射加固性能。
以上所述的仅是本申请的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。

Claims (10)

1.一种读取时间可控的反熔丝存储器读取电路，包括反熔丝存储单元，其特征在于，所述反熔丝存储器读取电路包括读取时间控制电路、可编程读脉冲产生电路、读放大电路以及读取寄存器；
所述读取时间控制电路产生与读取时间对应的具有K个控制位的控制信号提供给所述可编程读脉冲产生电路和所述读放大电路；
所述可编程读脉冲产生电路基于时钟信号产生脉宽与所述控制信号对应的读脉冲输出至所述读放大电路；
所述读放大电路中包括若干个不同大小的上拉电流源，所述读放大电路根据所述读脉冲和所述控制信号选通与所述读取时间对应的上拉电流源、上拉所述反熔丝存储单元的位线上的电压，所述读放大电路从所述读脉冲的上升沿开始读取所述反熔丝存储单元中存储的数据，并在所述读脉冲的下降沿将读取到的数据锁存到所述读取寄存器中。
2.根据权利要求1所述的反熔丝存储器读取电路，其特征在于，读取时间越小，对应的读脉冲的脉宽越小、上拉电流源的电流值越大。
3.根据权利要求1所述的反熔丝存储器读取电路，其特征在于，所述读取时间控制电路包括K个并联的编程分支，每个编程分支中包括串联的上拉器件和下拉器件，每个编程分支通过上拉器件连接供电电源VDD、通过下拉器件连接地GND，每个编程分支中的上拉器件和下拉器件的公共端连接一个编程开关，K个编程开关的另一端相连并连接编程电压HV_PGM，所述读取时间控制电路获取编程信号并根据所述编程信号控制K个编程开关的通断对相应的编程分支进行编程，每一个编程分支中的上拉器件和下拉器件的公共端用于输出控制信号的一个控制位，且控制信号中最多只有一个控制位为1。
4.根据权利要求3所述的反熔丝存储器读取电路，其特征在于，所述读取时间控制电路的上拉器件和下拉器件均由反熔丝实现，上拉反熔丝的上下金属极板电压差为编程电压HV_PGM与供电电源VDD之间的电压差，下拉反熔丝的上下金属极板电压差为编程电压HV_PGM与地GND之间的电压差；根据所述编程信号控制K个编程开关的通断对相应的编程分支中的反熔丝进行编程操作，将所述编程电压HV_PGM分别施加到上拉反熔丝和下拉反熔丝的两端，完成对上拉反熔丝或者下拉反熔丝的编程：
在对上拉反熔丝编程时，调节供电电源VDD和地GND的电压值，使得上拉反熔丝的上下金属极板电压差超过反熔丝的击穿电压、下拉反熔丝的上下金属极板电压差小于反熔丝的击穿电压，完成对上拉反熔丝的编程；在对下拉反熔丝编程时，调节供电电源VDD和地GND的电压值，使得下拉反熔丝的上下金属极板电压差超过反熔丝的击穿电压、上拉反熔丝的上下金属极板电压差小于反熔丝的击穿电压，完成对下拉反熔丝的编程，反熔丝在未编程时的电阻值为百兆欧姆级别。
5.根据权利要求1所述的反熔丝存储器读取电路，其特征在于，所述可编程读脉冲产生电路包括延迟电路、K个延迟选择开关以及逻辑与门，时钟信号CLK输入所述延迟电路，所述延迟电路对所述时钟信号CLK进行多级延迟，并在K个不同的延迟级分别引出相对于所述时钟信号CLK具有不同延迟值的时钟延迟信号，每个时钟延迟信号分别连接一个延迟选择开关，K个延迟选择开关的另一端相连并连接所述逻辑与门的一个输入端，所述逻辑与门的另一个输入端连接所述时钟信号CLK，所述逻辑与门的输出端连接至所述读放大电路输出所述读脉冲；
其中，K个延迟选择开关分别受控于所述控制信号的K个控制位，且延迟选择开关在对应的一个控制位为高电平时闭合输出相应的时钟延迟信号给所述逻辑与门，时钟延迟信号相对于所述时钟信号CLK的延迟值越大、读脉冲的脉宽越大。
6.根据权利要求1所述的反熔丝存储器读取电路，其特征在于，所述读放大电路包括NMOS型的放电管MN0、若干个不同大小的上拉电流源以及电流源选择电路；
所述放电管MN0的源极接地、漏极通过缓冲器连接至所述读取寄存器，所述可编程读脉冲产生电路的输出端通过反相器连接所述放电管MN0的栅极；若干个不同大小的上拉电流源通过选通网络连接至所述放电管MN0的漏极，所述放电管MN0的漏极还连接所述反熔丝存储单元的位线；
所述电流源选择电路根据所述读脉冲和所述控制信号控制所述选通网络将所述读取时间对应的上拉电流源与所述放电管MN0的漏极导通。
7.根据权利要求6所述的反熔丝存储器读取电路，其特征在于，所述读放大电路中包括一个基准电流源和K个附加电流源，基准电流源连接对应的PMOS管的源极，基准电流源所连接的PMOS管的漏极连接所述放电管MN0的漏极、栅极与所述放电管MN0的栅极相连并连接所述反相器的输出端；K个附加电流源通过所述选通网络连接至所述放电管MN0的漏极；
所述电流源选择电路根据所述读脉冲和所述控制信号控制所述选通网络使K个附加电流源与所述放电管MN0的漏极均不导通时，由所述基准电流源构成一个与所述放电管MN0的漏极导通的上拉电流源；
所述电流源选择电路根据所述读脉冲和所述控制信号控制所述选通网络使其中一个附加电流源与所述放电管MN0的漏极导通时，由所述基准电流源和导通的一个附加电流源叠加构成一个与所述放电管MN0的漏极导通的上拉电流源；一个基准电流源和K个附加电流源共形成K+1个不同的上拉电流源。
8.根据权利要求7所述的反熔丝存储器读取电路，其特征在于，所述选通网络包括K个选通PMOS管，所述电流源选择电路包括K个逻辑与非门；
每个附加电流源连接对应的一个选通PMOS管的源极，各个选通PMOS管的漏极均连接所述放电管MN0的漏极；
所述电流源选择电路中的每个逻辑与非门的一个输入端连接所述读取时间控制电路获取所述控制信号的一个控制位、另一个输入端连接所述可编程读脉冲产生电路获取所述读脉冲、输出端连接对应的一个选通PMOS管的栅极；
所述电流源选择电路中的K个逻辑与非门分别对应获取所述控制信号的K个控制位，并由此控制对应的一个选通PMOS管的通断。
9.根据权利要求6所述的反熔丝存储器读取电路，其特征在于，所述读放大电路从所述读脉冲的上升沿开始读取所述反熔丝存储单元中存储的数据，当读取到所述反熔丝存储单元为未编程的高阻抗状态时，所述放电管MN0的漏极被拉高至高电平；当读取到所述反熔丝存储单元为编程后的低阻抗状态时，所述放电管MN0的漏极保持低电平，读取的数据送入到所述读取寄存器中。
10.根据权利要求1所述的反熔丝存储器读取电路，其特征在于，所述读取寄存器采用三模冗余技术设计。
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* Cited by examiner, † Cited by third party
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CN107293331A (zh) * 2016-04-13 2017-10-24 中芯国际集成电路制造(上海)有限公司 一种电可编程熔丝存储数据的读取电路及电子装置
CN112582013A (zh) * 2019-09-29 2021-03-30 长鑫存储技术有限公司 反熔丝存储单元电路、阵列电路及其读写方法
CN113345506B (zh) * 2021-08-04 2021-11-05 南京沁恒微电子股份有限公司 一种反熔丝存储单元及其数据读写电路
CN114171096A (zh) * 2021-12-03 2022-03-11 无锡中微亿芯有限公司 一种读取时间可控的反熔丝存储器读取电路

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023098063A1 (zh) * 2021-12-03 2023-06-08 无锡中微亿芯有限公司 一种读取时间可控的反熔丝存储器读取电路

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