JPH07147530A - ラッチ回路及びマスタースレーブ型フリップフロップ回路 - Google Patents
ラッチ回路及びマスタースレーブ型フリップフロップ回路Info
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- JPH07147530A JPH07147530A JP5293462A JP29346293A JPH07147530A JP H07147530 A JPH07147530 A JP H07147530A JP 5293462 A JP5293462 A JP 5293462A JP 29346293 A JP29346293 A JP 29346293A JP H07147530 A JPH07147530 A JP H07147530A
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Abstract
(57)【要約】
【目的】 高速化及び低消費電力が図れるラッチ回路を
得る。 【構成】 スイッチング手段５が導通して入力情報はノ
ード３に伝達される。この時、スイッチング手段２２も
導通状態になり、ノード３とノード１８とは電気的に接
続状態になる。現入力情報が前入力情報の反転した情報
であると、容量性素子１７に保持された反転情報により
ノード３の電位は速やかに変化し、出力ノード２に現入
力情報に基づいた情報を出力する。スイッチング手段５
が非導通状態に変化すると、スイッチング手段２２も非
導通状態に変化し、ノード３は容量性素子１７の影響を
受けなくなる。この時、スイッチング手段１２は導通状
態になり、ノード１１の情報がラッチ部入力ノード３に
伝達され、ラッチ部８はラッチ状態になるとともに、ス
イッチング手段１９も導通状態になり、ラッチ部出力ノ
ード４の情報がスイッチング手段１９を介してノード１
８に伝達され、容量性素子１７には反転情報が保持され
る。
得る。 【構成】 スイッチング手段５が導通して入力情報はノ
ード３に伝達される。この時、スイッチング手段２２も
導通状態になり、ノード３とノード１８とは電気的に接
続状態になる。現入力情報が前入力情報の反転した情報
であると、容量性素子１７に保持された反転情報により
ノード３の電位は速やかに変化し、出力ノード２に現入
力情報に基づいた情報を出力する。スイッチング手段５
が非導通状態に変化すると、スイッチング手段２２も非
導通状態に変化し、ノード３は容量性素子１７の影響を
受けなくなる。この時、スイッチング手段１２は導通状
態になり、ノード１１の情報がラッチ部入力ノード３に
伝達され、ラッチ部８はラッチ状態になるとともに、ス
イッチング手段１９も導通状態になり、ラッチ部出力ノ
ード４の情報がスイッチング手段１９を介してノード１
８に伝達され、容量性素子１７には反転情報が保持され
る。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路に用
いられるラッチ回路及びマスタースレーブ型フリップフ
ロップ回路に関するものである。
いられるラッチ回路及びマスタースレーブ型フリップフ
ロップ回路に関するものである。
【０００２】
【従来の技術】図５２は従来のスタティック型ラッチ回
路を示すものであり、図５２において１は“Ｈ”レベル
か“Ｌ”レベルからなる入力情報ＩＮが入力されるラッ
チ回路の入力ノード、２はラッチ回路の出力ノード、３
はラッチ部入力ノード、４は上記出力ノードに接続され
るラッチ部出力ノード、５は上記入力ノード１と上記ラ
ッチ部入力ノード３との間に接続され、第１の制御信号
に制御されて上記入力ノード１に現れた入力情報ＩＮを
上記ラッチ部入力ノード３に伝達するための第１のスイ
ッチング手段で、上記入力ノード１と上記ラッチ部入力
ノード３との間に接続され、ゲート電極に第１の制御信
号を構成する制御信号φが入力されるＮチャネル型ＭＯ
Ｓトランジスタ６と、このＮチャネル型ＭＯＳトランジ
スタ６と並列に接続され、ゲート電極に第１の制御信号
を構成する制御信号φに対して反転した信号である制御
信号／φが入力されるＰチャネル型ＭＯＳトランジスタ
７とによって構成されたものである。
路を示すものであり、図５２において１は“Ｈ”レベル
か“Ｌ”レベルからなる入力情報ＩＮが入力されるラッ
チ回路の入力ノード、２はラッチ回路の出力ノード、３
はラッチ部入力ノード、４は上記出力ノードに接続され
るラッチ部出力ノード、５は上記入力ノード１と上記ラ
ッチ部入力ノード３との間に接続され、第１の制御信号
に制御されて上記入力ノード１に現れた入力情報ＩＮを
上記ラッチ部入力ノード３に伝達するための第１のスイ
ッチング手段で、上記入力ノード１と上記ラッチ部入力
ノード３との間に接続され、ゲート電極に第１の制御信
号を構成する制御信号φが入力されるＮチャネル型ＭＯ
Ｓトランジスタ６と、このＮチャネル型ＭＯＳトランジ
スタ６と並列に接続され、ゲート電極に第１の制御信号
を構成する制御信号φに対して反転した信号である制御
信号／φが入力されるＰチャネル型ＭＯＳトランジスタ
７とによって構成されたものである。
【０００３】８は上記スイッチング手段５を介して上記
ラッチ部入力ノード３に入力された入力情報ＩＮに基づ
いた情報を上記ラッチ部出力ノード４を介して出力ノー
ド２に出力するとともに、上記スイッチング手段５を介
して上記ラッチ部入力ノード３に入力された入力情報Ｉ
Ｎに相当する情報を一時保持するためのラッチ部で、入
力が上記ラッチ部入力ノード３に接続されるとともに出
力が上記ラッチ部出力ノード４に接続された第１のイン
バータ手段（ＮＯＴゲート）９、入力が上記ラッチ部出
力ノード４に接続されるとともに出力が情報保持ノード
１１に接続された第２のインバータ手段（ＮＯＴゲー
ト）１０と、上記ラッチ部入力ノード３と上記情報保持
ノード１１との間に接続され、第１の制御信号に対して
反転した信号である第２の制御信号に制御されて上記情
報保持ノード１１に現れた信号を上記ラッチ部入力ノー
ド３に伝達するための第２のスイッチング手段１２とに
よって構成されているものである。
ラッチ部入力ノード３に入力された入力情報ＩＮに基づ
いた情報を上記ラッチ部出力ノード４を介して出力ノー
ド２に出力するとともに、上記スイッチング手段５を介
して上記ラッチ部入力ノード３に入力された入力情報Ｉ
Ｎに相当する情報を一時保持するためのラッチ部で、入
力が上記ラッチ部入力ノード３に接続されるとともに出
力が上記ラッチ部出力ノード４に接続された第１のイン
バータ手段（ＮＯＴゲート）９、入力が上記ラッチ部出
力ノード４に接続されるとともに出力が情報保持ノード
１１に接続された第２のインバータ手段（ＮＯＴゲー
ト）１０と、上記ラッチ部入力ノード３と上記情報保持
ノード１１との間に接続され、第１の制御信号に対して
反転した信号である第２の制御信号に制御されて上記情
報保持ノード１１に現れた信号を上記ラッチ部入力ノー
ド３に伝達するための第２のスイッチング手段１２とに
よって構成されているものである。
【０００４】なお、第２のスイッチング手段１２は、上
記ラッチ部入力ノード３と上記情報保持ノード１１との
間に接続され、ゲート電極に第２の制御信号を構成する
制御信号／φが入力されるＮチャネル型ＭＯＳトランジ
スタ１３と、このＮチャネル型ＭＯＳトランジスタ１３
と並列に接続され、ゲート電極に第２の制御信号を構成
する制御信号φが入力されるＰチャネル型ＭＯＳトラン
ジスタ１４とによって構成されているものである。
記ラッチ部入力ノード３と上記情報保持ノード１１との
間に接続され、ゲート電極に第２の制御信号を構成する
制御信号／φが入力されるＮチャネル型ＭＯＳトランジ
スタ１３と、このＮチャネル型ＭＯＳトランジスタ１３
と並列に接続され、ゲート電極に第２の制御信号を構成
する制御信号φが入力されるＰチャネル型ＭＯＳトラン
ジスタ１４とによって構成されているものである。
【０００５】次に、このように構成された従来のスタテ
ィック型ラッチ回路の動作について説明する。第１の制
御信号が第１のスイッチング手段５を非導通状態から導
通状態に変化、つまり、制御信号φが“Ｌ”レベルから
“Ｈ”レベルに変化するとともに、制御信号／φが
“Ｈ”レベルから“Ｌ”レベルに変化するとＮチャネル
型ＭＯＳトランジスタ６及びＰチャネル型ＭＯＳトラン
ジスタ７は導通状態、つまり第１のスイッチング手段５
は導通状態にされ、入力ノード１に入力された入力情
報、ＩＮはラッチ部入力ノード３に伝達される。ラッチ
部入力ノード３に伝達された入力情報ＩＮは、第１のイ
ンバータ手段９にて反転され、ラッチ部出力ノード４を
介して出力ノード２から出力されることになる。また、
ラッチ部出力ノード４に現れた入力情報ＩＮの反転情報
は第２のインバータ手段１０にて反転されて入力情報Ｉ
Ｎと同じ情報として情報保持ノード１１に出力されるこ
とになる。
ィック型ラッチ回路の動作について説明する。第１の制
御信号が第１のスイッチング手段５を非導通状態から導
通状態に変化、つまり、制御信号φが“Ｌ”レベルから
“Ｈ”レベルに変化するとともに、制御信号／φが
“Ｈ”レベルから“Ｌ”レベルに変化するとＮチャネル
型ＭＯＳトランジスタ６及びＰチャネル型ＭＯＳトラン
ジスタ７は導通状態、つまり第１のスイッチング手段５
は導通状態にされ、入力ノード１に入力された入力情
報、ＩＮはラッチ部入力ノード３に伝達される。ラッチ
部入力ノード３に伝達された入力情報ＩＮは、第１のイ
ンバータ手段９にて反転され、ラッチ部出力ノード４を
介して出力ノード２から出力されることになる。また、
ラッチ部出力ノード４に現れた入力情報ＩＮの反転情報
は第２のインバータ手段１０にて反転されて入力情報Ｉ
Ｎと同じ情報として情報保持ノード１１に出力されるこ
とになる。
【０００６】この時、第２の制御信号は、第１の制御信
号の反転信号であるので、第２のスイッチング手段１２
を導通状態から非導通状態に変化、つまり、制御信号φ
が“Ｌ”レベルから“Ｈ”レベルに変化するとともに、
制御信号／φが“Ｈ”レベルから“Ｌ”レベルに変化
し、Ｎチャネル型ＭＯＳトランジスタ１３及びＰチャネ
ル型ＭＯＳトランジスタ１４は非導通状態、つまり第２
のスイッチング手段１２は非導通情報にされる。したが
って、ラッチ部入力ノード３と情報保持ノード１１とは
電気的に非接続状態になっているものである。
号の反転信号であるので、第２のスイッチング手段１２
を導通状態から非導通状態に変化、つまり、制御信号φ
が“Ｌ”レベルから“Ｈ”レベルに変化するとともに、
制御信号／φが“Ｈ”レベルから“Ｌ”レベルに変化
し、Ｎチャネル型ＭＯＳトランジスタ１３及びＰチャネ
ル型ＭＯＳトランジスタ１４は非導通状態、つまり第２
のスイッチング手段１２は非導通情報にされる。したが
って、ラッチ部入力ノード３と情報保持ノード１１とは
電気的に非接続状態になっているものである。
【０００７】そして、第１の制御信号が第１のスイッチ
ング手段５を導通状態から非導通状態に変化、つまり、
制御信号φが“Ｈ”レベルから“Ｌ”レベルに変化する
とともに、制御信号／φが“Ｌ”レベルから“Ｈ”レベ
ルに変化するとＮチャネル型ＭＯＳトランジスタ６及び
Ｐチャネル型ＭＯＳトランジスタ７は非導通状態、つま
り第１のスイッチング手段５は非導通状態にされる。そ
の結果、ラッチ部入力ノード３は入力ノード１から電気
的に非接続状態とされる。この時、第２の制御信号は第
２のスイッチング手段１２を非導通状態から導通状態に
変化、つまり、制御信号φが“Ｈ”レベルから“Ｌ”レ
ベルに変化するとともに、制御信号／φが“Ｌ”レベル
から“Ｈ”レベルに変化し、Ｎチャネル型ＭＯＳトラン
ジスタ１３及びＰチャネル型ＭＯＳトランジスタ１４は
導通状態、つまり第２のスイッチング手段１２は導通状
態にされる。その結果、情報保持ノード１１に現れてい
る情報は、第２のスイッチング手段１２を介してラッチ
部入力ノード３に伝達され、ラッチ入力ノード３には第
１及び第２のインバータ手段９及び１０によって入力情
報ＩＮと同じ情報が一時保持（ラッチ）されるととも
に、次の入力情報ＩＮがラッチ入力ノード３に入力され
るまで、ラッチ出力ノード４には入力情報ＩＮの反転情
報が現れ続けるものである。
ング手段５を導通状態から非導通状態に変化、つまり、
制御信号φが“Ｈ”レベルから“Ｌ”レベルに変化する
とともに、制御信号／φが“Ｌ”レベルから“Ｈ”レベ
ルに変化するとＮチャネル型ＭＯＳトランジスタ６及び
Ｐチャネル型ＭＯＳトランジスタ７は非導通状態、つま
り第１のスイッチング手段５は非導通状態にされる。そ
の結果、ラッチ部入力ノード３は入力ノード１から電気
的に非接続状態とされる。この時、第２の制御信号は第
２のスイッチング手段１２を非導通状態から導通状態に
変化、つまり、制御信号φが“Ｈ”レベルから“Ｌ”レ
ベルに変化するとともに、制御信号／φが“Ｌ”レベル
から“Ｈ”レベルに変化し、Ｎチャネル型ＭＯＳトラン
ジスタ１３及びＰチャネル型ＭＯＳトランジスタ１４は
導通状態、つまり第２のスイッチング手段１２は導通状
態にされる。その結果、情報保持ノード１１に現れてい
る情報は、第２のスイッチング手段１２を介してラッチ
部入力ノード３に伝達され、ラッチ入力ノード３には第
１及び第２のインバータ手段９及び１０によって入力情
報ＩＮと同じ情報が一時保持（ラッチ）されるととも
に、次の入力情報ＩＮがラッチ入力ノード３に入力され
るまで、ラッチ出力ノード４には入力情報ＩＮの反転情
報が現れ続けるものである。
【０００８】
【発明が解決しようとする課題】しかるに、このように
構成された従来のスタティック型ラッチ回路にあって
は、第１のスイッチング手段５を介して入力される入力
情報ＩＮ（以下、現入力情報ＩＮと称す）が、前に入力
された入力情報（以下、前入力情報ＩＮと称す。）、つ
まり、ラッチ部８にラッチされている情報と異なる場
合、現入力情報ＩＮに基づいて出力ノード２に出力する
時間が遅いとともに、消費電力が大きかったものであ
る。
構成された従来のスタティック型ラッチ回路にあって
は、第１のスイッチング手段５を介して入力される入力
情報ＩＮ（以下、現入力情報ＩＮと称す）が、前に入力
された入力情報（以下、前入力情報ＩＮと称す。）、つ
まり、ラッチ部８にラッチされている情報と異なる場
合、現入力情報ＩＮに基づいて出力ノード２に出力する
時間が遅いとともに、消費電力が大きかったものであ
る。
【０００９】この点についてさらに詳述する。前入力情
報ＩＮが“Ｈ”レベル（電源電位）、つまりラッチ部入
力ノード３にラッチされている情報が“Ｈ”レベルであ
り、現入力情報ＩＮが“Ｌ”レベル（接地電位）である
とすると、第１の制御信号によって第１のスイッチング
手段５が導通状態になると、現入力情報ＩＮによってラ
ッチ部入力ノード３にラッチされている“Ｈ”レベルの
電位を“Ｌ”レベルの電位まで放電する必要があり、ラ
ッチ部入力ノード３の情報を反転させるのに時間がかか
り、結果として出力ノード２に出力されるまでの時間が
遅くなってしまうものであった。また、逆に、前入力情
報ＩＮが“Ｌ”レベルであり、現入力情報ＩＮが“Ｈ”
レベルであるとすると、第１の制御信号によって第１の
スイッチング手段５が導通状態になると、現入力情報Ｉ
Ｎによってラッチ部入力ノード３にラッチされている
“Ｌ”レベルの電位を“Ｈ”レベルの電位まで充電する
必要があり、ラッチ部入力ノード３の情報を反転させる
のに時間がかかり、結果として出力ノード２に出力され
るまでの時間が遅くなってしまうとともに、ラッチ部入
力ノード３を充電するために直流電流が流れ、消費電力
が大きくなってしまうものであった。このような時間の
遅れは、半導体集積回路の電源電位が５Ｖから、３．３
Ｖに低電源化されることにより如実に現れてくるもので
ある。
報ＩＮが“Ｈ”レベル（電源電位）、つまりラッチ部入
力ノード３にラッチされている情報が“Ｈ”レベルであ
り、現入力情報ＩＮが“Ｌ”レベル（接地電位）である
とすると、第１の制御信号によって第１のスイッチング
手段５が導通状態になると、現入力情報ＩＮによってラ
ッチ部入力ノード３にラッチされている“Ｈ”レベルの
電位を“Ｌ”レベルの電位まで放電する必要があり、ラ
ッチ部入力ノード３の情報を反転させるのに時間がかか
り、結果として出力ノード２に出力されるまでの時間が
遅くなってしまうものであった。また、逆に、前入力情
報ＩＮが“Ｌ”レベルであり、現入力情報ＩＮが“Ｈ”
レベルであるとすると、第１の制御信号によって第１の
スイッチング手段５が導通状態になると、現入力情報Ｉ
Ｎによってラッチ部入力ノード３にラッチされている
“Ｌ”レベルの電位を“Ｈ”レベルの電位まで充電する
必要があり、ラッチ部入力ノード３の情報を反転させる
のに時間がかかり、結果として出力ノード２に出力され
るまでの時間が遅くなってしまうとともに、ラッチ部入
力ノード３を充電するために直流電流が流れ、消費電力
が大きくなってしまうものであった。このような時間の
遅れは、半導体集積回路の電源電位が５Ｖから、３．３
Ｖに低電源化されることにより如実に現れてくるもので
ある。
【００１０】この発明は、上記した点に鑑みてなされた
ものであり、高速化及び低消費電力が図れるラッチ回路
及びマスタースレーブ型フリップフロップ回路を得るこ
とを目的とするものである。
ものであり、高速化及び低消費電力が図れるラッチ回路
及びマスタースレーブ型フリップフロップ回路を得るこ
とを目的とするものである。
【００１１】
【課題を解決するための手段】この発明の第１の発明に
係わるラッチ回路は、入力情報を受けるスイッチング手
段と、このスイッチング手段を介してラッチ部入力ノー
ドに入力された入力情報に基づいた出力情報をラッチ部
出力ノードに出力するとともに上記入力情報を上記ラッ
チ部入力ノードに、出力情報を上記ラッチ部出力ノード
にそれぞれ一時的に保持するラッチ部とを有するラッチ
手段と、このラッチ手段に一時的に保持された入力情報
の反転した情報を保持する保持部を有し、ラッチ部のラ
ッチ部入力ノードに上記ラッチ手段のスイッチング手段
を介して入力情報が入力される時に保持部に保持された
情報をラッチ手段のラッチ部入力ノードに供給する保持
手段とを設けたものである。
係わるラッチ回路は、入力情報を受けるスイッチング手
段と、このスイッチング手段を介してラッチ部入力ノー
ドに入力された入力情報に基づいた出力情報をラッチ部
出力ノードに出力するとともに上記入力情報を上記ラッ
チ部入力ノードに、出力情報を上記ラッチ部出力ノード
にそれぞれ一時的に保持するラッチ部とを有するラッチ
手段と、このラッチ手段に一時的に保持された入力情報
の反転した情報を保持する保持部を有し、ラッチ部のラ
ッチ部入力ノードに上記ラッチ手段のスイッチング手段
を介して入力情報が入力される時に保持部に保持された
情報をラッチ手段のラッチ部入力ノードに供給する保持
手段とを設けたものである。
【００１２】この発明の第２の発明に係わるラッチ回路
は、入力情報を一方の電極に受け、制御信号により導通
状態と非導通状態に制御されるスイッチング手段と、こ
のスイッチング手段の他方の電極にラッチ部入力ノード
が接続され、スイッチング手段を介して入力された入力
情報に基づいた出力情報をラッチ部出力ノードに出力す
るとともに入力情報をラッチ部入力ノードに、出力情報
を上記ラッチ部出力ノードにそれぞれ一時的に保持する
ラッチ部とを有するラッチ手段と、このラッチ手段に一
時的に保持される入力情報の反転した情報を保持する保
持部と、この保持部に接続される反転情報保持ノード
と、この反転保持ノードとラッチ部のラッチ部入力ノー
ドとの間に接続され、ラッチ手段のスイッチング手段が
導通状態にされる所定期間、制御信号により導通状態と
されるとともにラッチ手段のスイッチング手段が非導通
状態の時に制御信号により非導通状態とされるスイッチ
ング手段とを有する保持手段とを設けたものである。
は、入力情報を一方の電極に受け、制御信号により導通
状態と非導通状態に制御されるスイッチング手段と、こ
のスイッチング手段の他方の電極にラッチ部入力ノード
が接続され、スイッチング手段を介して入力された入力
情報に基づいた出力情報をラッチ部出力ノードに出力す
るとともに入力情報をラッチ部入力ノードに、出力情報
を上記ラッチ部出力ノードにそれぞれ一時的に保持する
ラッチ部とを有するラッチ手段と、このラッチ手段に一
時的に保持される入力情報の反転した情報を保持する保
持部と、この保持部に接続される反転情報保持ノード
と、この反転保持ノードとラッチ部のラッチ部入力ノー
ドとの間に接続され、ラッチ手段のスイッチング手段が
導通状態にされる所定期間、制御信号により導通状態と
されるとともにラッチ手段のスイッチング手段が非導通
状態の時に制御信号により非導通状態とされるスイッチ
ング手段とを有する保持手段とを設けたものである。
【００１３】この発明の第３の発明に係わるラッチ回路
は、入力情報を一方の電極に受け、制御信号により導通
状態と非導通状態に制御される第１のスイッチング手段
と、この第１のスイッチング手段の他方の電極が接続さ
れるラッチ部入力ノードに入力が接続されるとともに出
力情報を出力するラッチ部出力ノードに出力が接続され
る第１のインバータ手段及びラッチ出力ノードに入力が
接続されるとともにラッチ部入力ノードに出力が接続さ
れる第２のインバータ手段を有するラッチ部とを有する
ラッチ手段と、このラッチ手段のラッチ部のラッチ部出
力ノードと反転情報保持ノードとの間に接続され、ラッ
チ手段の第１のスイッチング手段が非導通状態にされる
所定期間、制御信号により導通状態とされるとともにラ
ッチ手段の第１のスイッチング手段が導通状態の時に制
御信号により非導通状態とされる第３のスイッチング手
段と、ラッチ手段のラッチ部のラッチ部入力ノードと反
転情報保持ノードとの間に接続され、ラッチ手段の第１
のスイッチング手段が導通状態にされる所定期間、制御
信号により導通状態にされるとともに上記ラッチ手段の
第１のスイッチング手段が非導通状態の時に制御信号に
より非導通状態とされる第４のスイッチング手段と、反
転保持ノードに接続された保持部とを有する保持手段と
を設けたものである。
は、入力情報を一方の電極に受け、制御信号により導通
状態と非導通状態に制御される第１のスイッチング手段
と、この第１のスイッチング手段の他方の電極が接続さ
れるラッチ部入力ノードに入力が接続されるとともに出
力情報を出力するラッチ部出力ノードに出力が接続され
る第１のインバータ手段及びラッチ出力ノードに入力が
接続されるとともにラッチ部入力ノードに出力が接続さ
れる第２のインバータ手段を有するラッチ部とを有する
ラッチ手段と、このラッチ手段のラッチ部のラッチ部出
力ノードと反転情報保持ノードとの間に接続され、ラッ
チ手段の第１のスイッチング手段が非導通状態にされる
所定期間、制御信号により導通状態とされるとともにラ
ッチ手段の第１のスイッチング手段が導通状態の時に制
御信号により非導通状態とされる第３のスイッチング手
段と、ラッチ手段のラッチ部のラッチ部入力ノードと反
転情報保持ノードとの間に接続され、ラッチ手段の第１
のスイッチング手段が導通状態にされる所定期間、制御
信号により導通状態にされるとともに上記ラッチ手段の
第１のスイッチング手段が非導通状態の時に制御信号に
より非導通状態とされる第４のスイッチング手段と、反
転保持ノードに接続された保持部とを有する保持手段と
を設けたものである。
【００１４】この発明の第４の発明に係わるラッチ回路
は、入力情報を一方の電極に受け、制御信号により導通
状態と非導通状態に制御される第１のスイッチング手段
と、この第１のスイッチング手段の他方の電極が接続さ
れるラッチ部入力ノードに入力が接続されるとともに出
力情報を出力するラッチ部出力ノードに出力が接続され
る第１のインバータ手段及びラッチ出力ノードに入力が
接続されるとともにラッチ部入力ノードに出力が接続さ
れる第２のインバータ手段を有するラッチ部とを有する
ラッチ手段と、このラッチ手段のラッチ部の第２のイン
バータ手段の出力と反転情報保持ノードとの間に直列接
続される、第２のインバータ手段の出力を反転するため
のインバータ手段及びラッチ手段の第１のスイッチング
手段が非導通状態にされる所定期間、制御信号により導
通状態とされるとともにラッチ手段の第１のスイッチン
グ手段が導通状態の時に制御信号により非導通状態とさ
れる第３のスイッチング手段と、ラッチ手段のラッチ部
のラッチ部入力ノードと反転情報保持ノードとの間に接
続され、ラッチ手段の第１のスイッチング手段が導通状
態にされる所定期間、制御信号により導通状態とされる
とともに上記ラッチ手段の第１のスイッチング手段が非
導通状態の時に制御信号により非導通状態とされる第４
のスイッチング手段と、反転保持ノードに接続された保
持部とを有する保持手段とを設けたものである。
は、入力情報を一方の電極に受け、制御信号により導通
状態と非導通状態に制御される第１のスイッチング手段
と、この第１のスイッチング手段の他方の電極が接続さ
れるラッチ部入力ノードに入力が接続されるとともに出
力情報を出力するラッチ部出力ノードに出力が接続され
る第１のインバータ手段及びラッチ出力ノードに入力が
接続されるとともにラッチ部入力ノードに出力が接続さ
れる第２のインバータ手段を有するラッチ部とを有する
ラッチ手段と、このラッチ手段のラッチ部の第２のイン
バータ手段の出力と反転情報保持ノードとの間に直列接
続される、第２のインバータ手段の出力を反転するため
のインバータ手段及びラッチ手段の第１のスイッチング
手段が非導通状態にされる所定期間、制御信号により導
通状態とされるとともにラッチ手段の第１のスイッチン
グ手段が導通状態の時に制御信号により非導通状態とさ
れる第３のスイッチング手段と、ラッチ手段のラッチ部
のラッチ部入力ノードと反転情報保持ノードとの間に接
続され、ラッチ手段の第１のスイッチング手段が導通状
態にされる所定期間、制御信号により導通状態とされる
とともに上記ラッチ手段の第１のスイッチング手段が非
導通状態の時に制御信号により非導通状態とされる第４
のスイッチング手段と、反転保持ノードに接続された保
持部とを有する保持手段とを設けたものである。
【００１５】この発明の第５の発明に係わるラッチ回路
は、この発明の第３または第４の発明に係わるラッチ回
路のラッチ手段として、さらに、第２のインバータ手段
は出力とラッチ手段のラッチ部のラッチ部入力ノードと
の間に接続され、ラッチ手段の第１のスイッチング手段
が非導通状態の時に制御信号により導通状態とされると
ともにラッチ手段の第１のスイッチング手段が導通状態
の時に制御信号により非導通状態とされる第２のスイッ
チング手段を設けたものである。
は、この発明の第３または第４の発明に係わるラッチ回
路のラッチ手段として、さらに、第２のインバータ手段
は出力とラッチ手段のラッチ部のラッチ部入力ノードと
の間に接続され、ラッチ手段の第１のスイッチング手段
が非導通状態の時に制御信号により導通状態とされると
ともにラッチ手段の第１のスイッチング手段が導通状態
の時に制御信号により非導通状態とされる第２のスイッ
チング手段を設けたものである。
【００１６】この発明の第６の発明として係わるラッチ
回路は、この発明の第１ないし第５のラッチ回路の保持
手段の保持部として、容量性素子を有したものとしたも
のである。
回路は、この発明の第１ないし第５のラッチ回路の保持
手段の保持部として、容量性素子を有したものとしたも
のである。
【００１７】この発明の第７の発明に係わるラッチ回路
は、この発明の第１ないし第５のラッチ回路のラッチ回
路の保持手段の保持部として、反転情報保持ノードに入
力が接続されたインバータ手段と、このインバータ手段
の出力に入力が接続されるともに出力が上記反転情報保
持ノードに接続されるインバータ手段と有したものとし
たものである。
は、この発明の第１ないし第５のラッチ回路のラッチ回
路の保持手段の保持部として、反転情報保持ノードに入
力が接続されたインバータ手段と、このインバータ手段
の出力に入力が接続されるともに出力が上記反転情報保
持ノードに接続されるインバータ手段と有したものとし
たものである。
【００１８】この発明の第８の発明に係わるマスタース
レーブ型フリップフロップ回路は、そのマスタ回路が、
その入力ノードに一方の電極が接続されるスイッチング
手段と、このスイッチング手段の他方の電極に接続され
るラッチ部入力ノード及びその出力ノードに接続される
とともにラッチ部入力ノードに入力された情報に基づい
た出力情報を出力するラッチ部出力ノードを有し、ラッ
チ部入力ノードに入力される情報をラッチ部入力ノード
に、ラッチ部出力ノードに出力する情報をラッチ部出力
ノードにそれぞれ一時的に保持するラッチ部とを有する
ラッチ手段と、このラッチ手段のラッチ部のラッチ部入
力ノードに一時的に保持された情報の反転した情報を保
持する保持部を有し、ラッチ部入力ノードにラッチ手段
のスイッチング手段を介して情報が入力される時に保持
部に保持された情報をラッチ手段のラッチ部入力ノード
に供給する保持手段を有したものとしたものである。
レーブ型フリップフロップ回路は、そのマスタ回路が、
その入力ノードに一方の電極が接続されるスイッチング
手段と、このスイッチング手段の他方の電極に接続され
るラッチ部入力ノード及びその出力ノードに接続される
とともにラッチ部入力ノードに入力された情報に基づい
た出力情報を出力するラッチ部出力ノードを有し、ラッ
チ部入力ノードに入力される情報をラッチ部入力ノード
に、ラッチ部出力ノードに出力する情報をラッチ部出力
ノードにそれぞれ一時的に保持するラッチ部とを有する
ラッチ手段と、このラッチ手段のラッチ部のラッチ部入
力ノードに一時的に保持された情報の反転した情報を保
持する保持部を有し、ラッチ部入力ノードにラッチ手段
のスイッチング手段を介して情報が入力される時に保持
部に保持された情報をラッチ手段のラッチ部入力ノード
に供給する保持手段を有したものとしたものである。
【００１９】この発明の第９の発明に係わるマスタース
レーブ型フリップフロップ回路は、そのスレーブ回路
が、その入力ノードに一方の電極が接続されるスイッチ
ング手段と、このスイッチング手段の他方の電極に接続
されるラッチ部入力ノード及びその出力ノードに接続さ
れるとともにラッチ部入力ノードに入力された情報に基
づいた出力情報を出力するラッチ部出力ノードを有し、
ラッチ部入力ノードに入力される情報をラッチ部入力ノ
ードに、ラッチ部出力ノードに出力する情報をラッチ部
出力ノードにそれぞれ一時的に保持するラッチ部とを有
するラッチ手段と、このラッチ手段のラッチ部のラッチ
部入力ノードに一時的に保持された情報を反転した情報
を保持する保持部を有し、ラッチ部のラッチ部入力ノー
ドにラッチ手段のスイッチング手段を介して情報が入力
される時に保持部に保持された情報をラッチ手段のラッ
チ部入力ノードに供給する保持手段を有したものとした
ものである。
レーブ型フリップフロップ回路は、そのスレーブ回路
が、その入力ノードに一方の電極が接続されるスイッチ
ング手段と、このスイッチング手段の他方の電極に接続
されるラッチ部入力ノード及びその出力ノードに接続さ
れるとともにラッチ部入力ノードに入力された情報に基
づいた出力情報を出力するラッチ部出力ノードを有し、
ラッチ部入力ノードに入力される情報をラッチ部入力ノ
ードに、ラッチ部出力ノードに出力する情報をラッチ部
出力ノードにそれぞれ一時的に保持するラッチ部とを有
するラッチ手段と、このラッチ手段のラッチ部のラッチ
部入力ノードに一時的に保持された情報を反転した情報
を保持する保持部を有し、ラッチ部のラッチ部入力ノー
ドにラッチ手段のスイッチング手段を介して情報が入力
される時に保持部に保持された情報をラッチ手段のラッ
チ部入力ノードに供給する保持手段を有したものとした
ものである。
【００２０】この発明の第１０の発明に係わるマスター
スレーブ型フリップフロップ回路は、入力情報が入力さ
れる入力ノードと、この入力ノードに一方の電極が接続
されるスイッチング手段と、このスイッチング手段の他
方の電極に接続されるラッチ部入力ノード及びこのラッ
チ部入力ノードに入力された情報に基づいた出力情報を
出力するラッチ部出力ノードを有し、ラッチ部入力ノー
ドに入力される情報をラッチ部入力ノードに、ラッチ部
出力ノードに出力する情報をラッチ部出力ノードにそれ
ぞれ一時的に保持するラッチ部とを有するラッチ手段
と、このラッチ手段のラッチ部のラッチ部入力ノードに
一時的に保持された情報の反転した情報を保持する保持
部を有し、ラッチ部のラッチ部入力ノードにラッチ手段
のスイッチング手段を介して情報が入力される時に保持
部に保持された情報をラッチ手段のラッチ部入力ノード
に供給する保持手段と、ラッチ部出力ノードに接続され
る出力ノードを含むマスタ回路と、このマスタ回路の出
力ノードに接続される入力ノードと、この入力ノードに
一方の電極が接続されるスイッチング手段と、このスイ
ッチング手段の他方に接続されるラッチ部入力ノード及
びこのラッチ部入力ノードに入力された情報に基づいた
出力情報を出力するラッチ部出力ノードを有し、ラッチ
部入力ノードに入力される情報をラッチ部入力ノード
に、ラッチ部出力ノードに出力する情報をラッチ部出力
ノードにそれぞれ一時的に保持するラッチ部とを有する
ラッチ手段と、このラッチ手段のラッチ部のラッチ部入
力ノードに一時的に保持された情報の反転した情報を保
持する保持部を有し、ラッチ部のラッチ部入力ノードに
ラッチ手段のスイッチング手段を介して情報が入力され
る時に保持部に保持された情報をラッチ手段のラッチ部
入力ノードに供給する保持手段、ラッチ部出力ノードに
接続される出力ノードを含むスレーブ回路とを設けたも
のである。
スレーブ型フリップフロップ回路は、入力情報が入力さ
れる入力ノードと、この入力ノードに一方の電極が接続
されるスイッチング手段と、このスイッチング手段の他
方の電極に接続されるラッチ部入力ノード及びこのラッ
チ部入力ノードに入力された情報に基づいた出力情報を
出力するラッチ部出力ノードを有し、ラッチ部入力ノー
ドに入力される情報をラッチ部入力ノードに、ラッチ部
出力ノードに出力する情報をラッチ部出力ノードにそれ
ぞれ一時的に保持するラッチ部とを有するラッチ手段
と、このラッチ手段のラッチ部のラッチ部入力ノードに
一時的に保持された情報の反転した情報を保持する保持
部を有し、ラッチ部のラッチ部入力ノードにラッチ手段
のスイッチング手段を介して情報が入力される時に保持
部に保持された情報をラッチ手段のラッチ部入力ノード
に供給する保持手段と、ラッチ部出力ノードに接続され
る出力ノードを含むマスタ回路と、このマスタ回路の出
力ノードに接続される入力ノードと、この入力ノードに
一方の電極が接続されるスイッチング手段と、このスイ
ッチング手段の他方に接続されるラッチ部入力ノード及
びこのラッチ部入力ノードに入力された情報に基づいた
出力情報を出力するラッチ部出力ノードを有し、ラッチ
部入力ノードに入力される情報をラッチ部入力ノード
に、ラッチ部出力ノードに出力する情報をラッチ部出力
ノードにそれぞれ一時的に保持するラッチ部とを有する
ラッチ手段と、このラッチ手段のラッチ部のラッチ部入
力ノードに一時的に保持された情報の反転した情報を保
持する保持部を有し、ラッチ部のラッチ部入力ノードに
ラッチ手段のスイッチング手段を介して情報が入力され
る時に保持部に保持された情報をラッチ手段のラッチ部
入力ノードに供給する保持手段、ラッチ部出力ノードに
接続される出力ノードを含むスレーブ回路とを設けたも
のである。
【００２１】
【作用】この発明の第１の発明にあっては、保持手段
が、現入力情報が入力される時に、前入力情報の反転し
た情報をラッチ手段のラッチ部入力ノードに供給し、現
入力情報が前入力情報の反転した情報であるとき、速や
かにラッチ部入力ノードの電位変化をなさしめる。
が、現入力情報が入力される時に、前入力情報の反転し
た情報をラッチ手段のラッチ部入力ノードに供給し、現
入力情報が前入力情報の反転した情報であるとき、速や
かにラッチ部入力ノードの電位変化をなさしめる。
【００２２】この発明の第２の発明にあっては、保持手
段スイッチ手段が現入力情報が入力される時に導通状態
となり、保持手段の保持部が現入力情報が入力される時
に保持手段スイッチ手段を介してラッチ手段のラッチ部
入力ノードに電気的に接続され、保持手段に保持された
前入力情報の反転した情報をラッチ手段のラッチ部入力
ノードに供給し、現入力情報が前入力情報の反転した情
報であるとき、速やかにラッチ部入力ノードの電位変化
をなさしめる。
段スイッチ手段が現入力情報が入力される時に導通状態
となり、保持手段の保持部が現入力情報が入力される時
に保持手段スイッチ手段を介してラッチ手段のラッチ部
入力ノードに電気的に接続され、保持手段に保持された
前入力情報の反転した情報をラッチ手段のラッチ部入力
ノードに供給し、現入力情報が前入力情報の反転した情
報であるとき、速やかにラッチ部入力ノードの電位変化
をなさしめる。
【００２３】この発明の第３の発明は、保持手段の保持
部が、ラッチ手段が入力情報をラッチする時に保持手段
の第３のスイッチ手段が導通してラッチ手段のラッチ部
出力ノードに現れた情報に基づいて情報を保持し、か
つ、現入力情報が入力される時に導通状態とされる保持
手段の第４スイッチ手段を介してラッチ手段のラッチ部
入力ノードに電気的に接続され、保持手段に保持された
前入力情報の反転した情報をラッチ手段のラッチ部入力
ノードに供給し、現入力情報が前入力情報の反転した情
報であるとき、速やかにラッチ部入力ノードの電位変化
をなさしめる。
部が、ラッチ手段が入力情報をラッチする時に保持手段
の第３のスイッチ手段が導通してラッチ手段のラッチ部
出力ノードに現れた情報に基づいて情報を保持し、か
つ、現入力情報が入力される時に導通状態とされる保持
手段の第４スイッチ手段を介してラッチ手段のラッチ部
入力ノードに電気的に接続され、保持手段に保持された
前入力情報の反転した情報をラッチ手段のラッチ部入力
ノードに供給し、現入力情報が前入力情報の反転した情
報であるとき、速やかにラッチ部入力ノードの電位変化
をなさしめる。
【００２４】この発明の第４の発明は、保持手段の保持
部が、ラッチ手段が入力情報をラッチする時に保持手段
の第３のスイッチ手段が導通してラッチ手段の第２のイ
ンバータ手段の出力に現れた情報に基づいて入力情報の
反転した情報を保持し、かつ、現入力情報が入力される
時に導通情報とされる保持手段の第４スイッチ手段を介
してラッチ手段のラッチ部入力ノードに電気的に接続さ
れ、保持手段に保持された前入力情報の反転した情報を
ラッチ手段のラッチ部入力ノードに供給し、現入力情報
が前入力情報の反転した情報であるとき、速やかにラッ
チ部入力ノードの電位変化をなさしめる。
部が、ラッチ手段が入力情報をラッチする時に保持手段
の第３のスイッチ手段が導通してラッチ手段の第２のイ
ンバータ手段の出力に現れた情報に基づいて入力情報の
反転した情報を保持し、かつ、現入力情報が入力される
時に導通情報とされる保持手段の第４スイッチ手段を介
してラッチ手段のラッチ部入力ノードに電気的に接続さ
れ、保持手段に保持された前入力情報の反転した情報を
ラッチ手段のラッチ部入力ノードに供給し、現入力情報
が前入力情報の反転した情報であるとき、速やかにラッ
チ部入力ノードの電位変化をなさしめる。
【００２５】この発明の第５の発明は、ラッチ手段のラ
ッチ部が、第２のスイッチ手段が有することによってス
タティックに情報を保持し、保持手段の保持部が、ラッ
チ手段が入力情報をラッチする時に保持手段の第３のス
イッチ手段が導通して入力情報の反転した情報を保持
し、かつ、現入力情報が入力される時に導通状態とされ
る保持手段の第４スイッチ手段を介してラッチ手段のラ
ッチ部入力ノードに電気的に接続され、保持手段に保持
された前入力情報の反転した情報をラッチ手段のラッチ
部入力ノードに供給し、現入力情報を前入力情報の反転
した情報であるとき、速やかにラッチ部入力ノードの電
位変化をなさしめる。
ッチ部が、第２のスイッチ手段が有することによってス
タティックに情報を保持し、保持手段の保持部が、ラッ
チ手段が入力情報をラッチする時に保持手段の第３のス
イッチ手段が導通して入力情報の反転した情報を保持
し、かつ、現入力情報が入力される時に導通状態とされ
る保持手段の第４スイッチ手段を介してラッチ手段のラ
ッチ部入力ノードに電気的に接続され、保持手段に保持
された前入力情報の反転した情報をラッチ手段のラッチ
部入力ノードに供給し、現入力情報を前入力情報の反転
した情報であるとき、速やかにラッチ部入力ノードの電
位変化をなさしめる。
【００２６】この発明の第６の発明は、保持手段の保持
部を構成する容量性素子が、“Ｈ”レベルを保持してい
る時に、“Ｈ”レベルである現入力情報が入力される
と、蓄積された電荷をラッチ手段のラッチ部入力ノード
に供給し、“Ｌ”レベルを保持している時に、“Ｌ”レ
ベルである現入力情報が入力されると、ラッチ部入力ノ
ードの電荷を引き抜き、速やかにラッチ部入力ノードの
電位変化をなさしめる。
部を構成する容量性素子が、“Ｈ”レベルを保持してい
る時に、“Ｈ”レベルである現入力情報が入力される
と、蓄積された電荷をラッチ手段のラッチ部入力ノード
に供給し、“Ｌ”レベルを保持している時に、“Ｌ”レ
ベルである現入力情報が入力されると、ラッチ部入力ノ
ードの電荷を引き抜き、速やかにラッチ部入力ノードの
電位変化をなさしめる。
【００２７】この発明の第７の発明は、保持手段の保持
部を構成する縦続接続された２つのインバータ手段が、
保持する情報の電荷のリークに対して強く、しかも、現
入力情報が入力される時に、前入力情報の反転した情報
をラッチ手段のラッチ部入力ノードに供給し、現入力情
報が前入力情報の反転した情報であるとき、速やかにラ
ッチ部入力ノードの電位変化をなさしめる。
部を構成する縦続接続された２つのインバータ手段が、
保持する情報の電荷のリークに対して強く、しかも、現
入力情報が入力される時に、前入力情報の反転した情報
をラッチ手段のラッチ部入力ノードに供給し、現入力情
報が前入力情報の反転した情報であるとき、速やかにラ
ッチ部入力ノードの電位変化をなさしめる。
【００２８】この発明の第８の発明は、マスタ回路の保
持手段が、現入力情報が入力される時に、前入力情報の
反転した情報をラッチ手段のラッチ部入力ノードに供給
し、現入力情報が前入力情報の反転した情報であると
き、速やかにマスタ回路のラッチ部入力ノードの電位変
化をなさしめる。
持手段が、現入力情報が入力される時に、前入力情報の
反転した情報をラッチ手段のラッチ部入力ノードに供給
し、現入力情報が前入力情報の反転した情報であると
き、速やかにマスタ回路のラッチ部入力ノードの電位変
化をなさしめる。
【００２９】この発明の第９の発明は、スレーブ回路の
保持手段が、現入力情報が入力される時に、前入力情報
の反転した情報をラッチ手段をラッチ部入力ノードに供
給し、現入力情報が前入力情報の反転した情報であると
き、速やかにスレーブ回路のラッチ部入力ノードの電位
変化をなさしめる。
保持手段が、現入力情報が入力される時に、前入力情報
の反転した情報をラッチ手段をラッチ部入力ノードに供
給し、現入力情報が前入力情報の反転した情報であると
き、速やかにスレーブ回路のラッチ部入力ノードの電位
変化をなさしめる。
【００３０】この発明の第１０の発明は、マスタ回路の
保持手段が、現入力情報が入力される時に、前入力情報
の反転した情報をラッチ手段のラッチ部入力ノードに供
給し、現入力情報が前入力情報の反転した情報でるある
とき、速やかにマスタ回路のラッチ部入力ノードの電位
変化をなさし、スレーブ回路の保持手段が、現入力情報
が入力される時に、前入力情報の反転した情報をラッチ
手段のラッチ部入力ノードに供給し、現入力情報が前入
力情報の反転した情報であるとき、速やかにスレーブ回
路のラッチ部入力ノードの電位変化をなさしめる。
保持手段が、現入力情報が入力される時に、前入力情報
の反転した情報をラッチ手段のラッチ部入力ノードに供
給し、現入力情報が前入力情報の反転した情報でるある
とき、速やかにマスタ回路のラッチ部入力ノードの電位
変化をなさし、スレーブ回路の保持手段が、現入力情報
が入力される時に、前入力情報の反転した情報をラッチ
手段のラッチ部入力ノードに供給し、現入力情報が前入
力情報の反転した情報であるとき、速やかにスレーブ回
路のラッチ部入力ノードの電位変化をなさしめる。
【００３１】
実施例１．図１はこの発明の実施例１を示すものであ
り、図１において従来例として示した図と同一符号は同
一または相当部分を示すものであり、１５は第１のスイ
ッチング手段６とラッチ部８とによって構成されるラッ
チ手段、１６はこのラッチ手段１５にラッチされた情報
の反転情報を保持する保持部を構成する容量性素子１７
を有し、上記ラッチ手段１５に入力情報ＩＮが入力され
る時に上記容量性素子１７に保持された情報を上記ラッ
チ手段１５のラッチ部入力ノード３に供給する保持手段
で、ラッチ部出力ノード４と反転情報保持ノード１８と
の間に接続され、第２の制御信号に制御されてラッチ部
出力ノード４と上記反転情報保持ノード１７とを電気的
に導通状態とする第３のスイッチング手段１９と、上記
反転情報保持ノード１８と第１の電位点（接地ノード）
との間に接続され、上記第３のスイッチング手段を介し
て供給されるラッチ手段１５にラッチされた情報の反転
情報を保持する容量性素子１７となるキャパシタと、ラ
ッチ部入力ノード３と上記反転情報保持ノード１８との
間に接続され、第１の制御信号に制御されて上記反転情
報保持ノード１８とラッチ部入力ノード３とを電気的に
導通状態とする第４のスイッチング手段２２とによって
構成されているものである。
り、図１において従来例として示した図と同一符号は同
一または相当部分を示すものであり、１５は第１のスイ
ッチング手段６とラッチ部８とによって構成されるラッ
チ手段、１６はこのラッチ手段１５にラッチされた情報
の反転情報を保持する保持部を構成する容量性素子１７
を有し、上記ラッチ手段１５に入力情報ＩＮが入力され
る時に上記容量性素子１７に保持された情報を上記ラッ
チ手段１５のラッチ部入力ノード３に供給する保持手段
で、ラッチ部出力ノード４と反転情報保持ノード１８と
の間に接続され、第２の制御信号に制御されてラッチ部
出力ノード４と上記反転情報保持ノード１７とを電気的
に導通状態とする第３のスイッチング手段１９と、上記
反転情報保持ノード１８と第１の電位点（接地ノード）
との間に接続され、上記第３のスイッチング手段を介し
て供給されるラッチ手段１５にラッチされた情報の反転
情報を保持する容量性素子１７となるキャパシタと、ラ
ッチ部入力ノード３と上記反転情報保持ノード１８との
間に接続され、第１の制御信号に制御されて上記反転情
報保持ノード１８とラッチ部入力ノード３とを電気的に
導通状態とする第４のスイッチング手段２２とによって
構成されているものである。
【００３２】上記第３のスイッチング手段１９は、ラッ
チ部出力ノード４と上記反転情報保持ノード１８との間
に接続され、ゲート電極に第２の制御信号を構成する制
御信号／φが入力されるＮチャネル型ＭＯＳトランジス
タ２０と、このＮチャネル型ＭＯＳトランジスタ２０と
並列に接続され、ゲート電極に第２の制御信号を構成す
る制御信号φが入力されるＰチャネル型ＭＯＳトランジ
スタ２２とによって構成されているものである。上記第
４のスイッチング手段２２は、ラッチ部入力ノード３と
上記反転情報保持ノード１８との間に接続され、ゲート
電極に第１の制御信号を構成する制御信号φが入力され
るＮチャネル型ＭＯＳトランジスタ２３と、このＮチャ
ネル型ＭＯＳトランジスタ２３と並列され、ゲート電極
に第１の制御信号を構成する制御信号／φが入力される
Ｐチャネル型ＭＯＳトランジスタ２４とによって構成さ
れているものである。
チ部出力ノード４と上記反転情報保持ノード１８との間
に接続され、ゲート電極に第２の制御信号を構成する制
御信号／φが入力されるＮチャネル型ＭＯＳトランジス
タ２０と、このＮチャネル型ＭＯＳトランジスタ２０と
並列に接続され、ゲート電極に第２の制御信号を構成す
る制御信号φが入力されるＰチャネル型ＭＯＳトランジ
スタ２２とによって構成されているものである。上記第
４のスイッチング手段２２は、ラッチ部入力ノード３と
上記反転情報保持ノード１８との間に接続され、ゲート
電極に第１の制御信号を構成する制御信号φが入力され
るＮチャネル型ＭＯＳトランジスタ２３と、このＮチャ
ネル型ＭＯＳトランジスタ２３と並列され、ゲート電極
に第１の制御信号を構成する制御信号／φが入力される
Ｐチャネル型ＭＯＳトランジスタ２４とによって構成さ
れているものである。
【００３３】また、ラッチ部８を構成する第１及び第２
のインバータ手段９及び１０は、図２に示すように、第
２の電位点（電源電位ＶCC点）と出力９ｂ、１０ｂとの
間に接続され、ゲート電極が入力９ａ、１０ａに接続さ
れたＰチャネル型ＭＯＳトランジスタ９ｃ、１０ｃと、
第１の電位点（接地電位点）と出力９ｂ、１０ｂとの間
に接続され、ゲート電極が入力９ａ、１０ａに接続され
たＮチャネル型ＭＯＳトランジスタ９ｄ、１０ｄとによ
って構成されているものである。そして、第１のインバ
ータ手段９の駆動能力は、第２のインバータ手段１０の
駆動能力より大きくなるように、例えば、第１のインバ
ータ手段９を構成するＰ及びＮチャネル型ＭＯＳトラン
ジスタ９ｃ、９ｄのゲート幅が第２のインバータ手段１
０を構成するＰ及びＮチャネル型ＭＯＳトランジスタ１
０ｃ、１０ｄのゲート幅より広く形成されているもので
ある。
のインバータ手段９及び１０は、図２に示すように、第
２の電位点（電源電位ＶCC点）と出力９ｂ、１０ｂとの
間に接続され、ゲート電極が入力９ａ、１０ａに接続さ
れたＰチャネル型ＭＯＳトランジスタ９ｃ、１０ｃと、
第１の電位点（接地電位点）と出力９ｂ、１０ｂとの間
に接続され、ゲート電極が入力９ａ、１０ａに接続され
たＮチャネル型ＭＯＳトランジスタ９ｄ、１０ｄとによ
って構成されているものである。そして、第１のインバ
ータ手段９の駆動能力は、第２のインバータ手段１０の
駆動能力より大きくなるように、例えば、第１のインバ
ータ手段９を構成するＰ及びＮチャネル型ＭＯＳトラン
ジスタ９ｃ、９ｄのゲート幅が第２のインバータ手段１
０を構成するＰ及びＮチャネル型ＭＯＳトランジスタ１
０ｃ、１０ｄのゲート幅より広く形成されているもので
ある。
【００３４】さらに、第１ないし第４のスイッチング手
段５、１２、１９、２２の関係は次のようになってい
る。すなわち、第１のスイッチング手段１５は第１の制
御信号によって導通状態にされると、第２及び第３のス
イッチング手段１２及び１９は第２の制御信号によって
非導通状態とされるとともに第４のスイッチング手段２
２は第１の制御信号によって導通状態とされ、第１のス
イッチング手段１５は第１の制御信号によって非導通状
態にされると、第２及び第３のスイッチング手段１２及
び１９は第２の制御信号によって導通状態とされるとと
もに第４のスイッチング手段２２は第１の制御信号によ
って非導通状態とされる。要するに、第１のスイッチン
グ手段１５が導通状態の時は、第２及び第３のスイッチ
ング手段１２及び１９は非導通状態、第４のスイッチン
グ手段２２は導通状態であり、第１のスイッチング手段
１５が非導通状態の時は、第２及び第３のスイッチング
手段１２及び１９は導通状態、第４のスイッチング手段
２２は非導通状態になっている。
段５、１２、１９、２２の関係は次のようになってい
る。すなわち、第１のスイッチング手段１５は第１の制
御信号によって導通状態にされると、第２及び第３のス
イッチング手段１２及び１９は第２の制御信号によって
非導通状態とされるとともに第４のスイッチング手段２
２は第１の制御信号によって導通状態とされ、第１のス
イッチング手段１５は第１の制御信号によって非導通状
態にされると、第２及び第３のスイッチング手段１２及
び１９は第２の制御信号によって導通状態とされるとと
もに第４のスイッチング手段２２は第１の制御信号によ
って非導通状態とされる。要するに、第１のスイッチン
グ手段１５が導通状態の時は、第２及び第３のスイッチ
ング手段１２及び１９は非導通状態、第４のスイッチン
グ手段２２は導通状態であり、第１のスイッチング手段
１５が非導通状態の時は、第２及び第３のスイッチング
手段１２及び１９は導通状態、第４のスイッチング手段
２２は非導通状態になっている。
【００３５】次に、このように構成されたスタティック
型ラッチ回路の動作について説明する。第１の制御信号
が第１のスイッチング手段５を非導通状態から導通状態
に変化、つまり、制御信号φが“Ｌ”レベルから“Ｈ”
レベルに変化するとともに、制御信号／φが“Ｈ”レベ
ルから“Ｌ”レベルに変化すると、ＮチャネルＭＯＳト
ランジスタ６及びＰチャネルＭＯＳトランジスタ７は導
通状態、つまり第１のスイッチング手段５は導通状態に
され、入力ノード１に入力された入力情報ＩＮはラッチ
部入力ノード３に伝達される。
型ラッチ回路の動作について説明する。第１の制御信号
が第１のスイッチング手段５を非導通状態から導通状態
に変化、つまり、制御信号φが“Ｌ”レベルから“Ｈ”
レベルに変化するとともに、制御信号／φが“Ｈ”レベ
ルから“Ｌ”レベルに変化すると、ＮチャネルＭＯＳト
ランジスタ６及びＰチャネルＭＯＳトランジスタ７は導
通状態、つまり第１のスイッチング手段５は導通状態に
され、入力ノード１に入力された入力情報ＩＮはラッチ
部入力ノード３に伝達される。
【００３６】この時、第１の制御信号を受ける第４のス
イッチング手段２２は非導通状態から導通状態に変化、
つまり、制御信号φが“Ｌ”レベルから“Ｈ”レベルに
変化するとともに、制御信号／φが“Ｈ”レベルから
“Ｌ”レベルに変化し、ＮチャネルＭＯＳトランジスタ
２３及びＰチャネルＭＯＳトランジスタ１４は導通状態
に変化する。したがって、ラッチ部入力ノード３と反転
情報保持ノード１８とは電気的に接続状態になり、容量
性素子１７とラッチ部入力ノード３とは接続状態にな
る。
イッチング手段２２は非導通状態から導通状態に変化、
つまり、制御信号φが“Ｌ”レベルから“Ｈ”レベルに
変化するとともに、制御信号／φが“Ｈ”レベルから
“Ｌ”レベルに変化し、ＮチャネルＭＯＳトランジスタ
２３及びＰチャネルＭＯＳトランジスタ１４は導通状態
に変化する。したがって、ラッチ部入力ノード３と反転
情報保持ノード１８とは電気的に接続状態になり、容量
性素子１７とラッチ部入力ノード３とは接続状態にな
る。
【００３７】その結果、前入力情報ＩＮが“Ｌ”レベ
ル、つまり、ラッチ部８にラッチされた情報が“Ｌ”レ
ベル（接地電位）であるとともに容量性素子１７に蓄積
された反転情報が“Ｈ”レベル（略電源電位）である時
に、現入力情報ＩＮが“Ｈ”レベルであると、ラッチ部
入力ノード３の電位は、“Ｌ”レベルから現入力情報Ｉ
Ｎ及び容量性素子１７により充電されて速やかに上昇し
て第１のインバータ手段９のしきい値電圧を越えるた
め、ラッチ部出力ノード４及び出力ノード２には現入力
情報ＩＮの反転した情報“Ｌ”レベルへの立ち下がりが
速やかになり、出力ノード２に接続された次段に対して
“Ｌ”レベルの情報を速やかに出力することになる。ま
た、現入力情報ＩＮが前入力情報と同じ“Ｌ”レベルで
ある場合には、ラッチ部入力ノード３の電位は、容量性
素子１７からの電荷の供給によって一時的に上昇するが
容量性素子１７への電荷が供給されず現入力情報ＩＮが
圧倒的に強いので現入力情報ＩＮによってその後下降
し、第１のインバータ９のしきい値電圧によりラッチ部
出力ノード４及び出力ノード２の電位は略前の状態の電
位を維持し、ラッチ部出力ノード４及び出力ノード２か
らはそのまま“Ｈ”レベルの情報が出力されることにな
る。
ル、つまり、ラッチ部８にラッチされた情報が“Ｌ”レ
ベル（接地電位）であるとともに容量性素子１７に蓄積
された反転情報が“Ｈ”レベル（略電源電位）である時
に、現入力情報ＩＮが“Ｈ”レベルであると、ラッチ部
入力ノード３の電位は、“Ｌ”レベルから現入力情報Ｉ
Ｎ及び容量性素子１７により充電されて速やかに上昇し
て第１のインバータ手段９のしきい値電圧を越えるた
め、ラッチ部出力ノード４及び出力ノード２には現入力
情報ＩＮの反転した情報“Ｌ”レベルへの立ち下がりが
速やかになり、出力ノード２に接続された次段に対して
“Ｌ”レベルの情報を速やかに出力することになる。ま
た、現入力情報ＩＮが前入力情報と同じ“Ｌ”レベルで
ある場合には、ラッチ部入力ノード３の電位は、容量性
素子１７からの電荷の供給によって一時的に上昇するが
容量性素子１７への電荷が供給されず現入力情報ＩＮが
圧倒的に強いので現入力情報ＩＮによってその後下降
し、第１のインバータ９のしきい値電圧によりラッチ部
出力ノード４及び出力ノード２の電位は略前の状態の電
位を維持し、ラッチ部出力ノード４及び出力ノード２か
らはそのまま“Ｈ”レベルの情報が出力されることにな
る。
【００３８】一方、前入力情報ＩＮが“Ｈ”レベル、つ
まり、ラッチ部８にラッチされた情報が“Ｈ”レベル
（電源電位）であるとともに容量性素子１７に蓄積され
た反転情報が“Ｌ”レベル（接地電位）である時に、現
入力情報ＩＮが“Ｌ”レベルであると、ラッチ部入力ノ
ード３の電位は、“Ｈ”レベルから現入力情報ＩＮ及び
容量性素子１７により放電されて速やかに下降して第１
のインバータ手段９のしきい値未満になるため、ラッチ
部出力ノード４及び出力ノード２には現入力情報ＩＮの
反転した情報“Ｈ”レベルへの立ち上がりが速やかにな
り、出力ノード２に接続された次段に対して“Ｈ”レベ
ルの情報を速やかに出力することになる。また、現入力
情報ＩＮが前入力情報と同じ“Ｈ”レベルである場合に
は、ラッチ部入力ノード３の電位は、容量性素子１７を
充電するため一時的に下降するが容量性素子の容量が小
さいため現入力情報ＩＮからの電荷の供給によってその
後上昇し、第１のインバータ９のしきい値電圧によりラ
ッチ部出力ノード４及び出力ノード２の電位は略前の状
態の電位を維持し、ラッチ部出力ノード４及び出力ノー
ド２からはそのまま“Ｌ”レベルの情報が出力されるこ
とになる。
まり、ラッチ部８にラッチされた情報が“Ｈ”レベル
（電源電位）であるとともに容量性素子１７に蓄積され
た反転情報が“Ｌ”レベル（接地電位）である時に、現
入力情報ＩＮが“Ｌ”レベルであると、ラッチ部入力ノ
ード３の電位は、“Ｈ”レベルから現入力情報ＩＮ及び
容量性素子１７により放電されて速やかに下降して第１
のインバータ手段９のしきい値未満になるため、ラッチ
部出力ノード４及び出力ノード２には現入力情報ＩＮの
反転した情報“Ｈ”レベルへの立ち上がりが速やかにな
り、出力ノード２に接続された次段に対して“Ｈ”レベ
ルの情報を速やかに出力することになる。また、現入力
情報ＩＮが前入力情報と同じ“Ｈ”レベルである場合に
は、ラッチ部入力ノード３の電位は、容量性素子１７を
充電するため一時的に下降するが容量性素子の容量が小
さいため現入力情報ＩＮからの電荷の供給によってその
後上昇し、第１のインバータ９のしきい値電圧によりラ
ッチ部出力ノード４及び出力ノード２の電位は略前の状
態の電位を維持し、ラッチ部出力ノード４及び出力ノー
ド２からはそのまま“Ｌ”レベルの情報が出力されるこ
とになる。
【００３９】また、ラッチ部出力ノード４に現れた入力
情報ＩＮの反転情報は第２のインバータ手段１０にて反
転されて入力情報ＩＮと同じ情報として情報保持ノード
１１に出力されることになる。この時、第２の制御信号
は、第１の制御信号の反転信号であるので、第２及び第
３のスイッチング手段１２及び１９を導通状態から非導
通状態に変化、つまり、制御信号φが“Ｌ”レベルから
“Ｈ”レベルに変化するとともに、制御信号／φが
“Ｈ”レベルから“Ｌ”レベルに変化し、Ｎチャネル型
ＭＯＳトランジスタ１３及び２０とＰチャネル型ＭＯＳ
トランジスタ１４及び２１は非導通状態、つまり第２及
び第３のスイッチング手段１２は非導通状態にされる。
したがって、ラッチ部入力ノード３と情報保持ノード１
１とは電気的に非接続状態になっているとともに、ラッ
チ部出力ノード４と反転情報保持ノード１８とは電気的
に非接続状態になっているものである。したがって、容
量性素子１７はラッチ部出力ノード４の影響を全く受け
ないものである。
情報ＩＮの反転情報は第２のインバータ手段１０にて反
転されて入力情報ＩＮと同じ情報として情報保持ノード
１１に出力されることになる。この時、第２の制御信号
は、第１の制御信号の反転信号であるので、第２及び第
３のスイッチング手段１２及び１９を導通状態から非導
通状態に変化、つまり、制御信号φが“Ｌ”レベルから
“Ｈ”レベルに変化するとともに、制御信号／φが
“Ｈ”レベルから“Ｌ”レベルに変化し、Ｎチャネル型
ＭＯＳトランジスタ１３及び２０とＰチャネル型ＭＯＳ
トランジスタ１４及び２１は非導通状態、つまり第２及
び第３のスイッチング手段１２は非導通状態にされる。
したがって、ラッチ部入力ノード３と情報保持ノード１
１とは電気的に非接続状態になっているとともに、ラッ
チ部出力ノード４と反転情報保持ノード１８とは電気的
に非接続状態になっているものである。したがって、容
量性素子１７はラッチ部出力ノード４の影響を全く受け
ないものである。
【００４０】そして、第１の制御信号が第１のスイッチ
ング手段５を導通状態から非導通状態に変化、つまり、
制御信号φが“Ｈ”レベルから“Ｌ”レベルに変化する
とともに、制御信号／φが“Ｌ”レベルから“Ｈ”レベ
ルに変化するとＮチャネル型ＭＯＳトランジスタ６及び
Ｐチャネル型ＭＯＳトランジスタ７は非導通状態、つま
り第１のスイッチング手段５は非導通状態にされる。そ
の結果、ラッチ部入力ノード３は入力ノード１から電気
的に非接続状態とされる。また、第１の制御信号を受け
る第４のスイッチング手段２２も導通状態から非導通状
態に変化、つまり、制御信号φが“Ｈ”レベルから
“Ｌ”レベルに変化するとともに、制御信号／φが
“Ｌ”レベルから“Ｈ”レベルに変化してＮチャネル型
ＭＯＳトランジスタ２３及びＰチャネル型ＭＯＳトラン
ジスタ２４は非導通状態になる。その結果、ラッチ部入
力ノード３は反転情報保持ノード１８及び容量性素子１
７とも電気的に非接続状態となり、ラッチ部入力ノード
３は容量性素子１７の影響を何ら受けるものではない。
ング手段５を導通状態から非導通状態に変化、つまり、
制御信号φが“Ｈ”レベルから“Ｌ”レベルに変化する
とともに、制御信号／φが“Ｌ”レベルから“Ｈ”レベ
ルに変化するとＮチャネル型ＭＯＳトランジスタ６及び
Ｐチャネル型ＭＯＳトランジスタ７は非導通状態、つま
り第１のスイッチング手段５は非導通状態にされる。そ
の結果、ラッチ部入力ノード３は入力ノード１から電気
的に非接続状態とされる。また、第１の制御信号を受け
る第４のスイッチング手段２２も導通状態から非導通状
態に変化、つまり、制御信号φが“Ｈ”レベルから
“Ｌ”レベルに変化するとともに、制御信号／φが
“Ｌ”レベルから“Ｈ”レベルに変化してＮチャネル型
ＭＯＳトランジスタ２３及びＰチャネル型ＭＯＳトラン
ジスタ２４は非導通状態になる。その結果、ラッチ部入
力ノード３は反転情報保持ノード１８及び容量性素子１
７とも電気的に非接続状態となり、ラッチ部入力ノード
３は容量性素子１７の影響を何ら受けるものではない。
【００４１】この時、第２の制御信号は第２のスイッチ
ング手段１２を非導通状態から導通状態に変化、つま
り、制御信号φが“Ｈ”レベルから“Ｌ”レベルに変化
するとともに、制御信号／φが“Ｌ”レベルから“Ｈ”
レベルに変化し、Ｎチャネル型ＭＯＳトランジスタ１３
及びＰチャネル型ＭＯＳトランジスタ１４は導通状態、
つまり第２のスイッチング手段１２は導通状態にされ
る。その結果、情報保持ノード１１に現れている情報
は、第２のスイッチング手段１２を介してラッチ部入力
ノード３に伝達され、ラッチ入力ノード３には第１及び
第２のインバータ手段９及び１０によって入力情報ＩＮ
と同じ情報が一時的に保持（ラッチ）されるとともに、
次の入力情報ＩＮがラッチ入力ノード３に入力されるま
で、ラッチ出力ノード４には入力情報ＩＮの反転情報が
現れ続けるものである。
ング手段１２を非導通状態から導通状態に変化、つま
り、制御信号φが“Ｈ”レベルから“Ｌ”レベルに変化
するとともに、制御信号／φが“Ｌ”レベルから“Ｈ”
レベルに変化し、Ｎチャネル型ＭＯＳトランジスタ１３
及びＰチャネル型ＭＯＳトランジスタ１４は導通状態、
つまり第２のスイッチング手段１２は導通状態にされ
る。その結果、情報保持ノード１１に現れている情報
は、第２のスイッチング手段１２を介してラッチ部入力
ノード３に伝達され、ラッチ入力ノード３には第１及び
第２のインバータ手段９及び１０によって入力情報ＩＮ
と同じ情報が一時的に保持（ラッチ）されるとともに、
次の入力情報ＩＮがラッチ入力ノード３に入力されるま
で、ラッチ出力ノード４には入力情報ＩＮの反転情報が
現れ続けるものである。
【００４２】一方、第３のスイッチング手段１９も、第
２の制御信号によって非導通状態から導通状態に変化、
つまり、制御信号φが“Ｈ”レベルから“Ｌ”レベルに
変化するとともに、制御信号／φが“Ｌ”レベルから
“Ｈ”レベルに変化してＮチャネル型ＭＯＳトランジス
タ２０及びＰチャネル型ＭＯＳトランジスタ２１は導通
状態に変化する。その結果、ラッチ部出力ノード４に現
れた入力情報ＩＮの反転情報は第３のスイッチング手段
１９を介して反転情報保持ノード１８に伝達され、容量
性素子１７には反転情報に応じた情報が保持されること
になる。つまり、反転情報が“Ｈ”レベルであると、容
量性素子１７は第１のインバータ手段９によって“Ｈ”
レベル（電源電位）に充電され、反転情報が“Ｌ”レベ
ルであると、容量性素子１７は第１のインバータ手段９
によって“Ｌ”レベル（接地電位）に放電されることに
なる。
２の制御信号によって非導通状態から導通状態に変化、
つまり、制御信号φが“Ｈ”レベルから“Ｌ”レベルに
変化するとともに、制御信号／φが“Ｌ”レベルから
“Ｈ”レベルに変化してＮチャネル型ＭＯＳトランジス
タ２０及びＰチャネル型ＭＯＳトランジスタ２１は導通
状態に変化する。その結果、ラッチ部出力ノード４に現
れた入力情報ＩＮの反転情報は第３のスイッチング手段
１９を介して反転情報保持ノード１８に伝達され、容量
性素子１７には反転情報に応じた情報が保持されること
になる。つまり、反転情報が“Ｈ”レベルであると、容
量性素子１７は第１のインバータ手段９によって“Ｈ”
レベル（電源電位）に充電され、反転情報が“Ｌ”レベ
ルであると、容量性素子１７は第１のインバータ手段９
によって“Ｌ”レベル（接地電位）に放電されることに
なる。
【００４３】上記のように構成された実施例１のものに
あっては、現入力情報ＩＮが前入力情報ＩＮに対して同
じ情報である場合は、ラッチ部８からの出力は前の出力
と同じ情報を出力し続け、現入力情報ＩＮが前入力情報
ＩＮに対して反転した情報である場合、保持手段１６の
容量性素子１７によって速やかにラッチ部８のラッチ部
入力ノード３の電位が変化させられるため、結果として
出力ノード２に出力されるまでの時間が速くなり、高速
に動作することになるものである。さらに、現入力情報
ＩＮが前入力情報ＩＮに対して反転した情報である場
合、保持手段１６の容量性素子１７によって速やかにラ
ッチ部８のラッチ部入力ノード３の電位が変化させられ
るため、ラッチ部入力ノード３の情報の変化の遷移期間
に流れる直流電流と減らすことになり、つまり、ラッチ
部入力ノード３の電位が“Ｈ”レベルから“Ｌ”レベル
に変化する時間及び“Ｌ”レベルから“Ｈ”レベルに変
化する期間に、図２の構成を有した第１のインバータ手
段９の第２の電位点（電源電位点）から第１の電位点
（接地電位点）へ流れる貫通電流が減少し、低消費電力
になるものである。
あっては、現入力情報ＩＮが前入力情報ＩＮに対して同
じ情報である場合は、ラッチ部８からの出力は前の出力
と同じ情報を出力し続け、現入力情報ＩＮが前入力情報
ＩＮに対して反転した情報である場合、保持手段１６の
容量性素子１７によって速やかにラッチ部８のラッチ部
入力ノード３の電位が変化させられるため、結果として
出力ノード２に出力されるまでの時間が速くなり、高速
に動作することになるものである。さらに、現入力情報
ＩＮが前入力情報ＩＮに対して反転した情報である場
合、保持手段１６の容量性素子１７によって速やかにラ
ッチ部８のラッチ部入力ノード３の電位が変化させられ
るため、ラッチ部入力ノード３の情報の変化の遷移期間
に流れる直流電流と減らすことになり、つまり、ラッチ
部入力ノード３の電位が“Ｈ”レベルから“Ｌ”レベル
に変化する時間及び“Ｌ”レベルから“Ｈ”レベルに変
化する期間に、図２の構成を有した第１のインバータ手
段９の第２の電位点（電源電位点）から第１の電位点
（接地電位点）へ流れる貫通電流が減少し、低消費電力
になるものである。
【００４４】次に、このように構成された実施例１のも
のにおいて、具体的一例に基づいて動作の高速化が得ら
れたことを説明する。図３に示すように、入力ノード１
に、図２に示したＰチャネル型ＭＯＳトランジスタとＮ
チャネル型ＭＯＳトランジスタとが第２電位点と第１電
位点との間に接続されたインバータ手段２６及び２７を
２段縦属接続した入力バッファ２５を介して入力情報Ｉ
Ｎを入力する構成として、各回路素子を次のようなもの
として半導体集積回路化して製造した場合のラッチ部入
力ノード３、ラッチ部出力ノード４及び反転情報保持ノ
ード１８の電位変化の波形を調査した。
のにおいて、具体的一例に基づいて動作の高速化が得ら
れたことを説明する。図３に示すように、入力ノード１
に、図２に示したＰチャネル型ＭＯＳトランジスタとＮ
チャネル型ＭＯＳトランジスタとが第２電位点と第１電
位点との間に接続されたインバータ手段２６及び２７を
２段縦属接続した入力バッファ２５を介して入力情報Ｉ
Ｎを入力する構成として、各回路素子を次のようなもの
として半導体集積回路化して製造した場合のラッチ部入
力ノード３、ラッチ部出力ノード４及び反転情報保持ノ
ード１８の電位変化の波形を調査した。
【００４５】第１のスイッチング手段５を構成するＮ及
びＰチャネル型ＭＯＳトランジスタ６及び７は、ゲート
幅４．２μｍ、ゲート長が０．５μｍのものを用いた。
第１のインバータ手段９は、図２に示した構成とし、Ｎ
及びＰチャネル型ＭＯＳトランジスタ９ｄ及び９ｃは、
ゲート幅８．４μｍ、ゲート長が０．５μｍのものを用
いた。これらＮ及びＰチャネル型ＭＯＳトランジスタ９
ｄ及び９ｃは、第１のスイッチング手段５を構成するＮ
及びＰチャネル型ＭＯＳトランジスタ６及び７より駆動
能力が大きいものである。第２のインバータ手段１０
は、図２に示した構成とし、Ｎ及びＰチャネル型ＭＯＳ
トランジスタ１０ｄ及び１０ｃは、ゲート幅が１．０μ
ｍ、ゲート長が０．５μｍのものを用いた。これらＮ及
びＰチャネル型ＭＯＳトランジスタ１０ｄ及び１０ｃ
は、第１のスイッチング手段５を構成するＮ及びＰチャ
ネル型ＭＯＳトランジスタ６及び７と第１のインバータ
手段９を構成するＮ及びＰチャネル型ＭＯＳトランジス
タ９ｄ及び９ｃより駆動能力が小さいものである。
びＰチャネル型ＭＯＳトランジスタ６及び７は、ゲート
幅４．２μｍ、ゲート長が０．５μｍのものを用いた。
第１のインバータ手段９は、図２に示した構成とし、Ｎ
及びＰチャネル型ＭＯＳトランジスタ９ｄ及び９ｃは、
ゲート幅８．４μｍ、ゲート長が０．５μｍのものを用
いた。これらＮ及びＰチャネル型ＭＯＳトランジスタ９
ｄ及び９ｃは、第１のスイッチング手段５を構成するＮ
及びＰチャネル型ＭＯＳトランジスタ６及び７より駆動
能力が大きいものである。第２のインバータ手段１０
は、図２に示した構成とし、Ｎ及びＰチャネル型ＭＯＳ
トランジスタ１０ｄ及び１０ｃは、ゲート幅が１．０μ
ｍ、ゲート長が０．５μｍのものを用いた。これらＮ及
びＰチャネル型ＭＯＳトランジスタ１０ｄ及び１０ｃ
は、第１のスイッチング手段５を構成するＮ及びＰチャ
ネル型ＭＯＳトランジスタ６及び７と第１のインバータ
手段９を構成するＮ及びＰチャネル型ＭＯＳトランジス
タ９ｄ及び９ｃより駆動能力が小さいものである。
【００４６】第２のスイッチング手段１２を構成するＮ
及びＰチャネル型ＭＯＳトランジスタ１３及び１４は、
ゲート幅が１．０μｍ、ゲート長が０．５μｍのものを
用いた。これらＮ及びＰチャネル型ＭＯＳトランジスタ
１３及び１４は第２のインバータ手段１０を構成するＮ
及びＰチャネル型ＭＯＳトランジスタ１０ｄ及び１０ｃ
と同じ駆動能力のものである。第３のスイッチング手段
１９を構成するＮ及びＰチャネル型ＭＯＳトランジスタ
２０及び２１は、ゲート幅が１．０μｍ、ゲート長が
０．５μｍのものを用いた。これらＮ及びＰチャネル型
ＭＯＳトランジスタ２０及び２１は第２のスイッチング
手段１２を構成するＮ及びＰチャネル型ＭＯＳトランジ
スタ１０ｄ及び１０ｃと同じ駆動能力のものである。第
４のスイッチング手段２２を構成するＮ及びＰチャネル
型ＭＯＳトランジスタ２３及び２４は、ゲート幅が４．
２μｍ、ゲート長が０．５μｍのものを用いた。これら
Ｎ及びＰチャネル型ＭＯＳトランジスタ２３及び２４は
第１のスイッチング手段５を構成するＮ及びＰチャネル
型ＭＯＳトランジスタ６及び７と同じ駆動能力であり、
第３のスイッチング手段１９を構成するＮ及びＰチャネ
ル型ＭＯＳトランジスタ２０及び２１より駆動能力の大
きいものである。容量性素子は、０．１ｐＦのものを用
いた。また、第２の電位点に印加される電源電位ＶCCと
して３．３Ｖとした。
及びＰチャネル型ＭＯＳトランジスタ１３及び１４は、
ゲート幅が１．０μｍ、ゲート長が０．５μｍのものを
用いた。これらＮ及びＰチャネル型ＭＯＳトランジスタ
１３及び１４は第２のインバータ手段１０を構成するＮ
及びＰチャネル型ＭＯＳトランジスタ１０ｄ及び１０ｃ
と同じ駆動能力のものである。第３のスイッチング手段
１９を構成するＮ及びＰチャネル型ＭＯＳトランジスタ
２０及び２１は、ゲート幅が１．０μｍ、ゲート長が
０．５μｍのものを用いた。これらＮ及びＰチャネル型
ＭＯＳトランジスタ２０及び２１は第２のスイッチング
手段１２を構成するＮ及びＰチャネル型ＭＯＳトランジ
スタ１０ｄ及び１０ｃと同じ駆動能力のものである。第
４のスイッチング手段２２を構成するＮ及びＰチャネル
型ＭＯＳトランジスタ２３及び２４は、ゲート幅が４．
２μｍ、ゲート長が０．５μｍのものを用いた。これら
Ｎ及びＰチャネル型ＭＯＳトランジスタ２３及び２４は
第１のスイッチング手段５を構成するＮ及びＰチャネル
型ＭＯＳトランジスタ６及び７と同じ駆動能力であり、
第３のスイッチング手段１９を構成するＮ及びＰチャネ
ル型ＭＯＳトランジスタ２０及び２１より駆動能力の大
きいものである。容量性素子は、０．１ｐＦのものを用
いた。また、第２の電位点に印加される電源電位ＶCCと
して３．３Ｖとした。
【００４７】このような具体的構成のラッチ回路におい
て、出力ノード２に接続される負荷容量を０とした場合
の、ラッチ部入力ノード３、ラッチ部出力ノード４及び
反転情報保持ノード１８の電位変化の波形を調べたとこ
ろ、図４ないし図７に示すような結果が得られた。図４
は前入力情報ＩＮが“Ｌ”レベルで現入力情報ＩＮが
“Ｈ”レベルである場合を示し、図５は前入力情報ＩＮ
が“Ｈ”レベルで現入力情報ＩＮが“Ｌ”レベルである
場合を示し、図６は前入力情報ＩＮが“Ｌ”レベルで現
入力情報ＩＮが“Ｌ”レベルである場合を示し、図７は
前入力情報ＩＮが“Ｈ”レベルで現入力情報ＩＮが
“Ｈ”レベルである場合を示しており、図４ないし図７
において、横軸を遅延時間、縦軸を電位とし、Ａはラッ
チ部入力ノード３の電位変化の波形、Ｂはラッチ部出力
ノード４の電位変化の波形、Ｃは反転情報保持ノード１
８の電位変化の波形、Ｄは第１及び第２の制御信号を構
成する制御信号φの電位変化の波形を示している。な
お、第１及び第２の制御信号を構成する反転制御信号／
φの電位変化の波形は示していないが、制御信号φの電
位変化を略反転した信号になっている。
て、出力ノード２に接続される負荷容量を０とした場合
の、ラッチ部入力ノード３、ラッチ部出力ノード４及び
反転情報保持ノード１８の電位変化の波形を調べたとこ
ろ、図４ないし図７に示すような結果が得られた。図４
は前入力情報ＩＮが“Ｌ”レベルで現入力情報ＩＮが
“Ｈ”レベルである場合を示し、図５は前入力情報ＩＮ
が“Ｈ”レベルで現入力情報ＩＮが“Ｌ”レベルである
場合を示し、図６は前入力情報ＩＮが“Ｌ”レベルで現
入力情報ＩＮが“Ｌ”レベルである場合を示し、図７は
前入力情報ＩＮが“Ｈ”レベルで現入力情報ＩＮが
“Ｈ”レベルである場合を示しており、図４ないし図７
において、横軸を遅延時間、縦軸を電位とし、Ａはラッ
チ部入力ノード３の電位変化の波形、Ｂはラッチ部出力
ノード４の電位変化の波形、Ｃは反転情報保持ノード１
８の電位変化の波形、Ｄは第１及び第２の制御信号を構
成する制御信号φの電位変化の波形を示している。な
お、第１及び第２の制御信号を構成する反転制御信号／
φの電位変化の波形は示していないが、制御信号φの電
位変化を略反転した信号になっている。
【００４８】同様に、この実施例１のものと比較するた
めに、図３に示した実施例のものにおいて保持手段１６
を取り除いたもの、つまり図に示した従来例のものにお
いて保持手段１６以外の回路素子を同じ回路素子を用い
て半導体集積回路化して製造した場合のラッチ部入力ノ
ード３及びラッチ部出力ノード４の電位変化の波形を調
べ、その結果を、図４ないし図７に併記した。図４ない
し図７において、ａはラッチ部入力ノード３の電位変化
の波形、ｂはラッチ部出力ノード４の電位変化の波形を
示している。
めに、図３に示した実施例のものにおいて保持手段１６
を取り除いたもの、つまり図に示した従来例のものにお
いて保持手段１６以外の回路素子を同じ回路素子を用い
て半導体集積回路化して製造した場合のラッチ部入力ノ
ード３及びラッチ部出力ノード４の電位変化の波形を調
べ、その結果を、図４ないし図７に併記した。図４ない
し図７において、ａはラッチ部入力ノード３の電位変化
の波形、ｂはラッチ部出力ノード４の電位変化の波形を
示している。
【００４９】図４から明らかなように、前入力情報ＩＮ
が“Ｌ”レベルで現入力情報ＩＮが“Ｈ”レベルである
場合、制御信号φが“Ｌ”レベルから“Ｈ”レベルに変
化して第１及び第４のスイッチング手段５及び２２を導
通状態にし、第２及び第３のスイッチング手段１２及び
１９を非導通状態にすると、実施例１におけるラッチ部
入力ノード３の電位変化の波形Ａは、従来例におけるラ
ッチ部入力ノード３の電位変化の波形ａに比較して速や
かに“Ｌ”レベルから“Ｈ”レベルへの立ち上がりが行
われており、実施例１におけるラッチ部出力ノード４の
電位変化の波形Ｂは、従来例におけるラッチ部出力ノー
ド４の電位変化の波形ｂに比較して速やかに“Ｈ”レベ
ルから“Ｌ”レベルへの立ち下がりが行われており、高
速化が図かられていることが分かる。このように実施例
１のものの高速化が図れた理由は、反転情報保持ノード
１８の電位変化の波形Ｃを見れば、第４のスイッチング
手段２２が導通状態になると、電位が下降していること
から明らかな如く、“Ｈ”レベルを保持している容量性
素子１７の電荷がラッチ部入力ノード３に流れ込み、ラ
ッチ部入力ノード３の電位を立ち上げていることに起因
しているものである。
が“Ｌ”レベルで現入力情報ＩＮが“Ｈ”レベルである
場合、制御信号φが“Ｌ”レベルから“Ｈ”レベルに変
化して第１及び第４のスイッチング手段５及び２２を導
通状態にし、第２及び第３のスイッチング手段１２及び
１９を非導通状態にすると、実施例１におけるラッチ部
入力ノード３の電位変化の波形Ａは、従来例におけるラ
ッチ部入力ノード３の電位変化の波形ａに比較して速や
かに“Ｌ”レベルから“Ｈ”レベルへの立ち上がりが行
われており、実施例１におけるラッチ部出力ノード４の
電位変化の波形Ｂは、従来例におけるラッチ部出力ノー
ド４の電位変化の波形ｂに比較して速やかに“Ｈ”レベ
ルから“Ｌ”レベルへの立ち下がりが行われており、高
速化が図かられていることが分かる。このように実施例
１のものの高速化が図れた理由は、反転情報保持ノード
１８の電位変化の波形Ｃを見れば、第４のスイッチング
手段２２が導通状態になると、電位が下降していること
から明らかな如く、“Ｈ”レベルを保持している容量性
素子１７の電荷がラッチ部入力ノード３に流れ込み、ラ
ッチ部入力ノード３の電位を立ち上げていることに起因
しているものである。
【００５０】また、図５から明らかなように、前入力情
報ＩＮが“Ｈ”レベルで現入力情報ＩＮが“Ｌ”レベル
である場合、制御信号φが“Ｌ”レベルから“Ｈ”レベ
ルに変化して第１及び第４のスイッチング手段５及び２
２を導通状態にし、第２及び第３のスイッチング手段１
２及び１９を非導通状態にすると、実施例１におけるラ
ッチ部入力ノード３の電位変化の波形Ａは、従来例にお
けるラッチ部入力ノード３の電位変化の波形ａに比較し
て速やかに“Ｈ”レベルから“Ｌ”レベルへの立ち下が
りが行われており、実施例１におけるラッチ部出力ノー
ド４の電位変化の波形Ｂは、従来例におけるラッチ部出
力ノード４の電位変化の波形ｂに比較して速やかに
“Ｌ”レベルから“Ｈ”レベルへ立ち上がりが行われて
おり、高速化が図かられていることが分かる。このよう
に実施例１のものの高速化が図れた理由は、反転情報保
持ノード１８の電位変化の波形Ｃを見れば、第４のスイ
ッチング手段２２は導通状態になると、電位が上昇して
いることから明らかな如く、“Ｌ”レベルを保持してい
る容量性素子１７にラッチ部入力ノード３の電荷が流れ
込み、ラッチ部入力ノード３の電位を立ち下げているこ
とに起因しているものである。
報ＩＮが“Ｈ”レベルで現入力情報ＩＮが“Ｌ”レベル
である場合、制御信号φが“Ｌ”レベルから“Ｈ”レベ
ルに変化して第１及び第４のスイッチング手段５及び２
２を導通状態にし、第２及び第３のスイッチング手段１
２及び１９を非導通状態にすると、実施例１におけるラ
ッチ部入力ノード３の電位変化の波形Ａは、従来例にお
けるラッチ部入力ノード３の電位変化の波形ａに比較し
て速やかに“Ｈ”レベルから“Ｌ”レベルへの立ち下が
りが行われており、実施例１におけるラッチ部出力ノー
ド４の電位変化の波形Ｂは、従来例におけるラッチ部出
力ノード４の電位変化の波形ｂに比較して速やかに
“Ｌ”レベルから“Ｈ”レベルへ立ち上がりが行われて
おり、高速化が図かられていることが分かる。このよう
に実施例１のものの高速化が図れた理由は、反転情報保
持ノード１８の電位変化の波形Ｃを見れば、第４のスイ
ッチング手段２２は導通状態になると、電位が上昇して
いることから明らかな如く、“Ｌ”レベルを保持してい
る容量性素子１７にラッチ部入力ノード３の電荷が流れ
込み、ラッチ部入力ノード３の電位を立ち下げているこ
とに起因しているものである。
【００５１】さらに、図６から明らかなように、前入力
情報ＩＮが“Ｌ”レベルで現入力情報ＩＮが“Ｌ”レベ
ルである場合、制御信号φが“Ｌ”レベルから“Ｈ”レ
ベルに変化して第１及び第４のスイッチング手段５及び
２２を導通状態にし、第２及び第３のスイッチング手段
１２及び１９を非導通状態にすると、実施例１における
ラッチ部入力ノード３の電位変化は波形Ａは、若干上昇
した後、下降する波形になるものの、実施例１における
ラッチ部出力ノード４の電位変化の波形Ｂは、“Ｈ”レ
ベルを維持し続けているものであり、保持手段１６を設
けても、ラッチ部８からの出力に何ら影響を与えていな
いものである。このことは、反転情報保持ノード１８の
電位変化の波形Ｃを見れば、“Ｈ”レベルから“Ｌ”レ
ベルへ立ち下がっており、これによってラッチ部入力ノ
ード３の電位変化の波形Ａは、若干上昇するものの、現
入力情報ＩＮの“Ｌ”レベルへする力の方が容量性素子
１７による“Ｈ”レベルへの立ち上げの力より強いた
め、第１のインバータ手段８のしきい値を越えるまでラ
ッチ部入力ノード３の電位を上昇させないことに起因し
ているものである。
情報ＩＮが“Ｌ”レベルで現入力情報ＩＮが“Ｌ”レベ
ルである場合、制御信号φが“Ｌ”レベルから“Ｈ”レ
ベルに変化して第１及び第４のスイッチング手段５及び
２２を導通状態にし、第２及び第３のスイッチング手段
１２及び１９を非導通状態にすると、実施例１における
ラッチ部入力ノード３の電位変化は波形Ａは、若干上昇
した後、下降する波形になるものの、実施例１における
ラッチ部出力ノード４の電位変化の波形Ｂは、“Ｈ”レ
ベルを維持し続けているものであり、保持手段１６を設
けても、ラッチ部８からの出力に何ら影響を与えていな
いものである。このことは、反転情報保持ノード１８の
電位変化の波形Ｃを見れば、“Ｈ”レベルから“Ｌ”レ
ベルへ立ち下がっており、これによってラッチ部入力ノ
ード３の電位変化の波形Ａは、若干上昇するものの、現
入力情報ＩＮの“Ｌ”レベルへする力の方が容量性素子
１７による“Ｈ”レベルへの立ち上げの力より強いた
め、第１のインバータ手段８のしきい値を越えるまでラ
ッチ部入力ノード３の電位を上昇させないことに起因し
ているものである。
【００５２】またさらに、図７から明らかなように、前
入力情報ＩＮが“Ｈ”レベルで現入力情報ＩＮが“Ｈ”
レベルである場合、制御信号φが“Ｌ”レベルから
“Ｈ”レベルに変化して第１及び第４のスイッチング手
段５及び２２を導通状態にし、第２及び第３のスイッチ
ング手段１２及び１９を非導通状態にすると、実施例１
におけるラッチ部入力ノード３の電位変化の波形Ａは若
干下降した後、上昇する波形になるものの、実施例１に
おけるラッチ部出力ノード４の電位変化の波形Ｂは、
“Ｌ”レベルを維持し続けているものであり、保持手段
１６を設けても、ラッチ部８からの出力の何ら影響を与
えていないものである。このことは、反転情報保持ノー
ド１８の電位変化の波形Ｃを見れば、“Ｌ”レベルから
“Ｈ”レベルへ立ち上がっており、これによってラッチ
部入力ノード３の電位変化の波形Ａは、若干下降するも
のの、現入力情報ＩＮの“Ｈ”レベルへする力の方が容
量性素子１７による“Ｌ”レベルへの立ち下げの力より
強いため、第１のインバータ手段８のしきい値より下が
るまでラッチ部入力ノード３の電位を下降させないこと
に起因しているものである。
入力情報ＩＮが“Ｈ”レベルで現入力情報ＩＮが“Ｈ”
レベルである場合、制御信号φが“Ｌ”レベルから
“Ｈ”レベルに変化して第１及び第４のスイッチング手
段５及び２２を導通状態にし、第２及び第３のスイッチ
ング手段１２及び１９を非導通状態にすると、実施例１
におけるラッチ部入力ノード３の電位変化の波形Ａは若
干下降した後、上昇する波形になるものの、実施例１に
おけるラッチ部出力ノード４の電位変化の波形Ｂは、
“Ｌ”レベルを維持し続けているものであり、保持手段
１６を設けても、ラッチ部８からの出力の何ら影響を与
えていないものである。このことは、反転情報保持ノー
ド１８の電位変化の波形Ｃを見れば、“Ｌ”レベルから
“Ｈ”レベルへ立ち上がっており、これによってラッチ
部入力ノード３の電位変化の波形Ａは、若干下降するも
のの、現入力情報ＩＮの“Ｈ”レベルへする力の方が容
量性素子１７による“Ｌ”レベルへの立ち下げの力より
強いため、第１のインバータ手段８のしきい値より下が
るまでラッチ部入力ノード３の電位を下降させないこと
に起因しているものである。
【００５３】次に実施例１のものの上記した具体的構成
のラッチ回転において、出力ノード２に接続される負荷
容量を種々変化させて、出力ノード２に現れる出力の遅
延時間、つまり、前入力情報Ｉに対して反転したと現入
力情報ＩＮが入力されてから、出力ノード２に現れる出
力が反転するまでの時間を調査したところ、図８の直線
Ｉで示す結果を得た。同様に従来例についても調査した
ところ、図８の直線IIで示す結果を得た。この図８から
明らかなように、出力ノード２に負荷容量が接続されて
も、実施例１のものにあっては、従来例のものに対して
出力ノード２に現れる出力の遅延時間が短く、高速化が
図れているものである。
のラッチ回転において、出力ノード２に接続される負荷
容量を種々変化させて、出力ノード２に現れる出力の遅
延時間、つまり、前入力情報Ｉに対して反転したと現入
力情報ＩＮが入力されてから、出力ノード２に現れる出
力が反転するまでの時間を調査したところ、図８の直線
Ｉで示す結果を得た。同様に従来例についても調査した
ところ、図８の直線IIで示す結果を得た。この図８から
明らかなように、出力ノード２に負荷容量が接続されて
も、実施例１のものにあっては、従来例のものに対して
出力ノード２に現れる出力の遅延時間が短く、高速化が
図れているものである。
【００５４】さらに、実施例１のものの上記した具体的
構成のラッチ回路において、保持手段１６における容量
性素子１７の容量値を種々変化させて出力ノード２に現
れる出力の遅延時間を調査したところ、図９の曲線III
で示す結果を得た。なお、出力ノード２に接続される負
荷容量は０としている。この図９から明らかなように、
高速化に対して、容量性素子１７の容量値が０．１ｐＦ
であるときに最適値を示し、０．０５〜０．２０で良好
な値を示し、０．０５〜０．２５で好ましい値を示して
いる。
構成のラッチ回路において、保持手段１６における容量
性素子１７の容量値を種々変化させて出力ノード２に現
れる出力の遅延時間を調査したところ、図９の曲線III
で示す結果を得た。なお、出力ノード２に接続される負
荷容量は０としている。この図９から明らかなように、
高速化に対して、容量性素子１７の容量値が０．１ｐＦ
であるときに最適値を示し、０．０５〜０．２０で良好
な値を示し、０．０５〜０．２５で好ましい値を示して
いる。
【００５５】実施例２．図１０はこの発明の実施例２を
示すものであり、図１０において図１に示した実施例１
のものと同一符号は同一又は相当部分を示すものであ
る。この実施例２に示したものは、実施例１に示したも
のが保持手段１６を構成する第３及び第４のスイッチン
グ手段１９及び２２それぞれをＮチャネル型ＭＯＳトラ
ンジスタ２０、２３とＰチャネル型ＭＯＳトランジスタ
２１、２４とを並列接続したものとしたのに対して、保
持手段１６を構成する第３のスイッチング手段１９を第
２の制御信号となる制御信号／φをゲート電極に受ける
Ｎチャネル型ＭＯＳトランジスタ２０によって構成し、
保持手段１６を構成する第４のスイッチング手段２２を
第１の制御信号となる制御信号φをゲート電極に受ける
Ｎチャネル型ＭＯＳトランジスタ２３によって構成した
点で相違し、その他の点においては実施例１と同様の構
成をしているものである。
示すものであり、図１０において図１に示した実施例１
のものと同一符号は同一又は相当部分を示すものであ
る。この実施例２に示したものは、実施例１に示したも
のが保持手段１６を構成する第３及び第４のスイッチン
グ手段１９及び２２それぞれをＮチャネル型ＭＯＳトラ
ンジスタ２０、２３とＰチャネル型ＭＯＳトランジスタ
２１、２４とを並列接続したものとしたのに対して、保
持手段１６を構成する第３のスイッチング手段１９を第
２の制御信号となる制御信号／φをゲート電極に受ける
Ｎチャネル型ＭＯＳトランジスタ２０によって構成し、
保持手段１６を構成する第４のスイッチング手段２２を
第１の制御信号となる制御信号φをゲート電極に受ける
Ｎチャネル型ＭＯＳトランジスタ２３によって構成した
点で相違し、その他の点においては実施例１と同様の構
成をしているものである。
【００５６】このように構成された実施例２のものにお
いても、上記した実施例１と同様の効果を奏する他、保
持手段１６の第３及び第４のスイッチング手段１９及び
２２においＰチャネルＭＯＳ型トランジスタを消減でき
るという効果を有する。しかも、第４のスイッチング手
段２２がＮチャネル型ＭＯＳトランジスタ２３だけであ
るため、反転情報保持ノード１８に“Ｌ”レベルで保持
されていて、入力情報ＩＮが“Ｈ”レベルである時、ラ
ッチ部入力ノード３からＮチャネル型ＭＯＳトランジス
タ２３を介して容量性素子１７に電流が流れ込むのが抑
制されるため、実施例１のものに対して立ち上がりが速
くなるものである。従って、出力ノード２に接続される
負荷容量等によって“Ｈ”レベルから“Ｌ”レベルへの
出力変化が“Ｌ”レベルから“Ｈ”レベルへの出力変化
に比べて遅い場合は、“Ｈ”レベルから“Ｌ”レベルへ
の出力変化を“Ｌ”レベルから“Ｈ”レベルへの出力変
化と同じにできるものである。
いても、上記した実施例１と同様の効果を奏する他、保
持手段１６の第３及び第４のスイッチング手段１９及び
２２においＰチャネルＭＯＳ型トランジスタを消減でき
るという効果を有する。しかも、第４のスイッチング手
段２２がＮチャネル型ＭＯＳトランジスタ２３だけであ
るため、反転情報保持ノード１８に“Ｌ”レベルで保持
されていて、入力情報ＩＮが“Ｈ”レベルである時、ラ
ッチ部入力ノード３からＮチャネル型ＭＯＳトランジス
タ２３を介して容量性素子１７に電流が流れ込むのが抑
制されるため、実施例１のものに対して立ち上がりが速
くなるものである。従って、出力ノード２に接続される
負荷容量等によって“Ｈ”レベルから“Ｌ”レベルへの
出力変化が“Ｌ”レベルから“Ｈ”レベルへの出力変化
に比べて遅い場合は、“Ｈ”レベルから“Ｌ”レベルへ
の出力変化を“Ｌ”レベルから“Ｈ”レベルへの出力変
化と同じにできるものである。
【００５７】実施例３．図１１はこの発明の実施例３を
示すものであり、図１１において図１に示した実施例１
のものと同一符号は同一又は相当部分を示すものであ
る。この実施例３に示したものは、実施例１に示したも
のが保持手段１６を構成する第３及び第４のスイッチン
グ手段１９及び２２それぞれをＮチャネル型ＭＯＳトラ
ンジスタ２０、２３とＰチャネル型ＭＯＳトランジスタ
２１、２４とを並列接続したものとしたのに対して、保
持手段１６を構成する第３のスイッチング手段１９を第
２の制御信号となる制御信号φをゲート電極に受けるＰ
チャネルＭＯＳ型トランジスタ２１によって構成し、保
持手段１６を構成する第４のスイッチング手段２２を第
１の制御信号となる制御信号／φをゲート電極に受ける
Ｐチャネル型ＭＯＳトランジスタ２４によって構成した
点で相違し、その他の点においては実施例１と同様の構
成をしているものである。
示すものであり、図１１において図１に示した実施例１
のものと同一符号は同一又は相当部分を示すものであ
る。この実施例３に示したものは、実施例１に示したも
のが保持手段１６を構成する第３及び第４のスイッチン
グ手段１９及び２２それぞれをＮチャネル型ＭＯＳトラ
ンジスタ２０、２３とＰチャネル型ＭＯＳトランジスタ
２１、２４とを並列接続したものとしたのに対して、保
持手段１６を構成する第３のスイッチング手段１９を第
２の制御信号となる制御信号φをゲート電極に受けるＰ
チャネルＭＯＳ型トランジスタ２１によって構成し、保
持手段１６を構成する第４のスイッチング手段２２を第
１の制御信号となる制御信号／φをゲート電極に受ける
Ｐチャネル型ＭＯＳトランジスタ２４によって構成した
点で相違し、その他の点においては実施例１と同様の構
成をしているものである。
【００５８】このように構成された実施例３のものにお
いても、上記した実施例１と同様の効果を奏する他、保
持手段１６の第３及び第４のスイッチング手段１９及び
２２においＮチャネル型ＭＯＳトランジスタを消減でき
るという効果を有する。しかも、第４のスイッチング手
段２２がＰチャネル型ＭＯＳトランジスタ２４だけであ
るため、反転情報保持ノード１８に“Ｈ”レベルが保持
されていて、入力情報ＩＮが“Ｌ”レベルである時、容
量性素子１７からＰチャネル型ＭＯＳトランジスタ２４
を介してラッチ部入力ノード３に電流が流れ込むのが抑
制されるため、実施例１のものに対して立ち下がりが速
くなるものである。従って、出力ノード２に接続される
負荷容量等によって“Ｌ”レベルから“Ｈ”レベルへの
出力変化が“Ｈ”レベルから“Ｌ”レベルへの出力変化
に比べて遅い場合は、“Ｌ”レベルから“Ｈ”レベルへ
の出力変化を“Ｈ”レベルから“Ｌ”レベルへの出力変
化と同じにできるものである。
いても、上記した実施例１と同様の効果を奏する他、保
持手段１６の第３及び第４のスイッチング手段１９及び
２２においＮチャネル型ＭＯＳトランジスタを消減でき
るという効果を有する。しかも、第４のスイッチング手
段２２がＰチャネル型ＭＯＳトランジスタ２４だけであ
るため、反転情報保持ノード１８に“Ｈ”レベルが保持
されていて、入力情報ＩＮが“Ｌ”レベルである時、容
量性素子１７からＰチャネル型ＭＯＳトランジスタ２４
を介してラッチ部入力ノード３に電流が流れ込むのが抑
制されるため、実施例１のものに対して立ち下がりが速
くなるものである。従って、出力ノード２に接続される
負荷容量等によって“Ｌ”レベルから“Ｈ”レベルへの
出力変化が“Ｈ”レベルから“Ｌ”レベルへの出力変化
に比べて遅い場合は、“Ｌ”レベルから“Ｈ”レベルへ
の出力変化を“Ｈ”レベルから“Ｌ”レベルへの出力変
化と同じにできるものである。
【００５９】実施例４．図１２はこの発明の実施例４を
示すものであり、図１１において図１に示した実施例１
のものと同一符号は同一又は相当部分を示すものであ
る。この実施例４に示したものは、実施例１に示したも
のがラッチ部８を第１及び第２のインバータ手段９及び
１０と第２のスイッチング手段１２とによって構成した
のに対して、ラッチ部８を第１及び第２のインバータ手
段９及び１０によって構成した、つまり、第２のインバ
ータ手段１０の出力を直接ラッチ部入力ノード３に接続
した構成にした点で相違し、その他の点においては実施
例１と同様の構成をしているものである。このように構
成された実施例４のものにおいても、上記した実施例１
と同様の効果を奏するものである。
示すものであり、図１１において図１に示した実施例１
のものと同一符号は同一又は相当部分を示すものであ
る。この実施例４に示したものは、実施例１に示したも
のがラッチ部８を第１及び第２のインバータ手段９及び
１０と第２のスイッチング手段１２とによって構成した
のに対して、ラッチ部８を第１及び第２のインバータ手
段９及び１０によって構成した、つまり、第２のインバ
ータ手段１０の出力を直接ラッチ部入力ノード３に接続
した構成にした点で相違し、その他の点においては実施
例１と同様の構成をしているものである。このように構
成された実施例４のものにおいても、上記した実施例１
と同様の効果を奏するものである。
【００６０】実施例５．図１３はこの発明の実施例５を
示すものであり、図１３において図１２に示した実施例
４のものと同一符号は同一又は相当部分を示すものであ
る。この実施例５に示したものは、実施例４に示したも
のが保持手段１６を構成する第３及び第４のスイッチン
グ手段１９及び２２それぞれをＮチャネル型ＭＯＳトラ
ンジスタ２０、２３とＰチャネル型ＭＯＳトランジスタ
２１、２４とを並列したものとしたのに対して、保持手
段１６を構成する第３のスイッチング手段１９を第２の
制御信号となる制御信号／φをゲート電極に受けるＮチ
ャネル型ＭＯＳトランジスタ２０によって構成し、保持
手段１６を構成する第４のスイッチング手段２２を第１
の制御信号となる制御信号φをゲート電極に受けるＮチ
ャネル型ＭＯＳトランジタ２３によって構成した点で相
違し、その他の点においては実施例４と同様の構成をし
ているものである。
示すものであり、図１３において図１２に示した実施例
４のものと同一符号は同一又は相当部分を示すものであ
る。この実施例５に示したものは、実施例４に示したも
のが保持手段１６を構成する第３及び第４のスイッチン
グ手段１９及び２２それぞれをＮチャネル型ＭＯＳトラ
ンジスタ２０、２３とＰチャネル型ＭＯＳトランジスタ
２１、２４とを並列したものとしたのに対して、保持手
段１６を構成する第３のスイッチング手段１９を第２の
制御信号となる制御信号／φをゲート電極に受けるＮチ
ャネル型ＭＯＳトランジスタ２０によって構成し、保持
手段１６を構成する第４のスイッチング手段２２を第１
の制御信号となる制御信号φをゲート電極に受けるＮチ
ャネル型ＭＯＳトランジタ２３によって構成した点で相
違し、その他の点においては実施例４と同様の構成をし
ているものである。
【００６１】このように構成された実施例５のものにお
いても、上記した実施例４と同様の効果を奏する他、上
記実施例２で説明したと同様に出力ノード２に接続され
る負荷容量等によって“Ｈ”レベルから“Ｌ”レベルへ
の出力変化が“Ｌ”レベルから“Ｈ”レベルへの出力変
化に比べて遅い場合は、“Ｈ”レベルから“Ｌ”レベル
への出力変化を、“Ｌ”レベルから“Ｈ”レベルへの出
力変化と同じにできるという効果も有するものである。
いても、上記した実施例４と同様の効果を奏する他、上
記実施例２で説明したと同様に出力ノード２に接続され
る負荷容量等によって“Ｈ”レベルから“Ｌ”レベルへ
の出力変化が“Ｌ”レベルから“Ｈ”レベルへの出力変
化に比べて遅い場合は、“Ｈ”レベルから“Ｌ”レベル
への出力変化を、“Ｌ”レベルから“Ｈ”レベルへの出
力変化と同じにできるという効果も有するものである。
【００６２】実施例６．図１４はこの発明の実施例６を
示すものであり、図１４において図１２に示した実施例
４のものと同一符号は同一又は相当部分を示すものであ
る。この実施例６に示したものは、実施例４に示したも
のが保持手段１６を構成する第３及び第４のスイッチン
グ手段１９及び２２それぞれをＮチャネル型ＭＯＳトラ
ンジスタ２０、２３とＰチャネル型ＭＯＳトランジスタ
２１、２４とを並列接続したものとしたのに対して、保
持手段１６を構成する第３のスイッチング手段１９を第
２の制御信号となる制御信号φをゲート電極に受けるＰ
チャネル型ＭＯＳトランジスタ２１によって、構成し、
保持手段１６を構成する第４のスイッチング手段２２を
第１の制御信号となる制御信号／φをゲート電極に受け
るＰチャネル型ＭＯＳトランジスタ２４によって構成し
た点で相違し、その他の点においては実施例４と同様の
構成をしているものである。
示すものであり、図１４において図１２に示した実施例
４のものと同一符号は同一又は相当部分を示すものであ
る。この実施例６に示したものは、実施例４に示したも
のが保持手段１６を構成する第３及び第４のスイッチン
グ手段１９及び２２それぞれをＮチャネル型ＭＯＳトラ
ンジスタ２０、２３とＰチャネル型ＭＯＳトランジスタ
２１、２４とを並列接続したものとしたのに対して、保
持手段１６を構成する第３のスイッチング手段１９を第
２の制御信号となる制御信号φをゲート電極に受けるＰ
チャネル型ＭＯＳトランジスタ２１によって、構成し、
保持手段１６を構成する第４のスイッチング手段２２を
第１の制御信号となる制御信号／φをゲート電極に受け
るＰチャネル型ＭＯＳトランジスタ２４によって構成し
た点で相違し、その他の点においては実施例４と同様の
構成をしているものである。
【００６３】このように構成された実施例６のものにお
いても、上記した実施例４と同様の効果を奏する他、上
記実施例３で説明したと同様に出力ノード２に接続され
る負荷容量等によって“Ｌ”レベルから“Ｈ”レベルへ
の出力変化が“Ｈ”レベルから“Ｌ”レベルへの出力変
化に比べて遅い場合は、“Ｌ”レベルから“Ｈ”レベル
への出力変化を“Ｈ”レベルから“Ｌ”レベルへの出力
変化と同じにできるものである。
いても、上記した実施例４と同様の効果を奏する他、上
記実施例３で説明したと同様に出力ノード２に接続され
る負荷容量等によって“Ｌ”レベルから“Ｈ”レベルへ
の出力変化が“Ｈ”レベルから“Ｌ”レベルへの出力変
化に比べて遅い場合は、“Ｌ”レベルから“Ｈ”レベル
への出力変化を“Ｈ”レベルから“Ｌ”レベルへの出力
変化と同じにできるものである。
【００６４】実施例７．図１５はこの発明の実施例７を
示すものであり、図１５において図１２に示した実施例
４のものと同一符号は同一又は相当部分を示すものであ
る。この実施例７に示したものは、実施例４に示したも
のがラッチ部８を構成する第２のインバータ手段１０が
図２に示した第２の電位点（電源電位ＶCC点）と出力１
０ｂとの間に接続され、ゲート電極が入力１０ａに接続
されたＰチャネル型ＭＯＳトランジスタ１０ｃと、第１
の電位点（接地電位点）と出力１０ｂとの間に接続さ
れ、ゲート電極が入力１０ａに接続されたＮチャネル型
ＭＯＳトランジスタ１０ｄとによって構成したものに対
して、第２の制御信号によって活性状態又は非活性状態
が制御されるインバータ手段によって構成した点で相違
し、その他の点において実施例４と同様の構成をしてい
るものである。
示すものであり、図１５において図１２に示した実施例
４のものと同一符号は同一又は相当部分を示すものであ
る。この実施例７に示したものは、実施例４に示したも
のがラッチ部８を構成する第２のインバータ手段１０が
図２に示した第２の電位点（電源電位ＶCC点）と出力１
０ｂとの間に接続され、ゲート電極が入力１０ａに接続
されたＰチャネル型ＭＯＳトランジスタ１０ｃと、第１
の電位点（接地電位点）と出力１０ｂとの間に接続さ
れ、ゲート電極が入力１０ａに接続されたＮチャネル型
ＭＯＳトランジスタ１０ｄとによって構成したものに対
して、第２の制御信号によって活性状態又は非活性状態
が制御されるインバータ手段によって構成した点で相違
し、その他の点において実施例４と同様の構成をしてい
るものである。
【００６５】この実施例７の第２のインバータ手段１０
は、図１５に示しているように、一方の主電極が第２の
電位点（電源電位ＶCC点）に接続され、ゲート電極がラ
ッチ部出力ノード４に接続される入力１０ａに接続され
たＰチャネル型ＭＯＳトランジスタ１０ｃと、このＰチ
ャネル型ＭＯＳトランジスタ１０ｃの他方の主電極とラ
ッチ部入力ノード４（情報保持ノード１１）との間に接
続され、ゲート電極に第２の制御信号である制御信号φ
が印加されるＰチャネル型ＭＯＳトランジスタ１０ｅ
と、一方の主電極が第１の電位点（接地電位点）に接続
され、ゲート電極が入力１０ａに接続されたＮチャネル
型ＭＯＳトランジスタ１０ｄ、このＮチャネル型ＭＯＳ
トランジスタ１０ｄの他方の主電極と出力１０ｂとの間
に接続され、ゲート電極に第２の制御信号である制御信
号／φが印加されるＮチャネル型ＭＯＳトランジスタ１
０ｆとによって構成されているものである。なお、この
第２のインバータ手段１０は、活性状態において、その
駆動能力は図１に示した実施例１と同様に第１のインバ
ータ手段９の駆動能力より小さくなっているものであ
る。
は、図１５に示しているように、一方の主電極が第２の
電位点（電源電位ＶCC点）に接続され、ゲート電極がラ
ッチ部出力ノード４に接続される入力１０ａに接続され
たＰチャネル型ＭＯＳトランジスタ１０ｃと、このＰチ
ャネル型ＭＯＳトランジスタ１０ｃの他方の主電極とラ
ッチ部入力ノード４（情報保持ノード１１）との間に接
続され、ゲート電極に第２の制御信号である制御信号φ
が印加されるＰチャネル型ＭＯＳトランジスタ１０ｅ
と、一方の主電極が第１の電位点（接地電位点）に接続
され、ゲート電極が入力１０ａに接続されたＮチャネル
型ＭＯＳトランジスタ１０ｄ、このＮチャネル型ＭＯＳ
トランジスタ１０ｄの他方の主電極と出力１０ｂとの間
に接続され、ゲート電極に第２の制御信号である制御信
号／φが印加されるＮチャネル型ＭＯＳトランジスタ１
０ｆとによって構成されているものである。なお、この
第２のインバータ手段１０は、活性状態において、その
駆動能力は図１に示した実施例１と同様に第１のインバ
ータ手段９の駆動能力より小さくなっているものであ
る。
【００６６】このように構成されたラッチ回路におい
て、その動作は次の点を除いて図１に示した実施例１と
同様に動作するものである。すなわち、第１の制御信号
が第１のスイッチング手段５を非導通状態から導通状態
に変化、つまり、制御信号φが“Ｌ”レベルから“Ｈ”
レベルに変化するとともに、制御信号／φが“Ｈ”レベ
ルから“Ｌ”レベルに変化して第１のスイッチング手段
５を導通状態にする時、第２の制御信号を受ける第２の
インバータ手段１０は非活性状態、つまり、第２の制御
信号である制御信号φが“Ｌ”レベルから“Ｈ”レベル
に変化することによってＰチャネルＭＯＳ型トランジス
タ１０ｅが導通状態から非導通状態に変化し、第２の制
御信号である制御信号／φが“Ｈ”レベルから“Ｌ”レ
ベルに変化することによってＮチャネルＭＯＳ型トラン
ジスタ１０ｆが導通状態から非導通状態に変化し、第２
の電位点から出力１０ｂ及び出力１０ｂから第１の電位
点への電流経路が電気的に遮断され、ラッチ部入力ノー
ド３はラッチ部出力ノード４の影響を受けないものであ
る。
て、その動作は次の点を除いて図１に示した実施例１と
同様に動作するものである。すなわち、第１の制御信号
が第１のスイッチング手段５を非導通状態から導通状態
に変化、つまり、制御信号φが“Ｌ”レベルから“Ｈ”
レベルに変化するとともに、制御信号／φが“Ｈ”レベ
ルから“Ｌ”レベルに変化して第１のスイッチング手段
５を導通状態にする時、第２の制御信号を受ける第２の
インバータ手段１０は非活性状態、つまり、第２の制御
信号である制御信号φが“Ｌ”レベルから“Ｈ”レベル
に変化することによってＰチャネルＭＯＳ型トランジス
タ１０ｅが導通状態から非導通状態に変化し、第２の制
御信号である制御信号／φが“Ｈ”レベルから“Ｌ”レ
ベルに変化することによってＮチャネルＭＯＳ型トラン
ジスタ１０ｆが導通状態から非導通状態に変化し、第２
の電位点から出力１０ｂ及び出力１０ｂから第１の電位
点への電流経路が電気的に遮断され、ラッチ部入力ノー
ド３はラッチ部出力ノード４の影響を受けないものであ
る。
【００６７】また、第１の制御信号が第１のスイッチン
グ手段５を導通状態から非導通状態に変化、つまり、制
御信号φが“Ｈ”レベルから“Ｌ”レベルに変化すると
ともに、制御信号／φが“Ｌ”レベルから“Ｈ”レベル
に変化して第１のスイッチング手段５を非導通状態にす
る時、第２の制御信号を受ける第２のインバータ手段１
０は活性状態、つまり、第２の制御信号である制御信号
φが“Ｈ”レベルから“Ｌ”レベルに変化することによ
ってＰチャネル型ＭＯＳトランジスタ１０ｅが非導通状
態から導通状態に変化し、第２の制御信号である制御信
号／φが“Ｌ”レベルから“Ｈ”レベルに変化すること
によってＮチャネル型ＭＯＳトランジスタ１０ｆが非導
通状態が非導通状態に変化し、Ｐチャネル型ＭＯＳトラ
ンジスタ１０ｃとＮチャネル型ＭＯＳトランジスタ１０
ｄによるインバータによって、ラッチ部出力ノード４に
現れた反転情報をラッチ部入力ノード３に伝達し、入力
情報ＩＮはラッチ部８にラッチされることになる。
グ手段５を導通状態から非導通状態に変化、つまり、制
御信号φが“Ｈ”レベルから“Ｌ”レベルに変化すると
ともに、制御信号／φが“Ｌ”レベルから“Ｈ”レベル
に変化して第１のスイッチング手段５を非導通状態にす
る時、第２の制御信号を受ける第２のインバータ手段１
０は活性状態、つまり、第２の制御信号である制御信号
φが“Ｈ”レベルから“Ｌ”レベルに変化することによ
ってＰチャネル型ＭＯＳトランジスタ１０ｅが非導通状
態から導通状態に変化し、第２の制御信号である制御信
号／φが“Ｌ”レベルから“Ｈ”レベルに変化すること
によってＮチャネル型ＭＯＳトランジスタ１０ｆが非導
通状態が非導通状態に変化し、Ｐチャネル型ＭＯＳトラ
ンジスタ１０ｃとＮチャネル型ＭＯＳトランジスタ１０
ｄによるインバータによって、ラッチ部出力ノード４に
現れた反転情報をラッチ部入力ノード３に伝達し、入力
情報ＩＮはラッチ部８にラッチされることになる。
【００６８】このように構成された実施例７のものにお
いても、上記した実施例４と同様の効果を奏する他、現
入力情報ＩＮが前入力情報ＩＮの反転した信号である場
合でも、その情報の変化の遷移期間に第２のインバータ
１０における第２の電位点から第１の電位点に流れる直
流電流がなく、さらに低消費電力化を図れるものであ
る。
いても、上記した実施例４と同様の効果を奏する他、現
入力情報ＩＮが前入力情報ＩＮの反転した信号である場
合でも、その情報の変化の遷移期間に第２のインバータ
１０における第２の電位点から第１の電位点に流れる直
流電流がなく、さらに低消費電力化を図れるものであ
る。
【００６９】実施例８．図１６はこの発明の実施例８を
示すものであり、図１６において図１５に示した実施例
７のものと同一符号は同一又は相当部分を示すものであ
る。この実施例８に示したものは、実施例７に示したも
のが保持手段１６を構成する第３及び第４のスイッチン
グ手段１９及び２２それぞれをＮチャネル型ＭＯＳトラ
ンジスタ２０、２３とＰチャネル型ＭＯＳトランジスタ
２１、２４とを並列接続したものとしたのに対して、保
持手段１６を構成する第３のスイッチング手段１９を第
２の制御信号となる制御信号／φをゲート電極に受ける
Ｎチャネル型ＭＯＳトランジスタ２０によって構成し、
保持手段１６を構成する第４のスイッチング手段２２を
第１の制御信号となる制御信号φをゲート電極に受ける
Ｎチャネル型ＭＯＳトランジスタ２３によって構成した
点で相違し、その他の点において実施例７と同様の構成
をしているものである。
示すものであり、図１６において図１５に示した実施例
７のものと同一符号は同一又は相当部分を示すものであ
る。この実施例８に示したものは、実施例７に示したも
のが保持手段１６を構成する第３及び第４のスイッチン
グ手段１９及び２２それぞれをＮチャネル型ＭＯＳトラ
ンジスタ２０、２３とＰチャネル型ＭＯＳトランジスタ
２１、２４とを並列接続したものとしたのに対して、保
持手段１６を構成する第３のスイッチング手段１９を第
２の制御信号となる制御信号／φをゲート電極に受ける
Ｎチャネル型ＭＯＳトランジスタ２０によって構成し、
保持手段１６を構成する第４のスイッチング手段２２を
第１の制御信号となる制御信号φをゲート電極に受ける
Ｎチャネル型ＭＯＳトランジスタ２３によって構成した
点で相違し、その他の点において実施例７と同様の構成
をしているものである。
【００７０】このように構成された実施例８のものにお
いても、上記した実施例７と同様の効果を奏する他、上
記実施例２で説明したと同様に出力ノード２に接続され
る負荷容量等によって“Ｈ”レベルから“Ｌ”レベルへ
の出力変化が“Ｌ”レベルから“Ｈ”レベルへの出力変
化に比べて遅い場合は、“Ｈ”レベルから“Ｌ”レベル
への出力変化を“Ｌ”レベルから“Ｈ”レベルへの出力
変化と同じにできるという効果を有するものである。
いても、上記した実施例７と同様の効果を奏する他、上
記実施例２で説明したと同様に出力ノード２に接続され
る負荷容量等によって“Ｈ”レベルから“Ｌ”レベルへ
の出力変化が“Ｌ”レベルから“Ｈ”レベルへの出力変
化に比べて遅い場合は、“Ｈ”レベルから“Ｌ”レベル
への出力変化を“Ｌ”レベルから“Ｈ”レベルへの出力
変化と同じにできるという効果を有するものである。
【００７１】実施例９．図１７はこの発明の実施例９を
示すものであり、図１７において図１５に示した実施例
７のものと同一符号は同一又は相当部分を示すものであ
る。この実施例９に示したものは、実施例７に示したも
のが保持手段１６を構成する第３及び第４のスイッチン
グ手段１９及び２２それぞれをＮチャネル型ＭＯＳトラ
ンジスタ２０、２３とＰチャネル型ＭＯＳトランジスタ
２１、２４とを並列接続したものとしたのに対して、保
持手段１６を構成する第３のスイッチング手段１９を第
２の制御信号となる制御信号φをゲート電極に受けるＰ
チャネル型ＭＯＳトランジスタ２１によって構成し、保
持手段１６を構成する第４のスイッチング手段２２を第
１の制御信号となる制御信号／φをゲート電極に受ける
Ｐチャネル型ＭＯＳトランジスタ２４によって構成した
点で相違し、その他の点においては実施例７と同様の構
成をしているものである。
示すものであり、図１７において図１５に示した実施例
７のものと同一符号は同一又は相当部分を示すものであ
る。この実施例９に示したものは、実施例７に示したも
のが保持手段１６を構成する第３及び第４のスイッチン
グ手段１９及び２２それぞれをＮチャネル型ＭＯＳトラ
ンジスタ２０、２３とＰチャネル型ＭＯＳトランジスタ
２１、２４とを並列接続したものとしたのに対して、保
持手段１６を構成する第３のスイッチング手段１９を第
２の制御信号となる制御信号φをゲート電極に受けるＰ
チャネル型ＭＯＳトランジスタ２１によって構成し、保
持手段１６を構成する第４のスイッチング手段２２を第
１の制御信号となる制御信号／φをゲート電極に受ける
Ｐチャネル型ＭＯＳトランジスタ２４によって構成した
点で相違し、その他の点においては実施例７と同様の構
成をしているものである。
【００７２】このように構成された実施例９のものにお
いても、上記した実施例７と同様の効果を奏する化、上
記実施例３で説明したと同様に出力ノード２に接続され
る負荷容量等によって“Ｌ”レベルから“Ｈ”レベルへ
の出力変化が“Ｈ”レベルから“Ｌ”レベルへの出力変
化に比べて遅い場合は、“Ｌ”レベルから“Ｈ”レベル
への出力変化を“Ｈ”レベルから“Ｌ”レベルへの出力
変化と同じにできるものである。
いても、上記した実施例７と同様の効果を奏する化、上
記実施例３で説明したと同様に出力ノード２に接続され
る負荷容量等によって“Ｌ”レベルから“Ｈ”レベルへ
の出力変化が“Ｈ”レベルから“Ｌ”レベルへの出力変
化に比べて遅い場合は、“Ｌ”レベルから“Ｈ”レベル
への出力変化を“Ｈ”レベルから“Ｌ”レベルへの出力
変化と同じにできるものである。
【００７３】実施例１０．図１８はこの発明の実施例１
０を示すものであり、図１８において図１に示した実施
例１と同一符号は同一又は相当部分を示すものである。
この実施例１０に示したものは、実施例１のものが保守
手段１６を第３及び第４のスイッチング手段１９及び２
２と反転情報を保持するための容量性素子１７とによっ
て構成したものであるのに対して、第３及び第４のスイ
ッチング手段１９及び２２と反転情報を保持するための
第３及び第４のインバータ手段（ＮＯＴゲート）２８及
び２９とによって構成した点で相違し、その他の点にお
いては実施例４と同様の構成をしているものである。そ
して、第３及び第４のインバータ手段２８及び２９によ
って、反転情報保持ノード１８に反転情報を保持するた
めの保持部を構成しているものである。
０を示すものであり、図１８において図１に示した実施
例１と同一符号は同一又は相当部分を示すものである。
この実施例１０に示したものは、実施例１のものが保守
手段１６を第３及び第４のスイッチング手段１９及び２
２と反転情報を保持するための容量性素子１７とによっ
て構成したものであるのに対して、第３及び第４のスイ
ッチング手段１９及び２２と反転情報を保持するための
第３及び第４のインバータ手段（ＮＯＴゲート）２８及
び２９とによって構成した点で相違し、その他の点にお
いては実施例４と同様の構成をしているものである。そ
して、第３及び第４のインバータ手段２８及び２９によ
って、反転情報保持ノード１８に反転情報を保持するた
めの保持部を構成しているものである。
【００７４】この実施例１０における第３のインバータ
手段２８は、図２に示したものと同様に第２電位点（電
源電位ＶCC点）と出力との間に接続され、ゲート電極が
入力に接続されたＰチャネル型ＭＯＳトランジスタと、
第１の電位点（接地電位点）と出力との間に接続され、
ゲート電極が入力接続されたＮチャネル型ＭＯＳトラン
ジスタとによって構成され、入力が反転情報保持ノード
１８に接続され、その駆動能力は小さいものでよく、例
えば第２のインバータ手段１０と同等でよい。
手段２８は、図２に示したものと同様に第２電位点（電
源電位ＶCC点）と出力との間に接続され、ゲート電極が
入力に接続されたＰチャネル型ＭＯＳトランジスタと、
第１の電位点（接地電位点）と出力との間に接続され、
ゲート電極が入力接続されたＮチャネル型ＭＯＳトラン
ジスタとによって構成され、入力が反転情報保持ノード
１８に接続され、その駆動能力は小さいものでよく、例
えば第２のインバータ手段１０と同等でよい。
【００７５】また、第４のインバータ手段２９は、図２
に示したものと同様に第２の電位点（電源電位ＶCC点）
と出力との間に接続され、ゲート電極が入力に接続され
たＰチャネル型ＭＯＳトランジスタと、第１の電位点
（接地電位点）と出力との間に接続され、ゲート電極が
入力に接続されたＮチャネル型ＭＯＳトランジスタとに
よって構成され、入力が上記第３のインバータ手段２５
の出力に接続されるとともに出力が反転情報保持ノード
１８に接続され、その駆動能力は非常に小さいもの、つ
まり、第３のインバータ手段２５の駆動能力より小さい
ものである。なお、この第４のインバータ手段２９は、
反転情報保持ノード１８に反転情報をスタティックに保
持するためのものであり、駆動能力が速く、かつ、入力
情報ＩＮを入力ノード１に供給するための入力バッファ
を構成するインバータ手段（図３に示した入力バッファ
２５を構成するインバータ手段２７）の駆動能力より十
分に小さくなり、また、第１のインバータ手段９の駆動
能力より十分に小さくなるようにＰチャネル型ＭＯＳト
ランジスタとＮチャネル型ＭＯＳトランジスタのトラン
ジスタサイズを決定すれば良いものである。
に示したものと同様に第２の電位点（電源電位ＶCC点）
と出力との間に接続され、ゲート電極が入力に接続され
たＰチャネル型ＭＯＳトランジスタと、第１の電位点
（接地電位点）と出力との間に接続され、ゲート電極が
入力に接続されたＮチャネル型ＭＯＳトランジスタとに
よって構成され、入力が上記第３のインバータ手段２５
の出力に接続されるとともに出力が反転情報保持ノード
１８に接続され、その駆動能力は非常に小さいもの、つ
まり、第３のインバータ手段２５の駆動能力より小さい
ものである。なお、この第４のインバータ手段２９は、
反転情報保持ノード１８に反転情報をスタティックに保
持するためのものであり、駆動能力が速く、かつ、入力
情報ＩＮを入力ノード１に供給するための入力バッファ
を構成するインバータ手段（図３に示した入力バッファ
２５を構成するインバータ手段２７）の駆動能力より十
分に小さくなり、また、第１のインバータ手段９の駆動
能力より十分に小さくなるようにＰチャネル型ＭＯＳト
ランジスタとＮチャネル型ＭＯＳトランジスタのトラン
ジスタサイズを決定すれば良いものである。
【００７６】次にこのように構成された実施例１０の動
作について説明する。第１の制御信号が第１のスイッチ
ング手段５を非導通状態から導通状態に変化、つまり、
制御信号φが“Ｌ”レベルから“Ｈ”レベルに変化する
とともに、制御信号／φが“Ｈ”レベルから“Ｌ”レベ
ルに変化すると、Ｎチャネル型ＭＯＳトランジスタ６及
びＰチャネル型ＭＯＳトランジスタ７は導通状態、つま
り第１のスイッチング手段５は導通状態にされ、入力ノ
ード１に入力された入力情報ＩＮはラッチ部入力ノード
３に伝達される。
作について説明する。第１の制御信号が第１のスイッチ
ング手段５を非導通状態から導通状態に変化、つまり、
制御信号φが“Ｌ”レベルから“Ｈ”レベルに変化する
とともに、制御信号／φが“Ｈ”レベルから“Ｌ”レベ
ルに変化すると、Ｎチャネル型ＭＯＳトランジスタ６及
びＰチャネル型ＭＯＳトランジスタ７は導通状態、つま
り第１のスイッチング手段５は導通状態にされ、入力ノ
ード１に入力された入力情報ＩＮはラッチ部入力ノード
３に伝達される。
【００７７】この時、第１の制御信号を受ける第４のス
イッチング手段２２は非導通状態から導通状態に変化、
つまり、制御信号φが“Ｌ”レベルから“Ｈ”レベルに
変化するとともに、制御信号／φが“Ｈ”レベルから
“Ｌ”レベルに変化し、Ｎチャネル型ＭＯＳトランジス
タ２３及びＰチャネル型ＭＯＳトランジスタ１４は導通
状態に変化する。したがって、ラッチ部入力ノード３と
反転情報保持ノード１８とは電気的に接続状態となり、
第４のインバータ手段２９の出力ラッチ部入力ノード３
とは接続状態となる。
イッチング手段２２は非導通状態から導通状態に変化、
つまり、制御信号φが“Ｌ”レベルから“Ｈ”レベルに
変化するとともに、制御信号／φが“Ｈ”レベルから
“Ｌ”レベルに変化し、Ｎチャネル型ＭＯＳトランジス
タ２３及びＰチャネル型ＭＯＳトランジスタ１４は導通
状態に変化する。したがって、ラッチ部入力ノード３と
反転情報保持ノード１８とは電気的に接続状態となり、
第４のインバータ手段２９の出力ラッチ部入力ノード３
とは接続状態となる。
【００７８】その結果、前入力情報ＩＮが“Ｌ”レベ
ル、つまり、ラッチ部８にラッチされた情報が“Ｌ”レ
ベル（接地電位）であるとともに反転情報保持ノード１
８に保持された反転情報が“Ｈ”レベル（略電源電位）
である時に、現入力情報ＩＮが“Ｈ”レベルであると、
ラッチ部入力ノード３の電位は、“Ｌ”レベルから現入
力情報ＩＮ及び第４のインバータ手段２９により充電さ
れて速やかに上昇して第１のインバータ手段９のしきい
値電圧を越えるため、ラッチ部出力ノード４及び出力ノ
ード２には現入力情報ＩＮの反転した情報“Ｌ”レベル
への立ち下がりが速やかになり、出力ノード２に接続さ
れた次段に対して“Ｌ”レベルの情報を速やかに出力す
ることになる。
ル、つまり、ラッチ部８にラッチされた情報が“Ｌ”レ
ベル（接地電位）であるとともに反転情報保持ノード１
８に保持された反転情報が“Ｈ”レベル（略電源電位）
である時に、現入力情報ＩＮが“Ｈ”レベルであると、
ラッチ部入力ノード３の電位は、“Ｌ”レベルから現入
力情報ＩＮ及び第４のインバータ手段２９により充電さ
れて速やかに上昇して第１のインバータ手段９のしきい
値電圧を越えるため、ラッチ部出力ノード４及び出力ノ
ード２には現入力情報ＩＮの反転した情報“Ｌ”レベル
への立ち下がりが速やかになり、出力ノード２に接続さ
れた次段に対して“Ｌ”レベルの情報を速やかに出力す
ることになる。
【００７９】また、現入力情報ＩＮが前入力情報と同じ
“Ｌ”レベルである場合には、ラッチ部入力ノード３の
電位は、第４のインバータ手段２９からの電荷の供給に
よって一時的に上昇するが、第４のインバータ手段２９
の駆動能力が入力情報ＩＮをラッチ部入力ノード３に供
給する入力バッファを構成するインバータ手段の駆動能
力よりも十分に小さいため、現入力情報ＩＮによってそ
の後下降し、反転情報保持ノード１８も“Ｌ”レベルに
され、第１のインバータ９のしきい値電圧よりラッチ部
出力ノード４及び出力ノード２の電位は略前の状態の電
位を維持し、ラッチ部出力ノード４及び出力ノード２か
らはそのまま“Ｈ”レベルの情報が出力されることにな
る。この時、第３のスイッチ手段１９は第２の制御信号
によって非導通状態にされるため、反転情報保持ノード
１８の電位がラッチ部出力ノード４に影響を与えること
はなく、逆にラッチ部出力ノード４の電位が反転情報保
持ノード１８に影響を与えることはない。
“Ｌ”レベルである場合には、ラッチ部入力ノード３の
電位は、第４のインバータ手段２９からの電荷の供給に
よって一時的に上昇するが、第４のインバータ手段２９
の駆動能力が入力情報ＩＮをラッチ部入力ノード３に供
給する入力バッファを構成するインバータ手段の駆動能
力よりも十分に小さいため、現入力情報ＩＮによってそ
の後下降し、反転情報保持ノード１８も“Ｌ”レベルに
され、第１のインバータ９のしきい値電圧よりラッチ部
出力ノード４及び出力ノード２の電位は略前の状態の電
位を維持し、ラッチ部出力ノード４及び出力ノード２か
らはそのまま“Ｈ”レベルの情報が出力されることにな
る。この時、第３のスイッチ手段１９は第２の制御信号
によって非導通状態にされるため、反転情報保持ノード
１８の電位がラッチ部出力ノード４に影響を与えること
はなく、逆にラッチ部出力ノード４の電位が反転情報保
持ノード１８に影響を与えることはない。
【００８０】一方、前入力情報ＩＮが“Ｈ”レベル、つ
あり、ラッチ部８にラッチされた情報が“Ｈ”レベル
（電源電位）であるとともに反転情報保持ノード１８に
保持された反転情報が“Ｌ”レベル（接地電位）である
時に、現入力情報ＩＮが“Ｌ”レベルであると、ラッチ
部入力ノード３の電位は、“Ｈ”レベルから現入力情報
ＩＮ及び第４のインバータ手段２９により放電されて速
やかに下降して第１のインバータ手段９のしきい値未満
になるため、ラッチ部出力ノード４及び出力ノード２に
は現入力情報ＩＮの反転した情報“Ｈ”レベルへの立ち
上がりが速やかになり、出力ノード２に接続された次段
に対して“Ｈ”レベルの情報を速やかに出力することに
なる。
あり、ラッチ部８にラッチされた情報が“Ｈ”レベル
（電源電位）であるとともに反転情報保持ノード１８に
保持された反転情報が“Ｌ”レベル（接地電位）である
時に、現入力情報ＩＮが“Ｌ”レベルであると、ラッチ
部入力ノード３の電位は、“Ｈ”レベルから現入力情報
ＩＮ及び第４のインバータ手段２９により放電されて速
やかに下降して第１のインバータ手段９のしきい値未満
になるため、ラッチ部出力ノード４及び出力ノード２に
は現入力情報ＩＮの反転した情報“Ｈ”レベルへの立ち
上がりが速やかになり、出力ノード２に接続された次段
に対して“Ｈ”レベルの情報を速やかに出力することに
なる。
【００８１】また、現入力情報ＩＮが前入力情報と同じ
“Ｈ”レベルである場合には、ラッチ部入力ノード３の
電位は、反転情報保持ノード１８を充電するため一時的
に下降するが第４のインバータ手段２９の駆動能力が入
力情報ＩＮをラッチ部入力ノード３に供給する入力バッ
ファを構成するインバータ手段の駆動能力よりも十分に
小さいため、現入力情報ＩＮによってその後上昇し、反
転情報保持ノード１８も“Ｈ”レベルにされ、第１のイ
ンバータ９のしきい値電圧によりラッチ部出力ノード４
及び出力ノード２の電位は略前の状態の電位を維持し、
ラッチ部出力ノード４及び出力ノード２からはそのまま
“Ｌ”レベルの情報が出力されることになる。この時、
第３のスイッチ手段１９は第２の制御信号によって非導
通状態にされるため、反転情報保持ノード１８の電位が
ラッチ部出力ノード４に影響を与えることはなく、逆に
ラッチ部出力ノード４の電位が反転情報保持ノード１８
に影響を与えることはない。
“Ｈ”レベルである場合には、ラッチ部入力ノード３の
電位は、反転情報保持ノード１８を充電するため一時的
に下降するが第４のインバータ手段２９の駆動能力が入
力情報ＩＮをラッチ部入力ノード３に供給する入力バッ
ファを構成するインバータ手段の駆動能力よりも十分に
小さいため、現入力情報ＩＮによってその後上昇し、反
転情報保持ノード１８も“Ｈ”レベルにされ、第１のイ
ンバータ９のしきい値電圧によりラッチ部出力ノード４
及び出力ノード２の電位は略前の状態の電位を維持し、
ラッチ部出力ノード４及び出力ノード２からはそのまま
“Ｌ”レベルの情報が出力されることになる。この時、
第３のスイッチ手段１９は第２の制御信号によって非導
通状態にされるため、反転情報保持ノード１８の電位が
ラッチ部出力ノード４に影響を与えることはなく、逆に
ラッチ部出力ノード４の電位が反転情報保持ノード１８
に影響を与えることはない。
【００８２】また、ラッチ部出力ノード４に現れた入力
情報ＩＮの反転情報は第２のインバータ手段１０にて反
転されて入力情報ＩＮと同じ情報として情報保持ノード
１１に出力されることになる。この時、第２の制御信号
は、第１の制御信号の反転信号であるので、第２及び第
３のスイッチイング手段１２及び１９を導通状態から非
導通状態に変化、つまり、制御信号φが“Ｌ”レベルか
ら“Ｈ”レベルに変化するとともに、制御信号／φが
“Ｈ”レベルから“Ｌ”レベルに変化し、Ｎチャネル型
ＭＯＳトランジスタ１３及び２０とＰチャネル型ＭＯＳ
トランジスタ１４及び２１は非導通状態、つまり第２及
び第３のスイッチング手段１２は非導通状態にされる。
したがって、ラッチ部入力ノード３と情報保持ノード１
１とは電気的に非接続状態になっているとともに、ラッ
チ部出力ノード４と反転情報保持ノード１８とは電気的
に非接続状態になっているものである。
情報ＩＮの反転情報は第２のインバータ手段１０にて反
転されて入力情報ＩＮと同じ情報として情報保持ノード
１１に出力されることになる。この時、第２の制御信号
は、第１の制御信号の反転信号であるので、第２及び第
３のスイッチイング手段１２及び１９を導通状態から非
導通状態に変化、つまり、制御信号φが“Ｌ”レベルか
ら“Ｈ”レベルに変化するとともに、制御信号／φが
“Ｈ”レベルから“Ｌ”レベルに変化し、Ｎチャネル型
ＭＯＳトランジスタ１３及び２０とＰチャネル型ＭＯＳ
トランジスタ１４及び２１は非導通状態、つまり第２及
び第３のスイッチング手段１２は非導通状態にされる。
したがって、ラッチ部入力ノード３と情報保持ノード１
１とは電気的に非接続状態になっているとともに、ラッ
チ部出力ノード４と反転情報保持ノード１８とは電気的
に非接続状態になっているものである。
【００８３】そして、第１の制御信号が第１のスイッチ
ング手段５を導通状態から非導通状態に変化、つまり、
制御信号φが“Ｈ”レベルから“Ｌ”レベルに変化する
とともに、制御信号／φが“Ｌ”レベルから“Ｈ”レベ
ルに変化するとＮチャネル型ＭＯＳトランジスタ６及び
ＰチャネルＭＯＳトランジスタ７は非導通状態、つまり
第１のスイッチング手段５は非導通状態にされる。その
結果、ラッチ部入力ノード３は入力ノード１から電気的
に非接続状態とされる。また、第１の制御信号を受ける
第４のスイッチング手段２２も導通状態から非導通状態
に変化、つまり、制御信号φが“Ｈ”レベルから“Ｌ”
レベルに変化するとともに、制御信号／φが“Ｌ”レベ
ルから“Ｈ”レベルに変化してＮチャネル型ＭＯＳトラ
ンジスタ２３及びＰチャネル型ＭＯＳトランジスタ２４
は非導通状態になる。その結果、ラッチ部入力ノード３
は反転情報保持ノード１８とも電気的に非接続状態とな
り、ラッチ部入力ノード３は第４のインバータ手段２９
の影響を何ら受けるものではない。
ング手段５を導通状態から非導通状態に変化、つまり、
制御信号φが“Ｈ”レベルから“Ｌ”レベルに変化する
とともに、制御信号／φが“Ｌ”レベルから“Ｈ”レベ
ルに変化するとＮチャネル型ＭＯＳトランジスタ６及び
ＰチャネルＭＯＳトランジスタ７は非導通状態、つまり
第１のスイッチング手段５は非導通状態にされる。その
結果、ラッチ部入力ノード３は入力ノード１から電気的
に非接続状態とされる。また、第１の制御信号を受ける
第４のスイッチング手段２２も導通状態から非導通状態
に変化、つまり、制御信号φが“Ｈ”レベルから“Ｌ”
レベルに変化するとともに、制御信号／φが“Ｌ”レベ
ルから“Ｈ”レベルに変化してＮチャネル型ＭＯＳトラ
ンジスタ２３及びＰチャネル型ＭＯＳトランジスタ２４
は非導通状態になる。その結果、ラッチ部入力ノード３
は反転情報保持ノード１８とも電気的に非接続状態とな
り、ラッチ部入力ノード３は第４のインバータ手段２９
の影響を何ら受けるものではない。
【００８４】この時、第２の制御信号は第２のスイッチ
ング手段１２を非導通状態から導通状態に変化、つま
り、制御信号φが“Ｈ”レベルから“Ｌ”レベルに変化
するとともに、制御信号／φが“Ｌ”レベルから“Ｈ”
レベルに変化し、Ｎチャネル型ＭＯＳトランジスタ１３
及びＰチャネル型ＭＯＳトランジスタ１４は導通状態、
つまり第２のスイッチング手段１２は導通状態にされ
る。その結果、情報保持ノード１１に現れている情報
は、第２のスイッチング手段１２を介してラッチ部入力
ノード３に伝達され、ラッチ入力ノード３には第１及び
第２のインバータ手段９及び１０によって入力情報ＩＮ
と同じ情報が一時的に保持（ラッチ）されるとともに、
次の入力情報ＩＮがラッチ入力ノード３に入力されるま
で、ラッチ出力ノード４には入力情報ＩＮの反転情報が
現れ続けるものである。
ング手段１２を非導通状態から導通状態に変化、つま
り、制御信号φが“Ｈ”レベルから“Ｌ”レベルに変化
するとともに、制御信号／φが“Ｌ”レベルから“Ｈ”
レベルに変化し、Ｎチャネル型ＭＯＳトランジスタ１３
及びＰチャネル型ＭＯＳトランジスタ１４は導通状態、
つまり第２のスイッチング手段１２は導通状態にされ
る。その結果、情報保持ノード１１に現れている情報
は、第２のスイッチング手段１２を介してラッチ部入力
ノード３に伝達され、ラッチ入力ノード３には第１及び
第２のインバータ手段９及び１０によって入力情報ＩＮ
と同じ情報が一時的に保持（ラッチ）されるとともに、
次の入力情報ＩＮがラッチ入力ノード３に入力されるま
で、ラッチ出力ノード４には入力情報ＩＮの反転情報が
現れ続けるものである。
【００８５】一方、第３のスイッチイング手段１９も、
第２の制御信号によって非導通状態から導通状態に変
化、つまり、制御信号φが“Ｈ”レベルから“Ｌ”レベ
ルに変化するとともに、制御信号／φが“Ｌ”レベルか
ら“Ｈ”レベルに変化してＮチャネル型ＭＯＳトランジ
スタ２０及びＰチャネル型ＭＯＳトランジスタ２１は導
通状態に変化する。その結果、ラッチ部出力ノード４に
現れた入力情報ＩＮの反転情報は第３のスイッチング手
段１９を介して反転情報保持ノード１８に伝達され、反
転情報保持ノード１８には反転情報に応じて情報が保持
されることになる。つまり、第１のインバータ手段９の
駆動能力が第４のインバータ手段２９の駆動能力より十
分大きいため、反転情報保持ノード１８の電位状態にか
かわらず、反転情報が“Ｈ”レベルであると、反転情報
保持ノード１８は第１のインバータ手段９によって
“Ｈ”レベル（電源電位）に充電され、反転情報が
“Ｌ”レベルであると、反転情報保持ノード１８は第１
のインバータ手段９によって“Ｌ”レベル（接地電位）
に放電されることになる。
第２の制御信号によって非導通状態から導通状態に変
化、つまり、制御信号φが“Ｈ”レベルから“Ｌ”レベ
ルに変化するとともに、制御信号／φが“Ｌ”レベルか
ら“Ｈ”レベルに変化してＮチャネル型ＭＯＳトランジ
スタ２０及びＰチャネル型ＭＯＳトランジスタ２１は導
通状態に変化する。その結果、ラッチ部出力ノード４に
現れた入力情報ＩＮの反転情報は第３のスイッチング手
段１９を介して反転情報保持ノード１８に伝達され、反
転情報保持ノード１８には反転情報に応じて情報が保持
されることになる。つまり、第１のインバータ手段９の
駆動能力が第４のインバータ手段２９の駆動能力より十
分大きいため、反転情報保持ノード１８の電位状態にか
かわらず、反転情報が“Ｈ”レベルであると、反転情報
保持ノード１８は第１のインバータ手段９によって
“Ｈ”レベル（電源電位）に充電され、反転情報が
“Ｌ”レベルであると、反転情報保持ノード１８は第１
のインバータ手段９によって“Ｌ”レベル（接地電位）
に放電されることになる。
【００８６】上記のように構成された実施例１０のもの
にあっては、現入力情報ＩＮが前入力情報ＩＮに対して
同じ情報である場合は、ラッチ部８からの出力は前の出
力と同じ情報を出力し続け、現入力情報が前入力情報Ｉ
ＮＩＮに対して反転した情報である場合、保持手段１６
の第４のインバータ手段２６によって速やかにラッチ部
８のラッチ部入力ノード３の電位が変化させられるた
め、結果として出力ノード２に出力されるまでの時間が
速くなり、高速に動作することになるものである。さら
に、現入力情報ＩＮが前入力情報ＩＮに対して反転した
情報である場合、保持手段１６の第４のインバータ手段
１８によって速やかにラッチ部８のラッチ部入力ノード
３の電位が変化させられるため、ラッチ部入力ノード３
の情報の変化の遷移期間に流れる直流電流を減らすこと
になり、つまり、ラッチ部入力ノード３の電位が“Ｈ”
レベルから“Ｌ”レベルに変化する期間及び“Ｌ”レベ
ルから“Ｈ”レベルに変化する期間に、図２の構成を有
した第１のインバータ手段９の第２の電位点（電源電位
点）から第１の電位点（接地電位点）へ流れる貫通電流
が減少し、低消費電力になるものである。
にあっては、現入力情報ＩＮが前入力情報ＩＮに対して
同じ情報である場合は、ラッチ部８からの出力は前の出
力と同じ情報を出力し続け、現入力情報が前入力情報Ｉ
ＮＩＮに対して反転した情報である場合、保持手段１６
の第４のインバータ手段２６によって速やかにラッチ部
８のラッチ部入力ノード３の電位が変化させられるた
め、結果として出力ノード２に出力されるまでの時間が
速くなり、高速に動作することになるものである。さら
に、現入力情報ＩＮが前入力情報ＩＮに対して反転した
情報である場合、保持手段１６の第４のインバータ手段
１８によって速やかにラッチ部８のラッチ部入力ノード
３の電位が変化させられるため、ラッチ部入力ノード３
の情報の変化の遷移期間に流れる直流電流を減らすこと
になり、つまり、ラッチ部入力ノード３の電位が“Ｈ”
レベルから“Ｌ”レベルに変化する期間及び“Ｌ”レベ
ルから“Ｈ”レベルに変化する期間に、図２の構成を有
した第１のインバータ手段９の第２の電位点（電源電位
点）から第１の電位点（接地電位点）へ流れる貫通電流
が減少し、低消費電力になるものである。
【００８７】しかも、反転情報保持ノード１８の反転情
報は、第３及び第４のインバータ手段２９によってスタ
ティックに保持されているため、電荷のリークに対して
強いという効果も有しているものである。また、このよ
うに構成された実施例１０のものにあっても、実施例１
のものと同様な具体的一例に基づいて動作を調べたとこ
ろ、図４ないし図８に示した実施例１における動作波形
と同様な波形が得られた。
報は、第３及び第４のインバータ手段２９によってスタ
ティックに保持されているため、電荷のリークに対して
強いという効果も有しているものである。また、このよ
うに構成された実施例１０のものにあっても、実施例１
のものと同様な具体的一例に基づいて動作を調べたとこ
ろ、図４ないし図８に示した実施例１における動作波形
と同様な波形が得られた。
【００８８】実施例１１．図１９はこの発明の実施例１
１を示すものであり、図１９において図１８に示した実
施例１０のものと同一符号は同一又は相当部分を示すも
のである。この実施例１１に示したものは、実施例１０
に示したものが保持手段１６を構成する第３及び第４の
スイッチング手段１９及び２２それぞれをＮチャネル型
ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳト
ランジスタ２１、２４とを並列接続したものとしたのに
対して、保持手段１６を構成する第３のスイッチング手
段１９を第２の制御信号となる制御信号／φをゲート電
極に受けるＮチャネル型ＭＯＳトランジスタ２０によっ
て構成し、保持手段１６を構成する第４のスイッチング
手段２２を第１の制御信号となる制御信号φをゲート電
極に受けるＮチャネル型ＭＯＳトランジスタ２３によっ
て構成した点で相違し、その他の点においては実施例１
０と同様の構成をしているものである。
１を示すものであり、図１９において図１８に示した実
施例１０のものと同一符号は同一又は相当部分を示すも
のである。この実施例１１に示したものは、実施例１０
に示したものが保持手段１６を構成する第３及び第４の
スイッチング手段１９及び２２それぞれをＮチャネル型
ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳト
ランジスタ２１、２４とを並列接続したものとしたのに
対して、保持手段１６を構成する第３のスイッチング手
段１９を第２の制御信号となる制御信号／φをゲート電
極に受けるＮチャネル型ＭＯＳトランジスタ２０によっ
て構成し、保持手段１６を構成する第４のスイッチング
手段２２を第１の制御信号となる制御信号φをゲート電
極に受けるＮチャネル型ＭＯＳトランジスタ２３によっ
て構成した点で相違し、その他の点においては実施例１
０と同様の構成をしているものである。
【００８９】このように構成された実施例１１のものに
おいて、上記した実施例１０と同様の効果を奏する他、
保持手段１６の第３及び第４のスイッチング手段１９及
び２２においてＰチャネル型ＭＯＳトランジスタを消滅
できるという効果を有する。しかも、第４のスイッチン
グ手段２２がＮチャネル型ＭＯＳトランジスタ２３だけ
であるため、反転情報保持ノード１８に“Ｌ”レベルが
保持されていて、入力情報ＩＮが“Ｈ”レベルである
時、ラッチ部入力ノード３からＮチャネル型ＭＯＳトラ
ンジスタ２３を介して容量性素子１７に電源が流れ込む
のが抑制されるため、実施例１０のものに対して立ち上
がりが速くなるものである。従って、出力ノード２に接
続される負荷容量等によって“Ｈ”レベルから“Ｌ”レ
ベルへの出力変化が“Ｌ”レベルから“Ｈ”レベルへの
出力変化に比べて遅い場合は、“Ｈ”レベルから“Ｌ”
レベルへの出力変化を“Ｌ”レベルから“Ｈ”レベルへ
の出力変化と同じにできるものである。
おいて、上記した実施例１０と同様の効果を奏する他、
保持手段１６の第３及び第４のスイッチング手段１９及
び２２においてＰチャネル型ＭＯＳトランジスタを消滅
できるという効果を有する。しかも、第４のスイッチン
グ手段２２がＮチャネル型ＭＯＳトランジスタ２３だけ
であるため、反転情報保持ノード１８に“Ｌ”レベルが
保持されていて、入力情報ＩＮが“Ｈ”レベルである
時、ラッチ部入力ノード３からＮチャネル型ＭＯＳトラ
ンジスタ２３を介して容量性素子１７に電源が流れ込む
のが抑制されるため、実施例１０のものに対して立ち上
がりが速くなるものである。従って、出力ノード２に接
続される負荷容量等によって“Ｈ”レベルから“Ｌ”レ
ベルへの出力変化が“Ｌ”レベルから“Ｈ”レベルへの
出力変化に比べて遅い場合は、“Ｈ”レベルから“Ｌ”
レベルへの出力変化を“Ｌ”レベルから“Ｈ”レベルへ
の出力変化と同じにできるものである。
【００９０】実施例１２．図２０はこの発明の実施例１
２を示すものであり、図２０において図１８に示した実
施例１０のものと同一符号は同一又は相当部分を示すも
のである。この実施例１２に示したものは、実施例１０
に示したものが保持手段１６を構成する第３及び第４の
スイッチング手段１９及び２２それぞれをＮチャネル型
ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳト
ランジスタ２１、２４とを並列接続したものとしたのに
対して、保持手段１６を構成する第３のスイッチング手
段１９を第２の制御信号となる制御信号φをゲート電極
に受けるＰチャネル型ＭＯＳトランジスタ２１によって
構成し、保持手段１６を構成する第４のスイチング手段
２２を第１の制御信号となる制御信号／φをゲート電極
に受けるＰチャネル型ＭＯＳトランジスタ２４によって
構成した点で相違し、その他の点においては実施例１０
と同様の構成をしているものである。
２を示すものであり、図２０において図１８に示した実
施例１０のものと同一符号は同一又は相当部分を示すも
のである。この実施例１２に示したものは、実施例１０
に示したものが保持手段１６を構成する第３及び第４の
スイッチング手段１９及び２２それぞれをＮチャネル型
ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳト
ランジスタ２１、２４とを並列接続したものとしたのに
対して、保持手段１６を構成する第３のスイッチング手
段１９を第２の制御信号となる制御信号φをゲート電極
に受けるＰチャネル型ＭＯＳトランジスタ２１によって
構成し、保持手段１６を構成する第４のスイチング手段
２２を第１の制御信号となる制御信号／φをゲート電極
に受けるＰチャネル型ＭＯＳトランジスタ２４によって
構成した点で相違し、その他の点においては実施例１０
と同様の構成をしているものである。
【００９１】このように構成された実施例１２のものに
おいては、上記した実施例１０と同様の効果を奏する
他、保持手段１６の第３及び第４のスイッチング手段１
９及び２２においてＮチャネル型ＭＯＳトランジスタを
消滅できるという効果を有する。しかも、第４のスイッ
チング手段２２がＰチャネル型ＭＯＳトランジスタ２４
だけであるため、反転情報保持ノード１８に“Ｈ”レベ
ルが保持されていて、入力情報ＩＮが“Ｌ”レベルであ
る時、容量性素子１７からＰチャネル型ＭＯＳトランジ
スタ２４を介してラッチ部入力ノード３に電流が流れ込
むのが抑制されるため、実施例１０のものに対して立ち
下がりが速くなるものである。従って、出力ノード２に
接続される負荷容量等によって“Ｌ”レベルから“Ｈ”
レベルへの出力変化が“Ｈ”レベルから“Ｌ”レベルへ
の出力変化に比べて遅い場合は、“Ｌ”レベルから
“Ｈ”レベルへの出力変化を“Ｈ”レベルから“Ｌ”レ
ベルへの出力変化と同じにできるものである。
おいては、上記した実施例１０と同様の効果を奏する
他、保持手段１６の第３及び第４のスイッチング手段１
９及び２２においてＮチャネル型ＭＯＳトランジスタを
消滅できるという効果を有する。しかも、第４のスイッ
チング手段２２がＰチャネル型ＭＯＳトランジスタ２４
だけであるため、反転情報保持ノード１８に“Ｈ”レベ
ルが保持されていて、入力情報ＩＮが“Ｌ”レベルであ
る時、容量性素子１７からＰチャネル型ＭＯＳトランジ
スタ２４を介してラッチ部入力ノード３に電流が流れ込
むのが抑制されるため、実施例１０のものに対して立ち
下がりが速くなるものである。従って、出力ノード２に
接続される負荷容量等によって“Ｌ”レベルから“Ｈ”
レベルへの出力変化が“Ｈ”レベルから“Ｌ”レベルへ
の出力変化に比べて遅い場合は、“Ｌ”レベルから
“Ｈ”レベルへの出力変化を“Ｈ”レベルから“Ｌ”レ
ベルへの出力変化と同じにできるものである。
【００９２】実施例１３．図２１はこの発明の実施例１
３を示すものであり、図２１において図１８に示した実
施例１０のものと同一符号は同一又は相当部分を示すも
のである。この実施例１３に示したものとは、実施例１
０に示したものがラッチ部８を第１及び第２のインバー
タ手段９及び１０と第２のスイッチング手段１２とによ
って構成したのに対して、ラッチ部８を第１及び第２の
インバータ手段９及び１０によって構成した、つまり、
第２のインバータ手段１０の出力を直接ラッチ部入力ノ
ード３に接続した構成にした点で相違し、その他の点に
おいては実施例１０と同様の構成をしているものであ
る。このように構成された実施例１３のものにおいて
も、上記した実施例１０と同様の効果を奏するものであ
る。
３を示すものであり、図２１において図１８に示した実
施例１０のものと同一符号は同一又は相当部分を示すも
のである。この実施例１３に示したものとは、実施例１
０に示したものがラッチ部８を第１及び第２のインバー
タ手段９及び１０と第２のスイッチング手段１２とによ
って構成したのに対して、ラッチ部８を第１及び第２の
インバータ手段９及び１０によって構成した、つまり、
第２のインバータ手段１０の出力を直接ラッチ部入力ノ
ード３に接続した構成にした点で相違し、その他の点に
おいては実施例１０と同様の構成をしているものであ
る。このように構成された実施例１３のものにおいて
も、上記した実施例１０と同様の効果を奏するものであ
る。
【００９３】実施例１４．図２２はこの発明の実施例１
４を示すものであり、図２２において図２１に示した実
施例１３のものと同一符号は同一又は相当部分を示すも
のである。この実施例１４に示したものは、実施例１３
に示したものが保持手段１６を構成する第３及び第４の
スイッチング手段１９及び２２それぞれをＮチャネル型
ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳト
ランジスタ２１、２４とを並列接続したものとしたのに
対し、保持手段１６を構成する第３のスイッチング手段
１９を第２の制御信号となる制御信号／φをゲート電極
に受けるＮチャネル型ＭＯＳトランジスタ２０によって
構成し、保持手段１６を構成する第４のスイッチング手
段２２を第１の制御信号となる制御信号φをゲート電極
に受けるＮチャネル型ＭＯＳトランジスタ２３によって
構成した点で相違し、その他の点においては実施例１３
と同様の構成をしているものである。
４を示すものであり、図２２において図２１に示した実
施例１３のものと同一符号は同一又は相当部分を示すも
のである。この実施例１４に示したものは、実施例１３
に示したものが保持手段１６を構成する第３及び第４の
スイッチング手段１９及び２２それぞれをＮチャネル型
ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳト
ランジスタ２１、２４とを並列接続したものとしたのに
対し、保持手段１６を構成する第３のスイッチング手段
１９を第２の制御信号となる制御信号／φをゲート電極
に受けるＮチャネル型ＭＯＳトランジスタ２０によって
構成し、保持手段１６を構成する第４のスイッチング手
段２２を第１の制御信号となる制御信号φをゲート電極
に受けるＮチャネル型ＭＯＳトランジスタ２３によって
構成した点で相違し、その他の点においては実施例１３
と同様の構成をしているものである。
【００９４】このように構成された実施例１４のものに
おいても、上記した実施例１３と同様の効果を奏する
他、上記実施例２で説明したと同様に出力ノード２に接
続される負荷容量等によって“Ｈ”レベルから“Ｌ”レ
ベルへの出力変化が“Ｌ”レベルから“Ｈ”レベルへの
出力変化に比べて遅い場合は、“Ｈ”レベルから“Ｌ”
レベルへの出力変化を“Ｌ”レベルから“Ｈ”レベルへ
の出力変化と同じにできるという効果を有するものであ
る。
おいても、上記した実施例１３と同様の効果を奏する
他、上記実施例２で説明したと同様に出力ノード２に接
続される負荷容量等によって“Ｈ”レベルから“Ｌ”レ
ベルへの出力変化が“Ｌ”レベルから“Ｈ”レベルへの
出力変化に比べて遅い場合は、“Ｈ”レベルから“Ｌ”
レベルへの出力変化を“Ｌ”レベルから“Ｈ”レベルへ
の出力変化と同じにできるという効果を有するものであ
る。
【００９５】実施例１５．図２３はこの発明の実施例１
５を示すものであり、図２３において図２１に示した実
施例１３のものと同一符号は同一又は相当部分を示すも
のである。この実施例１５に示したものは、実施例１３
に示したものが保持手段１６を構成する第３及び第４の
スイッチング手段１９及び２２それぞれをＮチャネル型
ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳト
ランジスタ２１、２４とを並列接続したものとしたのに
対して、保持手段１６を構成する第３のスイッチング手
段１９を第２の制御信号となる制御信号φをゲート電極
に受けるＰチャネル型ＭＯＳトランジスタ２１によって
構成し、保持手段１６を構成する第４のスイッチング手
段２２を第１の制御信号となる制御信号／φをゲート電
極に受けるＰチャネルＭＯＳ型トランジスタ２４によっ
て構成した点で相違し、その他の点においては実施例１
３と同様の構成をしているものである。
５を示すものであり、図２３において図２１に示した実
施例１３のものと同一符号は同一又は相当部分を示すも
のである。この実施例１５に示したものは、実施例１３
に示したものが保持手段１６を構成する第３及び第４の
スイッチング手段１９及び２２それぞれをＮチャネル型
ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳト
ランジスタ２１、２４とを並列接続したものとしたのに
対して、保持手段１６を構成する第３のスイッチング手
段１９を第２の制御信号となる制御信号φをゲート電極
に受けるＰチャネル型ＭＯＳトランジスタ２１によって
構成し、保持手段１６を構成する第４のスイッチング手
段２２を第１の制御信号となる制御信号／φをゲート電
極に受けるＰチャネルＭＯＳ型トランジスタ２４によっ
て構成した点で相違し、その他の点においては実施例１
３と同様の構成をしているものである。
【００９６】このように構成された実施例１５のものに
おいても、上記した実施例１３と同様の効果を奏する
他、上記実施例３で説明したと同様に出力ノード２に接
続される負荷容量等によって“Ｌ”レベルから“Ｈ”レ
ベルへの出力変化が“Ｈ”レベルから“Ｌ”レベルへの
出力変化に比べて遅い場合は、“Ｌ”レベルから“Ｈ”
レベルへの出力変化を“Ｈ”レベルから“Ｌ”レベルへ
の出力変化と同じにできるものである。
おいても、上記した実施例１３と同様の効果を奏する
他、上記実施例３で説明したと同様に出力ノード２に接
続される負荷容量等によって“Ｌ”レベルから“Ｈ”レ
ベルへの出力変化が“Ｈ”レベルから“Ｌ”レベルへの
出力変化に比べて遅い場合は、“Ｌ”レベルから“Ｈ”
レベルへの出力変化を“Ｈ”レベルから“Ｌ”レベルへ
の出力変化と同じにできるものである。
【００９７】実施例１６．図２４はこの発明の実施例１
６を示すものであり、図２４において図２１に示した実
施例１３のものと同一符号は同一又は相当部分を示した
ものである。この実施例１６に示したものは、実施例１
３に示したものがラッチ部８を構成する第２のインバー
タ手段１０が図２に示した第２の電位点（電源電位ＶCC
点）と出力１０ｂとの間に接続され、ゲート電極が入力
１０ａに接続されたＰチャネル型ＭＯＳトランジスタ１
０ｃと、第１の電位点（接地電位点）と出力１０ｂとの
間に接続され、ゲート電極が入力１０ａに接続されたＮ
チャネル型ＭＯＳトランジスタ１０ｄとによって構成し
たものに対して、第２の制御信号によって活性状態又は
非活性状態が制御されるインバータ手段によって構成し
た点で相違し、その他の点においては実施例１３と同様
の構成をしているものである。
６を示すものであり、図２４において図２１に示した実
施例１３のものと同一符号は同一又は相当部分を示した
ものである。この実施例１６に示したものは、実施例１
３に示したものがラッチ部８を構成する第２のインバー
タ手段１０が図２に示した第２の電位点（電源電位ＶCC
点）と出力１０ｂとの間に接続され、ゲート電極が入力
１０ａに接続されたＰチャネル型ＭＯＳトランジスタ１
０ｃと、第１の電位点（接地電位点）と出力１０ｂとの
間に接続され、ゲート電極が入力１０ａに接続されたＮ
チャネル型ＭＯＳトランジスタ１０ｄとによって構成し
たものに対して、第２の制御信号によって活性状態又は
非活性状態が制御されるインバータ手段によって構成し
た点で相違し、その他の点においては実施例１３と同様
の構成をしているものである。
【００９８】この実施例１６の第２のインバータ手段１
０は、図２４に示しているように、一方の主電極が第２
の電位点（電源電位ＶCC点）に接続され、ゲート電極が
ラッチ部出力ノード４に接続される入力１０ａに接続さ
れたＰチャネル型ＭＯＳトランジスタ１０ｃと、このＰ
チャネル型ＭＯＳトランジスタ１０ｃの他方の主電極と
ラッチ部入力ノード４（情報保持ノード１１）との間に
接続され、ゲート電極に第２の制御信号である制御信号
φが印加されるＰチャネル型ＭＯＳトランジスタ１０ｅ
と、一方の主電極が第１の電位点（接地電位点）に接続
され、ゲート電極が入力１０ａに接続されたＮチャネル
型ＭＯＳトランジスタ１０ｄと、このＮチャネル型ＭＯ
Ｓトランジスタ１０ｄの他方の主電極と出力１０ｂとの
間に接続され、ゲート電極に第２の制御信号である制御
信号／φが印加されるＮチャネル型ＭＯＳトランジスタ
１０ｆとによって構成されているものである。なお、こ
の第２のインバータ手段１０は、活性状態において、そ
の駆動能力は図１に示した実施例１と同様に第１のイン
バータ手段９の駆動能力より小さくなっているものであ
る。
０は、図２４に示しているように、一方の主電極が第２
の電位点（電源電位ＶCC点）に接続され、ゲート電極が
ラッチ部出力ノード４に接続される入力１０ａに接続さ
れたＰチャネル型ＭＯＳトランジスタ１０ｃと、このＰ
チャネル型ＭＯＳトランジスタ１０ｃの他方の主電極と
ラッチ部入力ノード４（情報保持ノード１１）との間に
接続され、ゲート電極に第２の制御信号である制御信号
φが印加されるＰチャネル型ＭＯＳトランジスタ１０ｅ
と、一方の主電極が第１の電位点（接地電位点）に接続
され、ゲート電極が入力１０ａに接続されたＮチャネル
型ＭＯＳトランジスタ１０ｄと、このＮチャネル型ＭＯ
Ｓトランジスタ１０ｄの他方の主電極と出力１０ｂとの
間に接続され、ゲート電極に第２の制御信号である制御
信号／φが印加されるＮチャネル型ＭＯＳトランジスタ
１０ｆとによって構成されているものである。なお、こ
の第２のインバータ手段１０は、活性状態において、そ
の駆動能力は図１に示した実施例１と同様に第１のイン
バータ手段９の駆動能力より小さくなっているものであ
る。
【００９９】このように構成された実施例１６のものに
おいても、上記した実施例１３と同様の効果を奏する
他、図１５に示した実施例７と同様に現入力情報ＩＮが
前入力情報ＩＮの反転した信号である場合でも、その情
報の変化の遷移期間に第２のインバータ１０における第
２の電位点から第１の電位点に流れる直流電流がなく、
さらに低消費電力化を図れるものである。
おいても、上記した実施例１３と同様の効果を奏する
他、図１５に示した実施例７と同様に現入力情報ＩＮが
前入力情報ＩＮの反転した信号である場合でも、その情
報の変化の遷移期間に第２のインバータ１０における第
２の電位点から第１の電位点に流れる直流電流がなく、
さらに低消費電力化を図れるものである。
【０１００】実施例１７．図２５はこの発明の実施例１
７を示すものであり、図２５において図２４に示した実
施例１６のものと同一符号は同一又は相当部分を示すも
のである。この実施例１７に示したものは、実施例１６
に示したものが保持手段１６を構成する第３及び第４の
スイッチング手段１９及び２２にそれぞれをＮチャネル
型ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳ
トランジスタ２１、２４とを並列接続したものとしたの
に対して、保持手段１６を構成する第３のスイッチング
手段１９を第２の制御信号となる制御信号／φをゲート
電極に受けるＮチャネル型ＭＯＳトランジスタ２０によ
って構成し、保持手段１６を構成する第４のスイッチン
グ手段２２を第１の制御信号となる制御信号φをゲート
電極に受けるＮチャネル型ＭＯＳトランジスタ２３によ
って構成した点で相違し、その他の点においては実施例
１６と同様の構成をしているものである。
７を示すものであり、図２５において図２４に示した実
施例１６のものと同一符号は同一又は相当部分を示すも
のである。この実施例１７に示したものは、実施例１６
に示したものが保持手段１６を構成する第３及び第４の
スイッチング手段１９及び２２にそれぞれをＮチャネル
型ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳ
トランジスタ２１、２４とを並列接続したものとしたの
に対して、保持手段１６を構成する第３のスイッチング
手段１９を第２の制御信号となる制御信号／φをゲート
電極に受けるＮチャネル型ＭＯＳトランジスタ２０によ
って構成し、保持手段１６を構成する第４のスイッチン
グ手段２２を第１の制御信号となる制御信号φをゲート
電極に受けるＮチャネル型ＭＯＳトランジスタ２３によ
って構成した点で相違し、その他の点においては実施例
１６と同様の構成をしているものである。
【０１０１】このように構成された実施例１７のものに
おいても、上記した実施例１６と同様の効果を奏する
他、上記実施例２で説明したと同様に出力ノード２に接
続される負荷容量等によって、“Ｈ”レベルから“Ｌ”
レベルへの出力変化が“Ｌ”レベルから“Ｈ”レベルへ
の出力変化に比べて遅い場合は、“Ｈ”レベルから
“Ｌ”レベルへの出力変化を“Ｌ”レベルから“Ｈ”レ
ベルへの出力変化と同じにできるという効果を有するも
のである。
おいても、上記した実施例１６と同様の効果を奏する
他、上記実施例２で説明したと同様に出力ノード２に接
続される負荷容量等によって、“Ｈ”レベルから“Ｌ”
レベルへの出力変化が“Ｌ”レベルから“Ｈ”レベルへ
の出力変化に比べて遅い場合は、“Ｈ”レベルから
“Ｌ”レベルへの出力変化を“Ｌ”レベルから“Ｈ”レ
ベルへの出力変化と同じにできるという効果を有するも
のである。
【０１０２】実施例１８．図２６はこの発明の実施例１
８を示すものであり、図２６において図２４に示した実
施例１６のものと同一符号は同一又は相当部分を示すも
のである。この実施例１８に示したものは、実施例１６
に示したものが保持手段１６を構成する第３及び第４の
スイッチング手段１９及び２２それぞれをＮチャネル型
ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳト
ランジスタ２１、２４とを並列接続したものとしたのに
対して、保持手段１６を構成する第３のスイッチング手
段１９を第２の制御信号となる制御信号φをゲート電極
に受けるＰチャネル型ＭＯＳトランジスタ２１によって
構成し、保持手段１６を構成する第４のスイッチング手
段２２を第１の制御信号となる制御信号／φをゲート電
極に受けるＰチャネル型ＭＯＳトランジスタ２４によっ
て構成した点で相違し、その他の点においては実施例１
６と同様の構成をしているものである。
８を示すものであり、図２６において図２４に示した実
施例１６のものと同一符号は同一又は相当部分を示すも
のである。この実施例１８に示したものは、実施例１６
に示したものが保持手段１６を構成する第３及び第４の
スイッチング手段１９及び２２それぞれをＮチャネル型
ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳト
ランジスタ２１、２４とを並列接続したものとしたのに
対して、保持手段１６を構成する第３のスイッチング手
段１９を第２の制御信号となる制御信号φをゲート電極
に受けるＰチャネル型ＭＯＳトランジスタ２１によって
構成し、保持手段１６を構成する第４のスイッチング手
段２２を第１の制御信号となる制御信号／φをゲート電
極に受けるＰチャネル型ＭＯＳトランジスタ２４によっ
て構成した点で相違し、その他の点においては実施例１
６と同様の構成をしているものである。
【０１０３】このように構成された実施例１８のものに
おいても、上記した実施例１６と同様の効果を奏する
他、上記実施例３で説明したと同様に出力ノード２に接
続される負荷容量等によって“Ｌ”レベルから“Ｈ”レ
ベルへの出力変化が、“Ｈ”レベルから“Ｌ”レベルへ
の出力変化に比べて遅い場合は、“Ｌ”レベルから
“Ｈ”レベルへの出力変化を“Ｈ”レベルから“Ｌ”レ
ベルへの出力変化と同じにできるものである。
おいても、上記した実施例１６と同様の効果を奏する
他、上記実施例３で説明したと同様に出力ノード２に接
続される負荷容量等によって“Ｌ”レベルから“Ｈ”レ
ベルへの出力変化が、“Ｈ”レベルから“Ｌ”レベルへ
の出力変化に比べて遅い場合は、“Ｌ”レベルから
“Ｈ”レベルへの出力変化を“Ｈ”レベルから“Ｌ”レ
ベルへの出力変化と同じにできるものである。
【０１０４】実施例１９．図２７はこの発明の実施例１
９を示すものであり、図２７において図１に示した実施
例１のものと同一符号は同一又は相当部分を示すもので
ある。この実施例１９に示したものは、実施例１に示し
たものが、ラッチ部入力ノード３にラッチされる情報の
反転情報を保持する保持手段１６がラッチ部出力ノード
４の情報を受けて保持したもの、つまり、第１のインバ
ータ手段９によって情報を供給されたものであるのに対
して、ラッチ部入力ノード３にラッチされる情報の反転
情報を保持する保持手段１６が情報保持ノード１１の情
報を受けて保持したものである点で相違し、その他の点
においては実施例１と同様の構成をしているものであ
る。
９を示すものであり、図２７において図１に示した実施
例１のものと同一符号は同一又は相当部分を示すもので
ある。この実施例１９に示したものは、実施例１に示し
たものが、ラッチ部入力ノード３にラッチされる情報の
反転情報を保持する保持手段１６がラッチ部出力ノード
４の情報を受けて保持したもの、つまり、第１のインバ
ータ手段９によって情報を供給されたものであるのに対
して、ラッチ部入力ノード３にラッチされる情報の反転
情報を保持する保持手段１６が情報保持ノード１１の情
報を受けて保持したものである点で相違し、その他の点
においては実施例１と同様の構成をしているものであ
る。
【０１０５】この実施例１９における保持手段１６は、
ラッチ部１５の情報保持ノードに入力が接続される第５
のインバータ手段３０と、この第５のインバータ手段３
０の出力と反転情報保持ノード１８との間に接続され、
第２の制御信号に制御されて第５のインバータ手段３０
の出力と反転情報保持ノード１７とを電気的に導通状態
とする第３のスイッチング手段１９と、反転情報保持ノ
ード１８と第１の電位点（接地ノード）との間に接続さ
れ、第３のスイッチング手段１９を介して供給されるラ
ッチ手段１５にラッチされた情報の反転情報を保持する
容量性素子１７となるキャパシタと、ラッチ部入力ノー
ド３と反転情報保持ノード１８との間に接続され、第１
の制御信号に制御されて反転情報保持ノード１８とラッ
チ部入力ノード３とを電気的に導通状態とする第４のス
イッチング手段２２とによって構成されているものであ
る。
ラッチ部１５の情報保持ノードに入力が接続される第５
のインバータ手段３０と、この第５のインバータ手段３
０の出力と反転情報保持ノード１８との間に接続され、
第２の制御信号に制御されて第５のインバータ手段３０
の出力と反転情報保持ノード１７とを電気的に導通状態
とする第３のスイッチング手段１９と、反転情報保持ノ
ード１８と第１の電位点（接地ノード）との間に接続さ
れ、第３のスイッチング手段１９を介して供給されるラ
ッチ手段１５にラッチされた情報の反転情報を保持する
容量性素子１７となるキャパシタと、ラッチ部入力ノー
ド３と反転情報保持ノード１８との間に接続され、第１
の制御信号に制御されて反転情報保持ノード１８とラッ
チ部入力ノード３とを電気的に導通状態とする第４のス
イッチング手段２２とによって構成されているものであ
る。
【０１０６】上記第５のインバータ手段３０は、図２に
示すようにものと同様の構成をしており、第２の電位点
（電源電位ＶCC点）と出力との間に接続され、ゲート電
極が入力に接続されたＰチャネル型ＭＯＳトランジスタ
と、第１の電位点（接地電位点）と出力との間に接続さ
れ、ゲート電極が入力に接続されたＮチャネル型ＭＯＳ
トランジスタとによって構成されているものである。そ
して、第５のインバータ手段９の駆動能力は小さくて良
く、例えば、第１のインバータ手段９よりも小さく、第
２のインバータ手段１０の駆動能力と同等で良いもので
ある。
示すようにものと同様の構成をしており、第２の電位点
（電源電位ＶCC点）と出力との間に接続され、ゲート電
極が入力に接続されたＰチャネル型ＭＯＳトランジスタ
と、第１の電位点（接地電位点）と出力との間に接続さ
れ、ゲート電極が入力に接続されたＮチャネル型ＭＯＳ
トランジスタとによって構成されているものである。そ
して、第５のインバータ手段９の駆動能力は小さくて良
く、例えば、第１のインバータ手段９よりも小さく、第
２のインバータ手段１０の駆動能力と同等で良いもので
ある。
【０１０７】次に、このように構成された実施例１９の
動作について説明する。第１の制御信号が第１のスイッ
チング手段５を非導通状態から導通状態に変化、つま
り、制御信号φが“Ｌ”レベルから“Ｈ”レベルに変化
するとともに、制御信号／φが“Ｈ”レベルから“Ｌ”
レベルに変化すると、Ｎチャネル型ＭＯＳトランジスタ
６及びＰチャネル型ＭＯＳトランジスタ７は導通状態、
つまり第１のスイッチング手段５は導通状態にされ、入
力ノード１に入力された入力情報ＩＮはラッチ部入力ノ
ード３に伝達される。
動作について説明する。第１の制御信号が第１のスイッ
チング手段５を非導通状態から導通状態に変化、つま
り、制御信号φが“Ｌ”レベルから“Ｈ”レベルに変化
するとともに、制御信号／φが“Ｈ”レベルから“Ｌ”
レベルに変化すると、Ｎチャネル型ＭＯＳトランジスタ
６及びＰチャネル型ＭＯＳトランジスタ７は導通状態、
つまり第１のスイッチング手段５は導通状態にされ、入
力ノード１に入力された入力情報ＩＮはラッチ部入力ノ
ード３に伝達される。
【０１０８】この時、第１の制御信号を受ける第４のス
イッチング手段２２は非導通状態から導通状態に変化、
つまり、制御信号φが“Ｌ”レベルから“Ｈ”レベルに
変化するとともに、制御信号／φが“Ｈ”レベルから
“Ｌ”レベルに変化し、Ｎチャネル型ＭＯＳトランジス
タ２３及びＰチャネル型ＭＯＳトランジスタ１４は導通
状態に変化する。したがって、ラッチ部入力ノード３と
反転情報保持ノード１８とは電気的に接続状態になり、
容量性素子１７とラッチ部入力ノード３とは接続状態に
なる。
イッチング手段２２は非導通状態から導通状態に変化、
つまり、制御信号φが“Ｌ”レベルから“Ｈ”レベルに
変化するとともに、制御信号／φが“Ｈ”レベルから
“Ｌ”レベルに変化し、Ｎチャネル型ＭＯＳトランジス
タ２３及びＰチャネル型ＭＯＳトランジスタ１４は導通
状態に変化する。したがって、ラッチ部入力ノード３と
反転情報保持ノード１８とは電気的に接続状態になり、
容量性素子１７とラッチ部入力ノード３とは接続状態に
なる。
【０１０９】その結果、前入力情報ＩＮが“Ｌ”レベ
ル、つまり、ラッチ部８にラッチされた情報が“Ｌ”レ
ベル（接地電位）であるとともに容量性素子１７に蓄積
された反転情報が“Ｈ”レベル（略電源電位）である時
に、現入力情報ＩＮが“Ｈ”レベルであると、ラッチ部
入力ノード３の電位は、“Ｌ”レベルから現入力情報Ｉ
Ｎ及び容量性素子１７により充電されて速やかに上昇し
て第１のインバータ手段９のしきい値電圧を越えるた
め、ラッチ部出力ノード４及び出力ノード２には現入力
情報ＩＮの反転した情報“Ｌ”レベルへの立ち下がりが
速やかになり、出力ノード２に接続された次段に対して
“Ｌ”レベルの情報を速やかに出力することになる。ま
た、現入力情報ＩＮが前入力情報と同じ“Ｌ”レベルで
ある場合には、ラッチ部入力ノード３の電位は、容量性
素子１７からの電荷の供給によって一時的に上昇する容
量性素子１７への電荷が供給されず現入力情報ＩＮが圧
倒的に強いので現入力情報ＩＮによってその後下降し、
第１のインバータ９のしきい値電圧によりラッチ部出力
ノード４及び出力ノード２の電位は略前の状態の電位を
維持し、ラッチ部出力ノード４及び出力ノード２からは
そのまま“Ｈ”レベルの情報が出力されることになる。
ル、つまり、ラッチ部８にラッチされた情報が“Ｌ”レ
ベル（接地電位）であるとともに容量性素子１７に蓄積
された反転情報が“Ｈ”レベル（略電源電位）である時
に、現入力情報ＩＮが“Ｈ”レベルであると、ラッチ部
入力ノード３の電位は、“Ｌ”レベルから現入力情報Ｉ
Ｎ及び容量性素子１７により充電されて速やかに上昇し
て第１のインバータ手段９のしきい値電圧を越えるた
め、ラッチ部出力ノード４及び出力ノード２には現入力
情報ＩＮの反転した情報“Ｌ”レベルへの立ち下がりが
速やかになり、出力ノード２に接続された次段に対して
“Ｌ”レベルの情報を速やかに出力することになる。ま
た、現入力情報ＩＮが前入力情報と同じ“Ｌ”レベルで
ある場合には、ラッチ部入力ノード３の電位は、容量性
素子１７からの電荷の供給によって一時的に上昇する容
量性素子１７への電荷が供給されず現入力情報ＩＮが圧
倒的に強いので現入力情報ＩＮによってその後下降し、
第１のインバータ９のしきい値電圧によりラッチ部出力
ノード４及び出力ノード２の電位は略前の状態の電位を
維持し、ラッチ部出力ノード４及び出力ノード２からは
そのまま“Ｈ”レベルの情報が出力されることになる。
【０１１０】一方、前入力情報ＩＮが“Ｈ”レベル、つ
まり、ラッチ部８にラッチされた情報が“Ｈ”レベル
（電源電位）であるとともに容量性素子１７に蓄積され
た反転情報が“Ｌ”レベル（接地電位）である時に、現
入力情報ＩＮが“Ｌ”レベルであると、ラッチ部入力ノ
ード３の電位は、“Ｈ”レベルから現入力情報ＩＮ及び
容量性素子１７により放電されて速やかに下降して第１
のインバータ手段９のしきい値未満になるため、ラッチ
部出力ノード４及び出力ノード２には現入力情報ＩＮの
反転した情報“Ｈ”レベルへの立ち上がりが速やかにな
り、出力ノード２に接続された次段に対して“Ｈ”レベ
ルの情報を速やかに出力することになる。また、現入力
情報ＩＮが前入力情報と同じ“Ｈ”レベルである場合に
は、ラッチ部入力ノード３の電位は、容量性素子１７を
充電するため一時的に下降するが容量性素子の容量が小
さいため現入力情報ＩＮからの電荷の供給によってその
後上昇し、第１のインバータ９のしきい値電圧によりラ
ッチ部出力ノード４及び出力ノード２の電位は略前の状
態の電位を維持し、ラッチ部出力ノード４及び出力ノー
ド２からはそのまま“Ｌ”レベルの情報が出力されるこ
とになる。
まり、ラッチ部８にラッチされた情報が“Ｈ”レベル
（電源電位）であるとともに容量性素子１７に蓄積され
た反転情報が“Ｌ”レベル（接地電位）である時に、現
入力情報ＩＮが“Ｌ”レベルであると、ラッチ部入力ノ
ード３の電位は、“Ｈ”レベルから現入力情報ＩＮ及び
容量性素子１７により放電されて速やかに下降して第１
のインバータ手段９のしきい値未満になるため、ラッチ
部出力ノード４及び出力ノード２には現入力情報ＩＮの
反転した情報“Ｈ”レベルへの立ち上がりが速やかにな
り、出力ノード２に接続された次段に対して“Ｈ”レベ
ルの情報を速やかに出力することになる。また、現入力
情報ＩＮが前入力情報と同じ“Ｈ”レベルである場合に
は、ラッチ部入力ノード３の電位は、容量性素子１７を
充電するため一時的に下降するが容量性素子の容量が小
さいため現入力情報ＩＮからの電荷の供給によってその
後上昇し、第１のインバータ９のしきい値電圧によりラ
ッチ部出力ノード４及び出力ノード２の電位は略前の状
態の電位を維持し、ラッチ部出力ノード４及び出力ノー
ド２からはそのまま“Ｌ”レベルの情報が出力されるこ
とになる。
【０１１１】また、ラッチ部出力ノード４に現れた入力
情報ＩＮ反転情報は第２のインバータ手段１０にて反転
されて入力情報ＩＮと同じ情報として情報保持ノード１
１に出力されることになる。さらに、この情報保持ノー
ド１１の電位を入力に受ける保持手段１６の第５のイン
バータ手段３０によって第５のインバータ手段３０の出
力入力情報の反転情報が現れることになる。この時、第
２の制御信号は、第１の制御信号の反転信号であるの
で、第２及び第３のスイッチング手段１２及び１９を導
通状態から非導通状態に変化、つまり、制御信号φが
“Ｌ”レベルから“Ｈ”レベルに変化するとともに、制
御信号／φが“Ｈ”レベルから“Ｌ”レベルに変化し、
Ｎチャネル型ＭＯＳトランジスタ１３及び２０とＰチャ
ネル型ＭＯＳトランジスタ１４及び２１は非導通状態、
つまり第２及び第３のスイッチング手段１２は非導通状
態にされる。したがって、ラッチ部入力ノード３と情報
保持ノード１１とは電気的に非接続状態になっていると
ともに、第５のインバータ手段３０の出力と反転情報保
持ノード１８とは電気的に非接続状態になっているもの
である。したがって、容量性素子１７は情報保持ノード
１１及びラッチ部出力ノード４の影響を全く受けないも
のである。
情報ＩＮ反転情報は第２のインバータ手段１０にて反転
されて入力情報ＩＮと同じ情報として情報保持ノード１
１に出力されることになる。さらに、この情報保持ノー
ド１１の電位を入力に受ける保持手段１６の第５のイン
バータ手段３０によって第５のインバータ手段３０の出
力入力情報の反転情報が現れることになる。この時、第
２の制御信号は、第１の制御信号の反転信号であるの
で、第２及び第３のスイッチング手段１２及び１９を導
通状態から非導通状態に変化、つまり、制御信号φが
“Ｌ”レベルから“Ｈ”レベルに変化するとともに、制
御信号／φが“Ｈ”レベルから“Ｌ”レベルに変化し、
Ｎチャネル型ＭＯＳトランジスタ１３及び２０とＰチャ
ネル型ＭＯＳトランジスタ１４及び２１は非導通状態、
つまり第２及び第３のスイッチング手段１２は非導通状
態にされる。したがって、ラッチ部入力ノード３と情報
保持ノード１１とは電気的に非接続状態になっていると
ともに、第５のインバータ手段３０の出力と反転情報保
持ノード１８とは電気的に非接続状態になっているもの
である。したがって、容量性素子１７は情報保持ノード
１１及びラッチ部出力ノード４の影響を全く受けないも
のである。
【０１１２】そして、第１の制御信号が第１のスイッチ
ング手段５を導通状態から非導通状態に変化、つまり、
制御信号φが“Ｈ”レベルから“Ｌ”レベルに変化する
とともに、制御信号／φが“Ｌ”レベルから“Ｈ”レベ
ルに変化するとＮチャネル型ＭＯＳトランジスタ６及び
Ｐチャネル型ＭＯＳトランジスタ７は非導通状態、つま
り第１のスイッチング手段５は非導通状態にされる。そ
の結果、ラッチ部入力ノード３は入力ノード１から電気
的に非接続状態とされる。また、第１の制御信号を受け
る第４のスイッチング手段２２も導通状態から非導通状
態に変化、つまり、制御信号φが“Ｈ”レベルから
“Ｌ”レベルに変化するとともに、制御信号／φが
“Ｌ”レベルから“Ｈ”レベルに変化してＮチャネル型
ＭＯＳトランジスタ２３及びＰチャネル型ＭＯＳトラン
ジスタ２４は非導通状態になる。その結果、ラッチ部入
力ノード３は反転情報保持ノード１８及び容量性素子１
７とも電気的に非接続状態となり、ラッチ部入力ノード
３は容量性素子１７の影響を何ら受けるものではない。
ング手段５を導通状態から非導通状態に変化、つまり、
制御信号φが“Ｈ”レベルから“Ｌ”レベルに変化する
とともに、制御信号／φが“Ｌ”レベルから“Ｈ”レベ
ルに変化するとＮチャネル型ＭＯＳトランジスタ６及び
Ｐチャネル型ＭＯＳトランジスタ７は非導通状態、つま
り第１のスイッチング手段５は非導通状態にされる。そ
の結果、ラッチ部入力ノード３は入力ノード１から電気
的に非接続状態とされる。また、第１の制御信号を受け
る第４のスイッチング手段２２も導通状態から非導通状
態に変化、つまり、制御信号φが“Ｈ”レベルから
“Ｌ”レベルに変化するとともに、制御信号／φが
“Ｌ”レベルから“Ｈ”レベルに変化してＮチャネル型
ＭＯＳトランジスタ２３及びＰチャネル型ＭＯＳトラン
ジスタ２４は非導通状態になる。その結果、ラッチ部入
力ノード３は反転情報保持ノード１８及び容量性素子１
７とも電気的に非接続状態となり、ラッチ部入力ノード
３は容量性素子１７の影響を何ら受けるものではない。
【０１１３】この時、第２の制御信号は第２のスイッチ
ング手段１２を非導通状態から導通状態に変化、つま
り、制御信号φが“Ｈ”レベルから“Ｌ”レベルに変化
するとともに、制御信号／φが“Ｌ”レベルから“Ｈ”
レベルに変化し、Ｎチャネル型ＭＯＳトランジスタ１３
及びＰチャネル型ＭＯＳトランジスタ１４は導通状態、
つまり第２のスイッチング手段１２は導通状態にされ
る。その結果、情報保持ノード１１に現れている情報
は、第２のスイッチング手段１２を介してラッチ部入力
ノード３に伝達され、ラッチ入力ノード３には第１及び
第２のインバータ手段９及び１０によって入力情報ＩＮ
と同じ情報が一時的に保持（ラッチ）されるとともに、
次の入力情報ＩＮがラッチ入力ノード３に入力されるま
で、ラッチ出力ノード４には入力情報ＩＮの反転情報が
現れ続けるものである。
ング手段１２を非導通状態から導通状態に変化、つま
り、制御信号φが“Ｈ”レベルから“Ｌ”レベルに変化
するとともに、制御信号／φが“Ｌ”レベルから“Ｈ”
レベルに変化し、Ｎチャネル型ＭＯＳトランジスタ１３
及びＰチャネル型ＭＯＳトランジスタ１４は導通状態、
つまり第２のスイッチング手段１２は導通状態にされ
る。その結果、情報保持ノード１１に現れている情報
は、第２のスイッチング手段１２を介してラッチ部入力
ノード３に伝達され、ラッチ入力ノード３には第１及び
第２のインバータ手段９及び１０によって入力情報ＩＮ
と同じ情報が一時的に保持（ラッチ）されるとともに、
次の入力情報ＩＮがラッチ入力ノード３に入力されるま
で、ラッチ出力ノード４には入力情報ＩＮの反転情報が
現れ続けるものである。
【０１１４】一方、第３のスイッチング手段１９も、第
２の制御信号によって非導通状態から導通状態に変化、
つまり制御信号φが“Ｈ”レベルから“Ｌ”レベルに変
化するとともに、制御信号／φが“Ｌ”レベルから
“Ｈ”レベルに変化してＮチャネル型ＭＯＳトランジス
タ２０及びＰチャネル型ＭＯＳトランジスタ２１は導通
状態に変化する。その結果、第５のインバータ手段３０
の出力である入力情報ＩＮの反転情報は第３のスイッチ
ング手段１９を介して反転情報保持ノード１８に伝達さ
れ、容量性素子１７には反転情報に応じた情報が保持さ
れることになる。つまり、反転情報が“Ｈ”レベルであ
ると、容量性素子１７は第５のインバータ手段９によっ
て“Ｈ”レベル（電源電位）に充電され、反転情報が
“Ｌ”レベルであること、容量性素子１７は第５のイン
バータ手段９によって“Ｌ”レベル（接地電位）に放電
されることになる。
２の制御信号によって非導通状態から導通状態に変化、
つまり制御信号φが“Ｈ”レベルから“Ｌ”レベルに変
化するとともに、制御信号／φが“Ｌ”レベルから
“Ｈ”レベルに変化してＮチャネル型ＭＯＳトランジス
タ２０及びＰチャネル型ＭＯＳトランジスタ２１は導通
状態に変化する。その結果、第５のインバータ手段３０
の出力である入力情報ＩＮの反転情報は第３のスイッチ
ング手段１９を介して反転情報保持ノード１８に伝達さ
れ、容量性素子１７には反転情報に応じた情報が保持さ
れることになる。つまり、反転情報が“Ｈ”レベルであ
ると、容量性素子１７は第５のインバータ手段９によっ
て“Ｈ”レベル（電源電位）に充電され、反転情報が
“Ｌ”レベルであること、容量性素子１７は第５のイン
バータ手段９によって“Ｌ”レベル（接地電位）に放電
されることになる。
【０１１５】このように構成された実施例１９のものに
あっては、実施例１のものと同様に、現入力情報ＩＮが
前入力情報ＩＮに対して同じ情報である場合は、ラッチ
部８からの出力は前の出力と同じ情報を出力し続け、現
入力情報ＩＮが前入力情報ＩＮに対して反転した情報で
ある場合、保守手段１６の容量性素子１７によって速や
かにラッチ部８のラッチ部入力ノード３の電位が変化さ
せられるため、結果として出力ノード２に出力されるま
での時間が速くなり、高速に動作することになるもので
あり、さらに、現入力情報ＩＮが前入力情報ＩＮに対し
て反転した情報である場合、保持手段１６の容量性素子
１７によって速やかにラッチ部８のラッチ部入力ノード
３の電位が変化させられるため、ラッチ部入力ノード３
の情報の変化の遷移期間に流れる直流電流を減らすこと
になり、つまり、ラッチ部入力ノード３の電位が“Ｈ”
レベルから“Ｌ”レベルに変化する期間及び“Ｌ”レベ
ルから“Ｈ”レベルに変化する期間に、図２の構成を有
した第１のインバータ手段９の第２の電位点（電源電位
点）から第１の電位点（接地電位点）へ流れる貫通電流
が減少し、低消費電力になるものである他、出力ノード
２に対する負荷が実施例１にしめしたものに対して小さ
くすることができるため、実施例１のものよりもさらに
高速化が図れるものである。
あっては、実施例１のものと同様に、現入力情報ＩＮが
前入力情報ＩＮに対して同じ情報である場合は、ラッチ
部８からの出力は前の出力と同じ情報を出力し続け、現
入力情報ＩＮが前入力情報ＩＮに対して反転した情報で
ある場合、保守手段１６の容量性素子１７によって速や
かにラッチ部８のラッチ部入力ノード３の電位が変化さ
せられるため、結果として出力ノード２に出力されるま
での時間が速くなり、高速に動作することになるもので
あり、さらに、現入力情報ＩＮが前入力情報ＩＮに対し
て反転した情報である場合、保持手段１６の容量性素子
１７によって速やかにラッチ部８のラッチ部入力ノード
３の電位が変化させられるため、ラッチ部入力ノード３
の情報の変化の遷移期間に流れる直流電流を減らすこと
になり、つまり、ラッチ部入力ノード３の電位が“Ｈ”
レベルから“Ｌ”レベルに変化する期間及び“Ｌ”レベ
ルから“Ｈ”レベルに変化する期間に、図２の構成を有
した第１のインバータ手段９の第２の電位点（電源電位
点）から第１の電位点（接地電位点）へ流れる貫通電流
が減少し、低消費電力になるものである他、出力ノード
２に対する負荷が実施例１にしめしたものに対して小さ
くすることができるため、実施例１のものよりもさらに
高速化が図れるものである。
【０１１６】次に、このように構成された実施例１９の
ものにおいて、具体的一例に基づいて動作の高速化が得
られたことを説明する。実施例１の具体的一例で説明し
たように、２つのインバータ手段を２段縦属接続した入
力バッファを介して入力情報ＩＮを入力する構成とし
て、各回路素子を次のようなものとして半導体集積回路
化して製造した場合のラッチ部入力ノード３、ラッチ部
出力ノード４及び反転情報保持ノード１８の電位変化の
波形を調査した。
ものにおいて、具体的一例に基づいて動作の高速化が得
られたことを説明する。実施例１の具体的一例で説明し
たように、２つのインバータ手段を２段縦属接続した入
力バッファを介して入力情報ＩＮを入力する構成とし
て、各回路素子を次のようなものとして半導体集積回路
化して製造した場合のラッチ部入力ノード３、ラッチ部
出力ノード４及び反転情報保持ノード１８の電位変化の
波形を調査した。
【０１１７】第１のスイッチング手段５を構成するＮ及
びＰチャネル型ＭＯＳトランジスタ６及び７は、ゲート
幅が４．２μｍ、ゲート長が０．５μｍのものを用い
た。第１のインバータ手段９は、図２に示した構成と
し、Ｎ及びＰチャネル型ＭＯＳトランジスタ９ｄ及び９
ｃは、ゲート幅が８．４μｍ、ゲート長が０．５μｍの
ものを用いた。これらＮ及びＰチャネル型ＭＯＳトラン
ジスタ９ｄ及び９ｃは、第１のスイッチング手段５を構
成するＮ及びＰチャネル型ＭＯＳトランジスタ６及び７
より駆動能力が大きいものである。第２のインバータ手
段１０は、図２に示した構成とし、Ｎ及びＰチャネル型
ＭＯＳトランジスタ１０ｄ及び１０ｃは、ゲート幅が
１．０μｍ、ゲート長が０．５μｍのものを用いた。こ
れらＮ及びＰチャネル型ＭＯＳトランジスタ１０ｄ及び
１０ｃは、第１のスイッチング手段５を構成するＮ及び
Ｐチャネル型ＭＯＳトランジスタ６及び７と第１のイン
バータ手段９を構成するＮ及びＰチャネル型ＭＯＳトラ
ンジスタ９ｄ及び９ｃより駆動能力が小さいものであ
る。
びＰチャネル型ＭＯＳトランジスタ６及び７は、ゲート
幅が４．２μｍ、ゲート長が０．５μｍのものを用い
た。第１のインバータ手段９は、図２に示した構成と
し、Ｎ及びＰチャネル型ＭＯＳトランジスタ９ｄ及び９
ｃは、ゲート幅が８．４μｍ、ゲート長が０．５μｍの
ものを用いた。これらＮ及びＰチャネル型ＭＯＳトラン
ジスタ９ｄ及び９ｃは、第１のスイッチング手段５を構
成するＮ及びＰチャネル型ＭＯＳトランジスタ６及び７
より駆動能力が大きいものである。第２のインバータ手
段１０は、図２に示した構成とし、Ｎ及びＰチャネル型
ＭＯＳトランジスタ１０ｄ及び１０ｃは、ゲート幅が
１．０μｍ、ゲート長が０．５μｍのものを用いた。こ
れらＮ及びＰチャネル型ＭＯＳトランジスタ１０ｄ及び
１０ｃは、第１のスイッチング手段５を構成するＮ及び
Ｐチャネル型ＭＯＳトランジスタ６及び７と第１のイン
バータ手段９を構成するＮ及びＰチャネル型ＭＯＳトラ
ンジスタ９ｄ及び９ｃより駆動能力が小さいものであ
る。
【０１１８】第２のスイッチング手段１２を構成するＮ
及びＰチャネル型ＭＯＳトランジスタ１３及び１４は、
ゲート幅が１．０μｍ、ゲート長が０．５μｍのものを
用いた。これらＮ及びＰチャネル型ＭＯＳトランジスタ
１３及び１４は第２のインバータ手段１０を構成するＮ
及びＰチャネル型ＭＯＳトランジスタ１０ｄ及び１０Ｃ
と同じ駆動能力のものである。第５のインバータ手段３
０は、図２に示した構成とし、Ｎ及びＰチャネル型ＭＯ
Ｓトランジスタは、ゲート幅が１．０μｍ、ゲート長が
０．５μｍのもの用いた。これらＮ及びＰチャネル型Ｍ
ＯＳトランジスタは、第１のスイッチング手段５を構成
するＮ及びＰチャネル型ＭＯＳトランジスタ６及び７と
第１のインバータ手段９を構成するＮ及びＰチャネル型
ＭＯＳトランジスタ９ｄ及び９ｃより駆動能力が小さ
く、第２のインバータ手段１０を構成するＮ及びＰチャ
ネル型ＭＯＳトランジスタ１０ｄ及び１０ｃと同じ駆動
能力のものである。
及びＰチャネル型ＭＯＳトランジスタ１３及び１４は、
ゲート幅が１．０μｍ、ゲート長が０．５μｍのものを
用いた。これらＮ及びＰチャネル型ＭＯＳトランジスタ
１３及び１４は第２のインバータ手段１０を構成するＮ
及びＰチャネル型ＭＯＳトランジスタ１０ｄ及び１０Ｃ
と同じ駆動能力のものである。第５のインバータ手段３
０は、図２に示した構成とし、Ｎ及びＰチャネル型ＭＯ
Ｓトランジスタは、ゲート幅が１．０μｍ、ゲート長が
０．５μｍのもの用いた。これらＮ及びＰチャネル型Ｍ
ＯＳトランジスタは、第１のスイッチング手段５を構成
するＮ及びＰチャネル型ＭＯＳトランジスタ６及び７と
第１のインバータ手段９を構成するＮ及びＰチャネル型
ＭＯＳトランジスタ９ｄ及び９ｃより駆動能力が小さ
く、第２のインバータ手段１０を構成するＮ及びＰチャ
ネル型ＭＯＳトランジスタ１０ｄ及び１０ｃと同じ駆動
能力のものである。
【０１１９】第３のスイッチング手段１９を構成するＮ
及びＰチャネル型ＭＯＳトランジスタ２０及び２１は、
ゲート幅１．０μｍ、ゲート長が０．５μｍのものを用
いた。これらＮ及びＰチャネル型ＭＯＳトランジスタ２
０及び２１は第２のスイッチング手段１２を構成するＮ
及びＰチャネル型ＭＯＳトランジスタ１０ｄ及び１０ｃ
と同じ駆動能力のものである。第４のスイッチング手段
２２を構成するＮ及びＰチャネル型ＭＯＳトランジスタ
２３及び２４は、ゲート幅４．２μｍ、ゲート長が０．
５μｍのものを用いた。これらＮ及びＰチャネル型ＭＯ
Ｓトランジスタ２３及び２４は第１のスイッチング手段
５を構成するＮ及びＰチャネル型ＭＯＳトランジスタ６
及び７と同じ駆動能力であり、第３のスイッチング手段
１９を構成するＮ及びＰチャネル型ＭＯＳトランジスタ
２０及び２１より駆動能力の大きいものである。容量性
素子は、０．０５ｐＦのものを用いた。また、第２の電
位点に印加される電源電位ＶCCとして３．３Ｖとした。
及びＰチャネル型ＭＯＳトランジスタ２０及び２１は、
ゲート幅１．０μｍ、ゲート長が０．５μｍのものを用
いた。これらＮ及びＰチャネル型ＭＯＳトランジスタ２
０及び２１は第２のスイッチング手段１２を構成するＮ
及びＰチャネル型ＭＯＳトランジスタ１０ｄ及び１０ｃ
と同じ駆動能力のものである。第４のスイッチング手段
２２を構成するＮ及びＰチャネル型ＭＯＳトランジスタ
２３及び２４は、ゲート幅４．２μｍ、ゲート長が０．
５μｍのものを用いた。これらＮ及びＰチャネル型ＭＯ
Ｓトランジスタ２３及び２４は第１のスイッチング手段
５を構成するＮ及びＰチャネル型ＭＯＳトランジスタ６
及び７と同じ駆動能力であり、第３のスイッチング手段
１９を構成するＮ及びＰチャネル型ＭＯＳトランジスタ
２０及び２１より駆動能力の大きいものである。容量性
素子は、０．０５ｐＦのものを用いた。また、第２の電
位点に印加される電源電位ＶCCとして３．３Ｖとした。
【０１２０】このような具体的構成のラッチ回路におい
て、出力ノード２に接続される負荷容量を０とした場合
の、ラッチ部入力ノード３、ラッチ部出力ノード４及び
反転情報保持ノード１８の電位変化の波形を調べたとこ
ろ、図２８ないし図３１に示すような結果が得られた。
図２８は前入力情報ＩＮが“Ｌ”レベル現入力情報ＩＮ
が“Ｈ”レベルである場合を示し、図２９は前入力情報
ＩＮが“Ｈ”レベルで現入力情報ＩＮが“Ｌ”レベルで
ある場合を示し、図３０は前入力情報ＩＮが“Ｌ”レベ
ルで現入力情報ＩＮが“Ｌ”レベルでる場合を示し、図
３１は前入力情報ＩＮが“Ｈ”レベルで現入力情報ＩＮ
が“Ｈ”レベルである場合を示しており、図２８ないし
図３１において、横軸を遅延時間、縦軸を電位とし、Ａ
はラッチ部入力ノード３の電位変化の波形、Ｂはラッチ
部出力ノード４の電位変化の波形、Ｃは反転情報保持ノ
ード１８の電位変化の波形、Ｄは第１及び第２の制御信
号を構成する制御信号φの電位変化の波形を示してい
る。なお、第１及び第２の制御信号を構成する反転制御
信号／φの電位変化の波形は示していないが、制御信号
φの電位変化を略反転した信号になっている。
て、出力ノード２に接続される負荷容量を０とした場合
の、ラッチ部入力ノード３、ラッチ部出力ノード４及び
反転情報保持ノード１８の電位変化の波形を調べたとこ
ろ、図２８ないし図３１に示すような結果が得られた。
図２８は前入力情報ＩＮが“Ｌ”レベル現入力情報ＩＮ
が“Ｈ”レベルである場合を示し、図２９は前入力情報
ＩＮが“Ｈ”レベルで現入力情報ＩＮが“Ｌ”レベルで
ある場合を示し、図３０は前入力情報ＩＮが“Ｌ”レベ
ルで現入力情報ＩＮが“Ｌ”レベルでる場合を示し、図
３１は前入力情報ＩＮが“Ｈ”レベルで現入力情報ＩＮ
が“Ｈ”レベルである場合を示しており、図２８ないし
図３１において、横軸を遅延時間、縦軸を電位とし、Ａ
はラッチ部入力ノード３の電位変化の波形、Ｂはラッチ
部出力ノード４の電位変化の波形、Ｃは反転情報保持ノ
ード１８の電位変化の波形、Ｄは第１及び第２の制御信
号を構成する制御信号φの電位変化の波形を示してい
る。なお、第１及び第２の制御信号を構成する反転制御
信号／φの電位変化の波形は示していないが、制御信号
φの電位変化を略反転した信号になっている。
【０１２１】同様に、この実施例１９のものと比較する
ために、保持手段１６を取り除いたもの、つまり図に示
した従来例のものにおいて保持手段１６以外の回路素子
を同じ回路素子を用いて半導体集積回路化して製造した
場合のラッチ部入力ノード３及びラッチ部出力ノード４
の電位変化の波形を調べ、その結果を、図２８ないし図
３１に併記した。図２８ないし図３１において、ａはラ
ッチ部入力ノード３の電位変化の波形、ｂはラッチ部出
力ノード４の電位変化の波形を示している。
ために、保持手段１６を取り除いたもの、つまり図に示
した従来例のものにおいて保持手段１６以外の回路素子
を同じ回路素子を用いて半導体集積回路化して製造した
場合のラッチ部入力ノード３及びラッチ部出力ノード４
の電位変化の波形を調べ、その結果を、図２８ないし図
３１に併記した。図２８ないし図３１において、ａはラ
ッチ部入力ノード３の電位変化の波形、ｂはラッチ部出
力ノード４の電位変化の波形を示している。
【０１２２】図２８から明らかなように、前入力情報Ｉ
Ｎが“Ｌ”レベルで現入力情報ＩＮが“Ｈ”レベルであ
る場合、制御信号φが“Ｌ”レベルから“Ｈ”レベルに
変化して第１及び第４のスイッチング手段５及び２２を
導通状態にし、第２及び第３のスイッチング手段１２及
び１９を非導通状態にすると、実施例１９におけるラッ
チ部入力ノード３の電位変化の波形Ａは、従来例におけ
るラッチ部入力ノード３の電位変化の波形ａに比較して
速やかに“Ｌ”レベルから“Ｈ”レベルへの立ち上がり
が行われており、実施例１９におけるラッチ部出力ノー
ド４の電位変化の波形Ｂは、従来例におけるラッチ部出
力ノード４の電位変化の波形ｂに比較して速やかに
“Ｈ”レベルから“Ｌ”レベルへの立下がりが行われて
おり、高速化が図かられていることが分かる。このよう
に実施例１９のものの高速化が図れた理由は、反転情報
保持ノード１８の電位変化の波形Ｃを見れば、第４のス
イッチング手段２２が導通状態になると、電位が下降し
ていることから明らかな如く、“Ｈ”レベルを保持して
いる容量性素子１７の電荷がラッチ部入力ノード３に流
れ込み、ラッチ部入力ノード３の電位を立ち上げている
こに起因しているものである。
Ｎが“Ｌ”レベルで現入力情報ＩＮが“Ｈ”レベルであ
る場合、制御信号φが“Ｌ”レベルから“Ｈ”レベルに
変化して第１及び第４のスイッチング手段５及び２２を
導通状態にし、第２及び第３のスイッチング手段１２及
び１９を非導通状態にすると、実施例１９におけるラッ
チ部入力ノード３の電位変化の波形Ａは、従来例におけ
るラッチ部入力ノード３の電位変化の波形ａに比較して
速やかに“Ｌ”レベルから“Ｈ”レベルへの立ち上がり
が行われており、実施例１９におけるラッチ部出力ノー
ド４の電位変化の波形Ｂは、従来例におけるラッチ部出
力ノード４の電位変化の波形ｂに比較して速やかに
“Ｈ”レベルから“Ｌ”レベルへの立下がりが行われて
おり、高速化が図かられていることが分かる。このよう
に実施例１９のものの高速化が図れた理由は、反転情報
保持ノード１８の電位変化の波形Ｃを見れば、第４のス
イッチング手段２２が導通状態になると、電位が下降し
ていることから明らかな如く、“Ｈ”レベルを保持して
いる容量性素子１７の電荷がラッチ部入力ノード３に流
れ込み、ラッチ部入力ノード３の電位を立ち上げている
こに起因しているものである。
【０１２３】また、図２９から明らかなように、前入力
情報ＩＮが“Ｈ”レベルで現入力情報ＩＮが“Ｌ”レベ
ルである場合、制御信号φが“Ｌ”レベルから“Ｈ”レ
ベルに変化して第１及び第４のスイッチング手段５及び
２２を導通状態にし、第２及び第３のスイッチング手段
１２及び１９を非導通状態にすると、実施例１９におけ
るラッチ部入力ノード３の電位変化の波形Ａは、従来例
におけるラッチ部入力ノード３の電位変化の波形ａに比
較して速やかに“Ｈ”レベルから“Ｌ”レベルへの立ち
下がりが行われており、実施例１９におけるラッチ部出
力ノード４の電位変化の波形Ｂは、従来例におけるラッ
チ部出力ノード４の電位変化の波形ｂに比較して速やか
に“Ｌ”レベルから“Ｈ”レベルへの立ち上がりが行わ
れており、高速化が図かられていることが分かる。この
ように実施例１９ものの高速化が図れた理由は、反転情
報保持ノード１８の電位変化の波形Ｃを見れば、第４の
スイッチング手段２２が導通状態になると、電位が上昇
していることから明らかな如く、“Ｌ”レベルを保持し
ている容量性素子１７にラッチ部入力ノード３の電荷が
に流れ込み、ラッチ部入力ノード３の電位を立ち下げて
いることに起因しているものである。
情報ＩＮが“Ｈ”レベルで現入力情報ＩＮが“Ｌ”レベ
ルである場合、制御信号φが“Ｌ”レベルから“Ｈ”レ
ベルに変化して第１及び第４のスイッチング手段５及び
２２を導通状態にし、第２及び第３のスイッチング手段
１２及び１９を非導通状態にすると、実施例１９におけ
るラッチ部入力ノード３の電位変化の波形Ａは、従来例
におけるラッチ部入力ノード３の電位変化の波形ａに比
較して速やかに“Ｈ”レベルから“Ｌ”レベルへの立ち
下がりが行われており、実施例１９におけるラッチ部出
力ノード４の電位変化の波形Ｂは、従来例におけるラッ
チ部出力ノード４の電位変化の波形ｂに比較して速やか
に“Ｌ”レベルから“Ｈ”レベルへの立ち上がりが行わ
れており、高速化が図かられていることが分かる。この
ように実施例１９ものの高速化が図れた理由は、反転情
報保持ノード１８の電位変化の波形Ｃを見れば、第４の
スイッチング手段２２が導通状態になると、電位が上昇
していることから明らかな如く、“Ｌ”レベルを保持し
ている容量性素子１７にラッチ部入力ノード３の電荷が
に流れ込み、ラッチ部入力ノード３の電位を立ち下げて
いることに起因しているものである。
【０１２４】さらに、図３０から明らかなように、前入
力情報ＩＮが“Ｌ”レベルで現入力情報ＩＮが“Ｌ”レ
ベルである場合、制御信号φが“Ｌ”レベルから“Ｈ”
レベルに変化して第１及び第４のスイッチング手段５及
び２２を導通状態にし、第２及び第３のスイッチング手
段１２及び１９を非導通状態にすると、実施例１９にお
けるラッチ部入力ノード３の電位変化の波形Ａは、若干
上昇した後、下降する波形になるものの、実施例１９に
おけるラッチ部出力ノード４の電位変化の波形Ｂは、
“Ｈ”レベルを維持し続けているものであり、保持手段
１６を設けても、ラッチ部８からの出力に何ら影響を与
えていないものである。このことは、反転情報保持ノー
ド１８の電位変化の波形Ｃを見れば、“Ｈ”レベルから
“Ｌ”レベルへ立ち下がっており、これによってラッチ
部入力ノード３の電位変化の波形Ａは、若干上昇するも
のの、現入力情報ＩＮの“Ｌ”レベルへする力の方が容
量性素子１７による“Ｈ”レベルへの立ち上げの力より
強いため、第１のインバータ手段８のしきい値を越える
までラッチ部入力ノード３の電位を上昇させないことに
起因しているものである。
力情報ＩＮが“Ｌ”レベルで現入力情報ＩＮが“Ｌ”レ
ベルである場合、制御信号φが“Ｌ”レベルから“Ｈ”
レベルに変化して第１及び第４のスイッチング手段５及
び２２を導通状態にし、第２及び第３のスイッチング手
段１２及び１９を非導通状態にすると、実施例１９にお
けるラッチ部入力ノード３の電位変化の波形Ａは、若干
上昇した後、下降する波形になるものの、実施例１９に
おけるラッチ部出力ノード４の電位変化の波形Ｂは、
“Ｈ”レベルを維持し続けているものであり、保持手段
１６を設けても、ラッチ部８からの出力に何ら影響を与
えていないものである。このことは、反転情報保持ノー
ド１８の電位変化の波形Ｃを見れば、“Ｈ”レベルから
“Ｌ”レベルへ立ち下がっており、これによってラッチ
部入力ノード３の電位変化の波形Ａは、若干上昇するも
のの、現入力情報ＩＮの“Ｌ”レベルへする力の方が容
量性素子１７による“Ｈ”レベルへの立ち上げの力より
強いため、第１のインバータ手段８のしきい値を越える
までラッチ部入力ノード３の電位を上昇させないことに
起因しているものである。
【０１２５】またさらに、図３１から明らかなように、
前入力情報ＩＮが“Ｈ”レベルで現入力情報ＩＮが
“Ｈ”レベルである場合、制御信号φが“Ｌ”レベルか
ら“Ｈ”レベルに変化して第１及び第４のスイッチング
手段５及び２２を導通状態にし、第２及び第３のスイッ
チング手段１２及び１９を非導通状態にすると、実施例
１９におけるラッチ部入力ノード３の電位変化の波形Ａ
は、若干降下した後、上昇する波形になるものの、実施
例１９におけるラッチ部出力ノード４の電位変化の波形
Ｂは、“Ｌ”レベルを維持し続けているものであり、保
持手段１６を設けても、ラッチ部８からの出力に何ら影
響を与えていないものである。このことは、反転情報保
持ノード１８の電位変化の波形Ｃを見れば、“Ｌ”レベ
ルから“Ｈ”レベルへ立ち上がっており、これによって
ラッチ部入力ノード３電位変化の波形Ａは、若干降下す
るものの、現入力情報ＩＮの“Ｈ”レベルへする力の方
が容量性素子１７による“Ｌ”レベルへの立ち下げの力
より強いため、第１のインバータ手段８のしきい値より
下がるまでラッチ部入力ノード３の電位を下降させない
ことに起因しているものである。
前入力情報ＩＮが“Ｈ”レベルで現入力情報ＩＮが
“Ｈ”レベルである場合、制御信号φが“Ｌ”レベルか
ら“Ｈ”レベルに変化して第１及び第４のスイッチング
手段５及び２２を導通状態にし、第２及び第３のスイッ
チング手段１２及び１９を非導通状態にすると、実施例
１９におけるラッチ部入力ノード３の電位変化の波形Ａ
は、若干降下した後、上昇する波形になるものの、実施
例１９におけるラッチ部出力ノード４の電位変化の波形
Ｂは、“Ｌ”レベルを維持し続けているものであり、保
持手段１６を設けても、ラッチ部８からの出力に何ら影
響を与えていないものである。このことは、反転情報保
持ノード１８の電位変化の波形Ｃを見れば、“Ｌ”レベ
ルから“Ｈ”レベルへ立ち上がっており、これによって
ラッチ部入力ノード３電位変化の波形Ａは、若干降下す
るものの、現入力情報ＩＮの“Ｈ”レベルへする力の方
が容量性素子１７による“Ｌ”レベルへの立ち下げの力
より強いため、第１のインバータ手段８のしきい値より
下がるまでラッチ部入力ノード３の電位を下降させない
ことに起因しているものである。
【０１２６】次に実施例１９のものの上記した具体的構
成のラッチ回転において、出力ノード２に接続される負
荷容量を種々変化させて、出力ノード２に現れる出力の
遅延時間、つまり、前入力情報Ｉに対して反転したと現
入力情報ＩＮが入力されてから、出力ノード２に現れる
出力が反転するまでの時間を調査したところ、図３２の
直線Ｉで示す結果を得た。同様に従来例についても調査
したところ、図８の直線IIで示す結果を得た。この図３
２から明らかなように、出力ノード２に負荷容量が接続
されても、実施例１９のものにあっては、従来例のもの
に対して出力ノード２に現れる出力の遅延時間が短く、
高速化が図れているものである。
成のラッチ回転において、出力ノード２に接続される負
荷容量を種々変化させて、出力ノード２に現れる出力の
遅延時間、つまり、前入力情報Ｉに対して反転したと現
入力情報ＩＮが入力されてから、出力ノード２に現れる
出力が反転するまでの時間を調査したところ、図３２の
直線Ｉで示す結果を得た。同様に従来例についても調査
したところ、図８の直線IIで示す結果を得た。この図３
２から明らかなように、出力ノード２に負荷容量が接続
されても、実施例１９のものにあっては、従来例のもの
に対して出力ノード２に現れる出力の遅延時間が短く、
高速化が図れているものである。
【０１２７】さらに、実施例１９のものの上記した具体
的構成のラッチ回路において、保持手段１６における容
量性素子１７の容量値を種々変化させて出力ノード２に
現れる出力の遅延時間を調査したところ、図３２の曲線
III で示す結果を得た。なお、出力ノード２に接続され
る負荷容量は０としている。この図３２から明らかなよ
うに、高速化に対して、容量性素子１７の容量値が０．
０５ｐＦであるときに最適値を示し０．０５〜０．１５
で良好な値を示している。
的構成のラッチ回路において、保持手段１６における容
量性素子１７の容量値を種々変化させて出力ノード２に
現れる出力の遅延時間を調査したところ、図３２の曲線
III で示す結果を得た。なお、出力ノード２に接続され
る負荷容量は０としている。この図３２から明らかなよ
うに、高速化に対して、容量性素子１７の容量値が０．
０５ｐＦであるときに最適値を示し０．０５〜０．１５
で良好な値を示している。
【０１２８】実施例２０．図３４はこの発明の実施例２
０を示すものであり、図３４において図２７に示した実
施例１９のものと同一符号は同一又は相当部分を示すも
のである。この実施例２０に示したものは、実施例１９
に示したものが保持手段１６を構成する第３及び第４の
スイッチング手段１９及び２２それぞれをＮチャネル型
ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳト
ランジタ２１、２４とを並列接続したものとしたのに対
して、保持手段１６を構成する第３のスイッチング手段
１９を第２の制御信号となる制御信号／φをゲート電極
に受けるＮチャネル型ＭＯＳトランジスタ２０によって
構成し、保持手段１６を構成する第４のスイッチング手
段２２を第１の制御信号となる制御信号φをゲート電極
に受けるＮチャネル型ＭＯＳトランジスタ２３によって
構成した点で相違し、その他の点においては実施例１９
と同様の構成をしているものである。
０を示すものであり、図３４において図２７に示した実
施例１９のものと同一符号は同一又は相当部分を示すも
のである。この実施例２０に示したものは、実施例１９
に示したものが保持手段１６を構成する第３及び第４の
スイッチング手段１９及び２２それぞれをＮチャネル型
ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳト
ランジタ２１、２４とを並列接続したものとしたのに対
して、保持手段１６を構成する第３のスイッチング手段
１９を第２の制御信号となる制御信号／φをゲート電極
に受けるＮチャネル型ＭＯＳトランジスタ２０によって
構成し、保持手段１６を構成する第４のスイッチング手
段２２を第１の制御信号となる制御信号φをゲート電極
に受けるＮチャネル型ＭＯＳトランジスタ２３によって
構成した点で相違し、その他の点においては実施例１９
と同様の構成をしているものである。
【０１２９】このように構成された実施例２０のものに
おいても、上記した実施例１９と同様の効果を奏する
他、保持手段１６の第３及び第４のスイッチング手段１
９及び２２においＰチャネル型ＭＯＳトランジスタを消
滅できるという効果を有する。しかも、第４のスイッチ
ング手段２２がＮチャネル型ＭＯＳトランジスタ２３だ
けであるため、反転情報保持ノード１８に“Ｌ”レベル
が保持されていて、入力情報ＩＮが“Ｈ”レベルである
時、ラッチ部入力ノード３からＮチャネル型ＭＯＳトラ
ンジスタ２３を介して容量性素子１７に電流が流れ込む
のが抑制されるため、実施例１９のものに対して立ち上
がりが速くなるものである。従って、出力ノード２に接
続される負荷容量等によって“Ｈ”レベルから“Ｌ”レ
ベルへの出力変化が“Ｌ”レベルから“Ｈ”レベルへの
出力変化に比べて遅い場合は、“Ｈ”レベルから“Ｌ”
レベルへの出力変化を“Ｌ”レベルから“Ｈ”レベルへ
の出力変化と同じにできるものである。
おいても、上記した実施例１９と同様の効果を奏する
他、保持手段１６の第３及び第４のスイッチング手段１
９及び２２においＰチャネル型ＭＯＳトランジスタを消
滅できるという効果を有する。しかも、第４のスイッチ
ング手段２２がＮチャネル型ＭＯＳトランジスタ２３だ
けであるため、反転情報保持ノード１８に“Ｌ”レベル
が保持されていて、入力情報ＩＮが“Ｈ”レベルである
時、ラッチ部入力ノード３からＮチャネル型ＭＯＳトラ
ンジスタ２３を介して容量性素子１７に電流が流れ込む
のが抑制されるため、実施例１９のものに対して立ち上
がりが速くなるものである。従って、出力ノード２に接
続される負荷容量等によって“Ｈ”レベルから“Ｌ”レ
ベルへの出力変化が“Ｌ”レベルから“Ｈ”レベルへの
出力変化に比べて遅い場合は、“Ｈ”レベルから“Ｌ”
レベルへの出力変化を“Ｌ”レベルから“Ｈ”レベルへ
の出力変化と同じにできるものである。
【０１３０】実施例２１．図３５はこの発明の実施例２
１を示すものであり、図３５において図２７に示した実
施例１９のものと同一符号は同一又は相当部分を示すも
のである。この実施例２１に示したものは、実施例１９
に示したものが保持手段１６を構成する第３及び第４の
スイッチング手段１９及び２２それぞれをＮチャネル型
ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳト
ランジスタ２１、２４とを並列接続したものとしたのに
対して、保持手段１６を構成する第３のスイッチング手
段１９を第２の制御信号となる制御信号φをゲート電極
に受けるＰチャネル型ＭＯＳトランジスタ２１によって
構成し、保持手段１６を構成する第４のスイッチング手
段２２を第１の制御信号となる制御信号／φをゲート電
極に受けるＰチャネルＭＯＳ型トランジスタ２４によっ
て構成した点で相違し、その他の点においては実施例１
と同様の構成をしているものである。
１を示すものであり、図３５において図２７に示した実
施例１９のものと同一符号は同一又は相当部分を示すも
のである。この実施例２１に示したものは、実施例１９
に示したものが保持手段１６を構成する第３及び第４の
スイッチング手段１９及び２２それぞれをＮチャネル型
ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳト
ランジスタ２１、２４とを並列接続したものとしたのに
対して、保持手段１６を構成する第３のスイッチング手
段１９を第２の制御信号となる制御信号φをゲート電極
に受けるＰチャネル型ＭＯＳトランジスタ２１によって
構成し、保持手段１６を構成する第４のスイッチング手
段２２を第１の制御信号となる制御信号／φをゲート電
極に受けるＰチャネルＭＯＳ型トランジスタ２４によっ
て構成した点で相違し、その他の点においては実施例１
と同様の構成をしているものである。
【０１３１】このように構成された実施例２１のものに
おいても、上記した実施例１９と同様の効果を奏する
他、保持手段１６の第３及び第４のスイッチング手段１
９及び２２においＮチャネル型ＭＯＳトランジスタを消
減できるという効果を有する。しかも、第４のスイッチ
ング手段２２がＰチャネル型ＭＯＳトランジスタ２４だ
けであるため、反転情報保持ノード１８に“Ｈ”レベル
が保持されていて、入力情報ＩＮが“Ｌ”レベルである
時、容量性素子１７からＰチャネル型ＭＯＳトランジス
タ２４を介してラッチ部入力ノード３に電流が流れ込む
のが抑制されるため、実施例１９のものに対して立ち下
がりが速くなるものである。従って、出力ノード２に接
続される負荷容量等によって“Ｌ”レベルから“Ｈ”レ
ベルへの出力変化が“Ｈ”レベルから“Ｌ”レベルへの
出力変化に比べて遅い場合は、“Ｌ”レベルから“Ｈ”
レベルへの出力変化を“Ｈ”レベルから“Ｌ”レベルへ
の出力変化と同じにできるものである。
おいても、上記した実施例１９と同様の効果を奏する
他、保持手段１６の第３及び第４のスイッチング手段１
９及び２２においＮチャネル型ＭＯＳトランジスタを消
減できるという効果を有する。しかも、第４のスイッチ
ング手段２２がＰチャネル型ＭＯＳトランジスタ２４だ
けであるため、反転情報保持ノード１８に“Ｈ”レベル
が保持されていて、入力情報ＩＮが“Ｌ”レベルである
時、容量性素子１７からＰチャネル型ＭＯＳトランジス
タ２４を介してラッチ部入力ノード３に電流が流れ込む
のが抑制されるため、実施例１９のものに対して立ち下
がりが速くなるものである。従って、出力ノード２に接
続される負荷容量等によって“Ｌ”レベルから“Ｈ”レ
ベルへの出力変化が“Ｈ”レベルから“Ｌ”レベルへの
出力変化に比べて遅い場合は、“Ｌ”レベルから“Ｈ”
レベルへの出力変化を“Ｈ”レベルから“Ｌ”レベルへ
の出力変化と同じにできるものである。
【０１３２】実施例２２．図３６はこの発明の実施例２
２を示すものであり、図３６において図２７に示した実
施例１９のものと同一符号は同一又は相当部分を示すも
のである。この実施例２２に示したものは、実施例１９
に示したものがラッチ部８を第１及び第２のインバータ
手段９及び１０と第２のスイッチング手段１２とによっ
て構成したのに対して、ラッチ部８を第１及び第２のイ
ンバータ手段９及び１０によって構成した、つまり、第
２のインバータ手段１０の出力を直接ラッチ部入力ノー
ド３に接続した構成にした点で相違し、その他の点にお
いては実施例１９と同様の構成をしているものである。
このように構成された実施例２２のものにおいても、上
記した実施例１９と同様の効果を奏するものである。
２を示すものであり、図３６において図２７に示した実
施例１９のものと同一符号は同一又は相当部分を示すも
のである。この実施例２２に示したものは、実施例１９
に示したものがラッチ部８を第１及び第２のインバータ
手段９及び１０と第２のスイッチング手段１２とによっ
て構成したのに対して、ラッチ部８を第１及び第２のイ
ンバータ手段９及び１０によって構成した、つまり、第
２のインバータ手段１０の出力を直接ラッチ部入力ノー
ド３に接続した構成にした点で相違し、その他の点にお
いては実施例１９と同様の構成をしているものである。
このように構成された実施例２２のものにおいても、上
記した実施例１９と同様の効果を奏するものである。
【０１３３】実施例２３．図３７はこの発明の実施例２
３を示すものであり、図３７において図３６に示した実
施例２２のものと同一符号は同一又は相当部分を示すも
のである。この実施例２３に示したものは、実施例２２
に示したものが保持手段１６を構成する第３及び第４の
スイッチング手段１９及び２２それぞれをＮチャネル型
ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳト
ランジスタ２１、２４とを並列接続したものとしたのに
対して、保持手段１６を構成する第３のスイッチング手
段１９を第２の制御信号となる制御信号／φをゲート電
極に受けるＮチャネルＭＯＳ型トランジスタ２０によっ
て構成し、保持手段１６を構成する第４のスイッチング
手段２２を第１の制御信号となる制御信号φをゲート電
極に受けるＮチャネルＭＯＳ型トランジスタ２３によっ
て構成した点で相違し、その他の点においては実施例２
２と同様の構成をしているものである。
３を示すものであり、図３７において図３６に示した実
施例２２のものと同一符号は同一又は相当部分を示すも
のである。この実施例２３に示したものは、実施例２２
に示したものが保持手段１６を構成する第３及び第４の
スイッチング手段１９及び２２それぞれをＮチャネル型
ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳト
ランジスタ２１、２４とを並列接続したものとしたのに
対して、保持手段１６を構成する第３のスイッチング手
段１９を第２の制御信号となる制御信号／φをゲート電
極に受けるＮチャネルＭＯＳ型トランジスタ２０によっ
て構成し、保持手段１６を構成する第４のスイッチング
手段２２を第１の制御信号となる制御信号φをゲート電
極に受けるＮチャネルＭＯＳ型トランジスタ２３によっ
て構成した点で相違し、その他の点においては実施例２
２と同様の構成をしているものである。
【０１３４】このように構成された実施例２３のものに
おいても、上記した実施例２２と同様の効果を奏する
他、上記実施例２で説明したと同様に出力ノード２に接
続される負荷容量等によって“Ｈ”レベルから“Ｌ”レ
ベルへの出力変化が“Ｌ”レベルから“Ｈ”レベルへの
出力変化に比べて遅い場合は、“Ｈ”レベルから“Ｌ”
レベルへの出力変化を“Ｌ”レベルから“Ｈ”レベルへ
の出力変化と同じにできるという効果を有するものであ
る。
おいても、上記した実施例２２と同様の効果を奏する
他、上記実施例２で説明したと同様に出力ノード２に接
続される負荷容量等によって“Ｈ”レベルから“Ｌ”レ
ベルへの出力変化が“Ｌ”レベルから“Ｈ”レベルへの
出力変化に比べて遅い場合は、“Ｈ”レベルから“Ｌ”
レベルへの出力変化を“Ｌ”レベルから“Ｈ”レベルへ
の出力変化と同じにできるという効果を有するものであ
る。
【０１３５】実施例２４．図３８はこの発明の実施例２
４を示すものであり、図３８において図３６に示した実
施例２２のものと同一符号は同一又は相当部分を示すも
のである。この実施例２４に示したものは、実施例２２
に示したものが保持手段２６を構成する第３及び第４の
スイッチング手段１９及び２２それぞれをＮチャネル型
ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳト
ランジスタ２１、２４とを並列接続したものとしたのに
対して、保持手段１６を構成する第３のスイッチング手
段１９を第２の制御信号となる制御信号φをゲート電極
に受けるＰチャネル型ＭＯＳトランジスタ２１によって
構成し、保持手段１６を構成する第４のスイッチング手
段２２を第１の制御信号となる制御信号／φをゲート電
極に受けるＰチャネル型ＭＯＳトランジスタ２４によっ
て構成した点で相違し、その他の点においては実施例２
２と同様の効果を構成しているものである。
４を示すものであり、図３８において図３６に示した実
施例２２のものと同一符号は同一又は相当部分を示すも
のである。この実施例２４に示したものは、実施例２２
に示したものが保持手段２６を構成する第３及び第４の
スイッチング手段１９及び２２それぞれをＮチャネル型
ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳト
ランジスタ２１、２４とを並列接続したものとしたのに
対して、保持手段１６を構成する第３のスイッチング手
段１９を第２の制御信号となる制御信号φをゲート電極
に受けるＰチャネル型ＭＯＳトランジスタ２１によって
構成し、保持手段１６を構成する第４のスイッチング手
段２２を第１の制御信号となる制御信号／φをゲート電
極に受けるＰチャネル型ＭＯＳトランジスタ２４によっ
て構成した点で相違し、その他の点においては実施例２
２と同様の効果を構成しているものである。
【０１３６】このように構成された実施例２４のものに
おいても、上記した実施例２２と同様の効果を奏する
他、上記実施例３で説明したと同様に出力ノード２に接
続される負荷容量等によって“Ｌ”レベルから“Ｈ”レ
ベルへの出力変化が“Ｈ”レベルから“Ｌ”レベルへの
出力変化に比べて遅い場合は、“Ｌ”レベルから“Ｈ”
レベルへの出力変化を“Ｈ”レベルから“Ｌ”レベルへ
の出力変化と同じにできるものである。
おいても、上記した実施例２２と同様の効果を奏する
他、上記実施例３で説明したと同様に出力ノード２に接
続される負荷容量等によって“Ｌ”レベルから“Ｈ”レ
ベルへの出力変化が“Ｈ”レベルから“Ｌ”レベルへの
出力変化に比べて遅い場合は、“Ｌ”レベルから“Ｈ”
レベルへの出力変化を“Ｈ”レベルから“Ｌ”レベルへ
の出力変化と同じにできるものである。
【０１３７】実施例２５．図３９はこの発明の実施例２
５を示すものであり、図３９において図３６に示した実
施例２２のものと同一符号は同一又は相当部分を示すも
のである。この実施例２５に示したものは、実施例２２
に示したものがラッチ部８を構成する第２のインバータ
手段１０が図２に示した第２の電位点（電源電位Ｖ
CC点）と出力１０ｂとの間に接続され、ゲート電極が入
力１０ａに接続されたＰチャネル型ＭＯＳトランジスタ
１０ｃと、第１の電位点（接地電位点）と出力１０ｂと
の間に接続され、ゲート電極が入力１０ａに接続された
Ｎチャネル型ＭＯＳトランジスタ１０ｄとによって構成
したものに対して、第２の制御信号によって活性状態又
は非活性状態が制御されるインバータ手段によって構成
した点で相違し、その他の点においては実施例２５と同
様の構成をしているものである。
５を示すものであり、図３９において図３６に示した実
施例２２のものと同一符号は同一又は相当部分を示すも
のである。この実施例２５に示したものは、実施例２２
に示したものがラッチ部８を構成する第２のインバータ
手段１０が図２に示した第２の電位点（電源電位Ｖ
CC点）と出力１０ｂとの間に接続され、ゲート電極が入
力１０ａに接続されたＰチャネル型ＭＯＳトランジスタ
１０ｃと、第１の電位点（接地電位点）と出力１０ｂと
の間に接続され、ゲート電極が入力１０ａに接続された
Ｎチャネル型ＭＯＳトランジスタ１０ｄとによって構成
したものに対して、第２の制御信号によって活性状態又
は非活性状態が制御されるインバータ手段によって構成
した点で相違し、その他の点においては実施例２５と同
様の構成をしているものである。
【０１３８】この実施例２５の第２のインバータ手段１
０は、図３９に示しているように、一方の主電極が第２
の電位点（電源電位ＶCC点）に接続され、ゲート電極が
ラッチ部出力ノード４に接続される入力１０ａに接続さ
れたＰチャネル型ＭＯＳトランジスタ１０ｃと、このＰ
チャネル型ＭＯＳトランジスタ１０ｃの他方の主電極と
ラッチ部入力ノード４（情報保持ノード１１）との間に
接続され、ゲート電極に第２の制御信号である制御信号
φが印加されるＰチャネル型ＭＯＳトランジスタ１０ｅ
と、一方の主電極が第１の電位点（接地電位点）に接続
され、ゲート電極が入力１０ａに接続されたＮチャネル
型ＭＯＳトランジスタ１０ｄと、このＮチャネル型ＭＯ
Ｓトランジスタ１０ｄの他方の主電極と出力１０ｂとの
間に接続され、ゲート電極に第２の制御信号である制御
信号／φが印加されるＮチャネル型ＭＯＳトランジスタ
１０ｆとよって構成されているものである。なお、この
第２のインバータ手段１０は、活性状態において、その
駆動能力は図１に示した実施例１と同様に第１のインバ
ータ手段９の駆動能力より小さくなっているものであ
る。
０は、図３９に示しているように、一方の主電極が第２
の電位点（電源電位ＶCC点）に接続され、ゲート電極が
ラッチ部出力ノード４に接続される入力１０ａに接続さ
れたＰチャネル型ＭＯＳトランジスタ１０ｃと、このＰ
チャネル型ＭＯＳトランジスタ１０ｃの他方の主電極と
ラッチ部入力ノード４（情報保持ノード１１）との間に
接続され、ゲート電極に第２の制御信号である制御信号
φが印加されるＰチャネル型ＭＯＳトランジスタ１０ｅ
と、一方の主電極が第１の電位点（接地電位点）に接続
され、ゲート電極が入力１０ａに接続されたＮチャネル
型ＭＯＳトランジスタ１０ｄと、このＮチャネル型ＭＯ
Ｓトランジスタ１０ｄの他方の主電極と出力１０ｂとの
間に接続され、ゲート電極に第２の制御信号である制御
信号／φが印加されるＮチャネル型ＭＯＳトランジスタ
１０ｆとよって構成されているものである。なお、この
第２のインバータ手段１０は、活性状態において、その
駆動能力は図１に示した実施例１と同様に第１のインバ
ータ手段９の駆動能力より小さくなっているものであ
る。
【０１３９】このように構成された実施例２５のものに
おいても、上記した実施例２２と同様の効果を奏する
他、図１５に示した実施例７と同様に現入力情報ＩＮが
前入力情報ＩＮの反転した信号である場合でも、その情
報の変化の遷移期間に第２のインバータ１０における第
２の電位点から第１の電位点に流れる直流電流がなく、
さらに低消費電力化を図れるものである。
おいても、上記した実施例２２と同様の効果を奏する
他、図１５に示した実施例７と同様に現入力情報ＩＮが
前入力情報ＩＮの反転した信号である場合でも、その情
報の変化の遷移期間に第２のインバータ１０における第
２の電位点から第１の電位点に流れる直流電流がなく、
さらに低消費電力化を図れるものである。
【０１４０】実施例２６．図４０はこの発明の実施例２
６を示すものであり、図４０において図３９に示した実
施例２５のものと同一符号は同一又は相当部分を示すも
のである。この実施例２６に示したものは、実施例２５
に示したものが保持手段１６を構成する第３及び第４の
スイッチング手段１９及び２２それぞれをＮチャネル型
ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳト
ランジスタ２１、２４とを並列接続したものとしたのに
対して、保持手段１６を構成する第３のスイッチング手
段１９を第２の制御信号となる制御信号／φをゲート電
極に受けるＮチャネル型ＭＯＳトランジスタ２０によっ
て構成し、保持手段１６を構成する第４のスイッチング
手段２２を第１の制御信号となる制御信号φをゲート電
極に受けるＮチャネル型ＭＯＳトランジスタ２３によっ
て構成した点で相違し、その他の点においては実施例２
５と同様の構成をしているものである。
６を示すものであり、図４０において図３９に示した実
施例２５のものと同一符号は同一又は相当部分を示すも
のである。この実施例２６に示したものは、実施例２５
に示したものが保持手段１６を構成する第３及び第４の
スイッチング手段１９及び２２それぞれをＮチャネル型
ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳト
ランジスタ２１、２４とを並列接続したものとしたのに
対して、保持手段１６を構成する第３のスイッチング手
段１９を第２の制御信号となる制御信号／φをゲート電
極に受けるＮチャネル型ＭＯＳトランジスタ２０によっ
て構成し、保持手段１６を構成する第４のスイッチング
手段２２を第１の制御信号となる制御信号φをゲート電
極に受けるＮチャネル型ＭＯＳトランジスタ２３によっ
て構成した点で相違し、その他の点においては実施例２
５と同様の構成をしているものである。
【０１４１】このように構成された実施例２６のものに
おいても、上記した実施例２５と同様の効果を奏する
他、上記実施例２で説明したと同様に出力ノード２に接
続される負荷容量等によって“Ｈ”レベルから“Ｌ”レ
ベルへの出力変化が“Ｌ”レベルから“Ｈ”レベルへの
出力変化に比べて遅い場合は、“Ｈ”レベルから“Ｌ”
レベルへの出力変化を“Ｌ”レベルから“Ｈ”レベルへ
の出力変化と同じにできるという効果も有するものであ
る。
おいても、上記した実施例２５と同様の効果を奏する
他、上記実施例２で説明したと同様に出力ノード２に接
続される負荷容量等によって“Ｈ”レベルから“Ｌ”レ
ベルへの出力変化が“Ｌ”レベルから“Ｈ”レベルへの
出力変化に比べて遅い場合は、“Ｈ”レベルから“Ｌ”
レベルへの出力変化を“Ｌ”レベルから“Ｈ”レベルへ
の出力変化と同じにできるという効果も有するものであ
る。
【０１４２】実施例２７．図４１はこの発明の実施例２
７を示すものであり、図４１において図３９に示した実
施例２５のものと同一符号は同一又は相当部分を示すも
のである。この実施例２７に示したものは、実施例２５
に示したものが保持手段１６を構成する第３及び第４の
スイッチング手段１９及び２２それぞれをＮチャネル型
ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳト
ランジスタ２１、２４とを並列接続したものとしたのに
対して、保持手段１６を構成する第３のスイッチング手
段１９を第２の制御信号となる制御信号φをゲート電極
に受けるＰチャネル型ＭＯＳトランジスタ２１によって
構成し、保持手段１６を構成する第４のスイッチング手
段２２を第１の制御信号となる制御信号／φをゲート電
極に受けるＰチャネル型ＭＯＳトランジスタ２４によっ
て構成した点で相違し、その他の点においては実施例２
５と同様の構成をしているものである。
７を示すものであり、図４１において図３９に示した実
施例２５のものと同一符号は同一又は相当部分を示すも
のである。この実施例２７に示したものは、実施例２５
に示したものが保持手段１６を構成する第３及び第４の
スイッチング手段１９及び２２それぞれをＮチャネル型
ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳト
ランジスタ２１、２４とを並列接続したものとしたのに
対して、保持手段１６を構成する第３のスイッチング手
段１９を第２の制御信号となる制御信号φをゲート電極
に受けるＰチャネル型ＭＯＳトランジスタ２１によって
構成し、保持手段１６を構成する第４のスイッチング手
段２２を第１の制御信号となる制御信号／φをゲート電
極に受けるＰチャネル型ＭＯＳトランジスタ２４によっ
て構成した点で相違し、その他の点においては実施例２
５と同様の構成をしているものである。
【０１４３】このように構成された実施例２７のものに
おいても、上記した実施例２５と同様の効果を奏する
他、上記実施例３で説明したと同様に出力ノード２に接
続される負荷容量等によって“Ｌ”レベルから“Ｈ”レ
ベルへの出力変化が“Ｈ”レベルから“Ｌ”レベルへの
出力変化に比べて遅い場合は、“Ｌ”レベルから“Ｈ”
レベルへの出力変化を“Ｈ”レベルから“Ｌ”レベルへ
の出力変化と同じにできるものである。
おいても、上記した実施例２５と同様の効果を奏する
他、上記実施例３で説明したと同様に出力ノード２に接
続される負荷容量等によって“Ｌ”レベルから“Ｈ”レ
ベルへの出力変化が“Ｈ”レベルから“Ｌ”レベルへの
出力変化に比べて遅い場合は、“Ｌ”レベルから“Ｈ”
レベルへの出力変化を“Ｈ”レベルから“Ｌ”レベルへ
の出力変化と同じにできるものである。
【０１４４】実施例２８．図４２はこの発明の実施例２
８を示すものであり、図４２において図２７に示した実
施例１９と同一符号は同一又は相当部分を示すものであ
る。この実施例２８に示したものは、実施例１９のもの
が保持手段１６を第３及び第４のスイッチング手段１９
及び２２と反転情報を保持するための容量性素子１７と
によって構成したものであるのに対して、第３及び第４
のスイッチング手段１９及び２２と反転情報を保持する
ための第３及び第４のインバータ手段（ＮＯＴゲート）
２８及び２９とによって構成した点で相違し、その他の
点においては実施例１９と同様の構成をしているもので
ある。そして、第３及び第４のインバータ手段２８及び
２９によって、反転情報保持ノード１８に反転情報を保
持するための反転情報保持を構成しているものである。
８を示すものであり、図４２において図２７に示した実
施例１９と同一符号は同一又は相当部分を示すものであ
る。この実施例２８に示したものは、実施例１９のもの
が保持手段１６を第３及び第４のスイッチング手段１９
及び２２と反転情報を保持するための容量性素子１７と
によって構成したものであるのに対して、第３及び第４
のスイッチング手段１９及び２２と反転情報を保持する
ための第３及び第４のインバータ手段（ＮＯＴゲート）
２８及び２９とによって構成した点で相違し、その他の
点においては実施例１９と同様の構成をしているもので
ある。そして、第３及び第４のインバータ手段２８及び
２９によって、反転情報保持ノード１８に反転情報を保
持するための反転情報保持を構成しているものである。
【０１４５】この実施例２８における第３のインバータ
手段２８は、図２に示したものと同様に第２の電位点
（電源電位ＶCC点）と出力との間に接続され、ゲート電
極が入力に接続されたＰチャネル型ＭＯＳトランジスタ
と、第１の電位点（接地電位点）と出力との間に接続さ
れ、ゲート電極が入力に接続されたＮチャネル型ＭＯＳ
トランジスタとによって構成され、入力が反転情報保持
ノード１８に接続され、その駆動能力は小さいものでよ
く、例えば第２のインバータ手段１０と同等でよい。
手段２８は、図２に示したものと同様に第２の電位点
（電源電位ＶCC点）と出力との間に接続され、ゲート電
極が入力に接続されたＰチャネル型ＭＯＳトランジスタ
と、第１の電位点（接地電位点）と出力との間に接続さ
れ、ゲート電極が入力に接続されたＮチャネル型ＭＯＳ
トランジスタとによって構成され、入力が反転情報保持
ノード１８に接続され、その駆動能力は小さいものでよ
く、例えば第２のインバータ手段１０と同等でよい。
【０１４６】また、第４のインバータ手段２９は、図２
に示しものと同様に第２の電位点（電源電位ＶCC点）と
出力との間に接続され、ゲート電極が入力に接続された
Ｐチャネル型ＭＯＳトランジスタと、第１の電位点（接
地電位点）と出力との間に接続され、ゲート電極が入力
に接続されたＮチャネル型ＭＯＳトランジスタとによっ
て構成され、入力が上記第３のインバータ手段２５の出
力に接続されるとともに出力が反転情報保持ノード１８
に接続され、その駆動能力は非常に小さいもの、つま
り、第３のインバータ手段２５の駆動能力より小さいも
のである。なお、この第４のインバータ手段２９は、反
転情報保持ノード１８に反転情報をスタティックに保持
するためのものであり、駆動能力が速く、かつ、入力情
報ＩＮを入力ノード１に供給するための入力バッファを
構成するインバータ手段（図３に示した入力バッファ２
５を構成するインバータ手段２７）の駆動能力より十分
に小さくなり、また、第１のインバータ手段９の駆動能
力より十分に小さくなるようにＰチャネル型ＭＯＳトラ
ンジスタとＮチャネル型ＭＯＳトランジスタのトランジ
スタサイズを決定すれば良いものである。
に示しものと同様に第２の電位点（電源電位ＶCC点）と
出力との間に接続され、ゲート電極が入力に接続された
Ｐチャネル型ＭＯＳトランジスタと、第１の電位点（接
地電位点）と出力との間に接続され、ゲート電極が入力
に接続されたＮチャネル型ＭＯＳトランジスタとによっ
て構成され、入力が上記第３のインバータ手段２５の出
力に接続されるとともに出力が反転情報保持ノード１８
に接続され、その駆動能力は非常に小さいもの、つま
り、第３のインバータ手段２５の駆動能力より小さいも
のである。なお、この第４のインバータ手段２９は、反
転情報保持ノード１８に反転情報をスタティックに保持
するためのものであり、駆動能力が速く、かつ、入力情
報ＩＮを入力ノード１に供給するための入力バッファを
構成するインバータ手段（図３に示した入力バッファ２
５を構成するインバータ手段２７）の駆動能力より十分
に小さくなり、また、第１のインバータ手段９の駆動能
力より十分に小さくなるようにＰチャネル型ＭＯＳトラ
ンジスタとＮチャネル型ＭＯＳトランジスタのトランジ
スタサイズを決定すれば良いものである。
【０１４７】さらに、第５のインバータ手段３０は、図
２に示したものと同様に第２の電位点（電源電位Ｖ
CC点）と出力との間に接続され、ゲート電極が入力に接
続されたＰチャネル型ＭＯＳトランジスタと、第１の電
位点（接地電位点）と出力との間に接続され、ゲート電
極が入力に接続されたＮチャネル型ＭＯＳトランジスタ
とによって構成され、入力が上記第２のインバータ手段
１０の出力に接続されるとともに出力が第３のスイッチ
ング手段１９に接続され、その駆動能力は非常に小さい
もの、例えば、第２のインバータ手段２５の駆動能力と
同等の駆動能力で良い。
２に示したものと同様に第２の電位点（電源電位Ｖ
CC点）と出力との間に接続され、ゲート電極が入力に接
続されたＰチャネル型ＭＯＳトランジスタと、第１の電
位点（接地電位点）と出力との間に接続され、ゲート電
極が入力に接続されたＮチャネル型ＭＯＳトランジスタ
とによって構成され、入力が上記第２のインバータ手段
１０の出力に接続されるとともに出力が第３のスイッチ
ング手段１９に接続され、その駆動能力は非常に小さい
もの、例えば、第２のインバータ手段２５の駆動能力と
同等の駆動能力で良い。
【０１４８】このように構成された実施例２８のものに
おいても、図２７に示した実施例１９と同様に動作する
ものである。つまり、第２のインバータ手段１０からの
ラッチ部出力ノード４に現れた情報の反転された情報、
つまり、ラッチ部入力ノード３に入力された情報と同じ
情報を第５のインバータ手段３０が反転した情報、つま
り、ラッチ部８にラッチされる情報の反転情報が第３の
スイッチング手段１９を介して反転情報保持ノード１８
に入力され、第３及び第４のインバータ手段２８及び２
９にて反転情報保持ノード１８に保持される。一方、ラ
ッチ部入力ノード３に入力される入力情報ＩＮが前入力
情報ＩＮに対して反転している場合は、ラッチ部入力ノ
ード３の電位は反転情報保持ノード１８に保持された前
入力情報ＩＮの反転情報により速やかに変化し、ラッチ
部出力ノード４に高速に入力情報ＩＮに基づいた情報が
現れるものである。また、ラッチ部入力ノード３に入力
される入力情報ＩＮが前入力情報ＩＮと同じである場合
は、ラッチ部入力ノード３の電位は反転情報保持ノード
１８に保持された前入力情報ＩＮの反転情報により多少
影響を受けるものの、ラッチ部出力ノード４には、前の
出力と同じ情報が維持され続けるものである。
おいても、図２７に示した実施例１９と同様に動作する
ものである。つまり、第２のインバータ手段１０からの
ラッチ部出力ノード４に現れた情報の反転された情報、
つまり、ラッチ部入力ノード３に入力された情報と同じ
情報を第５のインバータ手段３０が反転した情報、つま
り、ラッチ部８にラッチされる情報の反転情報が第３の
スイッチング手段１９を介して反転情報保持ノード１８
に入力され、第３及び第４のインバータ手段２８及び２
９にて反転情報保持ノード１８に保持される。一方、ラ
ッチ部入力ノード３に入力される入力情報ＩＮが前入力
情報ＩＮに対して反転している場合は、ラッチ部入力ノ
ード３の電位は反転情報保持ノード１８に保持された前
入力情報ＩＮの反転情報により速やかに変化し、ラッチ
部出力ノード４に高速に入力情報ＩＮに基づいた情報が
現れるものである。また、ラッチ部入力ノード３に入力
される入力情報ＩＮが前入力情報ＩＮと同じである場合
は、ラッチ部入力ノード３の電位は反転情報保持ノード
１８に保持された前入力情報ＩＮの反転情報により多少
影響を受けるものの、ラッチ部出力ノード４には、前の
出力と同じ情報が維持され続けるものである。
【０１４９】上記のように構成された実施例２８のもの
にあっては、現入力情報ＩＮが前入力情報ＩＮに対して
同じ情報である場合は、ラッチ部８からの出力は前の出
力と同じ情報を出力し続け、現入力情報ＩＮが前入力情
報ＩＮに対して反転した情報である場合、保持手段１６
の第４のインバータ手段２９によって速やかにラッチ部
８のラッチ部入力ノード３の電位が変化させられるた
め、結果として出力ノード２に出力されるまでの時間が
速くなり、高速に動作することになるものである。さら
に、現入力情報ＩＮが前入力情報ＩＮに対して反転した
情報である場合、保持手段１６の第４のインバータ手段
２９によって速やかにラッチ部８のラッチ部入力ノード
３の電位が変化させられるため、ラッチ部入力ノード３
の情報の変化の遷移期間に流れる直流電流を減らすこと
になり、つまり、ラッチ部入力ノード３の電位が“Ｈ”
レベルから“Ｌ”レベルに変化する期間及び“Ｌ”レベ
ルから“Ｈ”レベルに変化する期間に、図２の構成を有
した第１のインバータ手段９の第２の電位点（電源電位
点）から第１の電位点（接地電位点）へ流れる貫通電流
が減少し、低消費電力になるものである。しかも、反転
情報保持ノード１８の反転情報は、第３及び第４のイン
バータ手段２８及び２９によってスタティックに保持さ
れているため、電荷のリークに対して強いという効果も
有しているものである。
にあっては、現入力情報ＩＮが前入力情報ＩＮに対して
同じ情報である場合は、ラッチ部８からの出力は前の出
力と同じ情報を出力し続け、現入力情報ＩＮが前入力情
報ＩＮに対して反転した情報である場合、保持手段１６
の第４のインバータ手段２９によって速やかにラッチ部
８のラッチ部入力ノード３の電位が変化させられるた
め、結果として出力ノード２に出力されるまでの時間が
速くなり、高速に動作することになるものである。さら
に、現入力情報ＩＮが前入力情報ＩＮに対して反転した
情報である場合、保持手段１６の第４のインバータ手段
２９によって速やかにラッチ部８のラッチ部入力ノード
３の電位が変化させられるため、ラッチ部入力ノード３
の情報の変化の遷移期間に流れる直流電流を減らすこと
になり、つまり、ラッチ部入力ノード３の電位が“Ｈ”
レベルから“Ｌ”レベルに変化する期間及び“Ｌ”レベ
ルから“Ｈ”レベルに変化する期間に、図２の構成を有
した第１のインバータ手段９の第２の電位点（電源電位
点）から第１の電位点（接地電位点）へ流れる貫通電流
が減少し、低消費電力になるものである。しかも、反転
情報保持ノード１８の反転情報は、第３及び第４のイン
バータ手段２８及び２９によってスタティックに保持さ
れているため、電荷のリークに対して強いという効果も
有しているものである。
【０１５０】実施例２９．図４２はこの発明の実施例２
９を示すものであり、図４２において図４２に示した実
施例２８のものと同一符号は同一又は相当部分を示すも
のである。この実施例２９に示したものは、実施例２８
に示したものが保持手段１６を構成する第３及び第４の
スイッチング手段１９及び２２それぞれをＮチャネル型
ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳト
ランジスタ２１、２４とを並列接続したものとしたのに
対して、保持手段１６を構成する第３のスイッチング手
段１９を第２の制御信号となる制御信号／φをゲート電
極に受けるＮチャネル型ＭＯＳトランジスタ２０によっ
て構成し、保持手段１６を構成する第４のスイッチング
手段２２を第１の制御信号となる制御信号φをゲート電
極に受けるＮチャネル型ＭＯＳトランジスタ２３によっ
て構成した点で相違し、その他の点においては実施例２
８と同様の構成をしているものである。
９を示すものであり、図４２において図４２に示した実
施例２８のものと同一符号は同一又は相当部分を示すも
のである。この実施例２９に示したものは、実施例２８
に示したものが保持手段１６を構成する第３及び第４の
スイッチング手段１９及び２２それぞれをＮチャネル型
ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳト
ランジスタ２１、２４とを並列接続したものとしたのに
対して、保持手段１６を構成する第３のスイッチング手
段１９を第２の制御信号となる制御信号／φをゲート電
極に受けるＮチャネル型ＭＯＳトランジスタ２０によっ
て構成し、保持手段１６を構成する第４のスイッチング
手段２２を第１の制御信号となる制御信号φをゲート電
極に受けるＮチャネル型ＭＯＳトランジスタ２３によっ
て構成した点で相違し、その他の点においては実施例２
８と同様の構成をしているものである。
【０１５１】このように構成された実施例２９のものに
おいても、上記した実施例２８と同様の効果を奏する
他、保持手段１６の第３及び第４のスイッチング手段１
９及び２２においてＰチャネル型ＭＯＳトランジスタを
削減できるという効果を有する。しかも、第４のスイッ
チング手段２２がＮチャネル型ＭＯＳトランジスタ２３
だけであるため、反転情報保持ノード１８に“Ｌ”レベ
ルが保持されていて、入力情報ＩＮが“Ｈ”レベルであ
る時、ラッチ部入力ノード３からＮチャネル型ＭＯＳト
ランジスタ２３を介して容量性素子１７に電流が流れ込
むのが抑制されるため、実施例２８のものに対して立ち
上がりが速くなるものである。従って、出力ノード２に
接続される負荷容量等によって“Ｈ”レベルから“Ｌ”
レベルへの出力変化が“Ｌ”レベルから“Ｈ”レベルへ
の出力変化に比べて遅い場合は、“Ｈ”レベルから
“Ｌ”レベルへの出力変化を“Ｌ”レベルから“Ｈ”レ
ベルへの出力変化と同じにできるものである。
おいても、上記した実施例２８と同様の効果を奏する
他、保持手段１６の第３及び第４のスイッチング手段１
９及び２２においてＰチャネル型ＭＯＳトランジスタを
削減できるという効果を有する。しかも、第４のスイッ
チング手段２２がＮチャネル型ＭＯＳトランジスタ２３
だけであるため、反転情報保持ノード１８に“Ｌ”レベ
ルが保持されていて、入力情報ＩＮが“Ｈ”レベルであ
る時、ラッチ部入力ノード３からＮチャネル型ＭＯＳト
ランジスタ２３を介して容量性素子１７に電流が流れ込
むのが抑制されるため、実施例２８のものに対して立ち
上がりが速くなるものである。従って、出力ノード２に
接続される負荷容量等によって“Ｈ”レベルから“Ｌ”
レベルへの出力変化が“Ｌ”レベルから“Ｈ”レベルへ
の出力変化に比べて遅い場合は、“Ｈ”レベルから
“Ｌ”レベルへの出力変化を“Ｌ”レベルから“Ｈ”レ
ベルへの出力変化と同じにできるものである。
【０１５２】実施例３０．図４４はこの発明の実施例３
０を示すものであり、図４４において図４２に示した実
施例２８のものと同一符号は同一又は相当部分を示すも
のである。この実施例３０に示したものは、実施例２８
に示したものが保持手段１６を構成する第３及び第４の
スイッチング手段１９及び２２それぞれをＮチャネル型
ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳト
ランジスタ２１、２４とを並列接続したものとしたのに
対して、保持手段１６を構成する第３のスイッチング手
段１９を第２の制御信号となる制御信号φをゲート電極
に受けるＰチャネル型ＭＯＳトランジスタ２１によって
構成し、保持手段１６を構成する第４のスイッチング手
段２２を第１の制御信号となる制御信号／φをゲート電
極に受けるＰチャネル型ＭＯＳトランジスタ２４によっ
て構成した点で相違し、その他の点においては実施例２
８と同様の構成をしているものである。
０を示すものであり、図４４において図４２に示した実
施例２８のものと同一符号は同一又は相当部分を示すも
のである。この実施例３０に示したものは、実施例２８
に示したものが保持手段１６を構成する第３及び第４の
スイッチング手段１９及び２２それぞれをＮチャネル型
ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳト
ランジスタ２１、２４とを並列接続したものとしたのに
対して、保持手段１６を構成する第３のスイッチング手
段１９を第２の制御信号となる制御信号φをゲート電極
に受けるＰチャネル型ＭＯＳトランジスタ２１によって
構成し、保持手段１６を構成する第４のスイッチング手
段２２を第１の制御信号となる制御信号／φをゲート電
極に受けるＰチャネル型ＭＯＳトランジスタ２４によっ
て構成した点で相違し、その他の点においては実施例２
８と同様の構成をしているものである。
【０１５３】このように構成された実施例３０のものに
おいても、上記した実施例２８と同様の効果を奏する
他、保持手段１６の第３及び第４のスイッチング手段１
９及び２２においてＮチャネルＭＯＳ型トランジスタを
削減できるという効果を有する。しかも、第４のスイッ
チング手段２２がＰチャネル型ＭＯＳトランジスタ２４
だけであるため、反転情報保持ノード１８に“Ｈ”レベ
ルが保持されていて、入力情報ＩＮが“Ｌ”レベルであ
る時、容量性素子１７からＰチャネル型ＭＯＳトランジ
スタ２４を介してラッチ部入力ノード３に電流が流れ込
むのが抑制されるため、実施例２８のものに対して立ち
下がりが速くなるものである。従って、出力ノード２に
接続される負荷容量等によって“Ｌ”レベルから“Ｈ”
レベルへの出力変化が“Ｈ”レベルから“Ｌ”レベルへ
の出力変化に比べて遅い場合は、“Ｌ”レベルから
“Ｈ”レベルへの出力変化を“Ｈ”レベルから“Ｌ”レ
ベルへの出力変化と同じにできるものである。
おいても、上記した実施例２８と同様の効果を奏する
他、保持手段１６の第３及び第４のスイッチング手段１
９及び２２においてＮチャネルＭＯＳ型トランジスタを
削減できるという効果を有する。しかも、第４のスイッ
チング手段２２がＰチャネル型ＭＯＳトランジスタ２４
だけであるため、反転情報保持ノード１８に“Ｈ”レベ
ルが保持されていて、入力情報ＩＮが“Ｌ”レベルであ
る時、容量性素子１７からＰチャネル型ＭＯＳトランジ
スタ２４を介してラッチ部入力ノード３に電流が流れ込
むのが抑制されるため、実施例２８のものに対して立ち
下がりが速くなるものである。従って、出力ノード２に
接続される負荷容量等によって“Ｌ”レベルから“Ｈ”
レベルへの出力変化が“Ｈ”レベルから“Ｌ”レベルへ
の出力変化に比べて遅い場合は、“Ｌ”レベルから
“Ｈ”レベルへの出力変化を“Ｈ”レベルから“Ｌ”レ
ベルへの出力変化と同じにできるものである。
【０１５４】実施例３１．図４５はこの発明の実施例３
１を示すものであり、図４５において図４２に示した実
施例２８のものと同一符号は同一又は相当部分を示すも
のである。この実施例３１に示したものは、実施例２８
に示したものがラッチ部８を第１及び第２のインバータ
手段９及び１０と第２のスイッチング手段１２とによっ
て構成したのに対して、ラッチ部８を第１及び第２のイ
ンバータ手段９及び１０によって構成した、つまり、第
２のインバータ手段１０の出力を直接ラッチ部入力ノー
ド３に接続した構成にした点で相違し、その他の点にお
いては実施例２８と同様の構成をしているものである。
このように構成された実施例３１のものにおいても、上
記した実施例２８と同様の効果を奏するものである。
１を示すものであり、図４５において図４２に示した実
施例２８のものと同一符号は同一又は相当部分を示すも
のである。この実施例３１に示したものは、実施例２８
に示したものがラッチ部８を第１及び第２のインバータ
手段９及び１０と第２のスイッチング手段１２とによっ
て構成したのに対して、ラッチ部８を第１及び第２のイ
ンバータ手段９及び１０によって構成した、つまり、第
２のインバータ手段１０の出力を直接ラッチ部入力ノー
ド３に接続した構成にした点で相違し、その他の点にお
いては実施例２８と同様の構成をしているものである。
このように構成された実施例３１のものにおいても、上
記した実施例２８と同様の効果を奏するものである。
【０１５５】実施例３２．図４６はこの発明の実施例３
２を示すものであり、図４６において図４５に示した実
施例３１のものと同一符号は同一又は相当部分を示すも
のである。この実施例３２に示したものは、実施例３１
に示したものが保持手段１６を構成する第３及び第４の
スイッチング手段１９及び２２それぞれをＮチャネル型
ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳト
ランジスタ２１、２４とを並列接続したものとしたのに
対して、保持手段１６を構成する第３のスイッチング手
段１９を第２の制御信号となる制御信号／φをゲート電
極に受けるＮチャネル型ＭＯＳトランジスタ２０によっ
て構成し、保持手段１６を構成する第４のスイッチング
手段２２を第１の制御信号となる制御信号φをゲート電
極に受けるＮチャネル型ＭＯＳトランジスタ２３によっ
て構成した点で相違し、その他の点においては実施例３
１と同様の構成をしているものである。
２を示すものであり、図４６において図４５に示した実
施例３１のものと同一符号は同一又は相当部分を示すも
のである。この実施例３２に示したものは、実施例３１
に示したものが保持手段１６を構成する第３及び第４の
スイッチング手段１９及び２２それぞれをＮチャネル型
ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳト
ランジスタ２１、２４とを並列接続したものとしたのに
対して、保持手段１６を構成する第３のスイッチング手
段１９を第２の制御信号となる制御信号／φをゲート電
極に受けるＮチャネル型ＭＯＳトランジスタ２０によっ
て構成し、保持手段１６を構成する第４のスイッチング
手段２２を第１の制御信号となる制御信号φをゲート電
極に受けるＮチャネル型ＭＯＳトランジスタ２３によっ
て構成した点で相違し、その他の点においては実施例３
１と同様の構成をしているものである。
【０１５６】このように構成された実施例３２のものに
おいても、上記した実施例３１と同様の効果を奏する
他、上記実施例２で説明したと同様に出力ノード２に接
続される負荷容量等によって“Ｈ”レベルから“Ｌ”レ
ベルへの出力変化が“Ｌ”レベルから“Ｈ”レベルへの
出力変化に比べて遅い場合は、“Ｈ”レベルから“Ｌ”
レベルへの出力変化を“Ｌ”レベルから“Ｈ”レベルへ
の出力変化と同じにできるという効果も有するものであ
る。
おいても、上記した実施例３１と同様の効果を奏する
他、上記実施例２で説明したと同様に出力ノード２に接
続される負荷容量等によって“Ｈ”レベルから“Ｌ”レ
ベルへの出力変化が“Ｌ”レベルから“Ｈ”レベルへの
出力変化に比べて遅い場合は、“Ｈ”レベルから“Ｌ”
レベルへの出力変化を“Ｌ”レベルから“Ｈ”レベルへ
の出力変化と同じにできるという効果も有するものであ
る。
【０１５７】実施例３３．図４７はこの発明の実施例３
３を示すものであり、図４７において図４５に示した実
施例３１のものと同一符号は同一又は相当部分を示すも
のである。この実施例３３に示したものは、実施例３１
に示したものが保持手段１６を構成する第３及び第４の
スイッチング手段１９及び２２それぞれをＮチャネル型
ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳト
ランジスタ２１、２４とを並列接続したものとしたのに
対して、保持手段１６を構成する第３のスイッチング手
段１９を第２の制御信号となる制御信号φをゲート電極
に受けるＰチャネル型ＭＯＳトランジスタ２１によって
構成し、保持手段１６を構成する第４のスイッチング手
段２２を第１の制御信号となる制御信号／φをゲート電
極に受けるＰチャネル型ＭＯＳトランジスタ２４によっ
て構成した点で相違し、その他の点においては実施例３
１と同様の構成をしているものである。
３を示すものであり、図４７において図４５に示した実
施例３１のものと同一符号は同一又は相当部分を示すも
のである。この実施例３３に示したものは、実施例３１
に示したものが保持手段１６を構成する第３及び第４の
スイッチング手段１９及び２２それぞれをＮチャネル型
ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳト
ランジスタ２１、２４とを並列接続したものとしたのに
対して、保持手段１６を構成する第３のスイッチング手
段１９を第２の制御信号となる制御信号φをゲート電極
に受けるＰチャネル型ＭＯＳトランジスタ２１によって
構成し、保持手段１６を構成する第４のスイッチング手
段２２を第１の制御信号となる制御信号／φをゲート電
極に受けるＰチャネル型ＭＯＳトランジスタ２４によっ
て構成した点で相違し、その他の点においては実施例３
１と同様の構成をしているものである。
【０１５８】このように構成された実施例３３のものに
おいても、上記した実施例３１と同様の効果を奏する
他、上記実施例３で説明したと同様に出力ノード２に接
続される負荷容量等によって“Ｌ”レベルから“Ｈ”レ
ベルへの出力変化が“Ｈ”レベルから“Ｌ”レベルへの
出力変化に比べて遅い場合は、“Ｌ”レベルから“Ｈ”
レベルへの出力変化を“Ｈ”レベルから“Ｌ”レベルへ
の出力変化と同じにできるものである。
おいても、上記した実施例３１と同様の効果を奏する
他、上記実施例３で説明したと同様に出力ノード２に接
続される負荷容量等によって“Ｌ”レベルから“Ｈ”レ
ベルへの出力変化が“Ｈ”レベルから“Ｌ”レベルへの
出力変化に比べて遅い場合は、“Ｌ”レベルから“Ｈ”
レベルへの出力変化を“Ｈ”レベルから“Ｌ”レベルへ
の出力変化と同じにできるものである。
【０１５９】実施例３４．図４８はこの発明の実施例３
４を示すものであり、図４８において図４５に示した実
施例３１のものと同一符号は同一又は相当部分を示すも
のである。この実施例３４に示したものは、実施例３１
に示したものがラッチ部８を構成する第２のインバータ
手段１０が図２に示した第２の電位点（電源電位Ｖ
CC点）と出力１０ｂとの間に接続され、ゲート電力が入
力１０ａに接続されたＰチャネル型ＭＯＳトランジスタ
１０ｃと、第１の電位点（接地電位点）と出力１０ｂと
の間に接続され、ゲート電極が入力１０ａに接続された
Ｎチャネル型ＭＯＳトランジスタ１０ｄとによって構成
したものに対して、第２の制御信号によって活性状態又
は非活性状態が制御されるインバータ手段によって構成
した点で相違し、その他の点においては実施例３１と同
様の構成をしているものである。
４を示すものであり、図４８において図４５に示した実
施例３１のものと同一符号は同一又は相当部分を示すも
のである。この実施例３４に示したものは、実施例３１
に示したものがラッチ部８を構成する第２のインバータ
手段１０が図２に示した第２の電位点（電源電位Ｖ
CC点）と出力１０ｂとの間に接続され、ゲート電力が入
力１０ａに接続されたＰチャネル型ＭＯＳトランジスタ
１０ｃと、第１の電位点（接地電位点）と出力１０ｂと
の間に接続され、ゲート電極が入力１０ａに接続された
Ｎチャネル型ＭＯＳトランジスタ１０ｄとによって構成
したものに対して、第２の制御信号によって活性状態又
は非活性状態が制御されるインバータ手段によって構成
した点で相違し、その他の点においては実施例３１と同
様の構成をしているものである。
【０１６０】この実施例３４の第２のインバータ手段１
０は、図４８に示しているように、一方の主電極が第２
の電位点（電源電位ＶCC点）に接続され、ゲート電極が
ラッチ部出力ノード４に接続される入力１０ａに接続さ
れたＰチャネル型ＭＯＳトランジスタ１０ｃと、このＰ
チャネル型ＭＯＳトランジスタ１０ｃの他方の主電極と
ラッチ部入力ノード４（情報保持ノード１１）との間に
接続され、ゲート電極に第２の制御信号である制御信号
φが印加されるＰチャネル型ＭＯＳトランジスタ１０ｅ
と、一方の主電極が第１の電位点（接地電位点）に接続
され、ゲート電極が入力１０ａに接続されたＮチャネル
型ＭＯＳトランジスタ１０ｄと、このＮチャネル型ＭＯ
Ｓトランジスタ１０ｄの他方の主電極と出力１０ｂとの
間に接続され、ゲート電極に第２の制御信号である制御
信号／φが印加されるＮチャネル型ＭＯＳトランジスタ
１０ｆとによって構成されているものである。なお、こ
の第２のインバータ手段１０は、活性状態において、そ
の駆動能力は図１に示した実施例１と同様に第１のイン
バータ手段９の駆動能力より小さくなっているものであ
る。
０は、図４８に示しているように、一方の主電極が第２
の電位点（電源電位ＶCC点）に接続され、ゲート電極が
ラッチ部出力ノード４に接続される入力１０ａに接続さ
れたＰチャネル型ＭＯＳトランジスタ１０ｃと、このＰ
チャネル型ＭＯＳトランジスタ１０ｃの他方の主電極と
ラッチ部入力ノード４（情報保持ノード１１）との間に
接続され、ゲート電極に第２の制御信号である制御信号
φが印加されるＰチャネル型ＭＯＳトランジスタ１０ｅ
と、一方の主電極が第１の電位点（接地電位点）に接続
され、ゲート電極が入力１０ａに接続されたＮチャネル
型ＭＯＳトランジスタ１０ｄと、このＮチャネル型ＭＯ
Ｓトランジスタ１０ｄの他方の主電極と出力１０ｂとの
間に接続され、ゲート電極に第２の制御信号である制御
信号／φが印加されるＮチャネル型ＭＯＳトランジスタ
１０ｆとによって構成されているものである。なお、こ
の第２のインバータ手段１０は、活性状態において、そ
の駆動能力は図１に示した実施例１と同様に第１のイン
バータ手段９の駆動能力より小さくなっているものであ
る。
【０１６１】このように構成された実施例３４のものに
おいても、上記した実施例３１と同様の効果を奏する
他、図１５に示した実施例７と同様に現入力情報ＩＮが
前入力情報ＩＮの反転した信号である場合でも、その情
報の変化の遷移期間に第２のインバータ１０における第
２の電位点から第１の電位点に流れる直流電流がなく、
さらに低消費電力化を図れるものである。
おいても、上記した実施例３１と同様の効果を奏する
他、図１５に示した実施例７と同様に現入力情報ＩＮが
前入力情報ＩＮの反転した信号である場合でも、その情
報の変化の遷移期間に第２のインバータ１０における第
２の電位点から第１の電位点に流れる直流電流がなく、
さらに低消費電力化を図れるものである。
【０１６２】実施例３５．図４９はこの発明の実施例３
５を示すものであり、図４９において図４８に示した実
施例３４のものと同一符号は同一又は相当部分を示すも
のである。この実施例３５に示したものは、実施例３４
に示したものが保持手段１６を構成する第３及び第４の
スイッチング手段１９及び２２それぞれをＮチャネル型
ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳト
ランジスタ２１、２４とを並列接続したものとしたのに
対して、保持手段１６を構成する第３のスイッチング手
段１９を第２の制御信号となる制御信号／φをゲート電
極に受けるＮチャネル型ＭＯＳトランジスタ２０によっ
て構成し、保持手段１６を構成する第４のスイッチング
手段２２を第１の制御信号となる制御信号φをゲート電
極に受けるＮチャネル型ＭＯＳトランジスタ２３によっ
て構成した点で相違し、その他の点においては実施例３
４と同様の構成をしているものである。
５を示すものであり、図４９において図４８に示した実
施例３４のものと同一符号は同一又は相当部分を示すも
のである。この実施例３５に示したものは、実施例３４
に示したものが保持手段１６を構成する第３及び第４の
スイッチング手段１９及び２２それぞれをＮチャネル型
ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳト
ランジスタ２１、２４とを並列接続したものとしたのに
対して、保持手段１６を構成する第３のスイッチング手
段１９を第２の制御信号となる制御信号／φをゲート電
極に受けるＮチャネル型ＭＯＳトランジスタ２０によっ
て構成し、保持手段１６を構成する第４のスイッチング
手段２２を第１の制御信号となる制御信号φをゲート電
極に受けるＮチャネル型ＭＯＳトランジスタ２３によっ
て構成した点で相違し、その他の点においては実施例３
４と同様の構成をしているものである。
【０１６３】このように構成された実施例３５のものに
おいても、上記した実施例３４と同様の効果を奏する
他、上記実施例２で説明したと同様に出力ノード２に接
続される負荷容量等によって“Ｈ”レベルから“Ｌ”レ
ベルへの出力変化が“Ｌ”レベルから“Ｈ”レベルへの
出力変化に比べて遅い場合は、“Ｈ”レベルから“Ｌ”
レベルへの出力変化を“Ｌ”レベルから“Ｈ”レベルへ
の出力変化と同じにできるという効果も有するものであ
る。
おいても、上記した実施例３４と同様の効果を奏する
他、上記実施例２で説明したと同様に出力ノード２に接
続される負荷容量等によって“Ｈ”レベルから“Ｌ”レ
ベルへの出力変化が“Ｌ”レベルから“Ｈ”レベルへの
出力変化に比べて遅い場合は、“Ｈ”レベルから“Ｌ”
レベルへの出力変化を“Ｌ”レベルから“Ｈ”レベルへ
の出力変化と同じにできるという効果も有するものであ
る。
【０１６４】実施例３６．図５０はこの発明の実施例３
６を示すものであり、図５０において図４８に示した実
施例３４のものと同一符号は同一又は相当部分を示すも
のである。この実施例３６に示したものは、実施例３４
に示したものが保持手段１６を構成する第３及び第４の
スイッチング手段１９及び２２それぞれをＮチャネル型
ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳト
ランジスタ２１、２４とを並列接続したものとしたのに
対して、保持手段１６を構成する第３のスイッチング手
段１９を第２の制御信号となる制御信号φをゲート電極
に受けるＰチャネル型ＭＯＳトランジスタ２１によって
構成し、保持手段１６を構成する第４のスイッチング手
段２２を第１の制御信号となる制御信号／φをゲート電
極に受けるＰチャネル型ＭＯＳトランジスタ２４によっ
て構成した点で相違し、その他の点においては実施例３
４と同様の構成をしているものである。
６を示すものであり、図５０において図４８に示した実
施例３４のものと同一符号は同一又は相当部分を示すも
のである。この実施例３６に示したものは、実施例３４
に示したものが保持手段１６を構成する第３及び第４の
スイッチング手段１９及び２２それぞれをＮチャネル型
ＭＯＳトランジスタ２０、２３とＰチャネル型ＭＯＳト
ランジスタ２１、２４とを並列接続したものとしたのに
対して、保持手段１６を構成する第３のスイッチング手
段１９を第２の制御信号となる制御信号φをゲート電極
に受けるＰチャネル型ＭＯＳトランジスタ２１によって
構成し、保持手段１６を構成する第４のスイッチング手
段２２を第１の制御信号となる制御信号／φをゲート電
極に受けるＰチャネル型ＭＯＳトランジスタ２４によっ
て構成した点で相違し、その他の点においては実施例３
４と同様の構成をしているものである。
【０１６５】このように構成された実施例３６のものに
おいても、上記した実施例３４と同様の効果を奏する
他、上記実施例３で説明したと同様に出力ノード２に接
続される負荷容量等によって“Ｌ”レベルから“Ｈ”レ
ベルへの出力変化が“Ｈ”レベルから“Ｌ”レベルへの
出力変化に比べて遅い場合は、“Ｌ”レベルから“Ｈ”
レベルへの出力変化を“Ｈ”レベルから“Ｌ”レベルへ
の出力変化と同じにできるものである。
おいても、上記した実施例３４と同様の効果を奏する
他、上記実施例３で説明したと同様に出力ノード２に接
続される負荷容量等によって“Ｌ”レベルから“Ｈ”レ
ベルへの出力変化が“Ｈ”レベルから“Ｌ”レベルへの
出力変化に比べて遅い場合は、“Ｌ”レベルから“Ｈ”
レベルへの出力変化を“Ｈ”レベルから“Ｌ”レベルへ
の出力変化と同じにできるものである。
【０１６６】実施例３７．図５１はこの発明の実施例３
６を示すマスタースレーブ型フリップフロップ回路を示
すものであり、マスター回路Ｉとスレーブ回路IIとを図
１に示したラッチ回路を用いて構成したものである。な
お、マスタ回路Ｉとスレーブ回路IIとは、情報の伝達期
間と情報のラッチ期間とが逆になるものであり、第１の
制御信号と第２の制御信号の印加の仕方が逆になってい
るものである。
６を示すマスタースレーブ型フリップフロップ回路を示
すものであり、マスター回路Ｉとスレーブ回路IIとを図
１に示したラッチ回路を用いて構成したものである。な
お、マスタ回路Ｉとスレーブ回路IIとは、情報の伝達期
間と情報のラッチ期間とが逆になるものであり、第１の
制御信号と第２の制御信号の印加の仕方が逆になってい
るものである。
【０１６７】すなわち、マスタ回路Ｉは、ラッチ手段１
５と保持手段１６と備えているものである。ラッチ手段
１５は、第１の制御信号によって導通・非導通状態が制
御され、制御信号φがゲートに印加されるＮチャネル型
ＭＯＳトランジスタ６と制御信号／φがゲートに印加さ
れるＰチャネル型ＭＯＳトランジスタ７とを有する第１
のスイッチング手段５と、ラッチ部８とを備えているも
のである。ラッチ部８は、第１及び第２のインバータ手
段９及び１０と、第２の制御信号によって導通・非導通
状態が制御され、制御信号／φがゲートに印加されるＮ
チャネル型ＭＯＳトランジスタ１３と制御信号φがゲー
トに印加されるＰチャネル型ＭＯＳトランジスタ１４と
を有する第２のスイッチング手段５とを備えているもの
である。
５と保持手段１６と備えているものである。ラッチ手段
１５は、第１の制御信号によって導通・非導通状態が制
御され、制御信号φがゲートに印加されるＮチャネル型
ＭＯＳトランジスタ６と制御信号／φがゲートに印加さ
れるＰチャネル型ＭＯＳトランジスタ７とを有する第１
のスイッチング手段５と、ラッチ部８とを備えているも
のである。ラッチ部８は、第１及び第２のインバータ手
段９及び１０と、第２の制御信号によって導通・非導通
状態が制御され、制御信号／φがゲートに印加されるＮ
チャネル型ＭＯＳトランジスタ１３と制御信号φがゲー
トに印加されるＰチャネル型ＭＯＳトランジスタ１４と
を有する第２のスイッチング手段５とを備えているもの
である。
【０１６８】保持手段１６は、反転情報を保持するため
の容量性素子１７と、第２の制御信号によって導通・非
導通状態が制御され、制御信号／φがゲートに印加され
るＮチャネル型ＭＯＳトランジスタ２０と制御信号φが
ゲートに印加されるＰチャネル型ＭＯＳトランジスタ２
１とを有する第３のスイッチング手段１９と、第１の制
御信号によって導通・非導通状態が制御され、制御信号
φがゲートに印加されるＮチャネル型ＭＯＳトランジス
タ２３と制御信号／φがゲートに印加されるＰチャネル
型ＭＯＳトランジスタ２４とを有する第４のスイッチン
グ手段２２とを備えているものである。
の容量性素子１７と、第２の制御信号によって導通・非
導通状態が制御され、制御信号／φがゲートに印加され
るＮチャネル型ＭＯＳトランジスタ２０と制御信号φが
ゲートに印加されるＰチャネル型ＭＯＳトランジスタ２
１とを有する第３のスイッチング手段１９と、第１の制
御信号によって導通・非導通状態が制御され、制御信号
φがゲートに印加されるＮチャネル型ＭＯＳトランジス
タ２３と制御信号／φがゲートに印加されるＰチャネル
型ＭＯＳトランジスタ２４とを有する第４のスイッチン
グ手段２２とを備えているものである。
【０１６９】また、スレーブ回路IIは、マスタ回路Ｉの
からの出力を入力として受けるもの、つまり、マスタ回
路Ｉの出力ノード２に入力ノード１が接続されるもので
あり、マスタ回路Ｉと同様にラッチ手段１５と保持手段
１６と備えているものである。ラッチ手段１５は、第２
の制御信号によって導通・非導通状態が制御され、制御
信号／φがゲートに印加されるＮチャネル型ＭＯＳトラ
ンジスタ６と制御信号φがゲートに印加されるＰチャネ
ル型ＭＯＳトランジスタ７とを有する第１のスイッチン
グ手段５と、ラッチ部８とを備えているものである。ラ
ッチ部８は、第１及び第２のインバータ手段９及び１０
と、第１の制御信号によって導通・非導通状態が制御さ
れ、制御信号φがゲートに印加されるＮチャネル型ＭＯ
Ｓトランジスタ１３と制御信号／φがゲートに印加され
るＰチャネル型ＭＯＳトランジスタ１４とを有する第２
のスイッチング手段５とを備えているものである。
からの出力を入力として受けるもの、つまり、マスタ回
路Ｉの出力ノード２に入力ノード１が接続されるもので
あり、マスタ回路Ｉと同様にラッチ手段１５と保持手段
１６と備えているものである。ラッチ手段１５は、第２
の制御信号によって導通・非導通状態が制御され、制御
信号／φがゲートに印加されるＮチャネル型ＭＯＳトラ
ンジスタ６と制御信号φがゲートに印加されるＰチャネ
ル型ＭＯＳトランジスタ７とを有する第１のスイッチン
グ手段５と、ラッチ部８とを備えているものである。ラ
ッチ部８は、第１及び第２のインバータ手段９及び１０
と、第１の制御信号によって導通・非導通状態が制御さ
れ、制御信号φがゲートに印加されるＮチャネル型ＭＯ
Ｓトランジスタ１３と制御信号／φがゲートに印加され
るＰチャネル型ＭＯＳトランジスタ１４とを有する第２
のスイッチング手段５とを備えているものである。
【０１７０】保持手段１６は、反転情報を保持するため
の容量性素子１７と、第１の制御信号によって導通・非
導通状態が制御され、制御信号φがゲートに印加される
ＮチャネルＭＯＳ型トランジスタ２０と制御信号／φが
ゲートに印加されるＰチャネル型ＭＯＳトランジスタ２
１とを有する第３のスイッチング手段１９と、第２の制
御信号によって導通・非導通状態が制御され、制御信号
／φがゲートに印加されるＮチャネル型ＭＯＳトランジ
スタ２３と制御信号φがゲートに印加されるＰチャネル
型ＭＯＳトランジスタ２４とを有する第４のスイッチン
グ手段２２とを備えているものである。
の容量性素子１７と、第１の制御信号によって導通・非
導通状態が制御され、制御信号φがゲートに印加される
ＮチャネルＭＯＳ型トランジスタ２０と制御信号／φが
ゲートに印加されるＰチャネル型ＭＯＳトランジスタ２
１とを有する第３のスイッチング手段１９と、第２の制
御信号によって導通・非導通状態が制御され、制御信号
／φがゲートに印加されるＮチャネル型ＭＯＳトランジ
スタ２３と制御信号φがゲートに印加されるＰチャネル
型ＭＯＳトランジスタ２４とを有する第４のスイッチン
グ手段２２とを備えているものである。
【０１７１】次に、このように構成された実施例３６の
マスタースレーブ型フリップフロプ回路の動作について
説明する。今、第１の制御信号がスイッチング手段を非
導通状態から導通状態に変化、第２の制御信号がスイッ
チング手段を導通状態から非導通状態に変化、つまり、
制御信号φが“Ｌ”レベルから“Ｈ”レベルに変化する
とともに、制御信号／φが“Ｈ”レベルから“Ｌ”レベ
ルに変化すると、マスタ回路Ｉの第１及び第４のスイッ
チング５及び２２が非導通状態から導通状態に変化し、
第２及び第３のスイッチング手段１２及び１９が導通状
態から非導通状態に変化するとともに、スレーブ回路II
の第１及び第４のスイッチング５及び２２が導通状態か
ら非導通状態に変化し、第２及び第３のスイッチング手
段１２及び１９が非導通状態から導通状態に変化する。
マスタースレーブ型フリップフロプ回路の動作について
説明する。今、第１の制御信号がスイッチング手段を非
導通状態から導通状態に変化、第２の制御信号がスイッ
チング手段を導通状態から非導通状態に変化、つまり、
制御信号φが“Ｌ”レベルから“Ｈ”レベルに変化する
とともに、制御信号／φが“Ｈ”レベルから“Ｌ”レベ
ルに変化すると、マスタ回路Ｉの第１及び第４のスイッ
チング５及び２２が非導通状態から導通状態に変化し、
第２及び第３のスイッチング手段１２及び１９が導通状
態から非導通状態に変化するとともに、スレーブ回路II
の第１及び第４のスイッチング５及び２２が導通状態か
ら非導通状態に変化し、第２及び第３のスイッチング手
段１２及び１９が非導通状態から導通状態に変化する。
【０１７２】この状態において、マスタ回路Ｉ及びスレ
ーブ回路IIは次のように動作するものである。マスタ回
路Ｉにおいて、第１のスイッチング手段５が導通状態に
変化するため、入力ノード１に入力された入力情報ＩＮ
はラッチ部入力ノード３に伝達されるとともに、第４の
スイッチング手段２２が導通状態に変化するため、ラッ
チ部入力ノード３と反転情報保持ノード１８とは電気的
に接続状態になり、容量性素子１７とラッチ部入力ノー
ド３とは接続状態になる。その結果、現入力情報ＩＮが
前入力情報ＩＮに対して反転した情報であると、保持手
段１６の容量性素子１７によって、ラッチ部入力ノード
３の電位は、速やかに変化し、ラッチ部出力ノード４及
び出力ノード２に、現入力情報ＩＮに応じた情報が速や
かに現れ、高速動作するものである。また、現入力情報
ＩＮが前入力情報と同じであると、ラッチ部入力ノード
３の電位は、容量性素子１７からの電荷の供給によって
一時的に変化するが、ラッチ部出力ノード４及び出力ノ
ード２の電位は略前の状態の電位を維持し、ラッチ部出
力ノード４及び出力ノード２からはそのまま情報が出力
されることになる。また、ラッチ部出力ノード４に現れ
た入力情報ＩＮの反転情報は第２のインバータ手段１０
にて反転されて入力情報ＩＮと同じ情報として情報保持
ノード１１に出力されることになる。
ーブ回路IIは次のように動作するものである。マスタ回
路Ｉにおいて、第１のスイッチング手段５が導通状態に
変化するため、入力ノード１に入力された入力情報ＩＮ
はラッチ部入力ノード３に伝達されるとともに、第４の
スイッチング手段２２が導通状態に変化するため、ラッ
チ部入力ノード３と反転情報保持ノード１８とは電気的
に接続状態になり、容量性素子１７とラッチ部入力ノー
ド３とは接続状態になる。その結果、現入力情報ＩＮが
前入力情報ＩＮに対して反転した情報であると、保持手
段１６の容量性素子１７によって、ラッチ部入力ノード
３の電位は、速やかに変化し、ラッチ部出力ノード４及
び出力ノード２に、現入力情報ＩＮに応じた情報が速や
かに現れ、高速動作するものである。また、現入力情報
ＩＮが前入力情報と同じであると、ラッチ部入力ノード
３の電位は、容量性素子１７からの電荷の供給によって
一時的に変化するが、ラッチ部出力ノード４及び出力ノ
ード２の電位は略前の状態の電位を維持し、ラッチ部出
力ノード４及び出力ノード２からはそのまま情報が出力
されることになる。また、ラッチ部出力ノード４に現れ
た入力情報ＩＮの反転情報は第２のインバータ手段１０
にて反転されて入力情報ＩＮと同じ情報として情報保持
ノード１１に出力されることになる。
【０１７３】一方、スレーブ回路IIにおいて、第１のス
イッチング手段５は非導通状態であるため、マスタ回路
Ｉからの出力はラッチ部入力ノード３には伝達されてこ
ない。そして、第２のスイッチング手段１２が導通状態
であるため、情報保持ノード１１に現れている情報は、
第２のスイッチング手段１２を介してラッチ部入力ノー
ド３に伝達され、ラッチ入力ノード３には第１及び第２
のインバータ手段９及び１０によって入力情報ＩＮと同
じ情報が一時的に保持（ラッチ）されるとともに、次の
入力情報ＩＮがラッチ入力ノード３に入力されるまで、
ラッチ出力ノード４には入力情報ＩＮの反転情報が現れ
続けるものである。また、第３のスイッチング手段１９
も導通状態であるため、ラッチ部出力ノード４に現れた
入力情報ＩＮの反転情報は第３のスイッチング手段１９
を介して反転情報保持ノード１８に伝達され、容量性素
子１７には反転情報に応じた情報が保持されることにな
る。つまり、反転情報が“Ｈ”レベルであると、容量性
素子１７は第１のインバータ手段９によって、“Ｈ”レ
ベル（電源電位）に充電され、反転情報“Ｌ”レベルで
あると、容量性素子１７は第１のインバータ手段９によ
って“Ｌ”レベル（接地電位）に放電されることにな
る。
イッチング手段５は非導通状態であるため、マスタ回路
Ｉからの出力はラッチ部入力ノード３には伝達されてこ
ない。そして、第２のスイッチング手段１２が導通状態
であるため、情報保持ノード１１に現れている情報は、
第２のスイッチング手段１２を介してラッチ部入力ノー
ド３に伝達され、ラッチ入力ノード３には第１及び第２
のインバータ手段９及び１０によって入力情報ＩＮと同
じ情報が一時的に保持（ラッチ）されるとともに、次の
入力情報ＩＮがラッチ入力ノード３に入力されるまで、
ラッチ出力ノード４には入力情報ＩＮの反転情報が現れ
続けるものである。また、第３のスイッチング手段１９
も導通状態であるため、ラッチ部出力ノード４に現れた
入力情報ＩＮの反転情報は第３のスイッチング手段１９
を介して反転情報保持ノード１８に伝達され、容量性素
子１７には反転情報に応じた情報が保持されることにな
る。つまり、反転情報が“Ｈ”レベルであると、容量性
素子１７は第１のインバータ手段９によって、“Ｈ”レ
ベル（電源電位）に充電され、反転情報“Ｌ”レベルで
あると、容量性素子１７は第１のインバータ手段９によ
って“Ｌ”レベル（接地電位）に放電されることにな
る。
【０１７４】要するに、この期間では、マスタ回路Ｉ
は、入力情報ＩＮをラッチ部入力ノード３に入力してラ
ッチ部出力ノード４に入力情報ＩＮに応じた情報を高速
に出力し、スレーブ回路IIは、入力情報ＩＮをラッチ部
入力ノード３に、入力情報ＩＮに基づいた情報をラッチ
出力ノード４にそれぞれラッチするものである。
は、入力情報ＩＮをラッチ部入力ノード３に入力してラ
ッチ部出力ノード４に入力情報ＩＮに応じた情報を高速
に出力し、スレーブ回路IIは、入力情報ＩＮをラッチ部
入力ノード３に、入力情報ＩＮに基づいた情報をラッチ
出力ノード４にそれぞれラッチするものである。
【０１７５】そして、第１の制御信号がスイッチング手
段を導通状態から非導通状態に変化、第２の制御信号が
スイッチング手段を非導通状態から導通状態に変化、つ
まり、制御信号φが“Ｈ”レベルから“Ｌ”レベルに変
化するとともに、制御信号／φが“Ｌ”レベルから
“Ｈ”レベルに変化すると、マスタ回路Ｉの第１及び第
４のスイッチング５及び２２が導通状態から非導通状態
に変化し、第２及び第３のスイッチング手段１２及び１
９が非導通状態から導通状態に変化するとともに、スレ
ーブ回路IIの第１及び第４のスイッチング５及び２２が
非導通状態から導通状態に変化し、第２及び第３のスイ
ッチング手段１２及び１９が導通状態から非導通状態に
変化する。
段を導通状態から非導通状態に変化、第２の制御信号が
スイッチング手段を非導通状態から導通状態に変化、つ
まり、制御信号φが“Ｈ”レベルから“Ｌ”レベルに変
化するとともに、制御信号／φが“Ｌ”レベルから
“Ｈ”レベルに変化すると、マスタ回路Ｉの第１及び第
４のスイッチング５及び２２が導通状態から非導通状態
に変化し、第２及び第３のスイッチング手段１２及び１
９が非導通状態から導通状態に変化するとともに、スレ
ーブ回路IIの第１及び第４のスイッチング５及び２２が
非導通状態から導通状態に変化し、第２及び第３のスイ
ッチング手段１２及び１９が導通状態から非導通状態に
変化する。
【０１７６】この状態において、マスタ回路Ｉ及びスレ
ーブ回路IIは次のように動作するものである。マスタ回
路Ｉにおいて、第１のスイッチング手段５が非導通状態
に変化するため、ラッチ部入力ノード３は入力ノード１
から電気的に非接続状態とされるとともに、第４のスイ
ッチング手段２２も非導通状態に変化するため、ラッチ
部入力ノード３は反転情報保持ノード１８及び容量性素
子１７とも電気的に非接続状態となり、ラッチ部入力ノ
ード３は容量性素子１７の影響を何ら受けるものではな
い。
ーブ回路IIは次のように動作するものである。マスタ回
路Ｉにおいて、第１のスイッチング手段５が非導通状態
に変化するため、ラッチ部入力ノード３は入力ノード１
から電気的に非接続状態とされるとともに、第４のスイ
ッチング手段２２も非導通状態に変化するため、ラッチ
部入力ノード３は反転情報保持ノード１８及び容量性素
子１７とも電気的に非接続状態となり、ラッチ部入力ノ
ード３は容量性素子１７の影響を何ら受けるものではな
い。
【０１７７】また、第２のスイッチング手段１２は導通
状態に変化するため、情報保持ノード１１に現れている
情報は、第２のスイッチング手段１２を介してラッチ部
入力ノード３に伝達され、ラッチ入力ノード３には第１
及び第２のインバータ手段９及び１０によって入力情報
ＩＮと同じ情報が一時的に保持（ラッチ）されるととも
に、次の入力情報ＩＮがラッチ入力ノード３に入力され
るまで、ラッチ出力ノード４には入力情報ＩＮの反転情
報が現れ続けるものである。
状態に変化するため、情報保持ノード１１に現れている
情報は、第２のスイッチング手段１２を介してラッチ部
入力ノード３に伝達され、ラッチ入力ノード３には第１
及び第２のインバータ手段９及び１０によって入力情報
ＩＮと同じ情報が一時的に保持（ラッチ）されるととも
に、次の入力情報ＩＮがラッチ入力ノード３に入力され
るまで、ラッチ出力ノード４には入力情報ＩＮの反転情
報が現れ続けるものである。
【０１７８】さらに、第３のスイッチング手段１９も、
導通状態に変化するため、ラッチ部出力ノード４に現れ
た入力情報ＩＮの反転情報は第３のスイッチング手段１
９を介して反転情報保持ノード１８に伝達され、容量性
素子１７には反転情報に応じた情報が保持されることに
なる。つまり、反転情報が“Ｈ”レベルであると、容量
性素子１７は第１のインバータ手段９によって“Ｈ”レ
ベル（電源電位）に充電され、反転情報が“Ｌ”レベル
であると、容量性素子１７は第１のインバータ手段９に
よって“Ｌ”レベル（接地電位）に放電されることにな
る。
導通状態に変化するため、ラッチ部出力ノード４に現れ
た入力情報ＩＮの反転情報は第３のスイッチング手段１
９を介して反転情報保持ノード１８に伝達され、容量性
素子１７には反転情報に応じた情報が保持されることに
なる。つまり、反転情報が“Ｈ”レベルであると、容量
性素子１７は第１のインバータ手段９によって“Ｈ”レ
ベル（電源電位）に充電され、反転情報が“Ｌ”レベル
であると、容量性素子１７は第１のインバータ手段９に
よって“Ｌ”レベル（接地電位）に放電されることにな
る。
【０１７９】一方、スレーブ回路IIにおいては、第１の
スイッチング手段５が導通状態に変化するため、入力ノ
ード１に入力されるマスタ回路Ｉの出力ノード２に現れ
た入力情報ＩＮはラッチ部入力ノード３に伝達されると
ともに、第４のスイッチング手段２２が導通状態に変化
するため、ラッチ部入力ノード３と反転情報保持ノード
１８とは電気的に接続状態になり、容量性素子１７とラ
ッチ部入力ノード３とは接続状態になる。その結果、現
入力情報ＩＮが前入力情報ＩＮに対して反転した情報で
あると、保持手段１６の容量性素子１７によって、ラッ
チ部入力ノード３の電位は、速やかに変化し、ラッチ部
出力ノード４及び出力ノード２に、現入力情報ＩＮに応
じた情報が速やかに現れ、高速動作するものである。ま
た、現入力情報ＩＮが前入力情報と同じであると、ラッ
チ部入力ノード３の電位は、容量性素子１７からの電荷
の供給によって一時的に変化するが、ラッチ部出力ノー
ド４及び出力ノード２の電位は略前の状態の電位を維持
し、ラッチ部出力ノード４及び出力ノード２からはその
まま情報が出力されることになる。また、ラッチ部出力
ノード４に現れた入力情報ＩＮの反転情報は第２のイン
バータ手段１０にて反転されて入力情報ＩＮと同じ情報
として情報保持ノード１１に出力されることになる。
スイッチング手段５が導通状態に変化するため、入力ノ
ード１に入力されるマスタ回路Ｉの出力ノード２に現れ
た入力情報ＩＮはラッチ部入力ノード３に伝達されると
ともに、第４のスイッチング手段２２が導通状態に変化
するため、ラッチ部入力ノード３と反転情報保持ノード
１８とは電気的に接続状態になり、容量性素子１７とラ
ッチ部入力ノード３とは接続状態になる。その結果、現
入力情報ＩＮが前入力情報ＩＮに対して反転した情報で
あると、保持手段１６の容量性素子１７によって、ラッ
チ部入力ノード３の電位は、速やかに変化し、ラッチ部
出力ノード４及び出力ノード２に、現入力情報ＩＮに応
じた情報が速やかに現れ、高速動作するものである。ま
た、現入力情報ＩＮが前入力情報と同じであると、ラッ
チ部入力ノード３の電位は、容量性素子１７からの電荷
の供給によって一時的に変化するが、ラッチ部出力ノー
ド４及び出力ノード２の電位は略前の状態の電位を維持
し、ラッチ部出力ノード４及び出力ノード２からはその
まま情報が出力されることになる。また、ラッチ部出力
ノード４に現れた入力情報ＩＮの反転情報は第２のイン
バータ手段１０にて反転されて入力情報ＩＮと同じ情報
として情報保持ノード１１に出力されることになる。
【０１８０】要するに、この期間では、マスタ回路Ｉ
は、入力情報ＩＮをラッチ部入力ノード３に、入力情報
ＩＮに基づいた情報をラッチ出力ノード４にそれぞれラ
ッチし、スレーブ回路IIは、入力情報ＩＮをラッチ部入
力ノード３に入力してラッチ部出力ノード４に入力情報
ＩＮに応じた情報を高速に出力するものである。
は、入力情報ＩＮをラッチ部入力ノード３に、入力情報
ＩＮに基づいた情報をラッチ出力ノード４にそれぞれラ
ッチし、スレーブ回路IIは、入力情報ＩＮをラッチ部入
力ノード３に入力してラッチ部出力ノード４に入力情報
ＩＮに応じた情報を高速に出力するものである。
【０１８１】上記のように構成された実施例３６のもの
においては、マスタ回路Ｉ及びスレーブ回路IIにおい
て、上記した実施例１のものと同様に、現入力情報ＩＮ
が前入力情報ＩＮに対して同じ情報である場合は、ラッ
チ部８からの出力は前の出力と同じ情報を出力し続け、
現入力情報ＩＮが前入力情報ＩＮに対して反転した情報
である場合、保持手段１６の容量性素子１７によって速
やかにラッチ部８のラッチ部入力ノード３の電位が変化
させられるため、結果として出力ノード２に出力される
までの時間が速くなり、高速に動作することになるもの
であるとともに、現入力情報ＩＮが前入力情報ＩＮに対
して反転した情報である場合、保持手段１６の容量性素
子１７によって速やかにラッチ部８のラッチ部入力ノー
ド３電位が変化させられるため、ラッチ部入力ノード３
の情報の変化の遷移期間に流れる直流電流を減らすこと
になり、つまり、ラッチ部入力ノード３の電位が“Ｈ”
レベルから“Ｌ”レベルに変化する期間及び“Ｌ”レベ
ルから“Ｈ”レベルに変化する期間に、図２の構成を有
した第１のインバータ手段９の第２の電位点（電源電位
点）から第１の電位点（接地電位点）へ流れる貫通電流
が減少し、低消費電力になるものである。
においては、マスタ回路Ｉ及びスレーブ回路IIにおい
て、上記した実施例１のものと同様に、現入力情報ＩＮ
が前入力情報ＩＮに対して同じ情報である場合は、ラッ
チ部８からの出力は前の出力と同じ情報を出力し続け、
現入力情報ＩＮが前入力情報ＩＮに対して反転した情報
である場合、保持手段１６の容量性素子１７によって速
やかにラッチ部８のラッチ部入力ノード３の電位が変化
させられるため、結果として出力ノード２に出力される
までの時間が速くなり、高速に動作することになるもの
であるとともに、現入力情報ＩＮが前入力情報ＩＮに対
して反転した情報である場合、保持手段１６の容量性素
子１７によって速やかにラッチ部８のラッチ部入力ノー
ド３電位が変化させられるため、ラッチ部入力ノード３
の情報の変化の遷移期間に流れる直流電流を減らすこと
になり、つまり、ラッチ部入力ノード３の電位が“Ｈ”
レベルから“Ｌ”レベルに変化する期間及び“Ｌ”レベ
ルから“Ｈ”レベルに変化する期間に、図２の構成を有
した第１のインバータ手段９の第２の電位点（電源電位
点）から第１の電位点（接地電位点）へ流れる貫通電流
が減少し、低消費電力になるものである。
【０１８２】なお、上記実施例３６においては、マスタ
回路Ｉとして図１に示した実施例１のラッチ回路にて構
成したものとしたが、上記した実施例２ないし実施例３
５に示したラッチ回路にて構成しても良く、また、スレ
ーブ回路IIとして図１に示した実施例１のラッチ回路に
て構成したものとしたが、上記した実施例２ないし実施
例３５に示したラッチ回路にて構成しても良いものであ
る。
回路Ｉとして図１に示した実施例１のラッチ回路にて構
成したものとしたが、上記した実施例２ないし実施例３
５に示したラッチ回路にて構成しても良く、また、スレ
ーブ回路IIとして図１に示した実施例１のラッチ回路に
て構成したものとしたが、上記した実施例２ないし実施
例３５に示したラッチ回路にて構成しても良いものであ
る。
【０１８３】また、上記実施例１ないし実施例３６にお
いては、Ｐチャネル型ＭＯＳトランジスタとＮチャネル
型ＭＯＳトランジスタとによるＣ−ＭＯＳ構成で構成し
たものを示したが、特に、これに、限られるものではな
く、例えばＥＣＬ構成またＢｉ−ＣＭＯＳ構成で構成し
ても同様の効果を奏するものである。
いては、Ｐチャネル型ＭＯＳトランジスタとＮチャネル
型ＭＯＳトランジスタとによるＣ−ＭＯＳ構成で構成し
たものを示したが、特に、これに、限られるものではな
く、例えばＥＣＬ構成またＢｉ−ＣＭＯＳ構成で構成し
ても同様の効果を奏するものである。
【０１８４】
【発明の効果】この発明の第１の発明は、ラッチ手段に
一時的に保持された入力情報の反転した情報を保持する
保持部を有し、ラッチ手段のラッチ部のラッチ部入力ノ
ードにラッチ手段のスイッチング手段を介して入力情報
が入力される時に保持部に保持された情報をラッチ手段
のラッチ部入力ノードに供給する保持手段を設けたの
で、現入力情報がラッチ部のラッチ部入力ノードに入力
される時に、前入力情報の反転した情報をラッチ部入力
ノードに供給し、現入力情報が前入力情報の反転した情
報であるとき、速やかにラッチ部入力ノードの電位変化
をなさしめ、高速化が図れるという効果を有するもので
ある。
一時的に保持された入力情報の反転した情報を保持する
保持部を有し、ラッチ手段のラッチ部のラッチ部入力ノ
ードにラッチ手段のスイッチング手段を介して入力情報
が入力される時に保持部に保持された情報をラッチ手段
のラッチ部入力ノードに供給する保持手段を設けたの
で、現入力情報がラッチ部のラッチ部入力ノードに入力
される時に、前入力情報の反転した情報をラッチ部入力
ノードに供給し、現入力情報が前入力情報の反転した情
報であるとき、速やかにラッチ部入力ノードの電位変化
をなさしめ、高速化が図れるという効果を有するもので
ある。
【０１８５】この発明の第２の発明は、ラッチ手段に一
時的に保持される入力情報の反転した情報を保持する保
持部と、この保持部が接続される反転情報保持ノード
と、この反転情報保持ノードとラッチ手段のラッチ部の
ラッチ部入力ノードとの間に接続され、ラッチ手段のス
イッチング手段が導通状態にされる所定期間、制御信号
により導通状態とされるとともにラッチ手段のスイッチ
ング手段が非導通状態の時に制御信号により非導通状態
とされるスイッチング手段とを有する保持手段を設けた
ので、現入力情報がラッチ部のラッチ部入力ノードに入
力される時に、前入力情報の反転した情報をラッチ部入
力ノードに供給し、現入力情報が前入力情報の反転した
情報であるとき、速やかにラッチ部入力ノードの電位変
化をなさしめ、高速化が図れるという効果を有するもの
である。
時的に保持される入力情報の反転した情報を保持する保
持部と、この保持部が接続される反転情報保持ノード
と、この反転情報保持ノードとラッチ手段のラッチ部の
ラッチ部入力ノードとの間に接続され、ラッチ手段のス
イッチング手段が導通状態にされる所定期間、制御信号
により導通状態とされるとともにラッチ手段のスイッチ
ング手段が非導通状態の時に制御信号により非導通状態
とされるスイッチング手段とを有する保持手段を設けた
ので、現入力情報がラッチ部のラッチ部入力ノードに入
力される時に、前入力情報の反転した情報をラッチ部入
力ノードに供給し、現入力情報が前入力情報の反転した
情報であるとき、速やかにラッチ部入力ノードの電位変
化をなさしめ、高速化が図れるという効果を有するもの
である。
【０１８６】この発明の第３の発明は、ラッチ手段のラ
ッチ部のラッチ部出力ノードと反転情報保持ノードとの
間に接続され、ラッチ手段の第１のスイッチング手段が
非導通状態にされる所定期間、制御信号により導通状態
とされるとともにラッチ手段の第１のスイッチング手段
が導通状態の時に制御信号により非導通状態とされる第
３のスイッチング手段と、ラッチ手段のラッチ部のラッ
チ部入力ノードと反転情報保持ノードとの間に接続さ
れ、ラッチ手段の第１のスイッチング手段が導通状態に
される所定期間、制御信号により導通状態とされるとと
もにラッチ手段の第１のスイッチング手段が非導通状態
の時に制御信号により非導通状態とされる第４のスイッ
チング手段と、反転保持ノードに接続された保持部とを
有する保持手段を設けたので、現入力情報がラッチ部の
ラッチ部入力ノードに入力される時に、前入力情報の反
転した情報をラッチ部入力ノードに供給し、現入力情報
が前入力情報の反転した情報であるとき、速やかにラッ
チ部入力ノードの電位変化をなさしめ、ラッチ手段の第
１のインバータ手段における低消費電力が図れるととも
に、高速化が図れるという効果を有するものである。
ッチ部のラッチ部出力ノードと反転情報保持ノードとの
間に接続され、ラッチ手段の第１のスイッチング手段が
非導通状態にされる所定期間、制御信号により導通状態
とされるとともにラッチ手段の第１のスイッチング手段
が導通状態の時に制御信号により非導通状態とされる第
３のスイッチング手段と、ラッチ手段のラッチ部のラッ
チ部入力ノードと反転情報保持ノードとの間に接続さ
れ、ラッチ手段の第１のスイッチング手段が導通状態に
される所定期間、制御信号により導通状態とされるとと
もにラッチ手段の第１のスイッチング手段が非導通状態
の時に制御信号により非導通状態とされる第４のスイッ
チング手段と、反転保持ノードに接続された保持部とを
有する保持手段を設けたので、現入力情報がラッチ部の
ラッチ部入力ノードに入力される時に、前入力情報の反
転した情報をラッチ部入力ノードに供給し、現入力情報
が前入力情報の反転した情報であるとき、速やかにラッ
チ部入力ノードの電位変化をなさしめ、ラッチ手段の第
１のインバータ手段における低消費電力が図れるととも
に、高速化が図れるという効果を有するものである。
【０１８７】この発明の第４の発明は、ラッチ手段のラ
ッチ部の第２のインバータ手段の出力と反転情報保持ノ
ードとの間に直列接続される、第２のインバータ手段の
出力を反転するためのインバータ手段及びラッチ手段の
第１のスイッチング手段が非導通状態にされる所定期
間、制御信号により導通状態とされるとともにラッチ手
段の第１のスイッチング手段が導通状態の時に制御信号
により非導通状態とされる第３のスイッチング手段と、
ラッチ手段のラッチ部のラッチ部入力ノードと上記反転
情報保持ノードとの間に接続され、ラッチ手段の第１の
スイッチング手段が導通状態にされる所定期間、制御信
号により導通状態とされるとともにラッチ手段の第１の
スイッチング手段が非導通状態の時に制御信号により非
導通状態とされる第４のスイッチング手段と、反転情報
保持ノードに接続された保持部とを有する保持手段を設
けたので、現入力情報がラッチ部のラッチ部入力ノード
に入力される時に、前入力情報の反転した情報をラッチ
部入力ノードに供給し、現入力情報が前入力情報の反転
した情報であるとき、速やかにラッチ部入力ノードの電
位変化をなさしめ、ラッチ手段の第１のインバータ手段
における低消費電力化が図れるとともに、高速化が図れ
るという効果を有するものである。
ッチ部の第２のインバータ手段の出力と反転情報保持ノ
ードとの間に直列接続される、第２のインバータ手段の
出力を反転するためのインバータ手段及びラッチ手段の
第１のスイッチング手段が非導通状態にされる所定期
間、制御信号により導通状態とされるとともにラッチ手
段の第１のスイッチング手段が導通状態の時に制御信号
により非導通状態とされる第３のスイッチング手段と、
ラッチ手段のラッチ部のラッチ部入力ノードと上記反転
情報保持ノードとの間に接続され、ラッチ手段の第１の
スイッチング手段が導通状態にされる所定期間、制御信
号により導通状態とされるとともにラッチ手段の第１の
スイッチング手段が非導通状態の時に制御信号により非
導通状態とされる第４のスイッチング手段と、反転情報
保持ノードに接続された保持部とを有する保持手段を設
けたので、現入力情報がラッチ部のラッチ部入力ノード
に入力される時に、前入力情報の反転した情報をラッチ
部入力ノードに供給し、現入力情報が前入力情報の反転
した情報であるとき、速やかにラッチ部入力ノードの電
位変化をなさしめ、ラッチ手段の第１のインバータ手段
における低消費電力化が図れるとともに、高速化が図れ
るという効果を有するものである。
【０１８８】この発明の第５の発明は、第３の発明また
は第４の発明において、ラッチ手段として、さらに、第
２のインバータ手段の出力とラッチ手段のラッチ部のラ
ッチ部入力ノードとの間に接続され、ラッチ手段の第１
のスイッチング手段が非導通状態の時に制御信号により
導通状態とされるとともにラッチ手段の第１のスイッチ
ング手段が導通状態の時に制御信号により非導通状態と
される第２のスイッチング手段を設けたものとしたの
で、第３または第４の発明と同様の効果を奏する他、ラ
ッチ手段が情報をスタティックに保持するという効果を
有するものである。
は第４の発明において、ラッチ手段として、さらに、第
２のインバータ手段の出力とラッチ手段のラッチ部のラ
ッチ部入力ノードとの間に接続され、ラッチ手段の第１
のスイッチング手段が非導通状態の時に制御信号により
導通状態とされるとともにラッチ手段の第１のスイッチ
ング手段が導通状態の時に制御信号により非導通状態と
される第２のスイッチング手段を設けたものとしたの
で、第３または第４の発明と同様の効果を奏する他、ラ
ッチ手段が情報をスタティックに保持するという効果を
有するものである。
【０１８９】この発明の第６の発明は、第１ないし第５
の発明のいずれかの発明において、保持手段の保持部
を、容量性素子によって構成したものとしたので、第１
ないし第５の発明と同様の効果を奏する。
の発明のいずれかの発明において、保持手段の保持部
を、容量性素子によって構成したものとしたので、第１
ないし第５の発明と同様の効果を奏する。
【０１９０】この発明の第７の発明は、第１ないし第５
の発明のいずれかの発明において、保持手段の保持部
を、反転情報保持ノードに入力が接続されたインバータ
手段と、このインバータ手段の出力に入力が接続される
とともに出力が上記反転情報保持ノードに接続されるイ
ンバータ手段とを備えたものとしたので、第１ないし第
５の発明と同様の効果を奏する他、保持手段の保持部に
て保持する情報の電荷のリークに対して強いという効果
を有するものである。
の発明のいずれかの発明において、保持手段の保持部
を、反転情報保持ノードに入力が接続されたインバータ
手段と、このインバータ手段の出力に入力が接続される
とともに出力が上記反転情報保持ノードに接続されるイ
ンバータ手段とを備えたものとしたので、第１ないし第
５の発明と同様の効果を奏する他、保持手段の保持部に
て保持する情報の電荷のリークに対して強いという効果
を有するものである。
【０１９１】この発明の第８の発明は、マスタースレー
ブ型フリップフロップ回路において、マスタ回路が、そ
のラッチ手段に一時的に保持された入力情報の反転した
情報を保持する保持部を有し、ラッチ手段のラッチ部の
ラッチ部入力ノードにラッチ手段のスイッチング手段を
介して入力情報が入力される時に保持部に保持された情
報をラッチ手段のラッチ部入力ノードに供給する保持手
段を設けたので、現入力情報がラッチ部のラッチ部入力
ノードに入力される時に、前入力情報の反転した情報を
ラッチ部入力ノードに供給し、現入力情報が前入力情報
の反転した情報であるとき、速やかにラッチ部入力ノー
ドの電位変化をなさしめるため、マスタ回路の高速化が
図れるという効果を有するものである。
ブ型フリップフロップ回路において、マスタ回路が、そ
のラッチ手段に一時的に保持された入力情報の反転した
情報を保持する保持部を有し、ラッチ手段のラッチ部の
ラッチ部入力ノードにラッチ手段のスイッチング手段を
介して入力情報が入力される時に保持部に保持された情
報をラッチ手段のラッチ部入力ノードに供給する保持手
段を設けたので、現入力情報がラッチ部のラッチ部入力
ノードに入力される時に、前入力情報の反転した情報を
ラッチ部入力ノードに供給し、現入力情報が前入力情報
の反転した情報であるとき、速やかにラッチ部入力ノー
ドの電位変化をなさしめるため、マスタ回路の高速化が
図れるという効果を有するものである。
【０１９２】この発明の第９の発明は、マスタースレー
ブ型フリップフロップ回路において、スレーブ回路が、
そのラッチ手段に一時的に保持された入力情報の反転し
た情報を保持する保持部を有し、ラッチ手段のラッチ部
のラッチ部入力ノードにラッチ手段のスイッチング手段
を介して入力情報が入力される時に保持部に保持された
情報をラッチ手段のラッチ部入力ノードに供給する保持
手段を設けたので、現入力情報がラッチ部のラッチ部入
力ノードに入力される時に、前入力情報の反転した情報
をラッチ部入力ノードに供給し、現入力情報が前入力情
報の反転した情報であるとき、速やかにラッチ部入力ノ
ードの電位変化をなさしめるため、スレーブ回路の高速
化が図れるという効果を有するものである。
ブ型フリップフロップ回路において、スレーブ回路が、
そのラッチ手段に一時的に保持された入力情報の反転し
た情報を保持する保持部を有し、ラッチ手段のラッチ部
のラッチ部入力ノードにラッチ手段のスイッチング手段
を介して入力情報が入力される時に保持部に保持された
情報をラッチ手段のラッチ部入力ノードに供給する保持
手段を設けたので、現入力情報がラッチ部のラッチ部入
力ノードに入力される時に、前入力情報の反転した情報
をラッチ部入力ノードに供給し、現入力情報が前入力情
報の反転した情報であるとき、速やかにラッチ部入力ノ
ードの電位変化をなさしめるため、スレーブ回路の高速
化が図れるという効果を有するものである。
【０１９３】この発明の第１０の発明は、マスタースレ
ーブ型フリップフロプ回路において、マスタ回路及びス
レーブ回路ともに、そのラッチ手段に一時的に保持され
た入力情報の反転した情報を保持する保持部を有し、ラ
ッチ手段のラッチ部のラッチ部入力ノードにラッチ手段
のスイッチング手段を介して入力情報が入力される時に
保持部に保持された情報をラッチ手段のラッチ部入力ノ
ードに供給する保持手段を設けたので、現入力情報がラ
ッチ部のラッチ部入力ノードに入力される時に、前入力
情報の反転した情報をラッチ部入力ノードに供給し、現
入力情報が前入力情報の反転した情報であるとき、速や
かにラッチ部入力ノードの電位変化をなさしめるため、
マスタ回路及びスレーブ回路の高速化が図れるという効
果を有するものである。
ーブ型フリップフロプ回路において、マスタ回路及びス
レーブ回路ともに、そのラッチ手段に一時的に保持され
た入力情報の反転した情報を保持する保持部を有し、ラ
ッチ手段のラッチ部のラッチ部入力ノードにラッチ手段
のスイッチング手段を介して入力情報が入力される時に
保持部に保持された情報をラッチ手段のラッチ部入力ノ
ードに供給する保持手段を設けたので、現入力情報がラ
ッチ部のラッチ部入力ノードに入力される時に、前入力
情報の反転した情報をラッチ部入力ノードに供給し、現
入力情報が前入力情報の反転した情報であるとき、速や
かにラッチ部入力ノードの電位変化をなさしめるため、
マスタ回路及びスレーブ回路の高速化が図れるという効
果を有するものである。
【図１】この発明の実施例１を示す回路図。
【図２】この発明の実施例に用いられるインバータ手段
を示す回路図。
を示す回路図。
【図３】この発明の実施例１を具体的一例に基づいて高
速化を調査するための回路図。
速化を調査するための回路図。
【図４】この発明の実施例１において、前入力情報が
“Ｌ”レベルで現入力情報が“Ｈ”レベルであるとき
の、ラッチ部入力ノード及びラッチ部出力ノードの電位
波形を示す図。
“Ｌ”レベルで現入力情報が“Ｈ”レベルであるとき
の、ラッチ部入力ノード及びラッチ部出力ノードの電位
波形を示す図。
【図５】この発明の実施例１において、前入力情報が
“Ｈ”レベルで現入力情報が“Ｌ”レベルでああるとき
の、ラッチ部入力ノード及びラッチ部出力ノードの電位
波形を示す図。
“Ｈ”レベルで現入力情報が“Ｌ”レベルでああるとき
の、ラッチ部入力ノード及びラッチ部出力ノードの電位
波形を示す図。
【図６】この発明の実施例１において、前入力情報が
“Ｌ”レベルで現入力情報が“Ｌ”レベルであるとき
の、ラッチ部入力ノード及びラッチ部出力ノードの電位
波形を示す図。
“Ｌ”レベルで現入力情報が“Ｌ”レベルであるとき
の、ラッチ部入力ノード及びラッチ部出力ノードの電位
波形を示す図。
【図７】この発明の実施例１において、前入力情報が
“Ｈ”レベルで現入力情報が“Ｈ”レベルであるとき
の、ラッチ部入力ノード及びラッチ部出力ノードの電位
波形を示す図。
“Ｈ”レベルで現入力情報が“Ｈ”レベルであるとき
の、ラッチ部入力ノード及びラッチ部出力ノードの電位
波形を示す図。
【図８】この発明の実施例１において、ラッチ部出力ノ
ードに接続される負荷容量の値を変化させた時のラッチ
部出力ノードに現れる出力の遅延時間を示す図。
ードに接続される負荷容量の値を変化させた時のラッチ
部出力ノードに現れる出力の遅延時間を示す図。
【図９】この発明の実施例１において、容量性素子１７
の容量値を変化させた時のラッチ部出力ノードに現れる
出力の遅延時間を示す図。
の容量値を変化させた時のラッチ部出力ノードに現れる
出力の遅延時間を示す図。
【図１０】この発明の実施例２を示す回路図。
【図１１】この発明の実施例３を示す回路図。
【図１２】この発明の実施例４を示す回路図。
【図１３】この発明の実施例５を示す回路図。
【図１４】この発明の実施例６を示す回路図。
【図１５】この発明の実施例７を示す回路図。
【図１６】この発明の実施例８を示す回路図。
【図１７】この発明の実施例９を示す回路図。
【図１８】この発明の実施例１０を示す回路図。
【図１９】この発明の実施例１１を示す回路図。
【図２０】この発明の実施例１２を示す回路図。
【図２１】この発明の実施例１３を示す回路図。
【図２２】この発明の実施例１４を示す回路図。
【図２３】この発明の実施例１５を示す回路図。
【図２４】この発明の実施例１６を示す回路図。
【図２５】この発明の実施例１７を示す回路図。
【図２６】この発明の実施例１８を示す回路図。
【図２７】この発明の実施例１９を示す回路図。
【図２８】この発明の実施例１９において、前入力情報
が“Ｌ”レベルで現入力情報が“Ｈ”レベルであるとき
の、ラッチ部入力ノード及びラッチ部出力ノードの電位
波形を示す図。
が“Ｌ”レベルで現入力情報が“Ｈ”レベルであるとき
の、ラッチ部入力ノード及びラッチ部出力ノードの電位
波形を示す図。
【図２９】この発明の実施例１９において、前入力情報
が“Ｈ”レベルで現入力情報が“Ｌ”レベルであるとき
の、ラッチ部入力ノード及びラッチ部出力ノードの電位
波形を示す図。
が“Ｈ”レベルで現入力情報が“Ｌ”レベルであるとき
の、ラッチ部入力ノード及びラッチ部出力ノードの電位
波形を示す図。
【図３０】この発明の実施例１９において、前入力情報
が“Ｌ”レベルで現入力情報が“Ｌ”レベルであるとき
の、ラッチ部入力ノード及びラッチ部出力ノードの電位
波形を示す図。
が“Ｌ”レベルで現入力情報が“Ｌ”レベルであるとき
の、ラッチ部入力ノード及びラッチ部出力ノードの電位
波形を示す図。
【図３１】この発明の実施例１９において、前入力情報
が“Ｈ”レベルで現入力情報が“Ｈ”レベルであるとき
の、ラッチ部入力ノード及びラッチ部出力ノードの電位
波形を示す図。
が“Ｈ”レベルで現入力情報が“Ｈ”レベルであるとき
の、ラッチ部入力ノード及びラッチ部出力ノードの電位
波形を示す図。
【図３２】この発明の実施例１９において、ラッチ部出
ノードに接続される負荷容量の値を変化させた時のラッ
チ部出力ノードに現れる出力の遅延時間を示す図。
ノードに接続される負荷容量の値を変化させた時のラッ
チ部出力ノードに現れる出力の遅延時間を示す図。
【図３３】この発明の実施例１９において、容量性素子
１７の容量値を変化させた時のラッチ部出力ノードに現
れる出力の遅延時間を示す図。
１７の容量値を変化させた時のラッチ部出力ノードに現
れる出力の遅延時間を示す図。
【図３４】この発明の実施例２０を示す回路図。
【図３５】この発明の実施例２１を示す回路図。
【図３６】この発明の実施例２２を示す回路図。
【図３７】この発明の実施例２３を示す回路図。
【図３８】この発明の実施例２４を示す回路図。
【図３９】この発明の実施例２５を示す回路図。
【図４０】この発明の実施例２６を示す回路図。
【図４１】この発明の実施例２７を示す回路図。
【図４２】この発明の実施例２８を示す回路図。
【図４３】この発明の実施例２９を示す回路図。
【図４４】この発明の実施例３０を示す回路図。
【図４５】この発明の実施例３１を示す回路図。
【図４６】この発明の実施例３２を示す回路図。
【図４７】この発明の実施例３３を示す回路図。
【図４８】この発明の実施例３４を示す回路図。
【図４９】この発明の実施例３５を示す回路図。
【図５０】この発明の実施例３６を示す回路図。
【図５１】この発明の実施例３７を示す回路図。
【図５２】従来のラッチ回路を示す回路図。
１ 入力ノード ２ 出力ノード ３ ラッチ部入力ノード ４ ラッチ部出力ノード ５ 第１のスイッチ手段 ８ ラッチ部 ９ 第１のインバータ手段 １０ 第２のインバータ手段 １２ 第２のスイッチ手段 １５ ラッチ手段 １６ 保持手段 １７ 保持部 １８ 反転保持ノード １９ 第３のスイッチ手段 ２２ 第４のスイッチ手段
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 3/356
Claims (10)
- 【請求項１】 入力情報を受けるスイッチング手段と、
このスイッチング手段を介してラッチ部入力ノードに入
力された上記入力情報に基づいた出力情報をラッチ部出
力ノードに出力するとともに上記入力情報を上記ラッチ
部入力ノードに、上記出力情報を上記ラッチ部出力ノー
ドにそれぞれ一時的に保持するラッチ部とを有するラッ
チ手段、 このラッチ手段に一時的に保持された入力情報の反転し
た情報を保持する保持部を有し、上記ラッチ部のラッチ
部入力ノードに上記ラッチ手段のスイッチング手段を介
して入力情報が入力される時に上記保持部に保持された
情報を上記ラッチ手段のラッチ部入力ノードに供給する
保持手段を備えたラッチ回路。 - 【請求項２】 入力情報を一方の電極に受け、制御手段
により導通状態と非導通状態に制御されるスイッチング
手段と、このスイッチング手段の他方の電極にラッチ部
入力ノードが接続され、上記スイッチング手段を介して
入力された入力情報に基づいた出力情報をラッチ部出力
ノードに出力するとともに上記入力情報を上記ラッチ部
入力ノードに、上記出力情報を上記ラッチ部出力ノード
にそれぞれ一時的に保持するラッチ部とを有するラッチ
手段、 このラッチ手段に一時的に保持される入力情報の反転し
た情報を保持する保持部と、この保持部が接続される反
転情報保持ノードと、この反転情報保持ノードと上記ラ
ッチ部のラッチ部入力ノードとの間に接続され、上記ラ
ッチ手段のスイッチング手段が導通状態にされる所定期
間、制御信号により導通状態とされるとともに上記ラッ
チ手段のスイッチング手段が非導通状態の時に制御信号
により非導通状態とされるスイッチング手段とを有する
保持手段を備えたラッチ回路。 - 【請求項３】 入力情報を一方の電極に受け、制御信号
により導通状態と非導通状態に制御される第１のスイッ
チング手段と、この第１のスイッチング手段の他方の電
極が接続されるラッチ部入力ノードに入力が接続される
とともに出力情報を出力するラッチ部出力ノードに出力
が接続される第１のインバータ手段及び上記ラッチ出力
ノードに入力が接続されるとともに上記ラッチ部入力ノ
ードに出力が接続される第２のインバータ手段を有する
ラッチ部とを有するラッチ手段、 このラッチ手段のラッチ部のラッチ部出力ノードと反転
情報保持ノードとの間に接続され、上記ラッチ手段の第
１のスイッチング手段が非導通状態にされる所定期間、
制御信号により導通状態とされるとともに上記ラッチ手
段の第１のスイッチング手段が導通状態の時に制御信号
により非導通状態とされる第３のスイッチング手段と、
上記ラッチ手段のラッチ部のラッチ部入力ノードと上記
反転情報保持ノードとの間に接続され、上記ラッチ手段
の第１のスイッチング手段が導通状態にされる所定期
間、制御信号により導通状態とされるとともに上記ラッ
チ手段の第１のスイッチング手段が非導通状態の時に制
御信号により非導通状態とされる第４のスイッチング手
段と、上記反転保持ノードに接続された保持部とを有す
る保持手段を備えたラッチ回路。 - 【請求項４】 入力情報を一方の電極に受け、制御信号
により導通状態と非導通状態に制御される第１のスイッ
チング手段と、この第１のスイッチング手段の他方の電
極が接続されるラッチ部入力ノードに入力が接続される
とともに出力情報を出力するラッチ部出力ノードに出力
が接続される第１のインバータ手段及び上記ラッチ出力
ノードに入力が接続されるとともに上記ラッチ部入力ノ
ードに出力が接続される第２のインバータ手段を有する
ラッチ部とを有するラッチ手段、 このラッチ手段のラッチ部の第２のインバータ手段の出
力と反転情報保持ノードとの間に直列接続される、上記
第２のインバータ手段の出力を反転するためのインバー
タ手段及び上記ラッチ手段の第１のスイッチング手段が
非導通状態にされる所定期間、制御信号により導通状態
とされるとともに上記ラッチ手段の第１のスイッチング
手段が導通状態の時に制御信号により非導通状態とされ
る第３のスイッチング手段と、上記ラッチ手段のラッチ
部のラッチ部入力ノードと上記反転情報保持ノードとの
間に接続され、上記ラッチ手段の第１のスイッチング手
段が導通状態にされる所定期間、制御信号により導通状
態とされるとともに上記ラッチ手段の第１のスイッチン
グ手段が非導通状態の時に制御信号により非導通状態と
される第４のスイッチング手段と、上記反転情報保持ノ
ードに接続された保持部とを有する保持手段を備えたラ
ッチ回路。 - 【請求項５】 ラッチ手段は、さらに、第２のインバー
タ手段の出力とラッチ手段のラッチ部のラッチ部入力ノ
ードとの間に接続され、ラッチ手段の第１のスイッチン
グ手段が非導通状態の時に制御信号により導通状態とさ
れるとともにラッチ手段の第１のスイッチング手段が導
通状態の時に制御信号により非導通状態とされる第２の
スイッチング手段を有していることを特徴とする請求項
３または請求項４記載のラッチ回路。 - 【請求項６】 保持手段の保持部は、容量性素子によっ
て構成されていることを特徴とする請求項１ないし請求
項５のいずれかに記載のラッチ回路。 - 【請求項７】 保持手段の保持部は、反転情報保持ノー
ドに入力が保持されたインバータ手段と、このインバー
タ手段の出力に入力が接続されるとともに出力が上記反
転情報保持ノードに接続されるインバータ手段とを備え
たものであることを特徴とする請求項１ないし請求項５
のいづれかに記載のラッチ回路。 - 【請求項８】 入力情報が入力される入力ノードと出力
情報を出力する出力ノードとを有するマスタ回路と、こ
のマスタ回路の出力ノードに接続される入力ノードと出
力情報を出力する出力ノードとを有するスレーブ回路と
を備えたマスタースレーブ型フリップフロップ回路にお
いて、 上記マスタ回路は、その入力ノードに一方の電極が接続
されるスイッチング手段と、このスイッチング手段の他
方の電極に接続されるラッチ部入力ノード及びその出力
ノードに接続されるとともに上記ラッチ部入力ノードに
入力された情報に基づいた出力情報を出力するラッチ部
出力ノードを有し、上記ラッチ部入力ノードに入力され
る情報をラッチ部入力ノードに、上記ラッチ部出力ノー
ドに出力する情報を上記ラッチ部出力ノードにそれぞれ
一時的に保持するラッチ部とを有するラッチ手段と、 このラッチ手段のラッチ部のラッチ部入力ノードに一時
的に保持された情報の反転した情報を保持する保持部を
有し、上記ラッチ部のラッチ部入力ノードに上記ラッチ
手段にスイッチング手段を介して情報が入力される時に
上記保持部に保持された情報を上記ラッチ手段のラッチ
部入力ノードに供給する保持手段を備えたことを特徴と
するマスタースレーブ型フリップフロップ回路。 - 【請求項９】 入力情報が入力される入力ノードと出力
情報を出力する出力ノードとを有するマスタ回路と、こ
のマスタ回路の出力ノードに接続される入力ノードと出
力情報を出力する出力ノードとを有するスレーブ回路と
を備えたマスタースレーブ型フリップフロップ回路にお
いて、 上記スレーブ回路は、その入力ノードに一方の電極が接
続されるスイッチング手段と、このスイッチング手段の
他方の電極に接続されるラッチ部入力ノード及びその出
力ノードに接続されるとともに上記ラッチ部入力ノード
に入力された情報の基づいた出力情報を出力するラッチ
部出力ノードを有し、上記ラッチ部入力ノードに入力さ
れる情報を上記ラッチ部入力ノードに、上記ラッチ部出
力ノードに出力する情報を上記ラッチ部出力ノードにそ
れぞれ一時的に保持するラッチ部とを有するラッチ手段
と、 このラッチ手段のラッチ部のラッチ部入力ノードに一時
的に保持された情報の反転した情報を保持する保持部を
有し、上記ラッチ部のラッチ部入力ノードに上記ラッチ
手段のスイッチング手段を介して情報が入力される時に
上記保持部に保持された情報を上記ラッチ手段のラッチ
部入力ノードに供給する保持手段を備えたことを特徴と
するマスタースレーブ型フリップフロップ回路。 - 【請求項１０】 入力情報が入力される入力ノード、こ
の入力ノードに一方の電極が接続されるスイッチング手
段と、このスイッチング手段の他方の電極に接続される
ラッチ部入力ノード及びこのラッチ部入力ノードに入力
された情報に基づいた出力情報を出力するラッチ部出力
ノードを有し、上記ラッチ部入力ノードに入力される情
報を上記ラッチ部入力ノードに、上記ラッチ部出力ノー
ドに出力する情報を上記ラッチ部出力ノードにそれぞれ
一時的に保持するラッチ部とを有するラッチ手段、この
ラッチ手段のラッチ部のラッチ部入力ノードに一時的に
保持された情報の反転した情報を保持する保持部を有
し、上記ラッチ部のラッチ部入力ノードに上記ラッチ手
段のスイッチング手段を介して情報が入力される時に上
記保持部に保持された情報を上記ラッチ手段のラッチ部
入力ノードに供給する保持手段、上記ラッチ部出力ノー
ドに接続される出力ノードを含むマスタ回路、 このマスタ回路の出力ノードに接続される入力ノード、
この入力ノードに一方の電極が接続されるスイッチング
手段と、このスイッチング手段の他方の電極に接続され
るラッチ部入力ノード及びこのラッチ部入力ノードに入
力された情報に基づいた出力情報を出力するラッチ部出
力ノードを有し、上記ラッチ部入力ノードに入力される
情報を上記ラッチ部入力ノードに、上記ラッチ部出力ノ
ードに出力する情報を上記ラッチ部出力ノードにそれぞ
れ一時的に保持するラッチ部とを有するラッチ手段、こ
のラッチ手段のラッチ部のラッチ部入力ノードに一時的
に保持された情報の反転した情報を保持する保持部を有
し、上記ラッチ部のラッチ部入力ノードに上記ラッチ手
段のスイッチング手段を介して情報が入力される時に上
記保持部に保持された情報を上記ラッチ手段のラッチ部
入力ノードに供給する保持手段、上記ラッチ部出力ノー
ドに接続される出力ノードを含むスレーブ回路、を備え
たマスタースレーブ型フリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5293462A JPH07147530A (ja) | 1993-11-24 | 1993-11-24 | ラッチ回路及びマスタースレーブ型フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5293462A JPH07147530A (ja) | 1993-11-24 | 1993-11-24 | ラッチ回路及びマスタースレーブ型フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07147530A true JPH07147530A (ja) | 1995-06-06 |
Family
ID=17795064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5293462A Pending JPH07147530A (ja) | 1993-11-24 | 1993-11-24 | ラッチ回路及びマスタースレーブ型フリップフロップ回路 |
Country Status (1)
| Country | Link |
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| JP (1) | JPH07147530A (ja) |
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