KR910009083B1

KR910009083B1 - 반도체장치의 출력회로

Info

Publication number: KR910009083B1
Application number: KR1019880014145A
Authority: KR
Inventors: 미츠오 이소베; 마키지 고바야시
Original assignee: 가부시키가이샤 도시바; 아오이 죠이치
Priority date: 1987-10-30
Filing date: 1988-10-29
Publication date: 1991-10-28
Also published as: JPH01117518A; KR890007430A; US4933579A

Abstract

내용 없음.

Description

반도체장치의 출력회로

제1도는 오픈드레인형 MOS 트랜지스터가 사용된 종래의 출력회로를 도시해 놓은 회로도.

제2도는 제1도에 도시된 종래의 오픈드레인형 MOS 트랜지스터를 병렬로 접속하여 구성한 종래의 와이어드 OR회로를 도시해 놓은 회로도.

제3도는 제2도에 도시된 회로의 동작을 설명하기 위한 타이밍파형도.

제4도는 본 발명의 제1실시예에 따른 출력회로를 도시해 놓은 회로도.

제5도는 제4도에 도시된 출력회로의 동작을 설명하기 위한 타이밍파형도.

제6도는 제4도에 도시된 출력회로에 사용되는 지연회로를 도시해 놓은 회로도.

제7도는 본 발명의 제2실시예에 따른 출력회로를 도시해 놓은 회로도.

제8도는 제7도에 도시된 회로의 동작을 설명하기 위한 타이밍파형도이다.

* 도면의 주요부분에 대한 부호의 설명

3,5 : 반도체장치 10 : 입력단자

11 : n챈널 MOS : 트랜지스터

12 : 지연회로 13 : 인버터회로

14 : NAND 회로 15 : p챈널 MOS 트랜지스터

16 : 접지단자 17 : 전원단자

18 : 출력단자 30 : 입력단자

31 : p챈널 MOS 트랜지스터 32 : 지연회로

33 : 인버터회로 34 : AND 회로

35 : n챈널 MOS 트랜지스터 36 : 접지단자

37 : 전원단자 38 : 출력단자

[적용분야]

본 발명은 반도체장치의 출력회로에 관한 것으로, 특히 반도체장치를 복수개 접속시켜 사용하는 경우에도 신호를 고속으로 전달시킬 수 있도록 된 반도체장치의 출력회로에 관한 것이다.

[종래의 기술 및 문제점]

종래에는 복수의 반도체장치로부터 출력되는 출력신호를 합성하여 그 합성된 신호를 다음단의 반도체장치로 공급하는 경우에는 제1도에 도시된 바와 같은 오픈드레인형(open drain type) 출력회로를 각각 갖춘 복수의 반도체장치를 와이어드 OR 회로(wired OR circuit)로 구성하여 사용하고 있었는데, 여기서 상기 오픈드레인형 출력회로라는 것은 제1도에 도시된 바와 같이 그 게이트전극으로 입력신호(Si)가 공급되는 한편, 드레인전극이 출력단자(2)에 직접 접속된 MOS 트랜지스터(1)로 출력회로를 구성한 것을 칭하는 것이다.

또한 복수의 반도체장치를 병렬로 접속시키기 위해, 제2도에 도시된 바와 같이 각 반도체장치(3)의 오픈드레인형 출력단자(2)를 공통으로 접속하여 와이어드 OR 회로를 구성하도록 되어 있었는 바, 제2도에서 전원단자(4)와 출력단자(20)의 사이에 접속된 저항(R)은 상기 각 반도체장치(3)에서의 입력신호(Si)가 모두 로우레벨로 되어 그 반도체장치(3)의 출력임피던스가 하이상태로 될때 출력신호(So)를 하이레벨로 만들어주는 것이고, 또 상기 출력신호(So)는 다음 단에 접속된 반도체장치(5)의 입력신호로서 사용되게 된다.

또한 제2도에 도시된 바와 같이, 와이어드 OR 회로는 각 반도체장치(3)에 갖추어진 MOS 트랜지스터(1)의 드레인을 출력단자(2)에 직접 접속하고, 또 출력단자(20)와 전원단자(4)의 사이에 저항(R)을 접속함으로써 구성되게 되는데, 이러한 구성에 있어서 반도체장치(3)에 갖추어진 MOS 트랜지스터(1)중 어느 하나라도 도통상태로 되게 되면 출력신호(So)의 전위는 저항(R)과 도통상태로 있는 MOS 트랜지스터(1)의 ON 저항의 저항값비에 따른 전원전압(Vcc)의 분할전압으로 축소되게 된다.

제3도는 제2도에 도시된 회로도에 있어서, 임의의 반도체장치(1)에 갖추어진 MOS 트랜지스터(1)로의 입력신호(Si)와 출력단자(20)에서의 전위변화사이의 관계를 도시해 놓은 도면으로, 반도체장치(3)에서의 입력신호(Si)가 모두 로우레벨인 상태에서는 모든 MOS 트랜지스터(1)가 비도통상태로 되므로 출력신호(So)는 저항(R)에 의해 전원전압(Vcc)으로 풀업(pull-up)되게 된다.

한편, 이때 상기 반도체장치(3)중 어느 하나라도 입력신호(Si)가 하이레벨로 되게 되면 출력신호(So)는 상술한 분할전압으로 축소되게 되고, 다시 모든 반도체장치(3)의 입력신호(Si)가 로우레벨로 되게 되면 모든 MOS 트랜지스터(1)가 비도통상태로 되게 됨으로써 출력신호(So)의 전위는 저항(R)의 저항값과 출력단자(20)의 용량(C)에 의해 결정되는 시정수(RC)를 따라 전원전압(Vcc)으로 상승하게 된다. 단, 여기서 용량(C)은 반도체장치(3)와 그 다음 단의 반도체장치(5) 및 출력단자(20)의 배선등에 의한 용량의 합을 나타낸다.

그러나 제2도에 도시된 시스템에 있어서, 반도체장치(3)의 출력 MOS 트랜지스터(1)중 어느 하나가 도통상태로 되게 되면 전류가 전원단자(4)로부터 저항(R) 및 상기 도통된 MOS 트랜지스터(1)를 통해서 접지단자(6)로 흐르기 때문에 이때의 소비전류를 축소시키기 위해 저항(R)의 저항값은 수 KΩ∼수십 KΩ으로 설정되게 되고, 한편 시스템이 대규모로 되어 와이어드 OR 회로를 구성하는 반도체장치(3)의 수가 증가하게 되면, 이 증가된 반도체장치(3)로부터의 출력신호(So)를 입력신호로서 인가받는 반도체장치의 입력이 증가하여 이에 따른 출력신호(So)용 배선이 증가하게 됨으로써 출력단자(20)의 용량(C)이 커지게 된다. 따라서 만일 저항(R)의 저항값과 용량(C)이 각각 10KΩ과 50PF이라고 하면 출력신호(So)가 로우레벨로부터 하이레벨로 상승하는데 걸리는 시간(T)은 T=RC=10KΩ×50PF=500nsec로 되어 큰 값으로 되게 된다. 또한 상기한 상승시간(T)을 작은 값으로 낮추기 위해서는 용량(C)은 시스템이 결정될 때 정해지는 값이므로 저항(R)의 저항값을 축소시켜야 하는데, 이 저항(R)의 값을 축소시키게 되면 소비전력이 증가하게 된다.

더욱이 저항(R)을 통해서 흐르게 되는 전류가 커지게 되면, 용량(C)으로부터 도통된 MOS 트랜지스터(1)를 통해서 방전전류가 흐를 때 그 용량(C)으로 비교적 큰 전류가 충전전류로서 흐르게 됨으로써 출력신호(So)가 하이레벨에서 로우레벨로 강하되는 하강시간이 커지게 되고, 또 출력신호의 레벨은 저항(R)의 저항값과 MOS 트랜지스터(1)의 ON 저항값의 비로 결정되므로 출력신호(So)의 로우레벨값이 비교적 높게 된다.

즉 이상 설명한 바와 같이 종래의 오픈드레인형 출력회로를 갖춘 반도체장치에 있어서는, 그 출력단자가 와이어드 OR 회로로 구성되고, 그 출력단자와 전원단자사이에 저항(R)이 접속되기 때문에 저항(R)의 값을 크게 하게 되면 출력신호의 상승시간이 늦어지게 되고, 또 저항(R)의 값을 작게 설정하면 전력소비가 많아짐은 물론 출력신호의 강하시간이 늦어지게 된다는 문제점이 있었다.

[발명의 목적]

본 발명은 상기한 문제점을 감안해서 발명된 것으로, 출력단자와 전원단자사이에 접속된 저항의 값을 증가시켜 소비전력의 저감화를 도모한 경우에도 고속동작이 가능하도록 된 반도체장치의 출력회로를 제공함에 그 목적이 있다.

[발명의 구성]

상기 목적을 실현하기 위한 본 발명에 따른 출력회로는 2개의 전압레벨간을 변화하게 되는 입력신호의 변화에 대응하여 하이 또는 로우임피던스레벨간을 변화하게 되는 제1신호를 발생시키는 제1회로수단과, 상기 제1신호의 임피던스레벨이 변화할 때까지 제2신호의 임피던스레벨변화를 지연시키는 제어회로수단을 갖추고 입력신호에 대응하여 하이임피던스와 로우임피던스간을 변화하는 제2신호를 공급하는 제2회로수단 및, 상기 제1 및 제2신호를 결합하여 출력신호를 발생시키는 결합수단을 갖추어, 적어도 2개의 전압레벨을 갖는 입력신호에 따라 입력신호에 상응하는 전압레벨을 갖는 출력신호를 발생시키도록 구성되어 있다.

[실시예]

이하 도면을 참조해서 본 발명을 상세히 설명한다.

제4도는 본 발명의 제1실시예를 도시해 놓은 회로도로, 이 회로에서는 입력단자(10)로 입력신호(Si)를 인가받고, 출력단자(18)를 출력신호(So)가 출력되게 된다.

또한, 본 발명에서는 입력신호(Si)에 따라 하이임피던스레벨과 로우임피던스레벨간을 변화하게 되는 제1신호를 발생시키는 제1회로수단이 제공되게 되는데, 제4도에 도시된 제1실시예에서는 이 제1회로수단이 게이트전극이 입력단자(10)에 접속되고 소오스전극이 접지단자(16)에 접속되며 드레인전극이 출력단자(18)에 접속된 n챈널 MOS 트랜지스터(11)로 되어 있다.

그리고 본 발명에 있어서는 입력신호(Si)에 따라 하이임피던스레벨과 로우임피던스레벨간을 변화하는 제2신호를 공급하는 제2회로수단이 제공되게 되는데, 이 제2회로수단은 상기 제1신호의 임피던스레벨이 변화될 때까지 제2신호의 임피던스레벨변화를 지연시키는 제어회로수단을 갖추고 있다. 즉, 제4도에 도시된 제1실시예에서는 제2회로수단은 지연회로(12)와 인버터회로(13), NAND 회로(14) 및 p챈널 MOS 트랜지스터(15)로 구성되어 있는데, 여기서 지연회로(12)는 입력단자(10)와 NAND 회로(14)의 제1입력단 사이에 접속되어 그 NAND 회로(14)에 입력되는 입력신호를 지연시키게 되고, 인버터회로(13)는 입력단자(10)와 NAND 회로(14)의 제2입력단 사이에 접속되어 그 NAND 회로(14)의 제2입력단에 인가되는 입력신호를 반전시키게 되며, p챈널 MOS 트랜지스터(15)는 게이트전극이 NAND 회로(14)의 출력단에 접속되면서 그 소오스 및 드레인이 전원단자(17)와 출력단자(18)에 각각 접속되어 있다.

또한 본 발명에 있어서는 상기 제1 및 제2회로수단으로부터의 제1 및 제2신호를 결합시키는 수단이 제공되게 되는데, 제4도에 도시된 제1실시예에서는 MOS 트랜지스터(11)(15)의 드레인전극과 출력단자(18)와의 접속점이 이 결합수단에 해당되는 것이다.

제5도는 제4도에서 도시된 회로의 동작을 설명하기 위한 타이밍파형도로, 제5도에서 부호 Si, (A), (B), (C) 및 So는 각각 입력신호와 인버터(13)의 출력신호, 지연회로(12)의 출력신호, NAND 회로(14)의 출력신호 및 출력단자(So)로부터의 출력신호를 나타낸다.

이하 제5도를 이용하여 제4도에 도시된 회로의 동작을 설명한다.

입력신호(Si)가 로우레벨인 경우에는, n챈널 MOS 트랜지스터(11)는 그 게이트전압이 로우레벨로 됨에 의해 비도통상태로 되게 되는데, 이때 지연된 신호(B)는 로우레벨이고 입력신호(Si)가 반전된 신호(A)는 하이레벨로 되게 되므로 하이레벨인 낸드게이트(14)의 출력신호(C)가 p챈널 MOS 트랜지스터(15)에 게이트신호로 공급됨으로써 p챈널 MOS 트랜지스터(15)는 비도통상태로 되게 된다. 즉, 지연회로(12)와 인버터회로(13) 및 NAND 회로(14)로 구성된 제어회로수단(13)은 제어신호를 p챈널 MOS 트랜지스터(15)로 공급하여 입력신호(Si)가 하이전압레벨로 변환된 후 소정시간 동안은 상기 p챈널 MOS 트랜지스터(15)를 도통상태로 변환시킨다. 그리고 MOS 트랜지스터(11,15)가 모두 비도통상태로 되게 되면 출력단자(18)에서의 출력임피던스는 하이상태로 되게 된다.

제4도에 도시된 출력회로를 복수개 사용하여 와이어드 OR 회로를 구성한 경우, 즉 제2도에서의 장치(3)를 제4도에 도시된 출력회로로 대치한 경우를 고려해 보면, 각 출력회로에서의 MOS 트랜지스터(11,15)가 모두 비도통상태로 있을 때 제2도에서 출력단자(18)의 전압은 전원단자(4)와 출력단자(20) 사이에 접속된 저항(R)에 의해 전원전압(Vcc)으로 되게 되는데, 이때 입력신호(Si)가 하이레벨로 되게 되면 n챈널 MOS 트랜지스터(11)는 도통상태로 바뀌게 된다. 그리고 신호(B)는 지연회로(12)에 의해 소정시간(τ), 예컨대 30msec 지연된 후에 하이레벨로 되게 되는데, 이 신호(B)가 로우레벨에서 하이레벨로 바뀌기 전에 신호(A)가 로우레벨로 되어 신호(C)가 지속적으로 하이레벨을 유지하게 됨으로써 p챈널 MOS 트랜지스터(15)는 비도통상태를 유지하게 된다.

한편, 상기와 같이 n챈널 MOS 트랜지스터(11)가 도통상태로 되게 되면 출력신호(So)가 급속도로 하이레벨에서 로우레벨로 변환되게 되는데, 여기서 출력신호(So)가 로우레벨로 있는 동안에는 전원단자(4)로부터의 직류전류가 저항(R)을 통해 접지단자(6)로 흐르게 되므로, 이때의 소비전류를 저감시키기 위해 저항(R)의 값을 크게 해주는 것이 필요하게 된다.

이어, 입력신호(Si)의 공급이 정지되어 그 레벨이 로우레벨로 되게 되면 n챈널 MOS 트랜지스터(11)가 비도통상태로 되게 되는데, 이때 신호(A)는 하이레벨로 되고 신호(B)는 상기한 소정시간(τ), 즉 30nsec까지 하이레벨을 유지하다가 상기한 소정시간(τ)후에 로우레벨로 되게 되므로 신호(A)가 하이레벨로 된 후부터 신호(B)가 로우레벨로 될 때까지 신호(A)(B)에 대한 논리적인 NAND 신호(C)는 로우레벨로 되어 p챈널 MOS 트랜지스터(15)는 신호(C)가 로우레벨로 있는 동안 도통상태로 되게 된다. 그리고 p챈널 MOS 트랜지스터(15)가 도통상태로 되게 되면 출력신호(So)는 급속도로 하이레벨에서 로우레벨로 변환되게 된다.

한편, 출력단자(18)의 임피던스는 n챈널 MOS 트랜지스터(11)가 도통상태로 된 후부터 p챈널 MOS 트랜지스터(15)가 비도통상태로 될 때까지 로우출력임피던스(low output impedance)로 되고, p챈널 MOS 트랜지스터(15)가 비도통상태로 되게 되면 출력단자(2)는 다시 한번 하이출력임피던스로 되어 출력신호(So)는 전원단자(4)에 접속된 저항(R)에 의해 하이레벨로 유지 또는 안정되게 된다.

이상과 같이 본 발명에 따른 출력회로를 사용하여 와이어드 OR 회로를 구성하게 되면, 입력신호(Si)가 하이레벨로 되게 되면 n챈널 MOS 트랜지스터(11)가 하이레벨로 되어 출력신호(So)가 로우레벨로 되게 되고, 입력신호(Si)가 로우레벨로 되게 되면 p챈널 MOS 트랜지스터(15)가 하이레벨로 되게 되므로 출력신호(So)의 변화는 각각 고속으로 이루어지게 된다. 즉 출력신호(So)를 상승시키기 위한 전류가 저항(R)뿐만 아니라 비교적 작은 ON 저항을 갖는 p챈널 MOS 트랜지스터에도 흘러서 출력신호레벨을 급속도로 상승시키게 된다.

더욱이 출력단자(20)가 하이임피던스상태에 있을 경우에는 저항(R)은 단지 출력신호(So)를 하이레벨로 유지시키기 위해 사용되므로 그 값을 크게 설정할 수 있게 된다. 따라서 전류소모도 축소시키는 것이 가능하게 되고, 또 저항(R)의 저항값을 크게 설정하게 되면 출력신호(So)가 로우레벨로 변화된 동안에 저항(R)으로 흐르는 전류를 축소시킬 수 있게 되므로 하이레벨에서 로우레벨로 변화할 때의 출력신호(So) 변화가 급속도로 실행되게 된다.

제6도는 제4도에 도시된 지연회로(12)의 일례를 도시해 놓은 회로도로, 각각 출력단과 접지사이에 타임조정용 캐패시터(22)를 갖춘 인버터(21)가 4단(4stage)으로 설치되어 있는 바, 여기서 각 단의 수는 두말할 필요도 없이 요망되는 지연시간에 따라 증가되거나 축소되게 된다. 그리고 모든 인버터 출력단에 캐패시터(22)를 삽입시킬 필요는 없고, 요구되는 지연시간에 따라 임의의 인버터 출력단에 캐패시터(22)를 삽입시켜도 된다. 더욱이 캐패시터(22)는 접지나 양 인버터사이에 삽입되는 대신에 전원단자와 인버터 출력단사이에 삽입되어도 좋다.

또한 지연회로(12)는 제6도에 도시된 예에 한정되지 않고 신호전송을 지연시킬 수 있는 어떠한 회로도 사용할 수 있다.

제7도는 본 발명의 제2실시예에 따른 지연회로를 도시해 놓은 회로도이고, 제8도는 제7도에 도시된 회로의 동작파형도로, 제7도에 도시된 출력회로에서도 입력단자(30)로 입력신호(Si)를 인가받아 출력단자(38)로 출력신호(So)를 출력시키도록 되어 있다. 또한 제7도에 도시된 실시예에서는 제1회로수단이 인버터(39)와 p챈널 MOS 트랜지스터(31)로 구성되는데, 여기서 인버터회로(39)는 입력단자(30)와 p챈널 MOS 트랜지스터(31)의 사이에 접속되고, p챈널 MOS 트랜지스터(31)는 게이트가 인버터회로(39)에 접속되면서 그 소오스 및 드레인전극이 전원단자(37) 및 출력단자에 각각 접속되어 있다.

또한 제7도에 도시된 실시예에서 제2회로수단은 지연회로(32)와 인버터회로(33), AND 회로(34) 및 n챈널 MOS 트랜지스터(35)로 구성되는데, 여기서 지연회로(32)는 입력단자(30)에 접속되어 AND 회로(34)에 공급되는 입력신호를 지연시키게 되고, 인버터회로(33)는 입력단자(30)에 접속되어 상기 AND 회로(34)로의 입력신호를 반전시키며, n챈널 MOS 트랜지스터(35)는 게이트전극이 상기 AND 회로(34)의 출력단에 접속되면서 그 드레인 및 소오스전극이 접지단자(36) 및 출력단자(38)에 각각 접속되어 있다. 그리고 상기 MOS 트랜지스터(31)(35)의 드레인전극과 출력단자(38)의 접속점이 제1 및 제2회로로부터의 신호를 결합시키도록 되어 있다.

이상과 같은 구조에 있어서, 입력신호(Si)가 공급되지 않거나 또는 로우레벨인 경우에는 p챈널 및 n챈널 MOS 트랜지스터(31,35)가 모두 비도통상태로 되어 출력신호(So)의 레벨이 저항(R)에 의해 로우레벨로 일정하게 유지되게 되는데, 이때 하이레벨의 입력신호(Si)가 공급되게 되면, n챈널 MOS 트랜지스터(35)가 비도통상태로 유지되는 한편, p챈널 MOS 트랜지스터(31)는 도통상태로 되게 된다. 따라서 출력단자(38)에서의 출력임피던스가 로우레벨로 되어 출력신호(So)는 급속히 하이레벨로 되게 된다.

이어 입력신호(Si)가 로우레벨로 되게 되면 p챈널 MOS 트랜지스터(31)가 비도통상태로 되고, n챈널 MOS 트랜지스터(35)는 지연회로(32)의 지연시간동안만 도통상태로 되게 되는 바, 이것은 출력신호(So)를 급속히 로우레벨로 변화시키게 된다. 즉, 제어회로(200)는 지연회로(32)와 인버터회로(33) 및 AND 회로(34)로 구성되고, 또 n챈널 MOS 트랜지스터(35)로 제어신호를 공급하여 입력신호(Si)가 변화된 후 소정시간 동안 n챈널 MOS 트랜지스터를 도통상태로 변환시키게되는데, 이러한 지연회로(32)에 의한 지연시간후에 n챈널 MOS 트랜지스터(35)가 비도통상태로 되어 출력단자(2)가 하이임피던스상태로 되게 됨으로써 출력신호(So)는 접지에 접속된 저항(R)에 의해 로우레벨로 유지 또는 안정화되게 된다.

이상과 같이 동작하는 제7도에 도시된 출력회로를 사용하여 와이어드 OR 회로를 구성하는 경우에는, 출력신호(So)가 입력신호(Si)의 변화에 따라 변화하게 될때 MOS 트랜지스터(31,35)중 어느 하나가 도통상태로 변화하게 되므로 출력신호(So)는 매우 급속도로 변화하게 된다. 더욱이 출력단자(38)와 접지사이에 접속된 저항(R)은 출력단자(38)가 하이임피던스상태일 경우에 출력신호(So)를 접지레벨로 유지시키는 데에만 필요하게 되므로 높은 저항값을 갖는 저항을 사용할 수 있게 된다. 따라서 소비전력의 저감화를 도모할 수 있게 된다. 또한 입력신호(Si)가 공급되지 않을 경우에는 출력단자(38)가 하이임피던스상태로 있게 되므로 복수의 출력단자(38)를 병렬로 접속하여 와이어드 OR 회로를 구성하는 경우에도 아무 문제가 생기지 않게 된다.

또한 제7도에서의 지연회로(32)로는 제4도에 도시된 제1실시예에서의 지연회로(12)와 동일한 것을 사용할 수 있다.

[효과]

이상 설명한 바와 같이 출력신호가 입력신호의 변화에 따라 변화할 때 양(+)의 전원단자와 접지사이에 접속된 p챈널 MOS 트랜지스터와, 접지와 출력단자사이에 접속된 n챈널 MOS 트랜지스터중 어느 하나는 도전상태가 항상 바뀌게 되므로, 와이어드 OR 회로를 구성한 경우에 있어서 출력단자의 용량(C)이 큰 경우에도 출력신호의 변화가 급속히 이루어지게 되고, 시정수(RC)에 의한 지연에 의해 출력신호의 변화가 완만해진다는 문제도 극복할 수 있게 된다.

더욱이 출력단자가 하이임피던스상태에 있을 때, 출력신호의 레벨을 일정하게 유지시키기 위한 저항(R)에 레벨을 유지시키는 것 이외의 기능을 부가할 필요가 없기 때문에 그 저항(R)의 저항값을 높은 값으로 할 수 있게 된다. 따라서 입력신호가 공급될 때 저항(R)으로 흐르는 전류를 작게 설정할 수 있게 됨으로써, 출력신호의 변화를 고속으로 하기 위해 저항을 축소화하여 시정수(RC)를 작게 설정되게 됨으로써 그 결과 소비전력이 증가하게 된다는 종래의 문제점을 극복할 수 있게 된다.

또한 본 발명은 상기 실시예에 한정되지 않고, 청구범위에 기재된 본 발명의 기술적 요지를 벗어나지 않는 범위에서 여러가지로 변형시켜 실시할 수 있다.

Claims

적어도 2개의 전압레벨을 갖는 입력신호에 응답하여 입력신호에 대응하는 전압레벨을 갖는 출력신호를 발생시키도록 된 반도체장치의 출력회로에 있어서, 2개의 전압레벨간을 변화하는 입력신호에 따라 하이 또는 로우임피던스레벨간을 변화하게 되는 제1신호를 발생시키는 제1회로수단과, 상기 제1신호의 임피던스레벨이 변화될 때까지 하이 또는 로우임피던스레벨간을 변화하게 되는 제2신호의 임피던스레벨변화를 지연시키는 제어회로수단을 갖추어서 입력신호(Si)에 대응하는 제2신호를 공급하는 제2회로수단 및, 상기 제1 및 제2신호를 결합하여 출력신호를 발생시키는 결합수단이 갖추어져서 구성된 반도체장치의 출력회로.
제1항에 있어서, 상기 제어수단이 상기 제1신호가 로우임피던스레벨로부터 라이임피던스레벨로 변화할 때까지 제2신호가 하이임피던스레벨로부터 로우임피던스레벨로 변화되는 것을 지연시키도록 된 것을 특징으로 하는 반도체장치의 출력회로.
제2항에 있어서, 상기 제1회로수단이 게이트전극으로 입력신호를 인가받도록 된 제1도전형의 제1MOS 트랜지스터로 이루어지고, 상기 제2회로수단이 제2도전형의 제2MOS 트랜지스터와 이 제2MOS 트랜지스터의 게이트전극에 제어신호를 공급하여 그 제2MOS 트랜지스터의 도통상태를 제어하는 제어회로 수단으로 구성된 것을 특징으로 하는 반도체장치의 출력회로.
제3항에 있어서, 상기 제어회로수단이 입력신호(Si)를 반전시키는 인버터회로수단(13)과 입력신호(Si)를 지연시키는 지연수단(12) 및 이 지연수단(12)과 인버터회로수단(13)으로부터의 출력신호에 따라 로직신호를 발생시키는 NAND 회로수단(14)으로 구성된 것을 특징으로 하는 반도체장치의 출력회로.
제3항에 있어서, 상기 제어회로수단이 입력신호(Si)를 지연시키는 지연회로수단(32)과 입력신호(Si)를 반전시키는 인버터회로수단(33) 및 상기 지연회로수단(32)인버터회로수단(33)에 응답하여 로직신호를 발생시키는 AND 회로수단(34)으로 구성된 것을 특징으로하는 반도체장치의 출력회로.
적어도 2개의 전압레벨을 갖는 입력신호에 응답하는 출력회로에 의해 공급됨과 더불어 상기 입력신호에 대응하는 전압레벨을 갖는 복수의 출력신호를 합성하여 합성된 신호를 발생시키도록 된 로직회로에 있어서, 상기 출력회로가 2개의 전압레벨간을 변화하는 입력신호에 따라 2개의 다른 임피던스레벨간을 변화하는 제1신호를 발생시키는 제1회로수단과, 상기 제1신호의 임피던스레벨이 변화될 때가지 상기 제2신호의 임피던스레벨변화를 지연시키는 지연회로수단을 갖추어, 상기 입력신호(Si)에 따라 2개의 다른 임피던스레벨간을 변화하는 제2신호를 발생시키는 제2회로수단 및, 상기 제1 및 제2신호를 결합시켜 출력신호를 발생시키는 결합수단이 갖추어져서 구성된 반도체장치의 출력회로.
제6항에 있어서, 상기 로직회로에 상기 제2회로수단에 의해 제2신호의 임피던스레벨이 변화될 때까지 상기한 합성된 신호를 유지시키는 레벨유지수단(R)이 추가로 갖추어진 것을 특징으로 하는 반도체장치의 출력회로.
제6항에 있어서, 상기 레벨유지수단(R)이 전원단자(Vcc)에 접속된 것을 특징으로 하는 반도체장치의 출력회로.
제6항에 있어서, 상기 레벨유지수단(R)이 접지에 접속된 것을 특징으로 하는 반도체장치의 출력회로.
제1 및 제2전압레벨로 이루어지면서 제2전압레벨이 소정시간동안 지속되도록 된 입력신호(Si)에 응답하여 출력신호를 출력시키도록 된 반도체장치의 출력회로에 있어서, 상기 입력신호(Si)에 대응하여, 그 입력신호(Si)의 제2전압레벨이 지속되는 경우에는 로우임피던스부분을 포함하는 제1신호를 발생시키는 제1회로수단과, 상기 입력신호(Si)에 대응하여 그 입력신호(Si)의 제2전압레벨의 지속후에 로우임피던스부분을 포함하는 제2신호를 공급하는 제2회로수단 및, 상기 제1 및 제2신호를 결합시켜 출력신호를 발생시키는 결합수단이 갖추어져서 구성된 반도체장치의 출력회로.
제10항에 있어서, 상기 제1회로수단이 게이트전극으로 입력신호(Si)를 인가받는 제1도전형의 제1MOS 트랜지스터로 이루어지고, 상기 제2회로수단이 제2MOS 트랜지스터의 게이트전극에 제어신호를 공급하여 상기 제2MOS 트랜지스터의 도통상태를 제어하도록 되어 있는 것을 특징으로 하는 반도체장치의 출력회로.
제11항에 있어서, 상기 제2회로수단이 입력신호(Si)를 지연시키는 지연회로수단(12)과, 입력신호(Si)를 반전시키는 인버터회로수단(13) 및, 상기 지연회로수단(12)과 상기 인버터회로수단(13)으로부터의 출력신호에 응답하여 로직신호를 발생시키는 NAND 회로수단(14)으로 구성된 것을 특징으로 하는 반도체장치의 출력회로.
제11항에 있어서, 상기 제2회로수단이 입력신호(Si)를 지연시키는 지연회로수단(32)과, 입력신호를 반전시키는 인버터회로수단(33) 및, 상기 지연회로수단(32)과 인버터회로수단(33)으로부터의 출력신호에 응답하여 로직신호를 발생시키는 AND 회로수단(34)으로 구성된 것을 특징으로 하는 반도체장치의 출력회로.