DE69523740T2

DE69523740T2 - Digitale bicmos verzögerungskette für niedrige spannung geeignet zur verwendung über einen weiten speisespannungsbereich

Info

Publication number: DE69523740T2
Application number: DE69523740T
Authority: DE
Inventors: C. Martin
Original assignee: Koninklijke Philips Electronics NV
Current assignee: NXP BV
Priority date: 1994-12-14
Filing date: 1995-11-16
Publication date: 2002-08-01
Anticipated expiration: 2015-11-17
Also published as: WO1996019868A1; EP0745286B1; JP3778566B2; KR100350820B1; US5563543A; DE69523740D1; KR970701450A; EP0745286A1; JPH09511892A

Description

GEBIET DER ERFINDUNG

Die vorliegende Erfindung bezieht sich auf Digitalschaltungen und im Besonderen, jedoch nicht ausschließlich, auf digitale BiCMOS Verzögerungsketten für niedrige Spannungen, geeignet zur Verwendung über einen weiten Speisespannungsbereich.

DER ERFINDUNG ZUGRUNDE LIEGENDER ALLGEMEINER STAND DER TECHNIK

Es sind viele Digitalschaltungen für niedrige Spannungen zur Verwendung über einen relativ großen Speisespannungsbereich, wie zum Beispiel von etwa 2,3 Volt bis zu etwa 3,6 Volt, erforderlich. Es war mit Schwierigkeiten verbunden, integrierte Digitalschaltungen so zu konstruieren, dass sich diese für einen Niederspannungseinsatz eignen, da die Leistung des integrierten Schaltkreises mit der Speisespannung erheblich variiert. Insbesondere sind auf Grund der Schwierigkeiten, einfache, für niedrige Spannungen zu verwendende Digitalschaltungen mit statischer Nullleistung vorzusehen, korrigierende Konstruktionstechniken erforderlich. Bei einer Technik dieser Art werden monostabile Multivibratoren bzw. Monoflops eingesetzt, welche bei Abfallen der Speisespannung länger eingeschaltet bleiben, um den Geschwindigkeitsverlust bei niedrigeren Versorgungsspannungen auszugleichen. Probleme entstehen jedoch bei der Konstruktion von Monoflops, welche wesentlich längere Impulse bei niedrigeren Speisespannungen vorsehen, während eine relativ konstante, maximale Wiederholfrequenz aufrechterhalten wird.

AUFGABE DER ERFINDUNG

Es ist Aufgabe der vorliegenden Erfindung eine logische Schaltung vorzusehen, deren maximale Schaltfrequenz durch Speisespannungsänderungen im Wesentlichen unbeeinflusst bleibt bzw. in einem wesentlich geringerem Maße beeinflusst wird. Weiterhin ist es Aufgabe der Erfindung, eine Schaltung dieser Art vorzusehen, welche gegenüber Speisespannungsschwankungen weniger empfindlich als gegenüber Verfahrensparameterstreuung ist.

ZUSAMMENFASSUNG DER ERFINDUNG

Zu diesem Zweck sieht die vorliegende Erfindung einen elektronischen Schaltkreis mit einer logischen Schaltung vor, dadurch gekennzeichnet, dass die logische Schaltung
einen Eingang (IN) zum Empfang eines binären Eingangssignals,
einen Ausgang (OUT) zur Abgabe eines binären Ausgangssignals,
einen ersten und zweiten Signalweg, welche zwischen dem Eingang und dem Ausgang parallel angeordnet sind,
aufweist, wobei
der erste Weg ein erstes, asymmetrisches CMOS-Logikgate (U2) mit einem PFET (PO) und einem NFET (NO) vorsieht, welche in Reihe geschaltet sind, wobei der PFET wesentlich größer als der NFET ist und ein gemeinsamer Knotenpunkt des PFETs und des NFETs an den Ausgang geschaltet ist,
der zweite Weg eine Pull-down-BiCMOS-Schaltung (U3, Q1, N1, N2, N3, Q2) aufweist, welche einen ersten Bipolartransistor (Q2) mit einer an den Ausgang geschalteten Hauptstrombahn und einer, einen Steuerstrom aufnehmenden Basiselektrode vorsieht, wobei die Pull-down-Schaltung eingesetzt wird, um der Basiselektrode des ersten Bipolartransistors den Steuerstrom in Reaktion auf das Eingangssignal zuzuführen, wobei, so wie eine Speisespannung (Vcc) an einem Stromversorgungsknoten des Schaltkreises niedriger ist, der Steuerstrom geringer ist.
Die Erfindung basiert auf der Erkenntnis, dass Verzögerungszeiten normalerweise konstant gehalten werden können, wenn die Zeit, welche erforderlich ist, um zumindest einen der Übergänge von einer hohen auf eine niedrige bzw. von einer niedrigen auf eine hohe Spannung vorzunehmen, unempfindlich gegen Änderungen des Speisespannungspegels ist. Bei einer digitalen Verzögerungskette gemäß der Erfindung ist zum Beispiel die Empfindlichkeit gegenüber Speisespannungsänderungen beim Schalten in eine Richtung höher als in die andere. Infolgedessen wird ein Ausgleich für Änderungen der Leistung integrierter Schaltkreise bei Speisespannungsänderungen erreicht, und es wird verhindert, dass die maximale Wiederholfrequenz bzw. Schaltfrequenz bei Abfallen der Speisespannung wesentlich abfällt.
Vorzugsweise sieht die Erfindung eine digitale BiCMOS-Verzögerungskette vor, bei welcher die Empfindlichkeit gegenüber Speisespannungsänderungen wesentlich höher als die Empfindlichkeit gegenüber Verfahrensparameteränderungen ist.
Der Schaltkreis der Erfindung wird vorzugsweise als Verzögerungskette eingesetzt. Bei Verwendung der digitalen BiCMOS-Verzögerungskette der Erfindung für integrierte Schaltkreise zum Einsatz bei niedriger Spannung wird die Reproduzierbarkeit der Leistung des integrierten Schaltkreises mit Änderung der Speisespannung wesentlich verbessert. Optimalerweise ist es wünschenswert, digitale Verzögerungsketten zu bilden, welche beim Schalten in eine Richtung, nicht jedoch in die andere, eine hohe Speisespannungsempfindlichkeit vorsehen, so dass die maximale Wiederholfrequenz bei Änderungen der Speisespannung im Wesentlichen konstant bleibt. Zudem sollte die digitale Verzögerungskette eine höhere Verzögerungsempfindlichkeit gegenüber Änderungen der Speisespannung als gegenüber Änderungen der Herstellungsverfahrensparameter aufweisen.

KURZBESCHREIBUNG DER ZEICHNUNG

Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im Folgenden näher beschrieben. Es zeigen:
Fig. 1A - eine digitale Verzögerungskette nach dem Stand der Technik;
Fig. 1B - einen CMOS-Inverter nach dem Stand der Technik, geeignet zur Verwendung in der digitalen Verzögerungskette von Fig. 1A;
Fig. 2 - ein elektrisches Schaltbild eines ersten Ausführungsbeispiels einer digitalen BiCMOS-Verzögerungskette gemäß der Erfindung;
Fig. 3 - ein zweites Ausführungsbeispiel einer digitalen BiCMOS- Verzögerungskette gemäß der Erfindung; sowie
Fig. 4 - ein drittes Ausführungsbeispiel einer digitalen BiCMOS- Verzögerungskette gemäß der Erfindung.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE

Eine allgemein verbreitete Form einer digitalen Verzögerungsschaltung kann aus eine Kette einfacher CMOS-Inverter, wie zum Beispiel in Fig. 1A dargestellt, gebildet werden. In Fig. 1A sind zwei CMOS-Inverter U1 und U2 zwischen einem Eingangsanschluss IN und einem Ausgangsanschluss OUT in Reihe geschaltet. Obgleich zwei Inverter als Beispiel dargestellt sind, versteht es sich von selbst, dass, in Abhängigkeit der Größe der gewünschten Verzögerung und je nachdem, ob ein invertiertes oder nicht invertiertes Ausgangssignal gewünscht wird, eine andere Anzahl Inverter verwendet werden kann.
Eine einfache, bekannte CMOS-Inverterstufe, welche zur Verwendung in digitalen Verzögerungsketten sowohl nach dem Stand der Technik als auch gemäß der vorliegenden Erfindung geeignet ist, ist in Fig. 1B dargestellt. Der CMOS-Inverter, welcher den Invertern U1-U5, wie in den weiteren Figuren verwendet, entspricht, weist einen NFET-Transistor N0 und einen PFET-Transistor PO auf, welche zwischen einem Speisespannungsanschluss VCC und Erde in Reihe geschaltet sind. Die Gates der beiden FETs sind zusammengeschaltet und mit einem Eingangsanschluss IN verbunden, wobei der gemeinsame Anschluss zwischen den beiden in Reihe geschalteten FETs als Inverterausgang OUT dient. Ein solcher Stand der Technik ist zum Beispiel aus US-A-4 943 745 (Watanabe et al) bekannt.
Es sei erwähnt, dass zum Beispiel die durch U3, Q1, N1, N2, N3, Q2 gebildete Schaltung als Pull-down-Schaltung vorgesehen ist, wobei die Dimension von PO wesentlich größer als diese von NO ist. Hieraus ergibt sich eine Schaltung, welche ausschließlich gegenüber Speisespannungsänderungen bei Übergängen am Ausgang von einer hohen auf eine niedrige Spannung eine hohe Empfindlichkeit und eine wesentlich geringere Empfindlichkeit gegenüber Änderungen der Speisespannung bei Übergängen von einer niedrigen auf eine hohe Spannung aufweist
Bei der in Fig. 1A dargestellten, digitalen CMOS-Verzögerungskette vergrößert sich der Zeitraum zur Ausbreitung eines Signals durch die digitale Verzögerungskette mit Abfallen der Speisespannung an den Invertern U1, U2. Wenn wir davon ausgehen, dass die Inverterschwellwerte identisch sind, entspricht die Zeit zur Ausbreitung eines Signals mit hohem Pegel im Wesentlichen dem Zeitraum zur Ausbreitung eines Signals mit niedrigem Pegel, wobei beide Ausbreitungsverzögerungen sich praktisch mit den Änderungen der Speisespannung in gleichem Maße erhöhen bzw. verringern.
Bei niedervoltigem Einsatz, welcher zur Verwendung über einen großen Speisespannungsbereich vorgesehen ist, wäre jedoch eine Speisespannungsempfindlichkeit wünschenswert, welche so hoch wie möglich ist. Dieses zu erreichen ist bei den konventionellen, digitalen CMOS-Verzögerungsketten, wie in Fig. 1A dargestellt, mit Schwierigkeiten verbunden, da eine Steigerung der Speisespannungsempfindlichkeit in einer äquivalenten (und nicht wünschenswerten) Steigerung der Verfahrensparameterempfindlichkeit resultiert.
Ein erstes Ausführungsbeispiel einer erfindungsgemäßen, digitalen BiCMOS-Verzögerungskette 10 für niedrige Spannungen, geeignet zur Verwendung über einen großen Speisespannungsbereich, ist in Fig. 2 dargestellt. Dieser Schaltkreis weist einen ersten und einen zweiten Signalweg auf, welche zwischen dem Eingangs- (IN) und dem Ausgangsanschluss (OUT) gekoppelt sind, wobei sich der erste Signalweg aus zwei in Reihe geschalteten Invertern U1 und U2 zusammensetzt. Der zweite Signalweg weist einen CMOS-Inverter U3 auf, dessen Eingang an den Eingangsanschluss IN und dessen Ausgang an die Basis eines Bipolartransistors Q1 gekoppelt sind. Die Hauptstrombahn des Bipolartransistors Q1, in diesem Falle eins npn-Transistors, ist mit einem NFET N1 in Reihe geschaltet, um eine BiNMOS-Inverterschaltung vorzusehen, wobei ein Gate von Transistor N1 mit dem Eingangsanschluss IN verbunden ist. Der Ausgangsanschluss des BiNMOS- Inverters ist an dem gemeinsamen Anschluss zwischen den Transistoren Q1 und N1 mit dem Gate eines NFETs N2 verbunden, welcher zusammen mit einem NFET N3 und einem npn-Bipolartransistor Q2 eine Pull-down-BiCMOS-Schaltung bildet. Die Hauptstrombahn von Transistor N2 ist mit der Strombahn von Transistor N3 in Reihe geschaltet, und ihr gemeinsamer Anschluss ist an die Basis von Transistor Q2 gekoppelt. Der Ausgang der Pull-down-BiCMOS-Schaltung ist am Kollektor von Transistor Q2 mit dem Gate von Transistor N3 und dem Drain von Transistor N2 verbunden, wobei dieser gemeinsame Anschluss an den Ausgangsanschluss OUT gekoppelt ist. Die Sources der Transistoren N1 und N3 sowie der Emitter von Transistor Q2 sind mit Erde verbunden, und der Kollektor von Transistor Q1 ist an VCC geschaltet.
Der in Fig. 2 dargestellte Schaltkreis sieht eine digitale BiCMOS- Verzögerungskette, welche eine hohe Speisespannungsabhängigkeit aufweist, ohne die Verfahrensparameterempfindlichkeit signifikant zu steigern, und außerdem beim Schalten in eine Richtung eine wesentlich größere Speisespannungsabhängigkeit als in die andere vor, wodurch die Wiederholfrequenz bei Abfallen der Speisespannung relativ hoch bleiben kann. Die Zweiinverterkette U1, U2 von Fig. 1A wird in der ersten Signalbahn mit der Modifikation verwendet, dass der Schwellwert von U2 sehr hoch ist (was zum Beispiel realisiert werden kann, indem der NFET N0 kleiner als der PFET PO in Fig. 1B vorgesehen wird).
Bei Betrieb wird das Eingangssignal über beide parallelen Signalwege ausgebreitet, wenn die dem Anschluss IN zugeführte Eingangsspannung einen Übergang von einer hohen auf eine niedrige Spannung vorsieht. Ist die Speisespannung relativ hoch (zum Beispiel 3,6 Volt bei einem typischen Niederspannungseinsatz), hebt die BiNMOS- Schaltung das Gate von Transistor N2 in ausreichendem Maße an, um eine relativ hohe Gate-Source-Spannung zu erzeugen, und Transistor N2 auf dem zweiten Signalpfad führt der Basis von Transistor Q2 ausreichend Strom zu, um am Ausgangsanschluss OUT einen schnellen Übergang von einer hohen auf eine niedrige Spannung zu gewährleisten. Sobald die Speisespannung reduziert wird - auf etwa 2,3 Volt bei einem typischen Niederspannungseinsatz - kann Q1 das Gate von Transistor N2 nicht mehr in ausreichendem Maße anheben, so dass dieser Transistor der Basis von Transistor Q2 keine genügende Menge Strom zuführen kann, um durch die Aktivierung von Transistor Q2 einen schnellen Übergang von einer hohen auf eine niedrige Spannung zu bewirken. Der Übergang von einer hohen auf eine niedrige Spannung wird in dem Niederspannungszustand sodann durch den NFET NO von CMOS-Inverter U2 auf dem ersten Signalpfad vorgesehen. Da es sich bei dem Transistor NO um ein relativ kleines Bauelement handelt, dauert der Übergang am Ausgang von einer hohen auf eine niedrige Spannung länger, wenn der Schaltkreis im niedrigeren Bereich des Speisespannungsbereichs desselben arbeitet. Ein Übergang von einer niedrigen auf eine hohe Spannung wird dagegen durch den relativ größeren PFET PO von U2 sowohl bei niedrigeren als auch höheren Speisespannungen vorgesehen und ist gegenüber Änderungen der Speisespannung daher wesentlich weniger empfindlich. Damit sieht der Schaltkreis der vorliegenden Erfindung eine digitale BiCMOS-Verzögerungskette vor, welche gegenüber Speisespannungsänderungen bei Übergängen am Ausgang von einer hohen auf eine niedrige Spannung hoch empfindlich und gegenüber Änderungen der Speisespannung bei Übergängen von einer niedrigen auf eine hohe Ausgangsspannung wesentlich weniger empfindlich ist. Zudem wird die Verfahrensparameterempfindlichkeit des Schaltkreises der Erfindung im Vergleich zu der in Fig. 1A dargestellten, einfachen digitalen Verzögerungskette nicht wesentlich erhöht.
Alternative Schaltungsanordnungen zur Realisierung der vorliegenden Erfindung sind in den Fig. 3 und 4 dargestellt. In Fig. 3 weist eine digitale BiCMOS- Verzögerungskette 12 einen ähnlichen Aufbau wie diesen der in Fig. 2 dargestellten Schaltung auf, wobei jedoch der Eingang von Inverter U2 über den Basis-Emitter-Weg von Transistor Q1 an den Ausgang von Inverter U3 gekoppelt ist. Somit sieht der erste Signalweg zwei Signalumkehrungen wie in Fig. 2 vor, jedoch dient der Inverter U3 als erster Inverter sowohl für den ersten als auch den zweiten Signalweg, wodurch es nicht erforderlich ist, einen separaten Inverter U1 wie in Fig. 2 zu verwenden und die sich ergebende Schaltung vereinfacht wird. Ansonsten ist die Schaltung von Fig. 3 die gleiche wie diese von Fig. 2. Es sei erwähnt, dass Änderungen der in der Zeichnung dargestellten Schaltung durchführbar sind; so kann z. B. auf Inverter U3 von Fig. 2 verzichtet werden, wenn Inverter U1 so vorgesehen ist, dass er sowohl den Inverter U2 als auch die Basis von Q1 steuert.
Fig. 4 zeigt ein Ausführungsbeispiel, in welchem eine digitale BiCMOS- Verzögerungskette 14 eine Schaltung wie die in Fig. 2 dargestellte aufweist, welche mit zusätzlichen Inverterstufen in Reihe geschaltet ist. Somit ist der Eingangsanschluss IN in diesem Ausführungsbeispiel mit dem Eingang eines CMOS-Inverters U4 verbunden, dessen Ausgang an die Eingänge der CMOS-Inverter U1 und U3 geschaltet ist, während der Ausgang von Inverter U2 und der Kollektor von Transistor Q2 an den Eingang eines CMOS-Inverters U5 angeschlossen sind, dessen Ausgang mit dem Ausgangsanschluss OUT verbunden ist. Es versteht sich von selbst, dass bei der Schaltung eine andere Anzahl Inverter sowohl eingangs- als auch ausgangsseitig verwendet werden kann, um entweder einen invertierten oder nicht invertierten Ausgang sowie einen gewünschten Verzögerungsgrad vorzusehen. Zum Beispiel ist das Ausgangssignal durch Verwendung eines Inverters U4 oder U5 oder einer ungeraden Anzahl Inverter eine invertierte sowie eine verzögerte Version des Eingangssignals. Zudem kann der Teil der Schaltung in Fig. 4 zwischen dem Ausgang von Inverter U4 und U5 statt aus der Schaltung von Fig. 2, wie dargestellt, aus der Schaltung von Fig. 3 bestehen.
Damit sieht die vorliegende Erfindung eine digitale BiCMOS- Verzögerungskette vor, bei welcher die Empfindlichkeit gegenüber Speisespannungsänderungen beim Schalten in die eine Richtung größer als in die andere ist, um einen Ausgleich für Änderungen der Leistung integrierter Schaltkreise bei Speisespannungsänderungen vorzusehen und zu verhindern, dass die maximale Wiederholfrequenz bei Abfallen der Speisespannung wesentlich abfällt. Zudem sieht die Erfindung eine digitale BiCMOS- Verzögerungskette vor, bei welcher die Empfindlichkeit gegenüber Änderungen der Speisespannung wesentlich höher als die Empfindlichkeit gegenüber Änderungen der Verfahrensparameter ist.
Es sei erwähnt, dass die Schaltung im Besonderen, jedoch nicht ausschließlich, zur Verwendung als Verzögerungskette geeignet ist.
Obgleich die Erfindung speziell in Bezug auf verschiedene bevorzugte Ausführungsbeispiele dargestellt und beschrieben wurde, ist es für Fachkundige naheliegend, diverse Änderungen in Form und Detail vorzunehmen, ohne dabei von dem Schutzumfang der Erfindung, wie durch die beigefügten Ansprüche definiert, abzuweichen.

Claims

1. Elektronischer Schaltkreis mit einer logischen Schaltung, dadurch gekennzeichnet, dass die logische Schaltung

einen Eingang (IN) zum Empfang eines binären Eingangssignals,

einen Ausgang (OUT) zur Abgabe eines binären Ausgangssignals,

einen ersten und zweiten Signalweg, welche zwischen dem Eingang und dem Ausgang parallel angeordnet sind,

aufweist, wobei

der erste Weg ein erstes, asymmetrisches CMOS-Logikgate (U2) mit einem PFET (PO) und einem NFET (NO) vorsieht, welche in Reihe geschaltet sind, wobei der PFET wesentlich größer als der NFET ist und ein gemeinsamer Knotenpunkt des PFETs und des NFETs an den Ausgang geschaltet ist,

der zweite Weg eine Pull-down-BiCMOS-Schaltung (U3, Q1, N1, N2, N3, Q2) aufweist, welche einen ersten Bipolartransistor (Q2) mit einer an den Ausgang geschalteten Hauptstrombahn und einer, einen Steuerstrom aufnehmenden Basiselektrode vorsieht, wobei die Pull-down-Schaltung eingesetzt wird, um der Basiselektrode des ersten Bipolartransistors den Steuerstrom in Reaktion auf das Eingangssignal zuzuführen, wobei, so wie eine Speisespannung (Vcc) an einem Stromversorgungsknoten des Schaltkreises niedriger ist, der Steuerstrom geringer ist.

2. Schaltkreis nach Anspruch 1, wobei die BiCMOS-Schaltung

ein zweites CMOS-Logikgate (U3) mit einem an den Eingang angeschlossenen Gateeingang

einen weiteren Bipolartransistor (Q1), dessen Basiselektrode mit einem Gateausgang des zweiten CMOS-Logikgates und dessen Hauptstrombahn mit dem Stromversorgungsknoten verbunden sind,

einen zweiten NFET (N1), dessen Steuerelektrode das Eingangssignal empfängt und dessen Hauptstrombahn mit der Hauptstrombahn des weiteren Bipolartransistors in Reihe geschaltet ist,

einen dritten NFET (N2), dessen Steuerelektrode an einen gemeinsamen Knotenpunkt zwischen den Hauptstrombahnen des weiteren Bipolartransistors und des zweiten NFETs geschaltet ist und dessen Hauptstrombahn zwischen dem Ausgang und der Basiselektrode des ersten Bipolartransistors geschaltet ist, aufweist.

3. Schaltkreis nach Anspruch 2, wobei das erste CMOS-Logikgate einen an den gemeinsamen Knotenpunkt geschalteten Eingang aufweist.

4. Schaltkreis nach Anspruch 2, wobei ein drittes CMOS-Logikgate (U1) zwischen dem Eingang und einem Gateeingang des ersten CMOS-Logikgates angeordnet ist.

5. Schaltkreis nach Anspruch 2, wobei ein Gateeingang des ersten CMOS- Logikgates an den Gateausgang des zweiten CMOS-Logikgates geschaltet ist.

6. Schaltkreis nach Anspruch 1, wobei zumindest ein weiteres CMOS- Logikgate mit dem Eingang bzw. dem Ausgang verbunden ist.

7. Schaltkreis nach Anspruch 1, 2, 3, 4, 5 oder 6 zur Verwendung als Verzögerungskette.