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Die Erfindung betrifft die Schaltungen mit in Abhängigkeit von
einem Verzögerungssollwert einstellbarer Verzögerung, wobei der
Verzögerungssollwert die Form einer digitalen Größe haben kann.
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Die Schaltungen mit einstellbarer Verzögerung besitzen
zahlreiche Anwendungen und werden insbesondere verwendet, wenn die
Phase zwischen zwei Logiksignalen eingestellt werden soll. In
diesem Fall wird das erste dieser Signale an den Eingang einer
Verzögerungsschaltung angelegt, wobei das Maß der
Phasenverschiebung zwischen dem Ausgangssignal und dem Eingangssignal
dazu dient, die Einstellung der Verzögerungsschaltung zu
steuern.
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Die Phasenregelung kann mittels eines analogen oder digitalen
Einstellsignals verwirklicht werden, wobei die digitale Lösung
oftmals bevorzugt wird, weil sie gegenüber Störungen und
Dämpfungen aufgrund der Übertragung der Signale weniger
empfindlich ist. Außerdem ist sie im Fall einer Verwirklichung in
Form einer integrierten Schaltung gegenüber
Herstellungsstreuungen weniger empfindlich.
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Eine erste bekannte Lösung für die Verwirklichung einer
Verzögerungsschaltung mit digitaler Steuerung besteht darin, mehrere
elementare Gatter, beispielsweise des Invertierertyps, zu
verwenden, die einem Verbindungssystem zugeordnet sind, das
digital gesteuert wird und die Kaskadenschaltung einer
veränderlichen Anzahl von elementaren Gattern ermöglicht. Die
Anwendung dieses Schaltungstyps ist indessen auf den Fall
eingeschränkt, in dem es nicht notwendig ist, eine
Einstellgenauigkeit für die Verzögerung zu erhalten, die kleiner als die
intrinsische Verzögerung des elementaren Gatters ist.
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Eine andere bekannte Lösung besteht darin, eine Schaltung des
Widerstands/Kapazitäts-Typs zu verwenden, in der der Widerstand
aus mehreren elementaren Widerständen gebildet ist, die
wahlweise in Abhängigkeit von der digitalen Steuerung
parallelgeschaltet werden. In diesem Fall ist die Verzögerung durch
die Zeitkonstante der Schaltung festgelegt. Falls sämtliche
elementaren Widerstände den gleichen Wert besitzen, ist die
erhaltene Verzögerung dann zur Anzahl der ausgewählten
Widerstände umgekehrt proportional. Um nun eine konstante
Einstellgenauigkeit im gesamten Einstellbereich zu erhalten, ist es
notwendig, daß die die Verzögerung mit der digitalen
Einstellgröße verbindende Funktion sich so weit wie möglich einer
linearen Funktion annähert. Die von der vorangehenden Lösung
erhaltene Antwort ist daher von der linearen Beziehung weit
entfernt. Um sie anzunähern, ist es daher notwendig, die
elementaren Widerstände auf sehr präzise Werte, die sämtlich
voneinander verschieden sind, zu dimensionieren. Dieses
Ergebnis ist jedoch im Fall einer integrierten Verwirklichung sehr
schwer zu erhalten. Andererseits muß eine solche Schaltung für
jedes Signal vorgesehen sein, dessen Phase eingestellt werden
soll.
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Falls beispielsweise die Verzögerungsschaltung dazu vorgesehen
ist, in einer Phasenregelschleife des Typs verwendet zu werden,
der in der Europäischen Patentanmeldung beschrieben ist, die
unter der Nr. 441 684 veröffentlicht und am 30. Januar 1991
unter dem Titel "Circuit verrouillé en phase et multiplieur de
fréquence en résultant" eingereicht worden ist, ist die
vorangehende Lösung wegen ihres Platzbedarfs und wegen ihrer
Empfindlichkeit gegenüber Herstellungsstreuungen nicht
zufriedenstellend.
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Das Dokument EP-A 0 306 662 offenbart eine Schaltung gemäß dem
Oberbegriff des Anspruches 1.
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Die Erfindung hat zum Ziel, eine Verzögerungsschaltung
vorzuschlagen, die eine genaue Einstellung zuläßt, mit der
Möglichkeit, eine minimale Verzögerung zu erhalten, die kleiner als
die intrinsische Verzögerung der elementaren Gatter in der
gewählten Technologie ist, wobei dennoch eine ausreichende
Approximation einer linearen Antwort der Verzögerung in
Abhängigkeit von der Sollverzögerung sichergestellt ist.
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Hierzu hat die Erfindung eine Verzögerungsschaltung zum Liefern
eines Ausgangssignals zum Gegenstand, das in bezug auf ein
logisches Eingangssignal eine Verzögerung aufweist, die in
Abhängigkeit von einem Verzögerungssollwert einstellbar ist,
wobei die Schaltung dadurch gekennzeichnet ist, daß sie eine
Schaltung mit fester Verzögerung, die das Eingangssignal
empfängt und ein verzögertes Signal liefert, das in bezug auf
das Eingangssignal eine feste Verzögerung aufweist, sowie eine
Kombinationsschaltung enthält, die zwei Eingänge, die das
Eingangssignal bzw. das verzögerte Signal empfangen, sowie
einen Steuereingang enthält, der eine den Sollwert
repräsentierende Steuergröße empfängt, wobei die Kombinationsschaltung
so beschaffen ist, daß sie an ihrem Ausgang ein
Kombinationssignal liefert, das sich aus der Überlagerung mit Gewichtung
und Integralwirkung der an ihre Eingänge angelegten Signale
ergibt, wobei die Gewichtung darin besteht, zum Eingangssignal
bzw. zum verzögerten Signal zwei Gewichtungskoeffizienten
hinzuzufügen, deren Werte von der Steuergröße abhängen, und daß
die Kombinationsschaltung und/oder die Schaltung mit fester
Verzögerung so dimensioniert sind, daß die feste Verzögerung
kleiner als die Flankenzeit ist, die das Kombinationssignal
aufweist, wenn die Kombinationsschaltung nur das Eingangssignal
empfängt.
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Das von der Kombinationsschaltung gelieferte Kombinationssignal
ist normalerweise dazu vorgesehen, an den Eingang einer
Schaltung wie etwa einer Signalformungsschaltung, die eine
Schwellenwirkung aufweist, angelegt zu werden. Somit ist die
effektive Verzögerung des Ausgangssignals in bezug auf das
Eingangssignal von der Höhe des Eingangsschwellenwerts dieser
Schaltungen abhängig. Es ist daher wünschenswert, daß die
maximalen und minimalen Amplituden des Kombinationssignals vom
Verzögerungssollwert unabhängig sind.
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Hierzu ist die Erfindung außerdem dadurch gekennzeichnet, daß
die Summe der zwei Gewichtungskoeffizienten konstant ist.
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In der Praxis entsteht die Integralwirkung durch einen
Integrator oder eine Schaltung mit Zeitkonstante, die stets eine
Sättigungswirkung aufweist, welche die extremen Pegel des
Kombinationssignals definiert. Die Flankenzeit ist daher als
Zeitintervall definiert, in dem sich das Kombinationssignal
gemäß einer linearen oder quasilinearen Funktion verändert,
wenn die Kombinationsschaltung nur das Eingangssignal empfängt.
Die Tatsache, daß der Flankenzeit eine kleinere feste
Verzögerung hinzugefügt wird, stellt sicher, daß die
Verzögerung des Ausgangssignals in bezug auf das Eingangssignal keine
von den Gewichtungskoeffizienten abhängende Unstetigkeit
aufweist. Damit sich die Veränderung der Verzögerung in
Abhängigkeit vom Verzögerungssollwert im gesamten Einstellbereich
gemäß einer im wesentlichen linearen Funktion des Sollwerts
verändert, können die Kombinationsschaltung und/oder die
Schaltung mit fester Verzögerung in der Weise dimensioniert
sein, daß die feste Verzögerung gleich der halben Flankenzeit
ist.
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Die Erfindung hat außerdem mehrere Ausführungsformen zum
Gegenstand, die speziell entworfen worden sind, um in den
ECL- und CMOS-Technologien verwendet werden zu können.
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Diese Ausführungsformen sowie weitere Aspekte und Vorteile der
Erfindung gehen aus der folgenden Beschreibung mit Bezug auf
die Figuren hervor.
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- Fig. 1 zeigt das Prinzipschaltbild der
Verzögerungsschaltung gemäß der Erfindung.
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- Fig. 2 zeigt Zeitablaufdiagramme, die die Erläuterung der
Funktionsweise der Schaltung von Fig. 1 ermöglichen.
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- Die Fig. 3 bis 6 zeigen die Veränderungen der Verzögerung
in Abhängigkeit vom Verzögerungssollwert für verschiedene
Dimensionierungen der Schaltung von Fig. 1.
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- Fig. 7 zeigt das Prinzipschaltbild einer
ECL-Verwirklichung der Verzögerungsschaltung, die nicht beansprucht wird.
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- Die Fig. 8 bis 10 zeigen eine genaue Verwirklichung in
ECL-Technologie.
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- Fig. 11 zeigt das Prinzipschaltbild einer
CMOS-Verwirklichung.
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- Fig. 12 zeigt eine genaue Verwirklichung in
CMOS-Technologie.
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Die Verzögerungsschaltung gemäß der Erfindung ist in Fig. 1
schematisch gezeigt. Eine Schaltung D1 mit fester Verzögerung
empfängt das logische Eingangssignal e&sub0; und liefert am Ausgang
das verzögerte Signal e&sub1;. Die Signale e&sub0; und e&sub1; werden an die
Eingänge X bzw. Y einer Kombinationsschaltung C angelegt, die
an ihrem Ausgang das Kombinationssignal fK liefert. Die
Kombinationsschaltung C enthält einen Steuereingang CD, der einen
die Gewichtungskoeffizienten der von der Schaltung C
ausgeführten Kombination darstellenden Befehl empfängt. Dieser
Befehl hängt vom Verzögerungssollwert CN ab.
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Das Kombinationssignal fK wird an den Eingang einer
Signalformungsschaltung F angelegt, deren Ausgang das Ausgangssignal sK
liefert.
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Um die folgende Darlegung zu vereinfachen, werden normierte
Größen der betreffenden Signale diskutiert, außerdem wird
angenommen, daß die den Signalen e&sub0; und e&sub1; hinzugefügten
Gewichtungskoeffizienten die Werte K bzw. 1 - K besitzen, wobei
K im Bereich von 0 bis 1 liegt.
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Unter diesen Bedingungen ist die Schaltung C so beschaffen, daß
sie die Kombination Ke&sub0; + (1 - K)e&sub1; mit zeitlicher Integration
verwirklicht.
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Die in Fig. 2 gezeigten Zeitablaufdiagramme ermöglichen die
Erläuterung der Funktionsweise der Schaltung von Fig. 1.
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Das Zeitablaufdiagramm (a) zeigt die Signale e&sub0; und e&sub1;, die an
die Eingänge X und Y der Kombinationsschaltung C angelegt
werden. Da das Signal e&sub0; ein logisches Signal ist, weist es
eine steile Anstiegsflanke zwischen einem ersten und einem
zweiten Pegel auf, der eine weitere (nicht gezeigte) Flanke
folgt, die das Signal wieder auf ihren ersten Pegel
zurückführt. Das verzögerte Signal e&sub1; ist als Signal dargestellt
worden, das mit e&sub0; übereinstimmt, jedoch um die durch die
Verzögerungsschaltung D1 definierte Verzögerung T verzögert
ist. In der Praxis ist die Flanke des Signals e&sub0; durch den
Zeitpunkt definiert, zu dem das Signal e&sub0; einen Schwellenwert
der nachfolgenden Schaltung erreicht. Im allgemeinen entspricht
der Schwellenwert dem Zwischenpegel zwischen dem minimalen
Pegel und dem maximalen Pegel des Signals e&sub0;. Gleiches gilt für
das Signal e&sub1;, wobei in diesem Fall dieses Signal eine von der
gezeigten Form verschiedene Form haben könnte, wobei die
Verzögerung T dann als das Zeitintervall definiert ist, das die
Zeitpunkte trennt, zu denen das Signal e&sub0; bzw. das Signal e&sub1;
den Schwellenwert erreicht.
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Das Zeitablaufdiagramm (b) zeigt das Kombinationssignal fK für
verschiedene Werte des Gewichtungskoeffizienten K.
Selbstverständlich ist die Form der gezeigten Signale eine vereinfachte
Darstellung der Signale, die mit wirklichen Schaltungen
erhalten werden können.
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Es empfiehlt sich indessen anzumerken, daß diese Darstellung
von der Wirklichkeit nicht weit entfernt ist. Insbesondere ist
stets eine Sättigungsstufe zu beobachten, weil das Integral
eines Impulses stets dadurch endet, daß es auf die Werte der
Versorgungspotentiale begrenzt ist.
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Das Signal f&sub1; entspricht dem Fall von K = 1, d. h. wenn der an
das Signal i&sub1; angelegte Gewichtungskoeffizient null ist. Dieses
Signal besitzt die Form eines Trapezes, dessen Anstiegsflanke
zum Zeitpunkt 0 beginnt, der dem Zeitpunkt entspricht, zu dem
das Signal e&sub0; den Schwellenwert erreicht. Das Signal f&sub1; steigt
linear bis zu dem Zeitpunkt tm an, zu dem es eine
Sättigungsstufe erreicht.
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Das Signal f&sub0; entspricht dem Fall, in dem der an das Signal e&sub0;
angelegte Gewichtungskoeffizient null ist. Dieses Signal
reproduziert das Signal f&sub1; mit der Verzögerung T.
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Für die von diesen beiden Extremfällen verschiedenen
Gewichtungskoeffizienten hat das Kombinationssignal den durch die
Kurve fK gezeigten Verlauf.
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Die Signale f&sub1; und f&sub0; erreichen den Schwellenwert zu dem
Zeitpunkt t&sub1; bzw. t&sub0; , während das Signal fK diesen
Schwellenwert zum Zeitpunkt θ erreicht. Der Abstand zwischen t&sub1; und t&sub0;
ist gleich der Verzögerung T. Somit sind die minimalen bzw.
maximalen Verzögerungen des Kombinationssignals in bezug auf
das Eingangssignal zwischen t&sub1; und t&sub0; enthalten. Folglich
besitzt die im allgemeinen Fall erhaltene Verzögerung einen
Wert θ, der zwischen t&sub1; und t&sub1; + T enthalten ist.
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Das Zeitablaufdiagramm (c) zeigt das Ausgangssignal der
Signalformungsschaltung F in jedem der drei im
Zeitablaufdiagrammm (b) gezeigten Fälle. Somit weisen die Signale s&sub1; und s&sub0;
eine Flanke zu den Zeitpunkten t&sub1; bzw. t&sub0; auf. Für einen
gegebenen Koeffizienten K besitzt das Ausgangssignal sK eine
Flanke, die in bezug auf das Signal s&sub1; um einen Wert TK
verzögert ist, der zwischen 0 und T liegt.
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Die Weise, in der sich die Verzögerung θ in Abhängigkeit vom
Gewichtungskoeffizienten K verändert, hängt im wesentlichen von
der oben definierten Flankenzeit tm und von der festen
Verzögerung T ab. Die Flankenzeit tm definiert die minimale
Verzögerung t&sub1; des Ausgangssignals sK in bezug auf das
Eingangssignal e&sub0;. Im vollkommen linearen Fall, der gezeigt ist,
ist diese minimale Verzögerung gleich der halben Flankenzeit.
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Die Fig. 3 bis 6 zeigen die Veränderungen der Verzögerung TK in
Abhängigkeit vom Koeffizienten K für verschiedene Werte der
Flankenzeit tm, wobei von der festen Verzögerung T angenommen
wird, daß sie unveränderlich ist.
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Fig. 3 entspricht dem Fall, in dem T zwischen der Flankenzeit
tm und der Hälfte dieser Zeit gemäß dem Beispiel von Fig. 2
liegt.
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Für K zwischen 0 und einem ersten Wert K1 verändert sich TK
zwischen T und tm/2 gemäß einer hyperbolischen Funktion. Für K
zwischen dem ersten Wert K1 und einem zweiten Wert K2 verändert
sich TK linear zwischen tm/2 und T - tm/2. Schließlich
verändert sich TK für K zwischen K2 und 1 gemäß einer weiteren
hyperbolischen Funktion zwischen T - tm/2 und 0.
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Die Berechnung ermöglicht, dieses Resultat einfach zu
bestätigen und zu zeigen, daß K1 = 1 - tm/2T und K2 = tm/2T. Es ist
außerdem einfach zu bestätigen, daß stets TK = T/2 gilt, wenn
K = 1/2.
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Wenn T = tm, verändert sich TK in Abhängigkeit von K gemäß der
in Fig. 4 gezeigten Kurve. Es kann einfach bestätigt werden,
daß die erhaltene Kurve aus zwei Hyperbelteilstücken gebildet
ist und daß der lineare Teil fehlt.
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Falls T größer als tm ist, wie in Fig. 5 gezeigt ist, weist die
Kurve bei K = 1/2 eine Unstetigkeit auf.
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Falls schließlich T kleiner oder gleich tm/2 ist, verändert
sich TK linear in Abhängigkeit von K im gesamten
Einstellbereich, wie in Fig. 6 ersichtlich ist.
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Die vorangehende Analyse ermöglicht, bestimmte Schlüsse
bezüglich der Dimensionierung der Schaltung mit fester Verzögerung
und der Kombinationsschaltung zu ziehen. Zunächst ist deutlich,
daß T kleiner als tm sein muß, um jegliche Unstetigkeit der
Verzögerung TK in Abhängigkeit vom Gewichtungskoeffizienten K
und daher vom Verzögerungssollwert zu vermeiden. Andererseits
wird eine vollkommen lineare Antwort der Verzögerung TK in
Abhängigkeit von K erhalten, sobald T kleiner oder gleich tm/2
ist. Somit wird für festes tm eine lineare Antwort im größten
Einstellbereich erhalten, wenn T = tm/2 ist.
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Die feste Verzögerung T bestimmt den Einstellbereich der
Verzögerung. Auch für einen bestimmten Bereich ist es stets möglich,
eine lineare Antwort zu erhalten, indem tm = 2T gewählt wird.
Es könnte jedoch Veranlassung bestehen, daß eine kleinere
Flankenzeit gewählt wird, um die minimale Verzögerung t&sub1; zu
reduzieren, die direkt von der Flankenzeit tm abhängt.
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Im allgemeinen ergibt sich die Wahl von T und von tm aus einem
Kompromiß zwischen der minimalen Verzögerung, dem
Einstellbereich und der Linearität der Verzögerung in bezug auf den
Verzögerungssollwert.
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Fig. 7 zeigt das Prinzipschaltbild der Kombinationsschaltung C
für eine Verwirklichung in ECL-Technologie.
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Die gezeigte Schaltung wird durch zwei Versorgungspotentiale
Vdd und Vss versorgt, die einem positiven Potential bzw. Masse
entsprechen. Eine Impedanz Z, die aus einem Widerstand R und
einer hierzu parallelen Kapazität gebildet ist, ist mit einem
ersten Anschluß an das positive Potential Vdd und mit einem
zweiten Anschluß über zwei Ein/Aus-Schalter Q0 bzw. Q1 mit zwei
Stromquellen S0 bzw. S1 verbunden. Die Ein/Aus-Schalter Q0 und
Q1 werden durch die Signale e&sub0; bzw. e&sub1; gesteuert. Die
Stromquellen S0 und S1 sind einstellbare Stromquellen, die durch die
Gewichtungskoeffizienten K bzw. 1 - K gesteuert werden und
Ströme 10 bzw. 11 liefern, die komplementär und zu den
entsprechenden Gewichtungskoeffizienten proportional sind.
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Dieser Aufbau verwirklicht daher eine Überlagerung der Ströme
I0 und I1 in der Impedanz Z, deren Kapazität für die
Integralwirkung verantwortlich ist.
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Das Potential V des zweiten Anschlusses bildet das Maß der
Kombinationsschaltung fK, während die Zeitkonstante der Impedanz Z
die Definition der Flankenzeit tm ermöglicht.
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Die Funktionsweise der Schaltung von Fig. 7 kann mit Hilfe der
Zeitablaufdiagramme von Fig. 2 erläutert werden. In der
folgenden Darlegung wird die positive Logik verwendet, wobei
angenommen wird, daß die Ein/Aus-Schalter geöffnet oder geschlossen
sind, je nachdem, ob die sie steuernden Signale 0 bzw. 1 sind.
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Anfangs bis zum Zeitpunkt 0, wenn die Signale e&sub0; und e&sub1; null
sind, ist das Potential V gleich Vdd. Wenn e&sub0; auf 1 übergeht,
schließt der Ein/Aus-Schalter Q0, wobei in der Impedanz Z ein
Strom I0 = KI fließt. Das Potential V nimmt dann während einer
Dauer, die gleich der festen Verzögerung T ist, mit der
Zeitkonstante der Impedanz Z zum Wert Vdd - KRI ab. e&sub1; geht dann
nach 1 über, Q1 schließt und in der Impedanz wird zum Strom KI
ein Strom (1 - K)I hinzugefügt. Das Potential V nimmt daher mit
der gleichen Zeitkonstante weiter zum Wert Vdd - RI ab.
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Anschließend geht e&sub0; auf 0 über und Q0 öffnet. Das Potential V
steigt dann während der Dauer T mit der gleichen Zeitkonstante
wieder auf Vdd - (1 - K)RI an. Schließlich kehrt e&sub1; auf 0
zurück, Q1 öffnet und das Potential V steigt weiter auf Vdd an.
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Die Schaltung führt daher die Überlagerung mit Integralwirkung
der Größen Ke&sub0; und (1 - K)e&sub1; aus. Selbstverständlich weisen die
Signale f&sub1;, f&sub0; und fK in Wirklichkeit stärker steigende
Veränderungen als jene auf, die in Fig. 2(b) gezeigt sind,
insbesondere in der Umgebung der Sättigungsstufe. Dieser Unterschied
ändert jedoch das erhaltene Ergebnis nicht wesentlich, wenn die
Flankenzeit tm als Zeitintervall definiert ist, während dessen
die Signale f&sub1; und f&sub0; sich im wesentlichen linear mit der Zeit
verändern.
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Fig. 8 zeigt eine ECL-Verwirklichung der Kombinationsschaltung
C. Diese Schaltung enthält zwei Widerstände R, R* mit dem
gleichen Wert, die beispielsweise mittels MOS-Transistoren
verwirklicht sind, wovon jeder mit einem ersten Anschluß mit dem
Versorgungspotential Vdd verbunden ist. Eine erste und eine zweite
Stromquelle S0 bzw. S1 liefern Ströme I0 bzw. I1, die zu den
Koeffizienten K bzw. 1 - K proportional sind. Eine erste
differentielle Schaltung M0 ist aus zwei Bipolartransistoren Q0, Q0*
gebildet, deren Kollektoren mit dem zweiten Anschluß der
Widerstände R bzw. R* verbunden sind und deren Emitter mit der
Stromquelle S0 verbunden sind. Eine zweite differentielle
Schaltung M1, die mit M0 übereinstimmt, ist aus
Bipolartransistoren Q1 und Q1* gebildet, deren Kollektoren mit dem zweiten
Anschluß der Widerstände R bzw. R* verbunden sind und deren
Emitter mit der zweiten Stromquelle S1 verbunden sind.
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Das Eingangssignal ist ein differentielles Signal e&sub0;, e&sub0;*, das
die Basen der Transistoren Q0 bzw. Q0* steuert. Das
differentielle Signal e&sub0;, e&sub0;* wird andererseits an den Eingang eines
Differenzverstärkers D1 angelegt, der die Rolle der Schaltung
mit fester Verzögerung spielt. Der Verstärker D1 liefert ein
verzögertes differentielles Signal e&sub1;, e&sub1;*, das die Basen der
Transistoren Q1 bzw. Q1* steuert. Die differentielle Spannung
V, V* zwischen den zweiten Anschlüssen der Widerstände R und R*
bildet das Maß des Kombinationssignals. Zwei Emitterfolger-
Schaltungen F, F* werden durch das differentielle
Kombinationssignal V, V* gesteuert und liefern am Ausgang ein
differentielles Ausgangssignal sK, sK*.
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Die Funktionsweise der Schaltung von Fig. 8 ergibt sich leicht
aus derjenigen von Fig. 7, bis auf den Unterschied, daß die
Signale differentiellen Typs sind. Es empfiehlt sich indessen
anzumerken, daß die Impedanz Z von Fig. 7 für jeden Weg aus dem
Widerstand R oder R* und aus der Gesamtheit der Kapazitäten
gebildet ist, die mit dem Widerstand verbunden sind, etwa die
Kollektor-Basis-Kapazitäten der Bipolartransistoren. In dem
Fall, in dem die Widerstände R und R* aus MOS-Transistoren
gebildet sind, ist es ebenfalls günstig, die
Drain-Gate-Kapazitäten dieser Transistoren zu berücksichtigen.
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Der Differenzverstärker D1 ist ein ECL-Verstärker des
herkömmlichen Typs, der in Fig. 9 gezeigt ist. Er ist für jeden Weg
aus einem Widerstand Ra, Ra* gebildet, wovon ein erster
Anschluß mit dem Potential Vdd verbunden ist und wovon der zweite
Anschluß mit dem Kollektor eines Bipolartransistors Qa, Qa*
verbunden ist. Die Emitter der Transistoren Qa, Qa* sind mit
einer Stromquelle Sa verbunden, die so dimensioniert ist, daß
sie einen Strom liefert, der gleich dem Maximalwert I des von
den Quellen S0 und S1 gelieferten Stroms ist. Die Schaltung ist
durch zwei Emitterfolger Fa, Fa* vervollständigt, deren
Eingänge mit den zweiten Anschlüssen der Widerstände Ra bzw. Ra*
verbunden sind. Die Ausgänge der Emitterfolger Fa, Fa* liefern
das verzögerte differentielle Signal e&sub1;, e&sub1;*.
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Es kann festgestellt werden, daß diese Schaltung eine
Verzögerung einführt, die für die Zeitkonstante definiert ist, die für
jeden Weg durch den Widerstand Ra, Ra* und durch die
Kapazitäten der mit dem Widerstand verbundenen Transistoren bedingt
ist. Wenn folglich die Widerstände Ra und Ra* den gleichen Wert
wie die Widerstände R und R* besitzen und wenn die Transistoren
des Verstärkers die gleiche Dimensionierung wie jene der
homologen Schaltungen der Kombinationsschaltung besitzen, ist
sichergestellt, daß die feste Verzögerung des Verstärkers stets
kleiner als die Flankenzeit der Kombinationsschaltung ist.
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Es kann sicherlich die Dimensionierung der Komponenten der
Schaltungen (Breite der Transistoren) im Hinblick auf die
Einstellung der festen Verzögerung T und der Flankenzeit tm auf
gewählte Werte berechnet werden, um beispielsweise T = tm/2 zu
verifizieren. Es können auch eine zusätzliche Schaltung mit
fester Verzögerung, die hinter D1 angeschaltet ist, und eine
weitere differentielle Schaltung, die zu M0 und M1
parallelgeschaltet ist, durch eine weitere Stromquelle gespeist wird
und durch die zusätzliche Verzögerungsschaltung gesteuert wird,
vorgesehen sein, um einen Einstellbereich hinzuzufügen. Indem
in diesem Fall die Bilanz der enthaltenen Transistoren gezogen
wird, kann verifiziert werden, daß die äquivalente Kapazität
und daher die Zeitkonstante der Schaltung von Fig. 8 in der
Nähe des Zweifachen derjenigen von Fig. 9 liegt, wodurch
automatisch die optimale Bedingung T = tm/2 verwirklicht wird.
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Fig. 10 zeigt eine Schaltung, die die Verwirklichung der beiden
variablen Stromquellen S0 und S1 ermöglicht.
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Gemäß dieser Verwirklichung liegt der Koeffizient K in
digitaler Form vor, die durch die fünf Signale k0-k4 gezeigt ist,
wobei k0 dem niedrigstwertigen Bit entspricht. In diesem Fall
kann K 32 verschiedene Werte annehmen, die gleichmäßig zwischen
null und eins verteilt sind (bis auf einen
Multiplikationskoeffizienten).
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Selbstverständlich werden die Verwirklichungen für eine
beliebige Anzahl von Bits aus diesem besonderen Fall einfach
abgeleitet.
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Die Schaltung enthält eine erste und eine zweite Gesamtheit von
Widerständen mit Wert r bzw. 2r. Die Widerstände r sind hier
mittels MOS-Transistoren mit n-Kanal verwirklicht, während die
Widerstände 2r durch zwei MOS-Transistoren mit n-Kanal mit der
gleichen Dimensionierung gebildet sind, die in Serie geschaltet
sind. Alle diese MOS-Transistoren sind an ihrem Gate durch die
Spannung EN vorgespannt, die sie in den gesättigten Betrieb
versetzt.
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Die Schaltung enthält eine erste Untereinheit SA, die einen
Bipolartransistor enthält, dessen Kollektor mit dem Potential
Vdd verbunden ist, dessen Emitter mit einem ersten Anschluß
eines Widerstands 2r verbunden ist und dessen Basis eine
Vorspannung Vref empfängt.
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Eine zweite Untereinheit SEO enthält einen weiteren
Bipolartransistor, dessen Basis die gleiche Vorspannung Vref empfängt
und dessen Emitter mit einem ersten Anschluß eines weiteren
Widerstandes 2r verbunden ist, dessen zweiter Anschluß mit dem
zweiten Anschluß des Widerstandes 2r der Untereinheit SA sowie
mit einem ersten Anschluß eines Widerstands r verbunden ist.
Der Kollektor des Bipolartransistors ist mit zwei Leitungen L0
und L1 über einen MOS-Transistor mit n-Kanal bzw. über einen
MOS-Transistor mit p-Kanal, deren Gates das Signal k0
empfangen, verbunden.
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Die Schaltung enthält vier weitere Untereinheiten (nicht
bezeichnet), die mit SEO übereinstimmen und deren
MOS-Transistoren an ihren Gates entsprechend die Signale k1 bis k4
empfangen. Diese vier Untereinheiten sind in der in Fig. 10
gezeigten Weise geschaltet.
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Die Leitungen L0 und L1 sind mit den Modulen L0 bzw. M1 von
Fig. 8 verbunden.
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Es kann einfach verifiziert werden, daß die Schaltung von
Fig. 10 Ströme I0 und I1 liefert, die zu K bzw. 1 - K
proportional sind.
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Die Fig. 11 und 12 betreffen eine andere Verwirklichung der
Kombinationsschaltung C in CMOS-Technologie.
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Fig. 11 ist die schematische Darstellung einer
CMOS-Verwirklichung, die die Erleichterung ihres Verständnisses ermöglicht.
Die Schaltung enthält einen ersten und einen zweiten Lade- und
Entlademodul U0 bzw. U1 einer gemeinsamen Leitung L. Jeder
Modul U0, U1 enthält eine Ladeschaltung PC und eine
Entladeschaltung DC. Jede Ladeschaltung PC oder Entladeschaltung DC
enthält einen variablen Widerstand R0*, R0, R1*, R1 und einen
Ein/Aus-Schalter P0, N0, P1, N1, die die Verbindung über diesen
Widerstand zwischen der Leitung L und dem Versorgungspotential
Vdd für die Ladeschaltung bzw. Vss für die Entladeschaltung
steuern. Die Ein/Aus-Schalter der Einheiten U0 und U1 werden
durch die Signale e&sub0; bzw. e&sub1; und ihre Komplimente gesteuert.
Die variablen Widerstände R0, R0* werden in der Weise
gesteuert, daß sie einen zum Koeffizienten K umgekehrt proportionalen
Wert annehmen, während die Widerstände R1, R1* der Einheit U1
in der Weise gesteuert werden, daß sie einen zu 1 - K umgekehrt
proportionalen Wert annehmen. Das Potential der Leitung L
bildet das Maß des Kombinationssignals fK.
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Um die Funktionsweise der Schaltung von Fig. 11 zu erläutern,
wird angenommen, daß die Leitung L anfangs auf das Potential
Vdd geladen ist und daß die Signale e&sub0; und e&sub1; auf 0 liegen. Die
Ein/Aus-Schalter P0 und P1 sind dann geschlossen, während die
Ein/Aus-Schalter N0 und N1 offen sind. Wenn das Signal e&sub0; aktiv
wird, schließt der Ein/Aus-Schalter N0, während der Ein/Aus-
Schalter P0 öffnet. Die Schaltung weist dann eine Zeitkonstante
auf, die durch die Kapazität der Struktur auf Höhe der Leitung
L und einen zu den parallelgeschalteten Widerständen R0 und R1*
äquivalenten Widerstand definiert ist. Da R0 und R1* zu K bzw.
1 - K umgekehrt proportional sind, ist die Zeitkonstante von K
unabhängig. Die Leitung L entlädt sich dann mit dieser
Zeitkonstante vom Wert Vdd zum Wert (1 - K)Vdd.
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Die Entladung setzt sich dann in dieser Weise bis zu dem
Zeitpunkt fort, zu dem das Signal e&sub1; aktiv wird. Dann schließt der
Ein/Aus-Schalter N1, während der Ein/Aus-Schalter P1 öffnet.
Die Leitung L entlädt sich dann fortgesetzt mit der gleichen
Zeitkonstante wie vorher bis auf 0.
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Wenn das Signal e&sub0; wieder inaktiv wird, schließt der Ein/Aus-
Schalter P0, während der Ein/Aus-Schalter N0 öffnet, wodurch
erneut eine Ladeschaltung der Leitung L auf die Spannung
K Vdd hergestellt wird. Wenn e&sub1; wieder inaktiv wird, liegt
die Anfangssituation vor.
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Es kann verifiziert werden, daß das Verhalten der Schaltung von
Fig. 11 vom Standpunkt der Verzögerung mit demjenigen der ECL-
Verwirklichung übereinstimmt.
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Fig. 12 zeigt die genaue CMOS-Verwirklichung, die der Schaltung
von Fig. 11 entspricht. Die Ladeschaltung PC und die
Entladeschaltung DC sind aus MOS-Transistoren mit p-Kanal bzw. mit n-
Kanal gebildet. Die variablen Widerstände R0, ..., R1* sind
mittels MOS-Transistoren verwirklicht, die parallelgeschaltet
sind und durch die Signale k0, ..., k4, k0*, ..., k4* gesteuert
werden, wobei die zugeordneten Ein/Aus-Schalter durch die
Drain-Source-Pfade der MOS-Transistoren gebildet sind, deren
Gates das zugehörige Signal e&sub0;, e&sub1; empfangen.
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Die Schaltung mit fester Verzögerung ist mittels zweier in
Kaskade geschalteter CMOS-Invertierer verwirklicht.
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Die Kapazität der Struktur, die die Zeitkonstante definiert,
ist durch die Drain-Gate-Kapazitäten der mit der Leitung
verbundenen aktiven MOS-Transistoren bedingt. Aufgrund der
Konzeption der Schaltung bleibt die resultierende Kapazität
unabhängig vom Wert von K konstant.
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Andererseits können die MOS-Transistoren, die die variablen
Widerstände jeder Ladeschaltung oder Entladeschaltung bilden,
so dimensioniert sein, daß sich ihre Widerstände mit einer
Zweierpotenz gemäß den Gewichten der Steuersignale k0, ..., k4,
..., k0*, ..., k4* verändern.
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Eine andere Möglichkeit besteht darin, die Transistoren mit
variabler Dimensionierung durch Parallel- und Serienschaltungen
von völlig gleichen Transistoren zu ersetzen.
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Die Funktionsweise der Schaltung von Fig. 12 stimmt im Prinzip
mit derjenigen von Fig. 11 überein und erfordert daher keine
zusätzlichen Erläuterungen.