JP3667196B2 - タイミング差分割回路 - Google Patents
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- 239000003990 capacitor Substances 0.000 claims description 29
- 230000003111 delayed effect Effects 0.000 claims description 13
- 230000000630 rising effect Effects 0.000 description 45
- 238000010586 diagram Methods 0.000 description 38
- 238000001514 detection method Methods 0.000 description 18
- 101150110971 CIN7 gene Proteins 0.000 description 12
- 101150110298 INV1 gene Proteins 0.000 description 12
- 102100037224 Noncompact myelin-associated protein Human genes 0.000 description 12
- 101710184695 Noncompact myelin-associated protein Proteins 0.000 description 12
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 12
- 238000012937 correction Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 8
- 238000000605 extraction Methods 0.000 description 8
- 238000003786 synthesis reaction Methods 0.000 description 8
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 7
- 230000007704 transition Effects 0.000 description 5
- 101001005165 Bos taurus Lens fiber membrane intrinsic protein Proteins 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 102100028252 Brain acid soluble protein 1 Human genes 0.000 description 2
- -1 CAP21 Proteins 0.000 description 2
- 101710169754 CD-NTase-associated protein 12 Proteins 0.000 description 2
- 101710169705 CD-NTase-associated protein 13 Proteins 0.000 description 2
- 101100494563 Colletotrichum gloeosporioides CAP22 gene Proteins 0.000 description 2
- 101000793784 Dictyostelium discoideum F-actin-capping protein subunit beta Proteins 0.000 description 2
- 101000935689 Homo sapiens Brain acid soluble protein 1 Proteins 0.000 description 2
- 101000979748 Homo sapiens Protein NDRG1 Proteins 0.000 description 2
- 102100024980 Protein NDRG1 Human genes 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000002194 synthesizing effect Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- H03K5/00006—Changing the frequency
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00058—Variable delay controlled by a digital setting
- H03K2005/00065—Variable delay controlled by a digital setting by current control, e.g. by parallel current control transistors
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00058—Variable delay controlled by a digital setting
- H03K2005/00071—Variable delay controlled by a digital setting by adding capacitance as a load
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- Nonlinear Science (AREA)
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- Theoretical Computer Science (AREA)
- Mathematical Analysis (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- Mathematical Physics (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Manipulation Of Pulses (AREA)
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- Pulse Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、タイミング差分割回路に関する。
【０００２】
【従来の技術】
従来のタイミング差を分割（内分、補間）する信号制御方法は、文献１（特願平０９−１５７０２８号（特開平１１−４１４５号公報））に記載されているように、クロック信号の逓倍等の用途に用いられている。
【０００３】
例えば、文献２（ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ｐｐ．２１６−２１７，Ｆｅｂ．１９９６、ＵＳＰ５，４２２，８３５、ＵＳＰ５，５３０，８３７）には、図２４に示すような、クロック信号逓倍回路が開示されている。
【０００４】
図２４を参照すると、このクロック信号逓倍回路は、４逓倍の場合、４組の遅延回路３０１、３０２、３０３、３０４と、位相比較器３０９と、計数器３１０とから構成されている。
【０００５】
第１〜第４の遅延回路３０１、３０２、３０３、３０４は、それぞれ、第１〜第４の切替器３０５〜３０８によって、出力端子が選択され、第１〜第４の遅延回路遅延回路３０１〜３０４は直列に接続される。
【０００６】
外部から第１に遅延回路２０１に入力される第１のクロック３１１と、第１〜第４の遅延回路列３０１〜３０４を通過した第５のクロック３１５とが位相比較器３０９で比較され、その比較結果に基いて、ＵＰ信号３１６またはＤＯＷＮ信号３１７が計数器３１０に転送され、計数器３１０から第１〜第４の切替器３０５〜３０８に制御信号３１８が出力され、第１のクロック３１１と第５のクロック３１５の位相が互いに等しくなるように調整される。
【０００７】
ここで、４組の遅延回路３０１〜３０４の遅延時間は等しく調整されるため、その遅延時間も等しくなり、第１のクロック３１１、第２のクロック３１２、第３のクロック３１３、第４のクロック３１４のタイミング差は等しく、そのタイミング差は、クロック周期ｔＣＫの１／４になる。
【０００８】
したがって、第１のクロック３１１、第２のクロック３１２、第３のクロック３１３、第４のクロック３１４を合成することにより、４逓倍のクロックを得る。
【０００９】
また、クロック信号を逓倍する回路としては、位相同期ループ（ＰＬＬ）が用いられている。図２５は、ＰＬＬ回路の一例を示す図である。図２５に示すように、ＰＬＬでは、電圧制御発信器３２２からの出力が分周器３２３を用いて分周され、その分周信号と外部クロック３２４とが位相比較器３１９で比較され、その比較結果がＵＰ（アップ）信号３２５またはＤＯＷＮ（ダウン）信号３２６としてチャージポンプ３２０及びループフィルタ３２１を介して電圧制御発信器３２２に入力され、その信号によって電圧制御発信器３２２が制御され、電圧制御発信器３２２の出力を分周したクロックが、外部クロック３２４と等しい周波数になるように調節される。これにより、電圧制御発信器３２２は、分周数の逆倍数の逓倍クロック３２７を出力する。
【００１０】
しかしながら、図２４に示す回路では、直列接続した遅延回路列を通過した信号と外部クロックとを数十回以上比較し、比較の毎に徐々に遅延差、位相差を補正するというものである。
【００１１】
また図２５に示すＰＬＬ回路では、電圧制御発信器３２２の出力を分周したクロックが外部クロック３２４と等しい周波数になるように数十回以上調整して徐々に遅延差、位相差を補正する構成であるため、逓倍されたクロックを得るまでに数十クロック以上待つ必要があり、高速性に欠ける、という問題があった。
【００１２】
図２４及び図２５に示す回路は、基本的にクロック制御にしか用いることができず、信号の遅延度を可変する遅延回路として用いることは不可能であった。
【００１３】
これらの問題点を解決し、高速性を実現し、かつ可変遅延回路としても利用可能なクロック信号の制御方法及びその装置を提供することを目的として、本発明者は、特願平０９−１５７０２８号において、以下に説明するような回路構成を提案している。以下、従来例（特願平０９−１５７０２８号）に記載されるクロック制御回路について、図を参照して説明する。
【００１４】
図４は、特願平０９−１５７０２８の構成を示す図である。図４に示す回路は、外部クロックを逓倍するものであって、外部クロック１を多相のクロック３に分周し、分周された多相クロック３の異なる位相パルスエッジの入力タイミング差を分割する、或いは、その分割した相の異なるクロック９ｃを多重化し、外部クロック１の相を倍増するものである。分周器２と、多相クロック逓倍回路５と、クロック合成回路８とを有している。分周器２は、外部クロック１を多相のクロック３に分周する。また多相クロック逓倍回路５は、多相クロック３のうち異なる位相クロックの異なる相のパルスをｎ分割するタイミング差分割回路４ａと、同じ相のパルスをｎ分割するタイミング差分割回路４ａと、ｎ分割された異なる相のパルス９ｃを多重化する多重化回路４ｂとを有し、多相のクロック９ａを出力する。
【００１５】
クロック合成回路８は、多重化回路４ｂから出力される多相クロック９ａを合成して単相のクロック９ｂを生成する。タイミング差分割回路４ａは並列接続されている。
【００１６】
外部クロック１を分周器２で多相のクロック３に分周し、分周された多相クロック３の異なる位相パルスエッジの入力タイミング差をタイミング差分割回路４ａにより分割し、分割した相の異なるクロック９ｃを多重化して外部クロック１を逓倍する。これにより、多相クロックの相が倍増される。
【００１７】
図５は、図４に示した多相クロック逓倍回路５として、２相クロック逓倍回路の構成の一例を示す図である。外部クロック１０５を２分周し、これを２倍周した２相のクロックを出力するものである。
【００１８】
図５において、分周器１０１は、外部クロック１０５を２分周して、２相のクロックＤ1、Ｄ2を生成する。２相クロック逓倍回路（多相クロック逓倍回路）１０２1〜１０２nは、複数直列接続されている。複数の二相クロック逓倍回路１０２1〜１０２nは、分周された多相クロックＤ1、Ｄ2（図４の３）の異なる位相パルスエッジの入力タイミング差を分割し、初段の二相クロック逓倍回路１０２1は、分周器１０１からの２相クロックＤ1、Ｄ2を倍周した二相のクロック信号Ｄ１1、Ｄ１2を生成し、同様にして、二相クロック逓倍回路１０２2、１０２3〜１０２n-1もそれぞれ前段のクロックＤ２1、Ｄ２2を次々に倍周し、最終段の二相クロック逓倍回路１０２nより、外部クロック１０５を２ｎ逓倍した二相のクロックＤn1、Ｄn2を得る。
【００１９】
クロック合成回路１０３は、最終段の二相クロック逓倍回路１０２nから出力される２ｎ逓倍の二相クロックＤn1、Ｄn2を合成し、逓倍したクロック１０７を出力する。
【００２０】
また周期検知回路１０４（図４の６）は、外部クロック１０５を入力として、各二相クロック逓倍回路１０２1〜１０２nに含まれるタイミング差分割回路のクロック周期依存を補正して負荷を調整するための制御信号１０６（図４の７）を各二相クロック逓倍回路１０２1〜１０２nに出力する。
【００２１】
周期検知回路１０４は、固定された段数のリングオシレータとカウンタから構成され、外部クロック１０５の周期中のリングオシレータ発振回数をカウンタでカウントし、そのカウント数に応じて制御信号１０５を出力する。
【００２２】
二相クロック逓倍回路１０２１〜１０２nは、周期検知回路１０４からの制御信号１０６により、特性のばらつきが解消される。
【００２３】
図５に示す回路では、図６に示すように、外部クロック１０５を１／２分周器１０１で分周し、二相のクロックＤ1、Ｄ2を生成し、このクロックＤ1、Ｄ2を初段の二相クロック逓倍回路１０２１で倍周し二相のクロックＤ１1、Ｄ１2を生成する。同様の過程を二相クロック逓倍回路１０２2〜１０２nにて繰り返し、最終段の二相クロック逓倍回路１０２nより最終的に２ｎ逓倍した二相クロックＤn1、Ｄn2を得る。
【００２４】
このクロックＤn1、Ｄn2をクロック合成回路１０３で合成し、逓倍クロック１０７を得る。
【００２５】
図６に示す例の場合、ｎ＝４に設定したものであり、逓倍クロック１０７は、外部クロック１０５と同一の周期をもち、外部クロック１０５を２ｎ逓倍（＝８逓倍）した信号として得られるように設定されている。なお、ｎ＝４の場合に限定されるものではなく、ｎは所望の整数に設定すればよい。
【００２６】
図７は、図５に示す二相クロック逓倍回路５の構成を示す図である。図５に示す複数組の二相クロック逓倍回路１０２1〜１０２nは同一構成のものであり、最終段の二相クロック逓倍回路１０２nを例にとって説明する。また二相クロック逓倍器102-nの構成は、ｎ＝４に設定した場合のものである。
【００２７】
二相クロック逓倍回路１０２nは、並列接続された第１乃至第４のタイミング差分割回路１０８〜１１１と、第１、第２の多重化回路１１２、１１３とを備えて構成されている。第１乃至第４のタイミング差分割回路１０８〜１１１は、二相のクロックＤ(n-1)1、Ｄ(n-1)2が２つの入力端に入力される。制御信号１０６及び相補関係のタイミング差分割回路１０８〜１１１からの４相のクロックＰ1、Ｐ2、Ｐ3、Ｐ4が帰還入力されるようになっている。
【００２８】
また、第１、第２の多重化回路１１２、１１３は、第１乃至第４のタイミング差分割回路１０８〜１１１からの二相のクロックＰ1、Ｐ3と、Ｐ2、Ｐ4を入力として多重化し、二相のクロックＤn1、Ｄn2を生成する。
【００２９】
次に図７に示した二相クロック逓倍回路の動作について図８を用いて説明する。
【００３０】
二相クロック逓倍回路１０２nには、前段からの２相クロックＤ（ｎ−１）1とＤ（ｎ−１）2および周期検知回路１０４からの制御信号１０６が入力され、倍周した二相クロックＤｎ1とＤｎ2を出力する。
【００３１】
二相クロック逓倍回路１０２nでは、２相クロックＤ（ｎ−１）1とＤ（ｎ−１）2と制御信号１０６は、４組のタイミング差分割回路１０８〜１１１のすべてに入力され、クロックＰ1〜Ｐ4は４組のタイミング差分割回路１０８〜１１１４から出力され、クロックＰ1〜Ｐ4は対応する各タイミング差分割回路１０８〜１１１に帰還入力される。
【００３２】
図８に示すように、クロックＰ1の立上がりは、クロックＤ（ｎ−１）1の立上がりからタイミング差分割回路１０８の内部遅延時分の遅れで決定される。
【００３３】
クロックＰ2の立上がりは、クロックＤ（ｎ−１）1の立上がりとクロックＤ（ｎ−１）2の立上がりのタイミング差の分割と内部遅延分の遅れで決定される。
【００３４】
クロックＰ3の立上がりは、クロックＤ（ｎ−１）2の立上がりからの内部遅延分の遅れで決定される。クロックＰ4の立上がりは、クロックＤ（ｎ−１）2の立上がりとクロックＤ（ｎ−１）1の立上がりのタイミング差の分割と内部遅延分の遅れにより決定される。
【００３５】
また、クロックＰ2は、タイミング差分割回路１０８に入力されクロックＰ1の立下がりを制御する。クロックＰ3は、タイミング分割器１０９に入力されクロックＰ2の立ち下がりを制御する。クロックＰ4は、タイミング分割器１１０に入力しクロックＰ3の立ち下がりを制御する。クロックＰ1は、タイミング分割器１１１に入力されクロックＰ4の立ち下がりを制御する。
【００３６】
したがって、クロックＰ1、Ｐ2、Ｐ3、Ｐ4は、その周期がクロックＤ（ｎ−１）1とＤ（ｎ−１）2と等しく、ほぼデューティー２５％の４相の信号となる。
【００３７】
さらにクロックＰ1とＰ3は、多重化回路１１２に入力されて多重化され、クロック信号Ｄｎ1として出力される。
【００３８】
クロックＰ2とＰ4は、多重化回路１１３に入力されて多重化され、クロック信号Ｄｎ２として出力される。
【００３９】
クロックＤｎ1とＤｎ2は、その周期がクロックＤ（ｎ−１）1とＤ（ｎ−１）2の１／２、ほぼデューティー５０％の２相クロックになる。
【００４０】
次に図７に用いたタイミング差分割回路１０８〜１１１の構成の具体例について図９乃至図１２を参照して説明する。図９乃至図１２において、ＭＰ１１、ＭＰ２１、ＭＰ３１、ＭＰ４１はＰチャネルＭＯＳトランジスタ、ＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４、ＭＮ１５、ＭＮ１６、ＭＮ１７、ＭＮ１８、ＭＮ１９、ＭＮ２１、ＭＮ２２、ＭＮ２３、ＭＮ２４、ＭＮ２５、ＭＮ２６、ＭＮ２７、ＭＮ２８、ＭＮ２９、ＭＮ３１、ＭＮ３２、ＭＮ３３、ＭＮ３４、ＭＮ３５、ＭＮ３６、ＭＮ３７、ＭＮ３８、ＭＮ３９、ＭＮ４１、ＭＮ４２、ＭＮ４３、ＭＮ４４、ＭＮ４５、ＭＮ４６、ＭＮ４７、ＭＮ４８、ＭＮ４９はＮチャネルＭＯＳトランジスタである。ＣＡＰ１１、ＣＡＰ１２、ＣＡＰ１３、ＣＡＰ２１、ＣＡＰ２２、ＣＡＰ２３、ＣＡＰ３１、ＣＡＰ３２、ＣＡＰ３３、ＣＡＰ４１、ＣＡＰ４２、ＣＡＰ４３は容量素子である。
【００４１】
タイミング差分割回路１０８〜１１１は、同一の素子構成とされている。１つの２入力ＮＡＮＤ１０、１つのインバータ１１、１つのＰチャネルＭＯＳトランジスタ、３組の２つ直列に接続したＮチャネルＭＯＳトランジスタ、３組の直列接続されたＮチャネルＭＯＳトランジスタと容量素子から構成されている。３つのＮＡＮＤは、全て等しいゲート幅からなり、３組のＮＭＯＳのゲート幅と容量素子の容量は、１：２：４のサイズ比となっている。
【００４２】
図９、図１１にそれぞれ示すタイミング差分割回路１０８、１１０の構成は互いに等しく、入力Ｄ(n-1)１、Ｄ(n-1)2の接続と、入力Ｐ２（Ｐ４）の接続が相違している。
【００４３】
図９を参照すると、タイミング差分割回路１０８は、信号Ｄ(n-1)2と信号Ｐ2を入力とするＮＡＮＤ回路ＮＡＮＤ１１と、電源ＶＣＣにソースが接続されゲートがＮＡＮＤ１１の出力端に接続され、ドレインが内部ノードＮ１２に接続されたＰチャネルＭＯＳトランジスタＭＰ１１と、内部ノードＮ１２にドレインが共通に接続され、ゲートが信号Ｄ(n-1)１に共通に接続されたＮチャネルＭＯＳトランジスタＭＮ１２、ＭＮ１３、及びゲートがグランド電位に接続されたＮチャネルＭＯＳトランジスタＭＮ１１と、ソースがグランド電位ＧＮＤに共通接続され、ゲートがＮＡＮＤ１１の出力端に共通に接続されたＮチャネルＭＯＳトランジスタＭＮ１４、ＭＮ１５、ＭＮ１６と、を備え、内部ノードＮ１２はインバータＩＮＶ１１の入力端に接続され、インバータＩＮＶ１１の出力端から信号Ｐ１を出力する。内部ノードＮ１２には、ドレインが共通接続されゲートがそれぞれ制御信号に接続されたＮチャネルＭＯＳトランジスタＭＮ１７、ＭＮ１８、ＭＮ１９と、一端がＮチャネルＭＯＳトランジスタＭＮ１７、ＭＮ１８、ＭＮ１９のソースに接続され他端がグランド電位に共通接続された容量ＣＡＰ１１、ＣＡＰ１２，ＣＡＰ１３を備えて構成されている。
【００４４】
図１０を参照すると、タイミング差分割回路１０９は、信号Ｄ(n-1)２と信号Ｐ３を入力とするＮＡＮＤ回路ＮＡＮＤ２１と、電源ＶＣＣにソースが接続されゲートがＮＡＮＤ２１の出力端に接続され、ドレインが内部ノードＮ２２に接続されたＰチャネルＭＯＳトランジスタＭＰ２１と、内部ノードＮ２２にドレインが接続され、ゲートが、信号Ｄ(n-1)１に接続されたＮチャネルＭＯＳトランジスタＭＮ２１と、内部ノードＮ２２にドレインが共通接続され、ゲートが、信号Ｄ(n-1)２に接続されたＮチャネルＭＯＳトランジスタＭＮ２２、ＭＮ２３と、ソースがグランド電位ＧＮＤに共通接続され、ゲートがＮＡＮＤ２１の出力端に共通に接続されたＮチャネルＭＯＳトランジスタＭＮ２４、ＭＮ２５、ＭＮ２６と、を備え、内部ノードＮ２２はインバータＩＮＶ２１の入力端に接続されされ、インバータＩＮＶ２１の出力端から信号Ｐ３を出力する。内部ノードＮ２２には、ドレインが共通接続されゲートがそれぞれ制御信号に接続されたＮチャネルＭＯＳトランジスタＭＮ２７、ＭＮ２８、ＭＮ２９と、一端がＮチャネルＭＯＳトランジスタＭＮ２７、ＭＮ２８、ＭＮ２９のソースに接続され他端がグランド電位に共通接続された容量ＣＡＰ２１、ＣＡＰ２２，ＣＡＰ２３を備えて構成されている。
【００４５】
図１１を参照すると、タイミング差分割回路１１０は、信号Ｄ(n-1)１と信号Ｐ４を入力とするＮＡＮＤ回路ＮＡＮＤ３１と、電源ＶＣＣにソースが接続されゲートがＮＡＮＤ３１の出力端に接続され、ドレインが内部ノードＮ３２に接続されたＰチャネルＭＯＳトランジスタＭＰ３１と、内部ノードＮ３２にドレインが共通に接続され、ゲートが信号Ｄ(n-1)１に共通に接続されたＮチャネルＭＯＳトランジスタＭＮ３２、ＭＮ３３及び及びゲートがグランド電位に接続されたＮチャネルＭＯＳトランジスタＭＮ１１と、ソースがグランド電位ＧＮＤに共通接続され、ゲートがＮＡＮＤ３１の出力端に共通に接続されたＮチャネルＭＯＳトランジスタＭＮ３４、ＭＮ３５、ＭＮ３６と、を備え、内部ノードＮ３２はインバータＩＮＶ３１の入力端に接続され、インバータＩＮＶ３１の出力端から信号Ｐ３を出力する。内部ノードＮ３２には、ドレインが共通接続されゲートがそれぞれ制御信号に接続されたＮチャネルＭＯＳトランジスタＭＮ３７、ＭＮ３８、ＭＮ３９と、一端がＮチャネルＭＯＳトランジスタＭＮ３７、ＭＮ３８、ＭＮ３９のソースに接続され他端がグランド電位に共通接続された容量ＣＡＰ３１、ＣＡＰ３２，ＣＡＰ３３を備えて構成されている。
【００４６】
図１２を参照すると、タイミング差分割回路１１１は、信号Ｄ(n-1)１と信号Ｐ１を入力とするＮＡＮＤ回路ＮＡＮＤ４１と、電源ＶＣＣにソースが接続されゲートがＮＡＮＤ４１の出力端に接続され、ドレインが内部ノードＮ４２に接続されたＰチャネルＭＯＳトランジスタＭＰ４１と、内部ノードＮ４２にドレインが接続され、ゲートが、信号Ｄ(n-1)２に接続されたＮチャネルＭＯＳトランジスタＭＮ４１と、内部ノードＮ４２にドレインが共通接続され、ゲートが、信号Ｄ(n-1)１に接続されたＮチャネルＭＯＳトランジスタＭＮ４２、ＭＮ４３と、ソースがグランド電位ＧＮＤに共通接続され、ゲートがＮＡＮＤ４１の出力端に共通に接続されたＮチャネルＭＯＳトランジスタＭＮ４４、ＭＮ４５、ＭＮ４６と、を備え、内部ノードＮ４１はインバータＩＮＶ４１の入力端に接続されされ、インバータＩＮＶ４１の出力端から信号Ｐ４を出力する。内部ノードＮ４２には、ドレインが共通接続されゲートがそれぞれ制御信号に接続されたＮチャネルＭＯＳトランジスタＭＮ４７、ＭＮ４８、ＭＮ４９と、一端がＮチャネルＭＯＳトランジスタＭＮ４７、ＭＮ４８、ＭＮ４９のソースに接続され他端がグランド電位に共通接続された容量ＣＡＰ４１、ＣＡＰ４２，ＣＡＰ４３を備えて構成されている。
【００４７】
次に、タイミング差分割回路１０８〜１１１の動作について、図１３のタイミング波形図を参照して説明する。図９と図１１に示すタイミング差分割回路１０８、１１０は、入出力信号以外は、同じ回路構成であり、図１０と図１２に示すタイミング差分割回路１０７、１１１は、入出力信号以外は、同じ回路構成であるため、図９、図１０に示したタイミング差分割回路１０８、１０９の動作について説明する。
【００４８】
図９に示すタイミング差分割回路１０８の内部動作については、図１３のｔ１からｔ３期間で１周期になっているため、その１周期の期間の内部ノード波形を図示してある。
【００４９】
まず、クロックＰ1の立上がりタイミングについて説明する。
【００５０】
クロックＤ（ｎ−１）1の立上がりエッジにより、ノードＮ１２の電荷が、ＮチャネルＭＯＳトランジスタＭＮ１２、ＭＮ１３に引き抜かれ、ノードＮ１２の電位がインバータＩＮＶ１１のしきい値に達したところで、インバータＩＮＶ１１から出力されるクロックＰ1のエッジが立上がる。
【００５１】
インバータＩＮＶ１１のしきい値に達したところまで引き抜く必要のある内部ノードＮ１２の電荷をＣＶとし、ＮチャネルＭＯＳトランジスタＭＮ１２、ＭＮ１３のチャージ引き抜きの電流値をそれぞれＩとすると、クロックＤ（ｎ−１）1からＣＶの電荷量を２Ｉの電流で引き抜いた結果、すなわち、ＣＶ／２Ｉが、クロックＤ（ｎ−１）1の立上がりエッジからクロックＰ1の立上がりまでのタイミングを表す。
【００５２】
クロックＰ1の立下がりタイミングは、２入力ＮＡＮＤ１１の出力がＬｏｗになることで、ＰチャネルＭＯＳトランジスタＭＰ１１が導通し、内部ノードＮ１２がＨｉｇｈに充電されることによる。２入力ＮＡＮＤ１１には、クロックＤ（ｎ−１）2とクロックＰ2が入力され、クロックＤ（ｎ−１）2とクロックＰ2がともにＨｉｇｈの時のみ出力はＬｏｗになる。クロックＰ2がＨｉｇｈの期間は、クロックＤ（ｎ−１）2がＨｉｇｈの期間内に収まるので、出力されるクロックは、クロックＰ2を反転させたパターンになるが、パワーのオン時に、クロックＰ2の初期値が確定しない時に使う場合、クロックＤ（ｎ−１）2との間に論理をとっている。
【００５３】
図１０に示すタイミング差分割回路１０９の動作についても、図１３のｔ１からｔ３期間で１周期になっているので、その１周期の期間内部ノード波形を図示してある。
【００５４】
まず、クロックＰ2の立上がりタイミングについて説明する。クロックＤ（ｎ−１）1の立上がりエッジから時間ｔＣＫｎの期間ノードＮ２２の電荷がＮチャネルＭＯＳトランジスタＭＮ２１で引き抜かれ、時間ｔＣＫｎ後、クロックＤ（ｎ−１）2の立上がりエッジからノードＮ２２の残りの電荷がＮチャネルＭＯＳトランジスタＭＮ２２、２３で引き抜かれ、それにより、ノードＮ２２の電位がインバータＩＮＶ２１のしきい値に達したところでクロックＰ2のエッジが立上がる。ノードＮ２２の電荷をＣＶとし、ＮチャネルＭＯＳトランジスタＭＮ２１、ＭＮ２２、ＭＮ２３の電荷引き抜きの電流値をそれぞれＩとすると、クロックＤ（ｎ−１）1からＣＶの電流をｔＣＫｎの期間Ｉの電流で引き抜き、残りの期間を２Ｉで引き抜いた結果、すなわち、
ｔＣＫｎ＋（ＣＶ−ｔＣＫｎ・Ｉ）／２Ｉ
＝ＣＶ＋ｔＣＫｎ／２
がクロックＤ（ｎ−１）1の立上がりエッジからクロックＰ2の立上がりまでのタイミングを表す。
【００５５】
従って、クロックＰ1の立上がりとのタイミング差をみると、丁度ｔＣＫｎ／２となる。
【００５６】
クロックＰ2の立下がりタイミングは、２入力ＮＡＮＤ２１の出力がＬｏｗになることで、ＰチャネルＭＯＳトランジスタＭＰ２１が導通し、ノードＮ２２がＨｉｇｈに充電されることによる。２入力ＮＡＮＤ２１には、クロックＤ（ｎ−１）2とクロックＰ3が入力し、クロックＤ（ｎ−１）2とクロックＰ3がともにＨｉｇｈの時のみ出力は、Ｌｏｗになる。
【００５７】
次にクロックＰ3、Ｐ4について説明する。クロックＰ1とＰ3の立上がりタイミング差は、クロックＤ（ｎ−１）1の立上がりエッジとクロックＤ（ｎ−１）2の立上がりエッジのタイミング差がｔＣＫｎであることより、ｔＣＫｎとなる。従って、クロックＰ2とＰ3との立上がりタイミング差も、１／２ｔＣＫｎになる。同様に、クロックＰ3とＰ4、Ｐ4とＰ1の立上がりタイミング差も、１／２ｔＣＫｎになる。
【００５８】
従って、前述したようにクロックＰ1、Ｐ2、Ｐ3、Ｐ4は、２５％の４相の信号となる。
【００５９】
クロックＰ1とＰ3、Ｐ2とＰ4が、それぞれ図１４に示したＮＯＲ回路ＮＯＲ１２とインバータＩＮＶ１３からなる多重化回路１１２、１１３で多重化され、デューティー５０％の２相クロック信号になる。
【００６０】
クロックＰ1の立上がりに対し、クロックＰ2の立上がりが１／２ｔＣＫｎになるためには、ノードＮ２２の電荷をｔＣＫｎの期間、ＮチャネルＭＯＳトランジスタＭＮ２１で引き抜いても、インバータＩＮＶ２１のしきい値に達しない条件、すなわち、
ＣＶ−ｔＣＫｎ・Ｉ＞０を満たす必要がある。
【００６１】
ところが、ｔＣＫｎは、外部クロック１の周期で設計時にあらかじめ決まっておらず、電流Ｉもデバイス特性によりばらつく。
【００６２】
そこで、ＣＶ値を外部クロック１０５の周期およびデバイス特性に応じて変更することで対応している。
【００６３】
既に説明したように容量素子と接続したＮチャネルＭＯＳトランジスタのゲート（図９では、ＭＮ１７〜１９）には、制御信号１０６が入力され、共通ノード（Ｎ１２）の負荷を、制御信号１０６で可変させることができる。
【００６４】
ＮチャネルＭＯＳトランジスタと容量素子ともに、１：２：４のサイズ比となっていることより、８段階に調整できる。
【００６５】
また、すでに説明したように、制御信号１０６は、周期検知回路１０４において、外部クロック１０５の周期中のリングオシレータ発信回数をカウンターでカウントし、カウント数に応じた値である。この回路構成では、外部クロック１の周期とデバイスの特性を代表するリングオシレータの周期の相対的な関係がコード化されるので、外部クロック１の周期に対する動作範囲の増大のみならず、デバイスの特性ばらつきが解消される。
【００６６】
また、この従来例では、二相クロック逓倍回路１０２1〜１０２nを直列に接続しており、それぞれの入力クロックＤ1、Ｄ〜Ｄ（ｎ−１）1、Ｄ（ｎ−１）2の周波数は、倍ずつ変化するため、ＣＶ値が最適になるように容量値を二相クロック逓倍回路１０２1〜１０２n間で調整している。
【００６７】
以上説明したように、従来の回路では、外部クロック１を２分周し、２相クロックを生成することにより、ＰＬＬ、ＤＬＬなどのフィードバック回路を使うことなく、逓倍クロックを作ることが可能になった。
【００６８】
図１５は、特願平０９−１５７０２８号に実施例２として説明される回路構成を示す図である。１／４分周器２０１、直列接続された４相クロック逓倍回路２０２1〜２０２n、クロック合成回路２０３と、周期検知回路２０４とを備えて構成されている。
【００６９】
図１５に示した回路の動作について、図１６のタイミング図を参照して説明する。この回路では、外部クロック信号２０５を１／４分周器２０１で分周し、４相のクロックＱ1、Ｑ2、Ｑ3、Ｑ4を生成し、このクロックＱ1、Ｑ2、Ｑ3、Ｑ4を４相クロック逓倍回路２０２1で倍周した４相クロックＱ11、Ｑ12、Ｑ13、Ｑ14を生成する。同様の過程を４相クロック逓倍回路２０２2〜２０２nまで繰り返し、２ｎ逓倍した４相のクロックＱ1、Ｑ2、Ｑ3、Ｑ4を得る。このクロックＱ1、Ｑ2、Ｑ3、Ｑ4をクロック合成回路２０３で合成し、逓倍クロック２０７を得る。
【００７０】
ここで、周期検知回路２０４は、固定された段数のリングオシレータとカウンターから構成され、外部クロック２０５の周期中のリングオシレータ発信回数をカウンターでカウントし、カウント数に応じて、制御信号２０６を出力し、４相クロック逓倍回路２０２1〜２０２n中の負荷を調整する。周期検知回路２０４により、回路の外部クロック周期の動作範囲、デバイスの特性ばらつきが解消される。
【００７１】
次に図１７を参照して、４相クロック逓倍回路２０２の構成について説明する。４相クロック逓倍回路２０２1〜２０２nは同じ構成とされている。図１７を参照すると、４相クロック逓倍回路２０２nは、８組のタイミング差分割回路２０８〜２１５、８組のパルス幅補正回路２１６〜２２３と、４組の多重化回路２２４〜２２７とから構成されている。
【００７２】
８組のタイミング差分割回路２０８〜２１５、８組のパルス幅補正回路２１６〜２２３と、４組の多重化回路２２４〜２２７との内部回路については、後述する。
【００７３】
ここでは、４相クロック逓倍回路２０２nの内部の接続および動作について、図１７、図１８を参照して説明する。４相クロック逓倍回路２０２nには、前段からの４相のクロックＱ（ｎ−１）1〜Ｑ（ｎ−１）4および周期検知回路２０４からの制御信号２０６が入力され、倍周された４相のクロックＱｎ1〜Ｑｎ4を出力する。
【００７４】
４相クロック逓倍回路２０２nにおいては、制御信号２０６は、８組のタイミング差分割回路２０８〜２１５に入力され、クロックＱ（ｎ−１）1〜Ｄ（ｎ−１）4は、タイミング差分割回路２０８、２１０、２１２、２１４にそれぞれ１信号ずつ入力され、タイミング差分割回路２０９、２１１、２１３、２１５には、それぞれ２信号ずつ入力する。そして、８組のクロックＴ２1〜Ｔ２8が８組のタイミング差分割回路２０８〜２１５から出力される。
【００７５】
図１８に示すように、クロックＴ２1の立上がりは、クロックＱ（ｎ−１）1の立上がりからの内部遅延分の遅れで決定される。
【００７６】
クロックＴ２2の立上がりは、クロックＱ（ｎ−１）1の立上がりとクロックＱ（ｎ−１）2の立上がりのタイミングのタイミング分割と内部遅延分の遅れで決定される。
【００７７】
クロックＴ２3の立上がりは、クロックＱ（ｎ−１）2の立上がりからの内部遅延分の遅れで決定される。
【００７８】
クロックＴ２4の立上がりは、クロックＱ（ｎ−１）2の立上がりとクロックＱ（ｎ−１）3の立上がりのタイミングのタイミング分割と内部遅延分の遅れで決定される。
【００７９】
クロックＴ２5の立上がりは、クロックＱ（ｎ−１）3の立上がりからの内部遅延分の遅れで決定される。
【００８０】
クロックＴ２6の立上がりは、クロックＱ（ｎ−１）3の立上がりとクロックＱ（ｎ−１）4の立上がりのタイミングのタイミング分割と内部遅延分の遅れで決定される。
【００８１】
クロックＴ２7の立ち上がりは、クロックＱ（ｎ−１）4の立ち上がりからの内部遅延分決定される。
【００８２】
クロックＴ２8の立上がりは、クロックＱ（ｎ−１）4の立上がりとクロックＱ（ｎ−１）1の立上がりのタイミングのタイミング分割と内部遅延分の遅れで決定される。
【００８３】
クロックＴ２1とＴ２3は、パルス幅補正回路２１６に入力し、パルス幅補正回路２１６では、クロックＴ２1で決定される立下がりエッジ、クロックＴ２3で決定される立上がりエッジを有するＬパルスＰ２1を出力する。同様の手順で、パルスＰ２2〜Ｐ２8が生成される。従って、クロックＰ２1〜Ｐ２8は、位相が４５度ずつずれたデューティー２５％の８相のパルス群になる。
【００８４】
この後、クロックＰ２1と位相が１８０度ずれたクロックＰ２5は、多重化回路２２４で多重化反転され、デューティー２５％のクロックＱｎ1として出力される。同様の手順でクロックＱｎ2〜Ｑｎ4が生成される。従って、クロックＱｎ1〜Ｑｎ4は、位相が９０度ずつずれたデューティー５０％の４相のＨパルス群になる。
【００８５】
クロックＱｎ1〜Ｑｎ4の周期は、クロックＱ（ｎ−１）1〜Ｑ（ｎ−１）4の丁度１／２になる。すなわちクロックＱ（ｎ−１）1〜Ｑ（ｎ−１）4からクロックＱｎ1〜Ｑｎ4を生成する過程で丁度２倍に倍周されたことになる。
【００８６】
次に図１９、図２０を参照して、タイミング差分割回路２０８〜２１５の回路構成について説明する。タイミング差分割回路２０８〜２１５は互いに等しい回路構成とされる。
【００８７】
以下では、タイミング差分割回路２０８、２０９についてのみ説明する。図１９は、タイミング差分割回路２０８、図２０は、タイミング差分割回路２０９の回路構成を示す図である。図１９と図２０に示した回路は互いに同一構成とされており、２つの入力が、同一信号であるか、隣り合う２つの信号が入力されるかが相違している。すなわち２入力ＮＯＲ回路への入力信号が、図１９、図２０で相違している。
【００８８】
タイミング差分割回路２０８は、同一入力Ｑ（ｎ−１）１を入力とする２入力ＮＯＲ５１の出力ノードである内部ノードＮ５１は、インバータＩＮＶ５１の入力端に接続され、インバータＩＮＶ５１は出力端からＴ２１を出力し、さらに内部ノードＮ５１にドレインが共通接続され、周期検知回路２０４からの制御信号２０６がゲートにそれぞれ接続されオン・オフ制御されるＮチャネルＭＯＳトランジスタＭＮ５１、ＭＮ５２、ＭＮ５３と、ＮチャネルＭＯＳトランジスタＭＮ５１、ＭＮ５２、ＭＮ５３のソースとグランド電位間にそれぞれ接続された容量ＣＡＰ５１、ＣＡＰ５２、ＣＡＰ５３とを備えている。ＮチャネルＭＯＳトランジスタＭＮ５１、ＭＮ５２、ＭＮ５３のゲート幅と容量ＣＡＰ５１、ＣＡＰ５２、ＣＡＰ５３は、そのサイズ比が、例えば１：２：４とされており、周期検知回路２０４から出力される制御信号２０６に基づき、共通ノードに接続される負荷を、８段階に調整することで、クロック周期が設定される。
【００８９】
タイミング差分割回路２０９は、入力Ｑ（ｎ−１）１と入力Ｑ（ｎ−１）２を入力とする２入力ＮＯＲ６１の出力ノードである内部ノードＮ６１は、インバータＩＮＶ６１の入力端に接続され、インバータＩＮＶ６１は出力端からＴ２２を出力し、内部ノードＮ６１にドレインが共通接続され、周期検知回路２０４からの制御信号２０６がゲートにそれぞれ接続されオン・オフ制御されるＮチャネルＭＯＳトランジスタＭＮ６１、ＭＮ６２、ＭＮ６３と、ＮチャネルＭＯＳトランジスタＭＮ６１、ＭＮ６２、ＭＮ６３のソースとグランド電位間にそれぞれ接続された容量ＣＡＰ６１、ＣＡＰ６２、ＣＡＰ６３とを備えている。ＮチャネルＭＯＳトランジスタＭＮ６１、ＭＮ６２、ＭＮ６３のゲート幅と容量ＣＡＰ６１、ＣＡＰ６２、ＣＡＰ６３は、そのサイズ比が、例えば１：２：４とされており、周期検知回路２０４から出力される制御信号２０６に基づき、共通ノードに接続される負荷を、８段階に調整することで、クロック周期が設定される。
【００９０】
次に、タイミング差分割回路２０８とタイミング差分割回路２０９の動作について図２１に示したタイミング波形を参照して説明する。
【００９１】
図１６のタイミング差分割回路２０８の動作については、図２１のｔｃ２１からｔｃ２４の期間で動作部分が完了するので、その１期間の内部ノードＮ５１の波形が示されている。
【００９２】
まず、出力されるクロックＴ２1の立上がりタイミングについて説明する。２入力ＮＯＲ５１は、電源ＶＤＤと出力端の間に直列に接続され、入力信号ＩＮ１、ＩＮ２をゲートにそれぞれ入力する２つのＰチャネルＭＯＳトランジスタと、出力端とグランド間に並列に接続され、入力信号ＩＮ１、ＩＮ２をゲートにそれぞれ入力する２つのＮチャネルＭＯＳトランジスタからなる。
【００９３】
クロックＱ（ｎ−１）1の立上がりエッジによりノードＮ５１の電荷がＮＯＲ５１に引き抜かれ、これにより、ノードＮ５１の電位がインバータＩＮＶ５１のしきい値電圧に達したところで、インバータＩＮＶ５１から出力されるクロックＴ２1のエッジが立上がる。インバータＩＮＶ５１のしきい値に達したところまで引き抜く必要のあるノードＮ５１の電荷をＣＶとし、ＮチャネルＭＯＳトランジスタそれぞれの電荷引き抜きの電流値をそれぞれＩとすると、クロックＱ（ｎ−１）1の立上がりからＣＶの電荷量を２Ｉの電流で引きぬいた結果、すなわちＣＶ／２ＩがクロックＱ（ｎ−１）1の立上がりエッジからクロックＴ２1の立上がりまでのタイミングを表す。
【００９４】
クロックＴ２1の立上がりタイミングは、クロックＱ（ｎ−１）1がＬｏｗになり、２入力ＮＯＲ５１の出力側ノードＮ５１がＨｉｇｈに充電されることによる。
【００９５】
図２０のタイミング差分割回路２０９の動作についても、図２１のｔａ２１からｔａ２４の期間で動作部分がほぼ完了するので、その動作期間の内部ノードＮ６１の波形が示されている。
【００９６】
まず、出力されるクロックＴ２2の立上がりタイミングについて説明する。クロックＱ（ｎ−１）1の立上がりエッジから時間ｔＣＫｎの期間、内部ノードＮ６１の電荷がＮチャネルＭＯＳトランジスタに引き抜かれ、時間ｔＣＫｎ後、クロックＱ（ｎ−１）2の立上がりエッジからノードＮ６１の残りの電荷がＮチャネルＭＯＳトランジスタに引き抜かれ、それにより、ノードＮ６１の電位がインバータＩＮＶ６１のしきい値に達したところでクロックＴ２2のエッジが立上がる。ノードＮ６１の電荷をＣＶとし、２入力ＮＯＲ６１のＮチャネルＭＯＳトランジスタそれぞれの電荷引き抜きの電流値をそれぞれＩとすると、クロックＱ（ｎ−１）1からＣＶの電荷量をｔＣＫｎの期間Ｉの電流でひきぬき、残りの期間を２Ｉで引き抜いた結果、すなわち、
ｔＣＫｎ＋（ＣＶ−ｔＣＫｎ・Ｉ）／２Ｉ
＝ＣＶ＋ｔＣＫｎ／２
がクロックＱ（ｎ−１）1の立上がりエッジからクロックＴ２2の立上がりまでのタイミングを表す。
【００９７】
従って、クロックＴ２1の立上がりとのタイミング差をみると、丁度ｔＣＫｎ／２となる。
【００９８】
クロックＴ２2の立上がりタイミングは、クロックＱ（ｎ−１）1とＱ（ｎ−１）２の両方がＬｏｗになり、２入力ＮＯＲ６１の出力側ノードＮ６１がＨｉｇｈに充電されることによる。
【００９９】
クロックＴ２3〜Ｔ２8についても同様に説明され、クロックＴ２1〜Ｔ２8の立上がりタイミング差は、それぞれ１／２ｔＣＫｎになる。
【０１００】
パルス幅補正回路２１６〜２２３は、図２２に示すように、インバータＩＮＶ７１と２入力ＮＡＮＤ７１からなり、前述のように、位相が４５度ずつずれたデューティー２５％の８相のパルス（分割信号）群Ｐ２1〜Ｐ２8を生成する。
【０１０１】
多重化回路２２４は、図２３に示すように、２入力ＮＡＮＤ８１からなり、前述のように、位相が９０度ずつずれたデューティー５０％の４相クロック群Ｑｎ1〜Ｑｎ4を生成する。クロックＱｎ1〜Ｑｎ4の周期は、クロックＱ（ｎ−１）1〜Ｑ（ｎ−１）4の丁度１／２になる。
【０１０２】
以上のようにこの従来のクロック逓倍回路においても、共通ノードＮ６１の負荷を可変にする必要な条件は、図９等と等しいため、動作目的の等しい容量、ＮＭＯＳを組み合わせている。外部クロック信号２０５の周期に対する動作範囲の増大のみならず、デバイスの特性ばらつきが解消される。
【０１０３】
以上説明したように、特願平０９−１５７０２８号に提案した逓倍回路では、外部クロックを４分周し、４相のクロックをあらかじめ作ることにより、ＰＬＬ、ＤＬＬなどのフィードバック回路を使うことなく、逓倍クロックを作ることを可能としている。
【０１０４】
また４分周することで、ＮＡＮＤ、ＮＯＲ、インバータなどのＣＭＯＳ基本素子を用い、完全にスタティックな単純な回路で逓倍回路を構成することができる、という利点を有する。
【０１０５】
なお、特願平０９−１５７０２８号では、２相のクロックから２相の逓倍クロック、４相のクロックから４相の逓倍クロックを生成する場合について説明したが、タイミング差分割回路をツリー状に並列接続することにより、クロックの相数を２相，４相，８相と指数関数的に増やし、より高い周波数成分を発生することが可能である。
【０１０６】
特願平０９−１５７０２８号によれば、外部クロックを多相のクロックに分周し、各相の中間タイミングをとることにより、逓倍したクロックをループ構成を用いることなく、容易に生成することができる。
【０１０７】
したがって、逓倍クロックを得る期間を短縮することでき、また、必要なクロック数があらかじめ予測できるため、逓倍されたクロックを使用するまでの待ち時間を大幅に削減することができる。
【０１０８】
また、同様の方法で、２の乗数以外の逓倍を実現する方法も、特願平０９−１５７０４２号に記載されている。
【０１０９】
【発明が解決しようとする課題】
しかしながら、特願平０９−１５７０４２号、特願平０９−１５７０２８号に提案した逓倍回路における、タイミング差分割回路（インターポーレータ）においては、入力信号として多相クロックがそのまま入力されているため、動作帯域が最大限まで拡大されていない、という問題点を有している。
【０１１０】
たとえば容量素子の容量値を固定し、４相クロック信号を入力した場合、入力位相差に対し、丁度１／２になる容量値は、最小と最大で、１：３程度であるという制約があった。これについて以下に説明する。
【０１１１】
図２６は、従来のタイミング差分割回路の構成の一例を示す図である。図２６を参照すると、第１、第２の入力信号ＩＮ１、ＩＮ２を入力とする論理和回路ＯＲ１と、電源ＶＣＣと内部ノードＮ２６間に接続され、論理和回路ＯＲ１の出力信号をゲート入力とするＰチャネルＭＯＳトランジスタＭＰ１と、内部ノードＮ１の電位を反転出力するインバータＩＮＶ３と、内部ノードＮ２６にドレインが接続され、第１の入力信号ＩＮ１、第２の入力信号ＩＮ２をそれぞれゲートに入力とし、ソースが定電流源Ｉ0に接続されるＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２を備えている。内部ノードＮ２６と接地間には、ＮチャネルＭＯＳトランジスタよりなるスイッチ素子ＭＮ１１〜ＭＮ１５と、容量ＣＡＰ１１〜ＣＡＰ１５が接続され、ＮチャネルＭＯＳトランジスタよりなるスイッチ素子ＭＮ１１〜ＭＮ１５の制御端子（ゲート端子）には、図９乃至図１２等を参照して説明したタイミング差分割回路と同様、周期検知回路から出力される制御信号１０６が接続され、内部ノードＮ２６に付加する容量値が決められる。
【０１１２】
第１、第２の入力信号ＩＮ１、ＩＮ２がＬｏｗレベルのとき、論理和回路ＯＲ１の出力はＬｏｗレベルとなり、ＰチャネルＭＯＳトランジスタＭＰ１がオン（導通）し、これにより内部ノードＮ２６が電源電位に充電されインバータＩＮＶ３の出力はＬｏｗレベルとされる。
【０１１３】
第１、第２の入力信号ＩＮ１、ＩＮ２の一方又は両方がＨｉｇｈレベルとなると、論理和回路ＯＲ１の出力はＨｉｇｈレベルとなり、ＰチャネルＭＯＳトランジスタＭＰ１がオフし、内部ノードＮ２６と電源Ｖｃｃとの電源パスがオフし、一方、ＮチャネルＭＯＳトランジスタＭＮ１とＭＮ２の一方又は両方がオンして内部ノードＮ２６が放電されて、内部ノードＮ２６の電位が電源電位から下がり始め、インバータＩＮＶ３のしきい値以下に下がった場合、インバータＩＮＶ３の出力はＬｏｗレベルから立上がってＨｉｇｈレベルとなる。
【０１１４】
図２７はタイミング差分割回路（ＴＭＤ）の動作を説明するための図である。図２７（ａ）を参照すると、３つのタイミング差分割回路（ＴＭＤ）において、第一のタイミング差分割回路（ＴＭＤ）は、その二入力に、同一の入力信号ＩＮ１が入力され出力信号ＯＵＴ１を出力し、第２のタイミング差分割回路（ＴＭＤ）には入力信号ＩＮ１、ＩＮ２が入力され出力信号ＯＵＴ２を出力し、第三のタイミング差分割回路（ＴＭＤ）は、その２入力に、同一の入力信号ＩＮ２が入力され出力信号ＯＵＴ３を出力する。このうち、入力信号ＩＮ１、ＩＮ２を入力し出力信号ＯＵＴ２を出力する第二のタイミング差分割回路（ＴＭＤ）が、図１７のタイミング差分割回路２０９等の構成に対応している。またＩＮ１を共通に入力するタイミング差分割回路（ＴＭＤ）、ＩＮ２を共通に入力するタイミング差分割回路（ＴＭＤ）は、図２６において、同一信号を入力する構成とされ、図１７のタイミング差分割回路２０８等の構成に対応している。
【０１１５】
図２７（ｂ）は、タイミング差Ｔの入力信号ＩＮ１、ＩＮ２を入力した第一乃至第三のタイミング差分割回路の出力信号ＯＵＴ１〜ＯＵＴ３の出力と、第一乃至第三のタイミング差分割回路の内部ノードの変化Ａ１〜Ａ３を示している。説明を容易とするため、内部ノードは電位０から充電され、しきい値Ｖｔを超えたとき、出力信号がＬｏｗからＨｉｇｈレベルに変化（立上がる）するものとする。
【０１１６】
図２７（ｂ）を参照すると、入力信号ＩＮ１と入力信号ＩＮ２間には、タイミング差（Ｔ）があり、第一のタイミング差分割回路（ＴＭＤ）は遅延時間ｔ１の出力信号ＯＵＴ１を出力し、第三のタイミング差分割回路（ＴＭＤ）は遅延時間ｔ３の出力信号ＯＵＴ３を出力し、第二のタイミング差分割回路（ＴＭＤ）は、遅延時間ｔ２の出力信号ＯＵＴ２を出力し、遅延時間ｔ２は、遅延時間ｔ１とｔ３を分割（内分）した値とされている。
とされる。
また、
ｔ３＝Ｔ＋ＣＶ／２Ｉとされる。ただし、内部ノードが入力端に接続されるバッファ回路（インバータ）のしきい値を超えるまでに放電する電荷をＣＶとする。
【０１１７】
図２８は、周期ｔＣＫのクロックを４分周した２相のクロックＩＮ１、ＩＮ２について、図２６に示したタイミング差分割回路に同相信号、位相信号を入力した場合の入力信号と、内部ノードＮ２６の電圧変化の様子を示す信号波形図である。
【０１１８】
図２６及び図２８を参照すると、インバータＩＮＶ３のしきい値を超えるまでに放電する電荷をＣＶ（ただし、Ｃは内部ノードＮ２６に付加される容量値、ＶはインバータＩＮＶ３のしきい値電圧Ｖｔ）とすると、同相入力の場合、入力信号ＩＮ１のＬｏｗからＨｉｇｈレベルへの立上がりにより、ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２が導通し電流２Ｉで電荷を放電する。ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２が導通する期間は２ｔＣＫ以内であり、２ｔＣＫ間に電荷ＣＶを引き抜ききれないと、タイミング差分割回路の出力には出力が得られない。
【０１１９】
したがって、
ＣＶ／２Ｉ ＞ ２ｔＣＫ
を満たす容量値Ｃが、位相差Ｔの１／２成分を満たす最大値Ｃmaxになる。
【０１２０】
Ｃmax ＝ ４ｔＣＫ・Ｉ/Ｖｔ
【０１２１】
異相入力の場合、入力信号ＩＮ１のＬｏｗレベルからＨｉｇｈレベルへの立上がりにより、ＮチャネルＭＯＳトランジスタＭＮ１が導通し電流Ｉで電荷を放電し、つづいてＴ＝ｔＣＫ後、入力信号ＩＮ２のＬｏｗレベルからＨｉｇｈレベルへの立上がりにより、ＮチャネルＭＯＳトランジスタＭＮ２が導通する。
【０１２２】
インバータＩＮＶ３のしきい値に達したところまで引き抜く必要のあるノードＮ２６の電荷をＣＶとし、チャージがＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２の電荷を引き抜く電流値をそれぞれＩとすると、ＣＶの電荷量を第１の入力信号ＩＮ１の立上がりより第２の入力信号ＩＮ２の立上がりまでの位相差Ｔの間は、Ｉの電流で引き抜き、そのあと電流値２Iで引き抜く。
【０１２３】
第２入力信号ＩＮ２の立上がりまでの位相差Ｔの間に電荷ＣＶを引き抜いてしまうと、位相差Ｔの１／２成分が無くなる。そこで、ＣＶ／Ｉ＜Ｔ
Ｃmin＝ｔＣＫ・Ｉ／Ｖｔ
【０１２４】
電流２Iで引き抜く期間は、第１の入力信号ＩＮ１と第２の入力信号ＩＮ２のオーバーラップ期間Ｔovpである。このオーバラップ期間Ｔovpの間にＣＶを引き抜ききれないと、タイミング差分割回路の出力には、位相差Ｔの１／２成分が無くなる。
【０１２５】
そこで、
（ＣＶ−Ｔ・Ｉ）／２Ｉ ＜ Ｔ
を満たす最大の容量値Ｃが、位相差Ｔの１／２成分（Ｔ／２）を満たす最大値Ｃmaxになる。
【０１２６】
【０１２７】
このように、４相クロックの２つの信号（周期ｔＣＫ）を入力し、丁度１／２の遅延（２ｔＣＫ）の信号を出力する場合、充放電される内部ノードＮ２６に付加される容量の容量値の最大Ｃmaxと最小値Ｃminには、図２８に示すように、ほぼ１：３の関係にある。なお、図２８において縦軸は、タイミング差分割回路の内分比（分割値）であり、図２７（ｂ）のＡ１、Ａ２、Ａ３の遅延時間から、Ａ２／（Ａ３−Ａ２）に相当し、横軸は内部ノードＮ２６に付加される容量値である。
【０１２８】
そして、図２６等に示した従来のタイミング差分割回路の構成においては、内部ノードに付加される容量素子ＣＡＰの容量値を調整するためにＭＯＳトランジスタとＭＯＳ容量を用いているため、ＭＯＳトランジスタとＭＯＳ容量分の面積を要しており、チップ面積の増大を招く結果となる。
【０１２９】
したがって、本発明は、上記問題点に鑑みてなされたものであって、その目的は、高速化を図るとともに、チップ面積の増大を抑止低減し、広帯域動作を可能とするタイミング差分割回路を提供することにある。
【０１３０】
【課題を解決するための手段】
前記目的を達成するため、本発明に係るタイミング差分割回路（インターポーレータ）は、内部ノードと電源間のパスをオン・オフ制御する互いに並列接続される２つのスイッチを少なくとも備え、入力される２つの信号のうち、はやく遷移する方の一の信号に基づき一のスイッチがオンして前記内部ノードの容量を第１の電流で充電又は放電し、つづいて、前記一の信号よりも遅れて遷移する他の信号に基づき他のスイッチがオンし、オン状態の前記一のスイッチと前記他のスイッチを介して、前記内部ノードの容量を、前記第１の電流と第２の電流とを合わせた電流値で、充電又は放電する構成とされ、前記内部ノード電圧がしきい値電圧を超えるか、又は下回った場合に出力論理値を変える、バッファ回路を備えてなるタイミング差分割回路において、前記一の信号と前記他の信号とに基づき、前記一のスイッチがオンする期間と、前記他のスイッチがオンする期間が互いにオーバラップする期間（Ｔovp）を所望の値に設定する回路手段を備えている。
【０１３１】
本発明においては、前記回路手段が、前記オーバラップする期間（Ｔovp）を、前記一の信号よりも遅れて遷移する前記他の信号の前縁よりも前方に延ばすか、もしくは前記前記他の信号の前縁から開始し、前記一の信号の後縁よりもさらに延長された任意の値に設定する。
【０１３２】
本発明においては、前記回路手段が、前記オーバラップする期間（Ｔovp）を、前記一の信号よりも遅れて遷移する前記他の信号の前縁から、前記他の信号の後縁までとする。
【０１３３】
本発明においては、前記内部ノードの容量が、複数のＭＯＳキャパシタで構成され、前記複数のＭＯＳキャパシタは制御信号によって前記内部ノードへの接続がそれぞれ制御される。
【０１３４】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明は、内部ノード（Ｎ１）と電源間のパスをオン・オフ制御する互いに並列接続される２つのスイッチ（ＭＮ１、ＭＮ２）を少なくとも備え、入力される２つの信号（ＩＮ１、ＩＮ２）のうち、はやく遷移する方の一の信号に基づき一のスイッチ（ＭＮ１）がオンして前記内部ノード（Ｎ１）に付加される容量（Ｃ）を第１の電流（Ｉ）で充電又は放電し、つづいて、前記一の信号よりも遅れて遷移する他の信号に基づき他のスイッチ(ＭＮ２)がオンし、オン状態の前記一のスイッチと前記他のスイッチを介して、前記内部ノードを、前記第１の電流と第２の電流とを合わせた電流値（２I）で、充電又は放電する構成とされ、前記内部ノード電圧がしきい値電圧を超えるか、又は下回った場合に出力論理値を変える、バッファ回路(ＩＮＶ１)を備えてなるタイミング差分割回路において、前記一の信号と前記他の信号とに基づき、前記一のスイッチがオンする期間と、前記他のスイッチがオンする期間が互いにオーバラップする期間（Ｔovp）を所望の値に設定する回路手段（Ｌ１）を備える。
【０１３５】
より詳細には、第１、第２の入力信号（ＩＮ１、ＩＮ２）を入力とし、第１及び第２のゲート信号（Ｇ１、Ｇ２）を出力する論理回路（Ｌ１）と、ソースが第１の電源（Ｖｃｃ）に接続され、ドレインが内部ノード（Ｎ１）に接続されゲートが第１のゲート信号（Ｇ１）に接続される第１導電型のＭＯＳトランジスタ（ＭＰ１）と、内部ノード（Ｎ１）にドレインが共通接続され、第１、第２のゲート信号（Ｇ１、Ｇ２）がゲートにそれぞれ接続され、オフ、オンされる第２導電型の第２、第３のＭＯＳトランジスタ（ＭＮ１、ＭＮ２）と、第２、第３のＭＯＳトランジスタ（ＭＮ１、ＭＮ２）のソースと第２の電源間（ＧＮＤ）に接続された第１、第２の定電流源（Ｉ０1、Ｉ０2）と、内部ノード（Ｎ１）には、第１導電型の複数のＭＯＳキャパシタ（ＭＰ１１〜ＭＰ１４）が接続されており、内部ノード（Ｎ１）に入力端が接続され内部ノード電位としきい値電圧Ｖｔの大小から出力信号の値が規定されるバッファ回路（ＩＮＶ１）と、を備える。
【０１３６】
本発明の実施の形態において、論理回路（Ｌ１）は、第１のゲート信号（Ｇ１）として、第１、第２の入力信号（ＩＮ１、ＩＮ２）のうち先行する相の信号の始まりのエッジ（先端エッジ）に基づき、その始まりのエッジのタイミングが決定され、遅れる相の信号の終わりのエッジ（後端エッジ）に基づき終わりのエッジのタイミングが決定される信号を出力し、前記第２のゲート信号として、前記第１、第２の入力信号のうち遅れる相の信号の始まりのエッジに基づき始まりのエッジのタイミングが決定され、遅れる相の信号の終わりのエッジで終わりのエッジのタイミングが決定される信号を出力する。
【０１３７】
本発明の実施の形態においては、論理回路（Ｌ１）から出力される第１、第２のゲート信号のタイミングを調整することで、第２導電型の第２、第３のＭＯＳトランジスタ（ＭＮ１、ＭＮ２）がオーバラップしてオンするタイミングを調整し、４相クロックの２つの信号（周期ｔＣＫ）を入力し、丁度１／２の遅延（２ｔＣＫ）の信号を出力する場合、内部ノード（Ｎ１）に付加される容量の容量値の最大値Ｃmaxを可変させることができる。
【０１３８】
これに対して、従来にタイミング差分割回路では、図２８（ｂ）に示すように、クロックを４分周した信号（周期４ｔＣＫ）の９０度位相が異なる第１、第２の入力信号ＩＮ１、ＩＮ２の位相差Ｔとその重なり時間Ｔovp（＝ｔＣＫ）の間に、内部ノードの電荷ＣＶをしきい値電圧以下まで引き抜くことが必要とされており、最小値Ｃminと最大値Ｃmaxの比は１：３とされている。
【０１３９】
このように、外部クロックを多相のクロックに分周し、各相の中間タイミングをとることにより、逓倍したクロックをループ構成を用いることなく、容易に生成することができる回路等に用いられるタイミング差分割回路において、所望のタイミング差分割動作が可能な動作範囲を拡大することができる。
【０１４０】
さらに本発明の実施の形態においては、内部ノード（Ｎ１）に付加される容量として、ＭＯＳキャパシタ（ＭＰ１１〜ＭＰ１４）を用いたこともその特徴の一つとしている。
【０１４１】
ＭＯＳキャパシタ（ＭＰ１１〜ＭＰ１４）は、内部ノード（Ｎ１）にソースとドレインが接続されており、ゲートに制御信号１０６が入力されるＭＯＳトランジスタよりなり、Ｐ型半導体の場合、ゲートに加える電圧（制御信号１０６の電圧値）ＶＧが正電圧のとき、半導体界面に空乏層（depletion layer）が生じ、等価回路として、空乏層容量ＣＤとゲート酸化膜容量Ｃ０との合成容量の直列接続されたキャパシタが得られる。第１導電型の複数のＭＯＳトランジスタ（ＭＰ１１〜ＭＰ１４）は、互いに異なるゲート長、又はゲート幅を有している。
【０１４２】
かかる構成の本発明によれば、図９乃至図１２、図２６等を参照して説明した従来の回路よりも、集積回路化した場合のチップ面積を縮減することができる。
【０１４３】
本発明のタイミング差分割回路は、入力クロックを分周して多相クロックを生成出力する分周器（図４の２）と、入力クロックの周期を検知する周期検知回路（図４の６）と、分周器（２）から出力される多相クロックを入力とし、前記クロックを逓倍した多相クロックを生成する多相クロック逓倍回路（５）と、多相クロックを合成するクロック合成回路（９）とを備え、多相クロック逓倍回路（５）が、２つの入力のタイミング差を分割した信号を出力するタイミング差分割回路を複数備えるとともに、２つの前記タイミング差分割回路の出力をそれぞれ多重化して出力する複数の多重化回路とを備えたクロック制御装置のタイミング差分割回路に適用して好適とされる。
【０１４４】
該周期検知回路からの制御信号がタイミング差分割回路の内部ノードに接続されるＭＯＳ容量素子に制御信号として供給される。
【０１４５】
２相クロック逓倍回路が、２相のクロック（第１、第２クロック）を入力し、２つの入力のタイミング差を分割した信号を出力する４個のタイミング差分割回路（図７の１０８〜１１１）を備え、第１、第３のタイミング差分割回路の出力、第２、第４のタイミング差分割回路の出力を入力とする多重化回路を備える構成とし、このタイミング差分割回路に本発明のタイミング差分割回路が用いられる。
【０１４６】
また多相クロック逓倍回路は、ｎ相のクロック（第１乃至第ｎクロック）を入力し、２つの入力のタイミング差を分割した信号を出力する２ｎ個のタイミング差分割回路（図１７の２０８〜２１５）を備え、２Ｉ−１番目（ただし、１≦Ｉ≦ｎ）のタイミング差分割回路は、前記２つの入力としてＩ番目の同一クロックを入力とし、２Ｉ番目（ただし、１≦Ｉ≦ｎ）のタイミング差分割回路は、Ｉ番目のクロックと、（Ｉ＋１ ｍｏｄ ｎ）番目（ただし、ｍｏｄは剰余演算を表し、Ｉ＋１ ｍｏｄ ｎは、Ｉ＋１をｍで割った余り）のクロックを入力とし、Ｊ番目（ただし、１≦Ｊ≦２ｎ）のタイミング差分割回路の出力と（Ｊ＋２ ｍｏｄ ｎ）番目（ただし、Ｊ＋２ ｍｏｄ ｎは、Ｊ＋２をｎで割った余り）のタイミング差分割回路の出力とを入力とする２ｎ個のパルス幅補正回路（２１６〜２２３）と、Ｋ番目（ただし、１≦Ｋ≦ｎ）のパルス幅補正回路の出力と（Ｋ＋ｎ）番目のパルス幅補正回路の出力とを入力とするｎ個の多重化回路（２２４、２２７）とを備える構成とし、このタイミング差分割回路に本発明のタイミング差分割回路が用いてもよい。
【０１４７】
【実施例】
本発明の実施例について図面を参照して以下に説明する。
【０１４８】
図１（ａ）は、本発明の一実施例のタイミング差分割回路の構成を示す図である。タイミング差分割回路（「インターポーレータ」ともいう）は、入力クロック１（ＩＮ１）と入力クロック２（ＩＮ２）を入力とする論理回路Ｌ１と、ソースが電源に接続され、ゲートが論理回路Ｌ１の出力Ｇ１（第１ゲート信号）に接続され、ドレインがノードＮ１に接続されているＰチャネルＭＯＳトランジスタＭＰ１と、ドレインが共通ノードＮ１に接続されゲートがゲートが論理回路Ｌ１の出力Ｇ１（第１ゲート信号）とＧ２（第２ゲート信号）とにそれぞれ接続され、ソースがそれぞれ定電流源Ｉ０1、Ｉ０2に接続されているＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２とを備え、ノードＮ１がインバータＩＮＶ１の入力端に接続されている。定電流源Ｉ０1、Ｉ０2の電流値は互いに等しくＩとする。
【０１４９】
ノードＮ１に、ソースが共通接続されるとともに、ドレインが共通接続されてノードＮ１に接続された複数のＰチャネルＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ１４、ＭＰ１５を備え、ＰチャネルＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ１４、ＭＰ１５のゲートには、図４の周期検知回路６からの制御信号７が接続されている。クロック周期が大のときは、内部ノードＮ１に付加される容量値を大とし、クロック周期が小のときは、内部ノードＮ１に付加される容量値を小とする制御が行われる。
【０１５０】
第１のゲート信号Ｇ１は、入力クロック１、入力クロック２の２相入力のうち、先行する相の始まりのエッジ（前縁）をきっかけに始まりのエッジのタイミングが決定され、遅れる相の終わりのエッジ（後縁）で終わりのエッジのタイミングが決定する。
【０１５１】
第２のゲート信号Ｇ２は、入力クロック１、入力クロック２の２相入力のうち遅れる相の始まりのエッジ（前縁）をきっかけに始まりのエッジのタイミングが決定され、遅れる相の終わりのエッジ（後縁）で終わりのエッジのタイミングが決定される。
【０１５２】
ＭＯＳキャパシタを構成するＰチャネルＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ１４、ＭＰ１５のゲート長（Ｌ）又はゲート幅（Ｗ）で規定される面積が、１：２：４：８：１６からなる。これにより、容量値は、１：２：４：８：１６となる。ＰチャネルＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ１４、ＭＰ１５は制御信号１０６の電圧により、容量値が可変に設定される。
【０１５３】
図１（ｂ）は、図１（ａ）に示した本発明の一実施例のタイミング差分割回路の動作を説明するためのタイミング波形を示したものであり、１期間（４Ｔ）における、入力ＩＮ１、ＩＮ２の入力クロック１、２、論理回路Ｌ１から生成出力される第１、第２のゲート信号Ｇ１、Ｇ２と、内部ノードＮ１の波形を示してある。入力クロック１、２は、周期４Ｔのクロックを、不図示の１／４分周回路で、４分周した信号（互いに位相がＴ異なる）のうち、位相差（タイミング差）がＴの２相クロックである。
【０１５４】
第１のゲート信号Ｇ１は、その立ち上がりエッジが、位相が進んだ入力クロック１の立ち上がりエッジのタイミングで決定され、立ち下がりエッジは、遅れる相の入力クロック２の立ち下がりエッジのタイミングで決定される。
【０１５５】
第２のゲート信号Ｇ２は、その立ち上がりエッジが、相が遅れた入力クロック２の立ち上がりエッジのタイミングで決定され、立ち下がりエッジは、遅れる相の入力クロック２のたち下がりエッジのタイミングで決定される。
【０１５６】
図１（ｂ）には、内部ノードＮ１の電圧波形として、２種類波形Ｎ１ｅ、Ｎ１ｆが示されている。出力信号ＯＵＴのタイミングが、入力クロック１、２の位相差Ｔを１／２に分割した値を示すには、内部ノードＮ１と接続する容量の値に制限がある。
【０１５７】
Ｎ１ｅは、内部ノードＮ１と接続する容量の容量値が最小Ｃminの場合、Ｎ１ｆは、内部ノードＮ１と接続する容量の容量値が最大Cmaxの場合の波形を示してある。
【０１５８】
まず、内部ノードＮ１に接続する容量値が最小の場合のノードＮ１ｅの電圧波形Ｎ１について説明する。
【０１５９】
第１のゲート信号Ｇ１の立上がりエッジにより第２のゲート信号Ｇ２の立ちあがるまでの位相差Ｔの間、第１のゲート信号Ｇ１をゲートに入力とするＮチャネルＭＯＳトランジスタＭＮ１のみ導通状態になる。
【０１６０】
内部ノードＮ１の電荷がＮチャネルＭＯＳトランジスタＭＮ１に引き抜かれ、これにより、内部ノードＮ１の電位がインバータＩＮＶ１のしきい値Ｖｔに達したところで、インバータＩＮＶ１からの出力が立上がる。
【０１６１】
インバータＩＮＶ１のしきい値Ｖｔに達したところまで引き抜く必要のある内部ノードＮ１の電荷をＣＶとし、電荷がＮチャネルＭＯＳトランジスタＭＮ１の電荷引き抜きの電流値をそれぞれＩとすると、第１のゲート信号Ｇ１の立上がりからＣＶの電荷量をＩの電流で引き抜く（ノードＮ１の電圧が下がる）。
【０１６２】
第１のゲート信号Ｇ１の立上がりエッジにより第２のゲート信号Ｇ２の立ちあがりまでの位相差Ｔの間に、電荷ＣＶを引き抜ききってしまうと、タイミング差分割回路（インバータＩＮＶ１）の出力には、位相差Ｔの１／２成分が無くなる。すなわち、入力クロック２の立ち上がりの前に、タイミング差分割回路（インバータＩＮＶ１）から出力信号が出力される（出力が立ち上がる）。
【０１６３】
このため、
ＣＶ／Ｉ ＞ Ｔ
を満たす最小の容量値Ｃが、位相差Ｔの１／２成分を満たす最小値Ｃminになる。
【０１６４】
Ｃmin ＝ Ｔ・Ｉ/Ｖ
【０１６５】
次に内部ノードＮ１に接続される容量値が最大Ｃmaxの場合のノードＮ１の電圧波形Ｎ１ｆについて説明する。
【０１６６】
第１のゲート信号Ｇ１の立上がりエッジにより第２のゲート信号Ｇ２の立ちあがるまでの位相差Ｔの間、第１のゲート信号Ｇ１をゲートに入力とするＮチャネルＭＯＳトランジスタＭＮ１のみ導通状態になる。ノードＮ１の電荷がＮチャネルＭＯＳトランジスタＭＮ１によって引き抜かれる。つぎに第２のゲート信号Ｇ２の立ち上がりにより、ノードＮ１の電荷がＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２により、引き抜かれる（ノードＮ１の電圧が下がる）。ノードＮ１の電位がインバータＩＮＶ１のしきい値Ｖｔに達したところで、インバータＩＮＶ1から出力が立ち上がる。
【０１６７】
インバータＩＮＶ１のしきい値Ｖｔに達したところまで引き抜く必要のあるノードＮ１の電荷をＣＶとし、ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２の電荷引き抜きの電流値をそれぞれＩとすると、第１のゲート信号Ｇ１の立上がりから、ＣＶの電荷量を、ＮチャネルＭＯＳトランジスタＭＮ１の電流値で引き抜き、そのまま第２のゲート信号Ｇ２の立ちあがりまでの位相差Ｔの間、ＮチャネルＭＯＳトランジスタＭＮ１の電流値Ｉで引き抜き、そのあと、２Iの電流で引き抜く。
【０１６８】
電流２Iで引き抜く期間は、第１のゲート信号Ｇ１と第２のゲート信号Ｇ２のオーバーラップ期間Ｔovpである。このオーバーラップ期間Ｔovpの間にＣＶを引き抜ききれないと、タイミング差分割回路の出力には、位相差Ｔの１／２成分がなくなる。そこで
（ＣＶ−Ｔ・Ｉ）／２Ｉ ＜ Ｔovp
を満たす最大の容量値Ｃが、位相差Ｔの１／２成分を満たす最大値Ｃmaxになる。
【０１６９】
Ｃmax ＝ （２Ｔovp・＋Ｔ）Ｉ/Ｖ
【０１７０】
本発明の一実施例では、論理回路Ｌ１によって、第１のゲート信号Ｇ１と第２のゲート信号Ｇ２のオーバーラップ期間Ｔovpの大きさを調整することで、Ｃmaxの大きさが調整可能である。
【０１７１】
さらに容量をＰチャネルＭＯＳトランジスタＭＰ１１〜ＭＰ１５のソースとドレインをノードＮ１に共通接続することで、可変容量を、図２６等に示したＭＯＳトランジスタスイッチ（ＭＮ１１〜ＭＮ１４）を要せずに、構成することができ、チップ面積を縮小することができたる。
【０１７２】
図２、図３は、本発明の一実施例の構成を示す図である。図２（ａ）、図３（ａ）に示すように、入力クロックのオーバーラップ分を制御する回路を同相入力の回路、異相入力の回路でＮＡＮＤ素子を用いて作りわけている。４相クロック入力で用いている。なお、図２、図３において、入力信号としては、タイミング差のある信号ＩＮ１、ＩＮ２を入力している。また定電流源Ｉ０1、Ｉ０2の電流値は互いに等しくＩとする。
【０１７３】
図２（ａ）において、論理回路Ｌ１として、入力ＩＮ１、ＩＮ２から第１のゲート信号ＩＮ１Ａを生成する回路としてＮＡＮＤ回路ＮＡＮＤ１、第２のゲート信号ＩＮ２Ａを生成する回路としてＮＡＮＤ回路ＮＡＮＤ２を備えている。第２のゲート信号ＩＮ２ＡにはＭＯＳキャパシタ素子ＭＰ２が接続され、第１のゲート信号ＩＮ１Ａと負荷をバランスさせている。
【０１７４】
図２（ｂ）を参照すると、第１、第２のゲート信号ＩＮ１、ＩＮ２は信号ＩＮ１の立ち上がりエッジから信号ＩＮ２の立ち上がりエッジまでＨｉｇｈレベルとされ（オーバラップ期間Ｔovp＝３ｔＣＫ）、ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２がオンし、電流２Ｉで電荷を引き抜く。この期間内に、インバータＩＮＶ１の出力信号が立ち上がりエッジが存在するためには、インバータＩＮＶ１のしきい値電圧までに引く抜くべき電荷をＣＶとすると、
ＣＶ／２Ｉ＜３ｔＣＫ
Ｃmax＝ｔＣＫ・６Ｉ／Ｖ
となる。
【０１７５】
また図３（ａ）を参照すると、論理回路Ｌ１として、異相入力である第１、第２の入力ＩＮ１、ＩＮ２から第１のゲート信号ＩＮ１Ｂを生成する回路としてＮＡＮＤ回路ＮＡＮＤ１１、第２のゲート信号ＩＮ２Ｂを生成する回路として、第２の入力ＩＮ２とＨｉｇｈ固定値を入力とするＮＡＮＤ回路ＮＡＮＤ１２を備えている。第２のゲート信号ＩＮ２ＢにはＭＯＳキャパシタ素子ＭＰ２が接続され、第１のゲート信号ＩＮ１Ｂと負荷をバランスさせている。ＮＡＮＤ回路ＮＡＮＤ１３は、入力ＩＮ１とグランド電位とが入力されており、入力１と入力２の負荷をバランスさせている。
【０１７６】
第１のゲート信号ＩＮ１ＢによりＮチャネルＭＯＳトランジスタＭＮ１がオンし電流Ｉで内部ノードＮ１の電荷ＣＶ（Ｃは内部ノードの負荷容量、Ｖはインバータのしきい値電圧Ｖｔ）をｔＣＫ＝Ｔ内に引き抜いてしまう場合、タイミング差分割回路の出力には、タイミング差Ｔの分割成分１／２成分存在しなくなる。
このため、
ＣＶ／I＜ｔＣＫ
Ｃmin＝ｔＣＫ・Ｉ／Ｖ
となる。
【０１７７】
異相入力の場合、第１のゲート信号ＩＮ１Ｂと第２のゲート信号ＩＮ２Ｂのオーバーラップ期間Ｔovpの間に、ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２がオンし、電流２Ｉで、内部ノードＮ１から電荷ＣＶを引き抜く場合、タイミング差分割回路の出力には、タイミング差Ｔの分割成分１／２成分存在する。
（ＣＶ−ｔＣＫ・Ｉ）／２Ｉ ＜ ２ｔＣＫ
Ｃmax ＞（ｔＣＫ・５Ｉ）／Ｖｔ
となる。
【０１７８】
このようにタイミング差分割回路が、タイミング差の内分比１／２のタイミングを出すことが可能な容量値は、最小から最大まで１：５となり、従来の１：３よりも大幅に拡大しており、これにより、動作周波数の範囲を拡大している。
【０１７９】
なお上記実施例では、内部ノードの放電パスにＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２を並列配置したインターポレータを用いたが、ＰチャネルＭＯＳトランジスタを用いて、極性を逆にしてもよい。この場合、内部ノードＮ１は、入力信号ＩＮ１、ＩＮ２を入力とする論理回路Ｌ１から出力される第１、第２のゲート信号によって放電される代わりに、充電される。
【０１８０】
上記したタイミング差分割回路は、図４乃至図７、図１５乃至図１７に示したクロック制御回路における、タイミング差分割回路に用いて好適とされる。なお、上記実施例では、４相クロックを用いたが、これ以外にも、例えば８相、１６相の信号に適用しても有効であることは勿論である。
【０１８１】
またゲート信号を生成する論理回路Ｌ１として、ＮＡＮＤ回路等による組み合わせにより各種回路が構成可能であるが、単純に、１ショット信号を作る回路でオーバーラップ期間を増やすようにしてもよい。
【０１８２】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成に限定されるものでなく、特許請求の範囲の各請求項の発明の範囲で、当業者がなし得るであろう各種変形、修正を含むことは勿論である。
【０１８３】
【発明の効果】
以上説明したように本発明によれば、入力信号のタイミング差を所定の内分比で分割した遅延時間を有する出力信号を出力するタイミング差分割回路（インターポーレータ）において、内部ノードの立ち上がり及び立ち下がりを制御するスイッチのオン・オフ時間を制御する回路を備えたことにより、内部ノードに付加される容量値の範囲を広げることができ、簡単な論理回路で動作範囲を広げることができる、という顕著な効果を奏する。
【０１８４】
また本発明によれば、内部ノードへの容量の接続を制御するスイッチを取り除き、ＭＯＳキャパシタで容量を構成したことにより、チップ面積の増大を抑止低減することができる。
【図面の簡単な説明】
【図１】（ａ）は、本発明の一実施例の構成を示す図であり、（ｂ）は動作を説明するタイミング図である。
【図２】（ａ）は、本発明の一実施例の構成を示す図であり、（ｂ）は動作を説明するタイミング図である。
【図３】（ａ）は、本発明の一実施例の構成を示す図であり、（ｂ）は動作を説明するタイミング図である。
【図４】特願平０９−１５７０２８号のクロック信号制御装置の構成を示す図である。
【図５】特願平０９−１５７０２８号のクロック信号制御装置の構成を示す図である。
【図６】特願平０９−１５７０２８号のクロック信号制御装置の動作を示すタイミングチャートである。
【図７】特願平０９−１５７０２８号のクロック信号制御装置に用いた二相クロック逓倍回路を示す回路図である。
【図８】特願平０９−１５７０２８号のクロック信号制御装置に用いた二相クロック逓倍回路の動作を示すタイミングチャートである。
【図９】特願平０９−１５７０２８号のクロック信号制御装置に用いたタイミング差分割回路を示す回路図である。
【図１０】特願平０９−１５７０２８号のクロック信号制御装置に用いたタイミング差分割回路を示す回路図である。
【図１１】特願平０９−１５７０２８号のクロック信号制御装置に用いたタイミング差分割回路の具体例を示す回路図である。
【図１２】特願平０９−１５７０２８号のクロック信号制御装置に用いたタイミング差分割回路の具体例を示す回路図である。
【図１３】特願平０９−１５７０２８号のクロック信号制御装置に用いた４組のタイミング差分割回路の動作を示すタイミングチャートである。
【図１４】特願平０９−１５７０２８号のクロック信号制御装置に用いた多重化回路の具体例を示す回路図である。
【図１５】特願平０９−１５７０２８号のクロック信号制御装置（実施例２）の構成を示す図である。
【図１６】特願平０９−１５７０２８号のクロック信号制御装置（実施例２）の動作を示すタイミングチャートである。
【図１７】特願平０９−１５７０２８号のクロック信号制御装置（実施例２）に用いた４相クロック逓倍回路の具体例を示す回路図である。
【図１８】特願平０９−１５７０２８号のクロック信号制御装置（実施例２）に用いた４相クロック逓倍回路の動作を示すタイミングチャートである。
【図１９】特願平０９−１５７０２８号のクロック信号制御装置（実施例２）に用いたタイミング差分割回路の具体例を示す回路図である。
【図２０】特願平０９−１５７０２８号のクロック信号制御装置（実施例２）に用いたタイミング差分割回路の具体例を示す回路図である。
【図２１】特願平０９−１５７０２８号のクロック信号制御装置（実施例２）に示すタイミング差分割回路の動作を示すタイミングチャートである。
【図２２】特願平０９−１５７０２８号のクロック信号制御装置（実施例２）に用いたパルス幅補正回路の具体例を示す回路図である。
【図２３】特願平０９−１５７０２８号のクロック信号制御装置（実施例２）に用いた多重化回路の具体例を示す回路図である。
【図２４】従来例のクロック信号を逓倍する回路であって、遅延回路列を用いた場合を示す回路図である。
【図２５】従来例のクロック信号を逓倍する回路であって、ＰＬＬを用いた場合を示す回路図である。
【図２６】従来例のタイミング差分割回路（インターポーレータ）の回路構成の一例を示す図である。
【図２７】タイミング差分割回路（インターポーレーター）の動作原理を説明する図である。
【図２８】図２６に示した従来のタイミング差分割回路の動作を説明するタイミングチャートである。
【図２９】従来のタイミング差分割回路における容量値と内分比の関係の一例を示す図である。
【符号の説明】
１ 外部クロック
２ 分周器
３ 多相クロック
４、４ａ1〜４ａ8 タイミング差分割回路
５ 多相クロック逓倍回路
６ 周期検知回路
７ 制御信号
８ クロック合成回路
９ａ 多相クロック
９ｂ 逓倍クロック
９ｃ クロック
【発明の属する技術分野】
本発明は、タイミング差分割回路に関する。
【０００２】
【従来の技術】
従来のタイミング差を分割（内分、補間）する信号制御方法は、文献１（特願平０９−１５７０２８号（特開平１１−４１４５号公報））に記載されているように、クロック信号の逓倍等の用途に用いられている。
【０００３】
例えば、文献２（ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ｐｐ．２１６−２１７，Ｆｅｂ．１９９６、ＵＳＰ５，４２２，８３５、ＵＳＰ５，５３０，８３７）には、図２４に示すような、クロック信号逓倍回路が開示されている。
【０００４】
図２４を参照すると、このクロック信号逓倍回路は、４逓倍の場合、４組の遅延回路３０１、３０２、３０３、３０４と、位相比較器３０９と、計数器３１０とから構成されている。
【０００５】
第１〜第４の遅延回路３０１、３０２、３０３、３０４は、それぞれ、第１〜第４の切替器３０５〜３０８によって、出力端子が選択され、第１〜第４の遅延回路遅延回路３０１〜３０４は直列に接続される。
【０００６】
外部から第１に遅延回路２０１に入力される第１のクロック３１１と、第１〜第４の遅延回路列３０１〜３０４を通過した第５のクロック３１５とが位相比較器３０９で比較され、その比較結果に基いて、ＵＰ信号３１６またはＤＯＷＮ信号３１７が計数器３１０に転送され、計数器３１０から第１〜第４の切替器３０５〜３０８に制御信号３１８が出力され、第１のクロック３１１と第５のクロック３１５の位相が互いに等しくなるように調整される。
【０００７】
ここで、４組の遅延回路３０１〜３０４の遅延時間は等しく調整されるため、その遅延時間も等しくなり、第１のクロック３１１、第２のクロック３１２、第３のクロック３１３、第４のクロック３１４のタイミング差は等しく、そのタイミング差は、クロック周期ｔＣＫの１／４になる。
【０００８】
したがって、第１のクロック３１１、第２のクロック３１２、第３のクロック３１３、第４のクロック３１４を合成することにより、４逓倍のクロックを得る。
【０００９】
また、クロック信号を逓倍する回路としては、位相同期ループ（ＰＬＬ）が用いられている。図２５は、ＰＬＬ回路の一例を示す図である。図２５に示すように、ＰＬＬでは、電圧制御発信器３２２からの出力が分周器３２３を用いて分周され、その分周信号と外部クロック３２４とが位相比較器３１９で比較され、その比較結果がＵＰ（アップ）信号３２５またはＤＯＷＮ（ダウン）信号３２６としてチャージポンプ３２０及びループフィルタ３２１を介して電圧制御発信器３２２に入力され、その信号によって電圧制御発信器３２２が制御され、電圧制御発信器３２２の出力を分周したクロックが、外部クロック３２４と等しい周波数になるように調節される。これにより、電圧制御発信器３２２は、分周数の逆倍数の逓倍クロック３２７を出力する。
【００１０】
しかしながら、図２４に示す回路では、直列接続した遅延回路列を通過した信号と外部クロックとを数十回以上比較し、比較の毎に徐々に遅延差、位相差を補正するというものである。
【００１１】
また図２５に示すＰＬＬ回路では、電圧制御発信器３２２の出力を分周したクロックが外部クロック３２４と等しい周波数になるように数十回以上調整して徐々に遅延差、位相差を補正する構成であるため、逓倍されたクロックを得るまでに数十クロック以上待つ必要があり、高速性に欠ける、という問題があった。
【００１２】
図２４及び図２５に示す回路は、基本的にクロック制御にしか用いることができず、信号の遅延度を可変する遅延回路として用いることは不可能であった。
【００１３】
これらの問題点を解決し、高速性を実現し、かつ可変遅延回路としても利用可能なクロック信号の制御方法及びその装置を提供することを目的として、本発明者は、特願平０９−１５７０２８号において、以下に説明するような回路構成を提案している。以下、従来例（特願平０９−１５７０２８号）に記載されるクロック制御回路について、図を参照して説明する。
【００１４】
図４は、特願平０９−１５７０２８の構成を示す図である。図４に示す回路は、外部クロックを逓倍するものであって、外部クロック１を多相のクロック３に分周し、分周された多相クロック３の異なる位相パルスエッジの入力タイミング差を分割する、或いは、その分割した相の異なるクロック９ｃを多重化し、外部クロック１の相を倍増するものである。分周器２と、多相クロック逓倍回路５と、クロック合成回路８とを有している。分周器２は、外部クロック１を多相のクロック３に分周する。また多相クロック逓倍回路５は、多相クロック３のうち異なる位相クロックの異なる相のパルスをｎ分割するタイミング差分割回路４ａと、同じ相のパルスをｎ分割するタイミング差分割回路４ａと、ｎ分割された異なる相のパルス９ｃを多重化する多重化回路４ｂとを有し、多相のクロック９ａを出力する。
【００１５】
クロック合成回路８は、多重化回路４ｂから出力される多相クロック９ａを合成して単相のクロック９ｂを生成する。タイミング差分割回路４ａは並列接続されている。
【００１６】
外部クロック１を分周器２で多相のクロック３に分周し、分周された多相クロック３の異なる位相パルスエッジの入力タイミング差をタイミング差分割回路４ａにより分割し、分割した相の異なるクロック９ｃを多重化して外部クロック１を逓倍する。これにより、多相クロックの相が倍増される。
【００１７】
図５は、図４に示した多相クロック逓倍回路５として、２相クロック逓倍回路の構成の一例を示す図である。外部クロック１０５を２分周し、これを２倍周した２相のクロックを出力するものである。
【００１８】
図５において、分周器１０１は、外部クロック１０５を２分周して、２相のクロックＤ1、Ｄ2を生成する。２相クロック逓倍回路（多相クロック逓倍回路）１０２1〜１０２nは、複数直列接続されている。複数の二相クロック逓倍回路１０２1〜１０２nは、分周された多相クロックＤ1、Ｄ2（図４の３）の異なる位相パルスエッジの入力タイミング差を分割し、初段の二相クロック逓倍回路１０２1は、分周器１０１からの２相クロックＤ1、Ｄ2を倍周した二相のクロック信号Ｄ１1、Ｄ１2を生成し、同様にして、二相クロック逓倍回路１０２2、１０２3〜１０２n-1もそれぞれ前段のクロックＤ２1、Ｄ２2を次々に倍周し、最終段の二相クロック逓倍回路１０２nより、外部クロック１０５を２ｎ逓倍した二相のクロックＤn1、Ｄn2を得る。
【００１９】
クロック合成回路１０３は、最終段の二相クロック逓倍回路１０２nから出力される２ｎ逓倍の二相クロックＤn1、Ｄn2を合成し、逓倍したクロック１０７を出力する。
【００２０】
また周期検知回路１０４（図４の６）は、外部クロック１０５を入力として、各二相クロック逓倍回路１０２1〜１０２nに含まれるタイミング差分割回路のクロック周期依存を補正して負荷を調整するための制御信号１０６（図４の７）を各二相クロック逓倍回路１０２1〜１０２nに出力する。
【００２１】
周期検知回路１０４は、固定された段数のリングオシレータとカウンタから構成され、外部クロック１０５の周期中のリングオシレータ発振回数をカウンタでカウントし、そのカウント数に応じて制御信号１０５を出力する。
【００２２】
二相クロック逓倍回路１０２１〜１０２nは、周期検知回路１０４からの制御信号１０６により、特性のばらつきが解消される。
【００２３】
図５に示す回路では、図６に示すように、外部クロック１０５を１／２分周器１０１で分周し、二相のクロックＤ1、Ｄ2を生成し、このクロックＤ1、Ｄ2を初段の二相クロック逓倍回路１０２１で倍周し二相のクロックＤ１1、Ｄ１2を生成する。同様の過程を二相クロック逓倍回路１０２2〜１０２nにて繰り返し、最終段の二相クロック逓倍回路１０２nより最終的に２ｎ逓倍した二相クロックＤn1、Ｄn2を得る。
【００２４】
このクロックＤn1、Ｄn2をクロック合成回路１０３で合成し、逓倍クロック１０７を得る。
【００２５】
図６に示す例の場合、ｎ＝４に設定したものであり、逓倍クロック１０７は、外部クロック１０５と同一の周期をもち、外部クロック１０５を２ｎ逓倍（＝８逓倍）した信号として得られるように設定されている。なお、ｎ＝４の場合に限定されるものではなく、ｎは所望の整数に設定すればよい。
【００２６】
図７は、図５に示す二相クロック逓倍回路５の構成を示す図である。図５に示す複数組の二相クロック逓倍回路１０２1〜１０２nは同一構成のものであり、最終段の二相クロック逓倍回路１０２nを例にとって説明する。また二相クロック逓倍器102-nの構成は、ｎ＝４に設定した場合のものである。
【００２７】
二相クロック逓倍回路１０２nは、並列接続された第１乃至第４のタイミング差分割回路１０８〜１１１と、第１、第２の多重化回路１１２、１１３とを備えて構成されている。第１乃至第４のタイミング差分割回路１０８〜１１１は、二相のクロックＤ(n-1)1、Ｄ(n-1)2が２つの入力端に入力される。制御信号１０６及び相補関係のタイミング差分割回路１０８〜１１１からの４相のクロックＰ1、Ｐ2、Ｐ3、Ｐ4が帰還入力されるようになっている。
【００２８】
また、第１、第２の多重化回路１１２、１１３は、第１乃至第４のタイミング差分割回路１０８〜１１１からの二相のクロックＰ1、Ｐ3と、Ｐ2、Ｐ4を入力として多重化し、二相のクロックＤn1、Ｄn2を生成する。
【００２９】
次に図７に示した二相クロック逓倍回路の動作について図８を用いて説明する。
【００３０】
二相クロック逓倍回路１０２nには、前段からの２相クロックＤ（ｎ−１）1とＤ（ｎ−１）2および周期検知回路１０４からの制御信号１０６が入力され、倍周した二相クロックＤｎ1とＤｎ2を出力する。
【００３１】
二相クロック逓倍回路１０２nでは、２相クロックＤ（ｎ−１）1とＤ（ｎ−１）2と制御信号１０６は、４組のタイミング差分割回路１０８〜１１１のすべてに入力され、クロックＰ1〜Ｐ4は４組のタイミング差分割回路１０８〜１１１４から出力され、クロックＰ1〜Ｐ4は対応する各タイミング差分割回路１０８〜１１１に帰還入力される。
【００３２】
図８に示すように、クロックＰ1の立上がりは、クロックＤ（ｎ−１）1の立上がりからタイミング差分割回路１０８の内部遅延時分の遅れで決定される。
【００３３】
クロックＰ2の立上がりは、クロックＤ（ｎ−１）1の立上がりとクロックＤ（ｎ−１）2の立上がりのタイミング差の分割と内部遅延分の遅れで決定される。
【００３４】
クロックＰ3の立上がりは、クロックＤ（ｎ−１）2の立上がりからの内部遅延分の遅れで決定される。クロックＰ4の立上がりは、クロックＤ（ｎ−１）2の立上がりとクロックＤ（ｎ−１）1の立上がりのタイミング差の分割と内部遅延分の遅れにより決定される。
【００３５】
また、クロックＰ2は、タイミング差分割回路１０８に入力されクロックＰ1の立下がりを制御する。クロックＰ3は、タイミング分割器１０９に入力されクロックＰ2の立ち下がりを制御する。クロックＰ4は、タイミング分割器１１０に入力しクロックＰ3の立ち下がりを制御する。クロックＰ1は、タイミング分割器１１１に入力されクロックＰ4の立ち下がりを制御する。
【００３６】
したがって、クロックＰ1、Ｐ2、Ｐ3、Ｐ4は、その周期がクロックＤ（ｎ−１）1とＤ（ｎ−１）2と等しく、ほぼデューティー２５％の４相の信号となる。
【００３７】
さらにクロックＰ1とＰ3は、多重化回路１１２に入力されて多重化され、クロック信号Ｄｎ1として出力される。
【００３８】
クロックＰ2とＰ4は、多重化回路１１３に入力されて多重化され、クロック信号Ｄｎ２として出力される。
【００３９】
クロックＤｎ1とＤｎ2は、その周期がクロックＤ（ｎ−１）1とＤ（ｎ−１）2の１／２、ほぼデューティー５０％の２相クロックになる。
【００４０】
次に図７に用いたタイミング差分割回路１０８〜１１１の構成の具体例について図９乃至図１２を参照して説明する。図９乃至図１２において、ＭＰ１１、ＭＰ２１、ＭＰ３１、ＭＰ４１はＰチャネルＭＯＳトランジスタ、ＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４、ＭＮ１５、ＭＮ１６、ＭＮ１７、ＭＮ１８、ＭＮ１９、ＭＮ２１、ＭＮ２２、ＭＮ２３、ＭＮ２４、ＭＮ２５、ＭＮ２６、ＭＮ２７、ＭＮ２８、ＭＮ２９、ＭＮ３１、ＭＮ３２、ＭＮ３３、ＭＮ３４、ＭＮ３５、ＭＮ３６、ＭＮ３７、ＭＮ３８、ＭＮ３９、ＭＮ４１、ＭＮ４２、ＭＮ４３、ＭＮ４４、ＭＮ４５、ＭＮ４６、ＭＮ４７、ＭＮ４８、ＭＮ４９はＮチャネルＭＯＳトランジスタである。ＣＡＰ１１、ＣＡＰ１２、ＣＡＰ１３、ＣＡＰ２１、ＣＡＰ２２、ＣＡＰ２３、ＣＡＰ３１、ＣＡＰ３２、ＣＡＰ３３、ＣＡＰ４１、ＣＡＰ４２、ＣＡＰ４３は容量素子である。
【００４１】
タイミング差分割回路１０８〜１１１は、同一の素子構成とされている。１つの２入力ＮＡＮＤ１０、１つのインバータ１１、１つのＰチャネルＭＯＳトランジスタ、３組の２つ直列に接続したＮチャネルＭＯＳトランジスタ、３組の直列接続されたＮチャネルＭＯＳトランジスタと容量素子から構成されている。３つのＮＡＮＤは、全て等しいゲート幅からなり、３組のＮＭＯＳのゲート幅と容量素子の容量は、１：２：４のサイズ比となっている。
【００４２】
図９、図１１にそれぞれ示すタイミング差分割回路１０８、１１０の構成は互いに等しく、入力Ｄ(n-1)１、Ｄ(n-1)2の接続と、入力Ｐ２（Ｐ４）の接続が相違している。
【００４３】
図９を参照すると、タイミング差分割回路１０８は、信号Ｄ(n-1)2と信号Ｐ2を入力とするＮＡＮＤ回路ＮＡＮＤ１１と、電源ＶＣＣにソースが接続されゲートがＮＡＮＤ１１の出力端に接続され、ドレインが内部ノードＮ１２に接続されたＰチャネルＭＯＳトランジスタＭＰ１１と、内部ノードＮ１２にドレインが共通に接続され、ゲートが信号Ｄ(n-1)１に共通に接続されたＮチャネルＭＯＳトランジスタＭＮ１２、ＭＮ１３、及びゲートがグランド電位に接続されたＮチャネルＭＯＳトランジスタＭＮ１１と、ソースがグランド電位ＧＮＤに共通接続され、ゲートがＮＡＮＤ１１の出力端に共通に接続されたＮチャネルＭＯＳトランジスタＭＮ１４、ＭＮ１５、ＭＮ１６と、を備え、内部ノードＮ１２はインバータＩＮＶ１１の入力端に接続され、インバータＩＮＶ１１の出力端から信号Ｐ１を出力する。内部ノードＮ１２には、ドレインが共通接続されゲートがそれぞれ制御信号に接続されたＮチャネルＭＯＳトランジスタＭＮ１７、ＭＮ１８、ＭＮ１９と、一端がＮチャネルＭＯＳトランジスタＭＮ１７、ＭＮ１８、ＭＮ１９のソースに接続され他端がグランド電位に共通接続された容量ＣＡＰ１１、ＣＡＰ１２，ＣＡＰ１３を備えて構成されている。
【００４４】
図１０を参照すると、タイミング差分割回路１０９は、信号Ｄ(n-1)２と信号Ｐ３を入力とするＮＡＮＤ回路ＮＡＮＤ２１と、電源ＶＣＣにソースが接続されゲートがＮＡＮＤ２１の出力端に接続され、ドレインが内部ノードＮ２２に接続されたＰチャネルＭＯＳトランジスタＭＰ２１と、内部ノードＮ２２にドレインが接続され、ゲートが、信号Ｄ(n-1)１に接続されたＮチャネルＭＯＳトランジスタＭＮ２１と、内部ノードＮ２２にドレインが共通接続され、ゲートが、信号Ｄ(n-1)２に接続されたＮチャネルＭＯＳトランジスタＭＮ２２、ＭＮ２３と、ソースがグランド電位ＧＮＤに共通接続され、ゲートがＮＡＮＤ２１の出力端に共通に接続されたＮチャネルＭＯＳトランジスタＭＮ２４、ＭＮ２５、ＭＮ２６と、を備え、内部ノードＮ２２はインバータＩＮＶ２１の入力端に接続されされ、インバータＩＮＶ２１の出力端から信号Ｐ３を出力する。内部ノードＮ２２には、ドレインが共通接続されゲートがそれぞれ制御信号に接続されたＮチャネルＭＯＳトランジスタＭＮ２７、ＭＮ２８、ＭＮ２９と、一端がＮチャネルＭＯＳトランジスタＭＮ２７、ＭＮ２８、ＭＮ２９のソースに接続され他端がグランド電位に共通接続された容量ＣＡＰ２１、ＣＡＰ２２，ＣＡＰ２３を備えて構成されている。
【００４５】
図１１を参照すると、タイミング差分割回路１１０は、信号Ｄ(n-1)１と信号Ｐ４を入力とするＮＡＮＤ回路ＮＡＮＤ３１と、電源ＶＣＣにソースが接続されゲートがＮＡＮＤ３１の出力端に接続され、ドレインが内部ノードＮ３２に接続されたＰチャネルＭＯＳトランジスタＭＰ３１と、内部ノードＮ３２にドレインが共通に接続され、ゲートが信号Ｄ(n-1)１に共通に接続されたＮチャネルＭＯＳトランジスタＭＮ３２、ＭＮ３３及び及びゲートがグランド電位に接続されたＮチャネルＭＯＳトランジスタＭＮ１１と、ソースがグランド電位ＧＮＤに共通接続され、ゲートがＮＡＮＤ３１の出力端に共通に接続されたＮチャネルＭＯＳトランジスタＭＮ３４、ＭＮ３５、ＭＮ３６と、を備え、内部ノードＮ３２はインバータＩＮＶ３１の入力端に接続され、インバータＩＮＶ３１の出力端から信号Ｐ３を出力する。内部ノードＮ３２には、ドレインが共通接続されゲートがそれぞれ制御信号に接続されたＮチャネルＭＯＳトランジスタＭＮ３７、ＭＮ３８、ＭＮ３９と、一端がＮチャネルＭＯＳトランジスタＭＮ３７、ＭＮ３８、ＭＮ３９のソースに接続され他端がグランド電位に共通接続された容量ＣＡＰ３１、ＣＡＰ３２，ＣＡＰ３３を備えて構成されている。
【００４６】
図１２を参照すると、タイミング差分割回路１１１は、信号Ｄ(n-1)１と信号Ｐ１を入力とするＮＡＮＤ回路ＮＡＮＤ４１と、電源ＶＣＣにソースが接続されゲートがＮＡＮＤ４１の出力端に接続され、ドレインが内部ノードＮ４２に接続されたＰチャネルＭＯＳトランジスタＭＰ４１と、内部ノードＮ４２にドレインが接続され、ゲートが、信号Ｄ(n-1)２に接続されたＮチャネルＭＯＳトランジスタＭＮ４１と、内部ノードＮ４２にドレインが共通接続され、ゲートが、信号Ｄ(n-1)１に接続されたＮチャネルＭＯＳトランジスタＭＮ４２、ＭＮ４３と、ソースがグランド電位ＧＮＤに共通接続され、ゲートがＮＡＮＤ４１の出力端に共通に接続されたＮチャネルＭＯＳトランジスタＭＮ４４、ＭＮ４５、ＭＮ４６と、を備え、内部ノードＮ４１はインバータＩＮＶ４１の入力端に接続されされ、インバータＩＮＶ４１の出力端から信号Ｐ４を出力する。内部ノードＮ４２には、ドレインが共通接続されゲートがそれぞれ制御信号に接続されたＮチャネルＭＯＳトランジスタＭＮ４７、ＭＮ４８、ＭＮ４９と、一端がＮチャネルＭＯＳトランジスタＭＮ４７、ＭＮ４８、ＭＮ４９のソースに接続され他端がグランド電位に共通接続された容量ＣＡＰ４１、ＣＡＰ４２，ＣＡＰ４３を備えて構成されている。
【００４７】
次に、タイミング差分割回路１０８〜１１１の動作について、図１３のタイミング波形図を参照して説明する。図９と図１１に示すタイミング差分割回路１０８、１１０は、入出力信号以外は、同じ回路構成であり、図１０と図１２に示すタイミング差分割回路１０７、１１１は、入出力信号以外は、同じ回路構成であるため、図９、図１０に示したタイミング差分割回路１０８、１０９の動作について説明する。
【００４８】
図９に示すタイミング差分割回路１０８の内部動作については、図１３のｔ１からｔ３期間で１周期になっているため、その１周期の期間の内部ノード波形を図示してある。
【００４９】
まず、クロックＰ1の立上がりタイミングについて説明する。
【００５０】
クロックＤ（ｎ−１）1の立上がりエッジにより、ノードＮ１２の電荷が、ＮチャネルＭＯＳトランジスタＭＮ１２、ＭＮ１３に引き抜かれ、ノードＮ１２の電位がインバータＩＮＶ１１のしきい値に達したところで、インバータＩＮＶ１１から出力されるクロックＰ1のエッジが立上がる。
【００５１】
インバータＩＮＶ１１のしきい値に達したところまで引き抜く必要のある内部ノードＮ１２の電荷をＣＶとし、ＮチャネルＭＯＳトランジスタＭＮ１２、ＭＮ１３のチャージ引き抜きの電流値をそれぞれＩとすると、クロックＤ（ｎ−１）1からＣＶの電荷量を２Ｉの電流で引き抜いた結果、すなわち、ＣＶ／２Ｉが、クロックＤ（ｎ−１）1の立上がりエッジからクロックＰ1の立上がりまでのタイミングを表す。
【００５２】
クロックＰ1の立下がりタイミングは、２入力ＮＡＮＤ１１の出力がＬｏｗになることで、ＰチャネルＭＯＳトランジスタＭＰ１１が導通し、内部ノードＮ１２がＨｉｇｈに充電されることによる。２入力ＮＡＮＤ１１には、クロックＤ（ｎ−１）2とクロックＰ2が入力され、クロックＤ（ｎ−１）2とクロックＰ2がともにＨｉｇｈの時のみ出力はＬｏｗになる。クロックＰ2がＨｉｇｈの期間は、クロックＤ（ｎ−１）2がＨｉｇｈの期間内に収まるので、出力されるクロックは、クロックＰ2を反転させたパターンになるが、パワーのオン時に、クロックＰ2の初期値が確定しない時に使う場合、クロックＤ（ｎ−１）2との間に論理をとっている。
【００５３】
図１０に示すタイミング差分割回路１０９の動作についても、図１３のｔ１からｔ３期間で１周期になっているので、その１周期の期間内部ノード波形を図示してある。
【００５４】
まず、クロックＰ2の立上がりタイミングについて説明する。クロックＤ（ｎ−１）1の立上がりエッジから時間ｔＣＫｎの期間ノードＮ２２の電荷がＮチャネルＭＯＳトランジスタＭＮ２１で引き抜かれ、時間ｔＣＫｎ後、クロックＤ（ｎ−１）2の立上がりエッジからノードＮ２２の残りの電荷がＮチャネルＭＯＳトランジスタＭＮ２２、２３で引き抜かれ、それにより、ノードＮ２２の電位がインバータＩＮＶ２１のしきい値に達したところでクロックＰ2のエッジが立上がる。ノードＮ２２の電荷をＣＶとし、ＮチャネルＭＯＳトランジスタＭＮ２１、ＭＮ２２、ＭＮ２３の電荷引き抜きの電流値をそれぞれＩとすると、クロックＤ（ｎ−１）1からＣＶの電流をｔＣＫｎの期間Ｉの電流で引き抜き、残りの期間を２Ｉで引き抜いた結果、すなわち、
ｔＣＫｎ＋（ＣＶ−ｔＣＫｎ・Ｉ）／２Ｉ
＝ＣＶ＋ｔＣＫｎ／２
がクロックＤ（ｎ−１）1の立上がりエッジからクロックＰ2の立上がりまでのタイミングを表す。
【００５５】
従って、クロックＰ1の立上がりとのタイミング差をみると、丁度ｔＣＫｎ／２となる。
【００５６】
クロックＰ2の立下がりタイミングは、２入力ＮＡＮＤ２１の出力がＬｏｗになることで、ＰチャネルＭＯＳトランジスタＭＰ２１が導通し、ノードＮ２２がＨｉｇｈに充電されることによる。２入力ＮＡＮＤ２１には、クロックＤ（ｎ−１）2とクロックＰ3が入力し、クロックＤ（ｎ−１）2とクロックＰ3がともにＨｉｇｈの時のみ出力は、Ｌｏｗになる。
【００５７】
次にクロックＰ3、Ｐ4について説明する。クロックＰ1とＰ3の立上がりタイミング差は、クロックＤ（ｎ−１）1の立上がりエッジとクロックＤ（ｎ−１）2の立上がりエッジのタイミング差がｔＣＫｎであることより、ｔＣＫｎとなる。従って、クロックＰ2とＰ3との立上がりタイミング差も、１／２ｔＣＫｎになる。同様に、クロックＰ3とＰ4、Ｐ4とＰ1の立上がりタイミング差も、１／２ｔＣＫｎになる。
【００５８】
従って、前述したようにクロックＰ1、Ｐ2、Ｐ3、Ｐ4は、２５％の４相の信号となる。
【００５９】
クロックＰ1とＰ3、Ｐ2とＰ4が、それぞれ図１４に示したＮＯＲ回路ＮＯＲ１２とインバータＩＮＶ１３からなる多重化回路１１２、１１３で多重化され、デューティー５０％の２相クロック信号になる。
【００６０】
クロックＰ1の立上がりに対し、クロックＰ2の立上がりが１／２ｔＣＫｎになるためには、ノードＮ２２の電荷をｔＣＫｎの期間、ＮチャネルＭＯＳトランジスタＭＮ２１で引き抜いても、インバータＩＮＶ２１のしきい値に達しない条件、すなわち、
ＣＶ−ｔＣＫｎ・Ｉ＞０を満たす必要がある。
【００６１】
ところが、ｔＣＫｎは、外部クロック１の周期で設計時にあらかじめ決まっておらず、電流Ｉもデバイス特性によりばらつく。
【００６２】
そこで、ＣＶ値を外部クロック１０５の周期およびデバイス特性に応じて変更することで対応している。
【００６３】
既に説明したように容量素子と接続したＮチャネルＭＯＳトランジスタのゲート（図９では、ＭＮ１７〜１９）には、制御信号１０６が入力され、共通ノード（Ｎ１２）の負荷を、制御信号１０６で可変させることができる。
【００６４】
ＮチャネルＭＯＳトランジスタと容量素子ともに、１：２：４のサイズ比となっていることより、８段階に調整できる。
【００６５】
また、すでに説明したように、制御信号１０６は、周期検知回路１０４において、外部クロック１０５の周期中のリングオシレータ発信回数をカウンターでカウントし、カウント数に応じた値である。この回路構成では、外部クロック１の周期とデバイスの特性を代表するリングオシレータの周期の相対的な関係がコード化されるので、外部クロック１の周期に対する動作範囲の増大のみならず、デバイスの特性ばらつきが解消される。
【００６６】
また、この従来例では、二相クロック逓倍回路１０２1〜１０２nを直列に接続しており、それぞれの入力クロックＤ1、Ｄ〜Ｄ（ｎ−１）1、Ｄ（ｎ−１）2の周波数は、倍ずつ変化するため、ＣＶ値が最適になるように容量値を二相クロック逓倍回路１０２1〜１０２n間で調整している。
【００６７】
以上説明したように、従来の回路では、外部クロック１を２分周し、２相クロックを生成することにより、ＰＬＬ、ＤＬＬなどのフィードバック回路を使うことなく、逓倍クロックを作ることが可能になった。
【００６８】
図１５は、特願平０９−１５７０２８号に実施例２として説明される回路構成を示す図である。１／４分周器２０１、直列接続された４相クロック逓倍回路２０２1〜２０２n、クロック合成回路２０３と、周期検知回路２０４とを備えて構成されている。
【００６９】
図１５に示した回路の動作について、図１６のタイミング図を参照して説明する。この回路では、外部クロック信号２０５を１／４分周器２０１で分周し、４相のクロックＱ1、Ｑ2、Ｑ3、Ｑ4を生成し、このクロックＱ1、Ｑ2、Ｑ3、Ｑ4を４相クロック逓倍回路２０２1で倍周した４相クロックＱ11、Ｑ12、Ｑ13、Ｑ14を生成する。同様の過程を４相クロック逓倍回路２０２2〜２０２nまで繰り返し、２ｎ逓倍した４相のクロックＱ1、Ｑ2、Ｑ3、Ｑ4を得る。このクロックＱ1、Ｑ2、Ｑ3、Ｑ4をクロック合成回路２０３で合成し、逓倍クロック２０７を得る。
【００７０】
ここで、周期検知回路２０４は、固定された段数のリングオシレータとカウンターから構成され、外部クロック２０５の周期中のリングオシレータ発信回数をカウンターでカウントし、カウント数に応じて、制御信号２０６を出力し、４相クロック逓倍回路２０２1〜２０２n中の負荷を調整する。周期検知回路２０４により、回路の外部クロック周期の動作範囲、デバイスの特性ばらつきが解消される。
【００７１】
次に図１７を参照して、４相クロック逓倍回路２０２の構成について説明する。４相クロック逓倍回路２０２1〜２０２nは同じ構成とされている。図１７を参照すると、４相クロック逓倍回路２０２nは、８組のタイミング差分割回路２０８〜２１５、８組のパルス幅補正回路２１６〜２２３と、４組の多重化回路２２４〜２２７とから構成されている。
【００７２】
８組のタイミング差分割回路２０８〜２１５、８組のパルス幅補正回路２１６〜２２３と、４組の多重化回路２２４〜２２７との内部回路については、後述する。
【００７３】
ここでは、４相クロック逓倍回路２０２nの内部の接続および動作について、図１７、図１８を参照して説明する。４相クロック逓倍回路２０２nには、前段からの４相のクロックＱ（ｎ−１）1〜Ｑ（ｎ−１）4および周期検知回路２０４からの制御信号２０６が入力され、倍周された４相のクロックＱｎ1〜Ｑｎ4を出力する。
【００７４】
４相クロック逓倍回路２０２nにおいては、制御信号２０６は、８組のタイミング差分割回路２０８〜２１５に入力され、クロックＱ（ｎ−１）1〜Ｄ（ｎ−１）4は、タイミング差分割回路２０８、２１０、２１２、２１４にそれぞれ１信号ずつ入力され、タイミング差分割回路２０９、２１１、２１３、２１５には、それぞれ２信号ずつ入力する。そして、８組のクロックＴ２1〜Ｔ２8が８組のタイミング差分割回路２０８〜２１５から出力される。
【００７５】
図１８に示すように、クロックＴ２1の立上がりは、クロックＱ（ｎ−１）1の立上がりからの内部遅延分の遅れで決定される。
【００７６】
クロックＴ２2の立上がりは、クロックＱ（ｎ−１）1の立上がりとクロックＱ（ｎ−１）2の立上がりのタイミングのタイミング分割と内部遅延分の遅れで決定される。
【００７７】
クロックＴ２3の立上がりは、クロックＱ（ｎ−１）2の立上がりからの内部遅延分の遅れで決定される。
【００７８】
クロックＴ２4の立上がりは、クロックＱ（ｎ−１）2の立上がりとクロックＱ（ｎ−１）3の立上がりのタイミングのタイミング分割と内部遅延分の遅れで決定される。
【００７９】
クロックＴ２5の立上がりは、クロックＱ（ｎ−１）3の立上がりからの内部遅延分の遅れで決定される。
【００８０】
クロックＴ２6の立上がりは、クロックＱ（ｎ−１）3の立上がりとクロックＱ（ｎ−１）4の立上がりのタイミングのタイミング分割と内部遅延分の遅れで決定される。
【００８１】
クロックＴ２7の立ち上がりは、クロックＱ（ｎ−１）4の立ち上がりからの内部遅延分決定される。
【００８２】
クロックＴ２8の立上がりは、クロックＱ（ｎ−１）4の立上がりとクロックＱ（ｎ−１）1の立上がりのタイミングのタイミング分割と内部遅延分の遅れで決定される。
【００８３】
クロックＴ２1とＴ２3は、パルス幅補正回路２１６に入力し、パルス幅補正回路２１６では、クロックＴ２1で決定される立下がりエッジ、クロックＴ２3で決定される立上がりエッジを有するＬパルスＰ２1を出力する。同様の手順で、パルスＰ２2〜Ｐ２8が生成される。従って、クロックＰ２1〜Ｐ２8は、位相が４５度ずつずれたデューティー２５％の８相のパルス群になる。
【００８４】
この後、クロックＰ２1と位相が１８０度ずれたクロックＰ２5は、多重化回路２２４で多重化反転され、デューティー２５％のクロックＱｎ1として出力される。同様の手順でクロックＱｎ2〜Ｑｎ4が生成される。従って、クロックＱｎ1〜Ｑｎ4は、位相が９０度ずつずれたデューティー５０％の４相のＨパルス群になる。
【００８５】
クロックＱｎ1〜Ｑｎ4の周期は、クロックＱ（ｎ−１）1〜Ｑ（ｎ−１）4の丁度１／２になる。すなわちクロックＱ（ｎ−１）1〜Ｑ（ｎ−１）4からクロックＱｎ1〜Ｑｎ4を生成する過程で丁度２倍に倍周されたことになる。
【００８６】
次に図１９、図２０を参照して、タイミング差分割回路２０８〜２１５の回路構成について説明する。タイミング差分割回路２０８〜２１５は互いに等しい回路構成とされる。
【００８７】
以下では、タイミング差分割回路２０８、２０９についてのみ説明する。図１９は、タイミング差分割回路２０８、図２０は、タイミング差分割回路２０９の回路構成を示す図である。図１９と図２０に示した回路は互いに同一構成とされており、２つの入力が、同一信号であるか、隣り合う２つの信号が入力されるかが相違している。すなわち２入力ＮＯＲ回路への入力信号が、図１９、図２０で相違している。
【００８８】
タイミング差分割回路２０８は、同一入力Ｑ（ｎ−１）１を入力とする２入力ＮＯＲ５１の出力ノードである内部ノードＮ５１は、インバータＩＮＶ５１の入力端に接続され、インバータＩＮＶ５１は出力端からＴ２１を出力し、さらに内部ノードＮ５１にドレインが共通接続され、周期検知回路２０４からの制御信号２０６がゲートにそれぞれ接続されオン・オフ制御されるＮチャネルＭＯＳトランジスタＭＮ５１、ＭＮ５２、ＭＮ５３と、ＮチャネルＭＯＳトランジスタＭＮ５１、ＭＮ５２、ＭＮ５３のソースとグランド電位間にそれぞれ接続された容量ＣＡＰ５１、ＣＡＰ５２、ＣＡＰ５３とを備えている。ＮチャネルＭＯＳトランジスタＭＮ５１、ＭＮ５２、ＭＮ５３のゲート幅と容量ＣＡＰ５１、ＣＡＰ５２、ＣＡＰ５３は、そのサイズ比が、例えば１：２：４とされており、周期検知回路２０４から出力される制御信号２０６に基づき、共通ノードに接続される負荷を、８段階に調整することで、クロック周期が設定される。
【００８９】
タイミング差分割回路２０９は、入力Ｑ（ｎ−１）１と入力Ｑ（ｎ−１）２を入力とする２入力ＮＯＲ６１の出力ノードである内部ノードＮ６１は、インバータＩＮＶ６１の入力端に接続され、インバータＩＮＶ６１は出力端からＴ２２を出力し、内部ノードＮ６１にドレインが共通接続され、周期検知回路２０４からの制御信号２０６がゲートにそれぞれ接続されオン・オフ制御されるＮチャネルＭＯＳトランジスタＭＮ６１、ＭＮ６２、ＭＮ６３と、ＮチャネルＭＯＳトランジスタＭＮ６１、ＭＮ６２、ＭＮ６３のソースとグランド電位間にそれぞれ接続された容量ＣＡＰ６１、ＣＡＰ６２、ＣＡＰ６３とを備えている。ＮチャネルＭＯＳトランジスタＭＮ６１、ＭＮ６２、ＭＮ６３のゲート幅と容量ＣＡＰ６１、ＣＡＰ６２、ＣＡＰ６３は、そのサイズ比が、例えば１：２：４とされており、周期検知回路２０４から出力される制御信号２０６に基づき、共通ノードに接続される負荷を、８段階に調整することで、クロック周期が設定される。
【００９０】
次に、タイミング差分割回路２０８とタイミング差分割回路２０９の動作について図２１に示したタイミング波形を参照して説明する。
【００９１】
図１６のタイミング差分割回路２０８の動作については、図２１のｔｃ２１からｔｃ２４の期間で動作部分が完了するので、その１期間の内部ノードＮ５１の波形が示されている。
【００９２】
まず、出力されるクロックＴ２1の立上がりタイミングについて説明する。２入力ＮＯＲ５１は、電源ＶＤＤと出力端の間に直列に接続され、入力信号ＩＮ１、ＩＮ２をゲートにそれぞれ入力する２つのＰチャネルＭＯＳトランジスタと、出力端とグランド間に並列に接続され、入力信号ＩＮ１、ＩＮ２をゲートにそれぞれ入力する２つのＮチャネルＭＯＳトランジスタからなる。
【００９３】
クロックＱ（ｎ−１）1の立上がりエッジによりノードＮ５１の電荷がＮＯＲ５１に引き抜かれ、これにより、ノードＮ５１の電位がインバータＩＮＶ５１のしきい値電圧に達したところで、インバータＩＮＶ５１から出力されるクロックＴ２1のエッジが立上がる。インバータＩＮＶ５１のしきい値に達したところまで引き抜く必要のあるノードＮ５１の電荷をＣＶとし、ＮチャネルＭＯＳトランジスタそれぞれの電荷引き抜きの電流値をそれぞれＩとすると、クロックＱ（ｎ−１）1の立上がりからＣＶの電荷量を２Ｉの電流で引きぬいた結果、すなわちＣＶ／２ＩがクロックＱ（ｎ−１）1の立上がりエッジからクロックＴ２1の立上がりまでのタイミングを表す。
【００９４】
クロックＴ２1の立上がりタイミングは、クロックＱ（ｎ−１）1がＬｏｗになり、２入力ＮＯＲ５１の出力側ノードＮ５１がＨｉｇｈに充電されることによる。
【００９５】
図２０のタイミング差分割回路２０９の動作についても、図２１のｔａ２１からｔａ２４の期間で動作部分がほぼ完了するので、その動作期間の内部ノードＮ６１の波形が示されている。
【００９６】
まず、出力されるクロックＴ２2の立上がりタイミングについて説明する。クロックＱ（ｎ−１）1の立上がりエッジから時間ｔＣＫｎの期間、内部ノードＮ６１の電荷がＮチャネルＭＯＳトランジスタに引き抜かれ、時間ｔＣＫｎ後、クロックＱ（ｎ−１）2の立上がりエッジからノードＮ６１の残りの電荷がＮチャネルＭＯＳトランジスタに引き抜かれ、それにより、ノードＮ６１の電位がインバータＩＮＶ６１のしきい値に達したところでクロックＴ２2のエッジが立上がる。ノードＮ６１の電荷をＣＶとし、２入力ＮＯＲ６１のＮチャネルＭＯＳトランジスタそれぞれの電荷引き抜きの電流値をそれぞれＩとすると、クロックＱ（ｎ−１）1からＣＶの電荷量をｔＣＫｎの期間Ｉの電流でひきぬき、残りの期間を２Ｉで引き抜いた結果、すなわち、
ｔＣＫｎ＋（ＣＶ−ｔＣＫｎ・Ｉ）／２Ｉ
＝ＣＶ＋ｔＣＫｎ／２
がクロックＱ（ｎ−１）1の立上がりエッジからクロックＴ２2の立上がりまでのタイミングを表す。
【００９７】
従って、クロックＴ２1の立上がりとのタイミング差をみると、丁度ｔＣＫｎ／２となる。
【００９８】
クロックＴ２2の立上がりタイミングは、クロックＱ（ｎ−１）1とＱ（ｎ−１）２の両方がＬｏｗになり、２入力ＮＯＲ６１の出力側ノードＮ６１がＨｉｇｈに充電されることによる。
【００９９】
クロックＴ２3〜Ｔ２8についても同様に説明され、クロックＴ２1〜Ｔ２8の立上がりタイミング差は、それぞれ１／２ｔＣＫｎになる。
【０１００】
パルス幅補正回路２１６〜２２３は、図２２に示すように、インバータＩＮＶ７１と２入力ＮＡＮＤ７１からなり、前述のように、位相が４５度ずつずれたデューティー２５％の８相のパルス（分割信号）群Ｐ２1〜Ｐ２8を生成する。
【０１０１】
多重化回路２２４は、図２３に示すように、２入力ＮＡＮＤ８１からなり、前述のように、位相が９０度ずつずれたデューティー５０％の４相クロック群Ｑｎ1〜Ｑｎ4を生成する。クロックＱｎ1〜Ｑｎ4の周期は、クロックＱ（ｎ−１）1〜Ｑ（ｎ−１）4の丁度１／２になる。
【０１０２】
以上のようにこの従来のクロック逓倍回路においても、共通ノードＮ６１の負荷を可変にする必要な条件は、図９等と等しいため、動作目的の等しい容量、ＮＭＯＳを組み合わせている。外部クロック信号２０５の周期に対する動作範囲の増大のみならず、デバイスの特性ばらつきが解消される。
【０１０３】
以上説明したように、特願平０９−１５７０２８号に提案した逓倍回路では、外部クロックを４分周し、４相のクロックをあらかじめ作ることにより、ＰＬＬ、ＤＬＬなどのフィードバック回路を使うことなく、逓倍クロックを作ることを可能としている。
【０１０４】
また４分周することで、ＮＡＮＤ、ＮＯＲ、インバータなどのＣＭＯＳ基本素子を用い、完全にスタティックな単純な回路で逓倍回路を構成することができる、という利点を有する。
【０１０５】
なお、特願平０９−１５７０２８号では、２相のクロックから２相の逓倍クロック、４相のクロックから４相の逓倍クロックを生成する場合について説明したが、タイミング差分割回路をツリー状に並列接続することにより、クロックの相数を２相，４相，８相と指数関数的に増やし、より高い周波数成分を発生することが可能である。
【０１０６】
特願平０９−１５７０２８号によれば、外部クロックを多相のクロックに分周し、各相の中間タイミングをとることにより、逓倍したクロックをループ構成を用いることなく、容易に生成することができる。
【０１０７】
したがって、逓倍クロックを得る期間を短縮することでき、また、必要なクロック数があらかじめ予測できるため、逓倍されたクロックを使用するまでの待ち時間を大幅に削減することができる。
【０１０８】
また、同様の方法で、２の乗数以外の逓倍を実現する方法も、特願平０９−１５７０４２号に記載されている。
【０１０９】
【発明が解決しようとする課題】
しかしながら、特願平０９−１５７０４２号、特願平０９−１５７０２８号に提案した逓倍回路における、タイミング差分割回路（インターポーレータ）においては、入力信号として多相クロックがそのまま入力されているため、動作帯域が最大限まで拡大されていない、という問題点を有している。
【０１１０】
たとえば容量素子の容量値を固定し、４相クロック信号を入力した場合、入力位相差に対し、丁度１／２になる容量値は、最小と最大で、１：３程度であるという制約があった。これについて以下に説明する。
【０１１１】
図２６は、従来のタイミング差分割回路の構成の一例を示す図である。図２６を参照すると、第１、第２の入力信号ＩＮ１、ＩＮ２を入力とする論理和回路ＯＲ１と、電源ＶＣＣと内部ノードＮ２６間に接続され、論理和回路ＯＲ１の出力信号をゲート入力とするＰチャネルＭＯＳトランジスタＭＰ１と、内部ノードＮ１の電位を反転出力するインバータＩＮＶ３と、内部ノードＮ２６にドレインが接続され、第１の入力信号ＩＮ１、第２の入力信号ＩＮ２をそれぞれゲートに入力とし、ソースが定電流源Ｉ0に接続されるＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２を備えている。内部ノードＮ２６と接地間には、ＮチャネルＭＯＳトランジスタよりなるスイッチ素子ＭＮ１１〜ＭＮ１５と、容量ＣＡＰ１１〜ＣＡＰ１５が接続され、ＮチャネルＭＯＳトランジスタよりなるスイッチ素子ＭＮ１１〜ＭＮ１５の制御端子（ゲート端子）には、図９乃至図１２等を参照して説明したタイミング差分割回路と同様、周期検知回路から出力される制御信号１０６が接続され、内部ノードＮ２６に付加する容量値が決められる。
【０１１２】
第１、第２の入力信号ＩＮ１、ＩＮ２がＬｏｗレベルのとき、論理和回路ＯＲ１の出力はＬｏｗレベルとなり、ＰチャネルＭＯＳトランジスタＭＰ１がオン（導通）し、これにより内部ノードＮ２６が電源電位に充電されインバータＩＮＶ３の出力はＬｏｗレベルとされる。
【０１１３】
第１、第２の入力信号ＩＮ１、ＩＮ２の一方又は両方がＨｉｇｈレベルとなると、論理和回路ＯＲ１の出力はＨｉｇｈレベルとなり、ＰチャネルＭＯＳトランジスタＭＰ１がオフし、内部ノードＮ２６と電源Ｖｃｃとの電源パスがオフし、一方、ＮチャネルＭＯＳトランジスタＭＮ１とＭＮ２の一方又は両方がオンして内部ノードＮ２６が放電されて、内部ノードＮ２６の電位が電源電位から下がり始め、インバータＩＮＶ３のしきい値以下に下がった場合、インバータＩＮＶ３の出力はＬｏｗレベルから立上がってＨｉｇｈレベルとなる。
【０１１４】
図２７はタイミング差分割回路（ＴＭＤ）の動作を説明するための図である。図２７（ａ）を参照すると、３つのタイミング差分割回路（ＴＭＤ）において、第一のタイミング差分割回路（ＴＭＤ）は、その二入力に、同一の入力信号ＩＮ１が入力され出力信号ＯＵＴ１を出力し、第２のタイミング差分割回路（ＴＭＤ）には入力信号ＩＮ１、ＩＮ２が入力され出力信号ＯＵＴ２を出力し、第三のタイミング差分割回路（ＴＭＤ）は、その２入力に、同一の入力信号ＩＮ２が入力され出力信号ＯＵＴ３を出力する。このうち、入力信号ＩＮ１、ＩＮ２を入力し出力信号ＯＵＴ２を出力する第二のタイミング差分割回路（ＴＭＤ）が、図１７のタイミング差分割回路２０９等の構成に対応している。またＩＮ１を共通に入力するタイミング差分割回路（ＴＭＤ）、ＩＮ２を共通に入力するタイミング差分割回路（ＴＭＤ）は、図２６において、同一信号を入力する構成とされ、図１７のタイミング差分割回路２０８等の構成に対応している。
【０１１５】
図２７（ｂ）は、タイミング差Ｔの入力信号ＩＮ１、ＩＮ２を入力した第一乃至第三のタイミング差分割回路の出力信号ＯＵＴ１〜ＯＵＴ３の出力と、第一乃至第三のタイミング差分割回路の内部ノードの変化Ａ１〜Ａ３を示している。説明を容易とするため、内部ノードは電位０から充電され、しきい値Ｖｔを超えたとき、出力信号がＬｏｗからＨｉｇｈレベルに変化（立上がる）するものとする。
【０１１６】
図２７（ｂ）を参照すると、入力信号ＩＮ１と入力信号ＩＮ２間には、タイミング差（Ｔ）があり、第一のタイミング差分割回路（ＴＭＤ）は遅延時間ｔ１の出力信号ＯＵＴ１を出力し、第三のタイミング差分割回路（ＴＭＤ）は遅延時間ｔ３の出力信号ＯＵＴ３を出力し、第二のタイミング差分割回路（ＴＭＤ）は、遅延時間ｔ２の出力信号ＯＵＴ２を出力し、遅延時間ｔ２は、遅延時間ｔ１とｔ３を分割（内分）した値とされている。
また、
ｔ３＝Ｔ＋ＣＶ／２Ｉとされる。ただし、内部ノードが入力端に接続されるバッファ回路（インバータ）のしきい値を超えるまでに放電する電荷をＣＶとする。
【０１１７】
図２８は、周期ｔＣＫのクロックを４分周した２相のクロックＩＮ１、ＩＮ２について、図２６に示したタイミング差分割回路に同相信号、位相信号を入力した場合の入力信号と、内部ノードＮ２６の電圧変化の様子を示す信号波形図である。
【０１１８】
図２６及び図２８を参照すると、インバータＩＮＶ３のしきい値を超えるまでに放電する電荷をＣＶ（ただし、Ｃは内部ノードＮ２６に付加される容量値、ＶはインバータＩＮＶ３のしきい値電圧Ｖｔ）とすると、同相入力の場合、入力信号ＩＮ１のＬｏｗからＨｉｇｈレベルへの立上がりにより、ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２が導通し電流２Ｉで電荷を放電する。ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２が導通する期間は２ｔＣＫ以内であり、２ｔＣＫ間に電荷ＣＶを引き抜ききれないと、タイミング差分割回路の出力には出力が得られない。
【０１１９】
したがって、
ＣＶ／２Ｉ ＞ ２ｔＣＫ
を満たす容量値Ｃが、位相差Ｔの１／２成分を満たす最大値Ｃmaxになる。
【０１２０】
Ｃmax ＝ ４ｔＣＫ・Ｉ/Ｖｔ
【０１２１】
異相入力の場合、入力信号ＩＮ１のＬｏｗレベルからＨｉｇｈレベルへの立上がりにより、ＮチャネルＭＯＳトランジスタＭＮ１が導通し電流Ｉで電荷を放電し、つづいてＴ＝ｔＣＫ後、入力信号ＩＮ２のＬｏｗレベルからＨｉｇｈレベルへの立上がりにより、ＮチャネルＭＯＳトランジスタＭＮ２が導通する。
【０１２２】
インバータＩＮＶ３のしきい値に達したところまで引き抜く必要のあるノードＮ２６の電荷をＣＶとし、チャージがＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２の電荷を引き抜く電流値をそれぞれＩとすると、ＣＶの電荷量を第１の入力信号ＩＮ１の立上がりより第２の入力信号ＩＮ２の立上がりまでの位相差Ｔの間は、Ｉの電流で引き抜き、そのあと電流値２Iで引き抜く。
【０１２３】
第２入力信号ＩＮ２の立上がりまでの位相差Ｔの間に電荷ＣＶを引き抜いてしまうと、位相差Ｔの１／２成分が無くなる。そこで、ＣＶ／Ｉ＜Ｔ
Ｃmin＝ｔＣＫ・Ｉ／Ｖｔ
【０１２４】
電流２Iで引き抜く期間は、第１の入力信号ＩＮ１と第２の入力信号ＩＮ２のオーバーラップ期間Ｔovpである。このオーバラップ期間Ｔovpの間にＣＶを引き抜ききれないと、タイミング差分割回路の出力には、位相差Ｔの１／２成分が無くなる。
【０１２５】
そこで、
（ＣＶ−Ｔ・Ｉ）／２Ｉ ＜ Ｔ
を満たす最大の容量値Ｃが、位相差Ｔの１／２成分（Ｔ／２）を満たす最大値Ｃmaxになる。
【０１２６】
このように、４相クロックの２つの信号（周期ｔＣＫ）を入力し、丁度１／２の遅延（２ｔＣＫ）の信号を出力する場合、充放電される内部ノードＮ２６に付加される容量の容量値の最大Ｃmaxと最小値Ｃminには、図２８に示すように、ほぼ１：３の関係にある。なお、図２８において縦軸は、タイミング差分割回路の内分比（分割値）であり、図２７（ｂ）のＡ１、Ａ２、Ａ３の遅延時間から、Ａ２／（Ａ３−Ａ２）に相当し、横軸は内部ノードＮ２６に付加される容量値である。
【０１２８】
そして、図２６等に示した従来のタイミング差分割回路の構成においては、内部ノードに付加される容量素子ＣＡＰの容量値を調整するためにＭＯＳトランジスタとＭＯＳ容量を用いているため、ＭＯＳトランジスタとＭＯＳ容量分の面積を要しており、チップ面積の増大を招く結果となる。
【０１２９】
したがって、本発明は、上記問題点に鑑みてなされたものであって、その目的は、高速化を図るとともに、チップ面積の増大を抑止低減し、広帯域動作を可能とするタイミング差分割回路を提供することにある。
【０１３０】
【課題を解決するための手段】
前記目的を達成するため、本発明に係るタイミング差分割回路（インターポーレータ）は、内部ノードと電源間のパスをオン・オフ制御する互いに並列接続される２つのスイッチを少なくとも備え、入力される２つの信号のうち、はやく遷移する方の一の信号に基づき一のスイッチがオンして前記内部ノードの容量を第１の電流で充電又は放電し、つづいて、前記一の信号よりも遅れて遷移する他の信号に基づき他のスイッチがオンし、オン状態の前記一のスイッチと前記他のスイッチを介して、前記内部ノードの容量を、前記第１の電流と第２の電流とを合わせた電流値で、充電又は放電する構成とされ、前記内部ノード電圧がしきい値電圧を超えるか、又は下回った場合に出力論理値を変える、バッファ回路を備えてなるタイミング差分割回路において、前記一の信号と前記他の信号とに基づき、前記一のスイッチがオンする期間と、前記他のスイッチがオンする期間が互いにオーバラップする期間（Ｔovp）を所望の値に設定する回路手段を備えている。
【０１３１】
本発明においては、前記回路手段が、前記オーバラップする期間（Ｔovp）を、前記一の信号よりも遅れて遷移する前記他の信号の前縁よりも前方に延ばすか、もしくは前記前記他の信号の前縁から開始し、前記一の信号の後縁よりもさらに延長された任意の値に設定する。
【０１３２】
本発明においては、前記回路手段が、前記オーバラップする期間（Ｔovp）を、前記一の信号よりも遅れて遷移する前記他の信号の前縁から、前記他の信号の後縁までとする。
【０１３３】
本発明においては、前記内部ノードの容量が、複数のＭＯＳキャパシタで構成され、前記複数のＭＯＳキャパシタは制御信号によって前記内部ノードへの接続がそれぞれ制御される。
【０１３４】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明は、内部ノード（Ｎ１）と電源間のパスをオン・オフ制御する互いに並列接続される２つのスイッチ（ＭＮ１、ＭＮ２）を少なくとも備え、入力される２つの信号（ＩＮ１、ＩＮ２）のうち、はやく遷移する方の一の信号に基づき一のスイッチ（ＭＮ１）がオンして前記内部ノード（Ｎ１）に付加される容量（Ｃ）を第１の電流（Ｉ）で充電又は放電し、つづいて、前記一の信号よりも遅れて遷移する他の信号に基づき他のスイッチ(ＭＮ２)がオンし、オン状態の前記一のスイッチと前記他のスイッチを介して、前記内部ノードを、前記第１の電流と第２の電流とを合わせた電流値（２I）で、充電又は放電する構成とされ、前記内部ノード電圧がしきい値電圧を超えるか、又は下回った場合に出力論理値を変える、バッファ回路(ＩＮＶ１)を備えてなるタイミング差分割回路において、前記一の信号と前記他の信号とに基づき、前記一のスイッチがオンする期間と、前記他のスイッチがオンする期間が互いにオーバラップする期間（Ｔovp）を所望の値に設定する回路手段（Ｌ１）を備える。
【０１３５】
より詳細には、第１、第２の入力信号（ＩＮ１、ＩＮ２）を入力とし、第１及び第２のゲート信号（Ｇ１、Ｇ２）を出力する論理回路（Ｌ１）と、ソースが第１の電源（Ｖｃｃ）に接続され、ドレインが内部ノード（Ｎ１）に接続されゲートが第１のゲート信号（Ｇ１）に接続される第１導電型のＭＯＳトランジスタ（ＭＰ１）と、内部ノード（Ｎ１）にドレインが共通接続され、第１、第２のゲート信号（Ｇ１、Ｇ２）がゲートにそれぞれ接続され、オフ、オンされる第２導電型の第２、第３のＭＯＳトランジスタ（ＭＮ１、ＭＮ２）と、第２、第３のＭＯＳトランジスタ（ＭＮ１、ＭＮ２）のソースと第２の電源間（ＧＮＤ）に接続された第１、第２の定電流源（Ｉ０1、Ｉ０2）と、内部ノード（Ｎ１）には、第１導電型の複数のＭＯＳキャパシタ（ＭＰ１１〜ＭＰ１４）が接続されており、内部ノード（Ｎ１）に入力端が接続され内部ノード電位としきい値電圧Ｖｔの大小から出力信号の値が規定されるバッファ回路（ＩＮＶ１）と、を備える。
【０１３６】
本発明の実施の形態において、論理回路（Ｌ１）は、第１のゲート信号（Ｇ１）として、第１、第２の入力信号（ＩＮ１、ＩＮ２）のうち先行する相の信号の始まりのエッジ（先端エッジ）に基づき、その始まりのエッジのタイミングが決定され、遅れる相の信号の終わりのエッジ（後端エッジ）に基づき終わりのエッジのタイミングが決定される信号を出力し、前記第２のゲート信号として、前記第１、第２の入力信号のうち遅れる相の信号の始まりのエッジに基づき始まりのエッジのタイミングが決定され、遅れる相の信号の終わりのエッジで終わりのエッジのタイミングが決定される信号を出力する。
【０１３７】
本発明の実施の形態においては、論理回路（Ｌ１）から出力される第１、第２のゲート信号のタイミングを調整することで、第２導電型の第２、第３のＭＯＳトランジスタ（ＭＮ１、ＭＮ２）がオーバラップしてオンするタイミングを調整し、４相クロックの２つの信号（周期ｔＣＫ）を入力し、丁度１／２の遅延（２ｔＣＫ）の信号を出力する場合、内部ノード（Ｎ１）に付加される容量の容量値の最大値Ｃmaxを可変させることができる。
【０１３８】
これに対して、従来にタイミング差分割回路では、図２８（ｂ）に示すように、クロックを４分周した信号（周期４ｔＣＫ）の９０度位相が異なる第１、第２の入力信号ＩＮ１、ＩＮ２の位相差Ｔとその重なり時間Ｔovp（＝ｔＣＫ）の間に、内部ノードの電荷ＣＶをしきい値電圧以下まで引き抜くことが必要とされており、最小値Ｃminと最大値Ｃmaxの比は１：３とされている。
【０１３９】
このように、外部クロックを多相のクロックに分周し、各相の中間タイミングをとることにより、逓倍したクロックをループ構成を用いることなく、容易に生成することができる回路等に用いられるタイミング差分割回路において、所望のタイミング差分割動作が可能な動作範囲を拡大することができる。
【０１４０】
さらに本発明の実施の形態においては、内部ノード（Ｎ１）に付加される容量として、ＭＯＳキャパシタ（ＭＰ１１〜ＭＰ１４）を用いたこともその特徴の一つとしている。
【０１４１】
ＭＯＳキャパシタ（ＭＰ１１〜ＭＰ１４）は、内部ノード（Ｎ１）にソースとドレインが接続されており、ゲートに制御信号１０６が入力されるＭＯＳトランジスタよりなり、Ｐ型半導体の場合、ゲートに加える電圧（制御信号１０６の電圧値）ＶＧが正電圧のとき、半導体界面に空乏層（depletion layer）が生じ、等価回路として、空乏層容量ＣＤとゲート酸化膜容量Ｃ０との合成容量の直列接続されたキャパシタが得られる。第１導電型の複数のＭＯＳトランジスタ（ＭＰ１１〜ＭＰ１４）は、互いに異なるゲート長、又はゲート幅を有している。
【０１４２】
かかる構成の本発明によれば、図９乃至図１２、図２６等を参照して説明した従来の回路よりも、集積回路化した場合のチップ面積を縮減することができる。
【０１４３】
本発明のタイミング差分割回路は、入力クロックを分周して多相クロックを生成出力する分周器（図４の２）と、入力クロックの周期を検知する周期検知回路（図４の６）と、分周器（２）から出力される多相クロックを入力とし、前記クロックを逓倍した多相クロックを生成する多相クロック逓倍回路（５）と、多相クロックを合成するクロック合成回路（９）とを備え、多相クロック逓倍回路（５）が、２つの入力のタイミング差を分割した信号を出力するタイミング差分割回路を複数備えるとともに、２つの前記タイミング差分割回路の出力をそれぞれ多重化して出力する複数の多重化回路とを備えたクロック制御装置のタイミング差分割回路に適用して好適とされる。
【０１４４】
該周期検知回路からの制御信号がタイミング差分割回路の内部ノードに接続されるＭＯＳ容量素子に制御信号として供給される。
【０１４５】
２相クロック逓倍回路が、２相のクロック（第１、第２クロック）を入力し、２つの入力のタイミング差を分割した信号を出力する４個のタイミング差分割回路（図７の１０８〜１１１）を備え、第１、第３のタイミング差分割回路の出力、第２、第４のタイミング差分割回路の出力を入力とする多重化回路を備える構成とし、このタイミング差分割回路に本発明のタイミング差分割回路が用いられる。
【０１４６】
また多相クロック逓倍回路は、ｎ相のクロック（第１乃至第ｎクロック）を入力し、２つの入力のタイミング差を分割した信号を出力する２ｎ個のタイミング差分割回路（図１７の２０８〜２１５）を備え、２Ｉ−１番目（ただし、１≦Ｉ≦ｎ）のタイミング差分割回路は、前記２つの入力としてＩ番目の同一クロックを入力とし、２Ｉ番目（ただし、１≦Ｉ≦ｎ）のタイミング差分割回路は、Ｉ番目のクロックと、（Ｉ＋１ ｍｏｄ ｎ）番目（ただし、ｍｏｄは剰余演算を表し、Ｉ＋１ ｍｏｄ ｎは、Ｉ＋１をｍで割った余り）のクロックを入力とし、Ｊ番目（ただし、１≦Ｊ≦２ｎ）のタイミング差分割回路の出力と（Ｊ＋２ ｍｏｄ ｎ）番目（ただし、Ｊ＋２ ｍｏｄ ｎは、Ｊ＋２をｎで割った余り）のタイミング差分割回路の出力とを入力とする２ｎ個のパルス幅補正回路（２１６〜２２３）と、Ｋ番目（ただし、１≦Ｋ≦ｎ）のパルス幅補正回路の出力と（Ｋ＋ｎ）番目のパルス幅補正回路の出力とを入力とするｎ個の多重化回路（２２４、２２７）とを備える構成とし、このタイミング差分割回路に本発明のタイミング差分割回路が用いてもよい。
【０１４７】
【実施例】
本発明の実施例について図面を参照して以下に説明する。
【０１４８】
図１（ａ）は、本発明の一実施例のタイミング差分割回路の構成を示す図である。タイミング差分割回路（「インターポーレータ」ともいう）は、入力クロック１（ＩＮ１）と入力クロック２（ＩＮ２）を入力とする論理回路Ｌ１と、ソースが電源に接続され、ゲートが論理回路Ｌ１の出力Ｇ１（第１ゲート信号）に接続され、ドレインがノードＮ１に接続されているＰチャネルＭＯＳトランジスタＭＰ１と、ドレインが共通ノードＮ１に接続されゲートがゲートが論理回路Ｌ１の出力Ｇ１（第１ゲート信号）とＧ２（第２ゲート信号）とにそれぞれ接続され、ソースがそれぞれ定電流源Ｉ０1、Ｉ０2に接続されているＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２とを備え、ノードＮ１がインバータＩＮＶ１の入力端に接続されている。定電流源Ｉ０1、Ｉ０2の電流値は互いに等しくＩとする。
【０１４９】
ノードＮ１に、ソースが共通接続されるとともに、ドレインが共通接続されてノードＮ１に接続された複数のＰチャネルＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ１４、ＭＰ１５を備え、ＰチャネルＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ１４、ＭＰ１５のゲートには、図４の周期検知回路６からの制御信号７が接続されている。クロック周期が大のときは、内部ノードＮ１に付加される容量値を大とし、クロック周期が小のときは、内部ノードＮ１に付加される容量値を小とする制御が行われる。
【０１５０】
第１のゲート信号Ｇ１は、入力クロック１、入力クロック２の２相入力のうち、先行する相の始まりのエッジ（前縁）をきっかけに始まりのエッジのタイミングが決定され、遅れる相の終わりのエッジ（後縁）で終わりのエッジのタイミングが決定する。
【０１５１】
第２のゲート信号Ｇ２は、入力クロック１、入力クロック２の２相入力のうち遅れる相の始まりのエッジ（前縁）をきっかけに始まりのエッジのタイミングが決定され、遅れる相の終わりのエッジ（後縁）で終わりのエッジのタイミングが決定される。
【０１５２】
ＭＯＳキャパシタを構成するＰチャネルＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ１４、ＭＰ１５のゲート長（Ｌ）又はゲート幅（Ｗ）で規定される面積が、１：２：４：８：１６からなる。これにより、容量値は、１：２：４：８：１６となる。ＰチャネルＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ１４、ＭＰ１５は制御信号１０６の電圧により、容量値が可変に設定される。
【０１５３】
図１（ｂ）は、図１（ａ）に示した本発明の一実施例のタイミング差分割回路の動作を説明するためのタイミング波形を示したものであり、１期間（４Ｔ）における、入力ＩＮ１、ＩＮ２の入力クロック１、２、論理回路Ｌ１から生成出力される第１、第２のゲート信号Ｇ１、Ｇ２と、内部ノードＮ１の波形を示してある。入力クロック１、２は、周期４Ｔのクロックを、不図示の１／４分周回路で、４分周した信号（互いに位相がＴ異なる）のうち、位相差（タイミング差）がＴの２相クロックである。
【０１５４】
第１のゲート信号Ｇ１は、その立ち上がりエッジが、位相が進んだ入力クロック１の立ち上がりエッジのタイミングで決定され、立ち下がりエッジは、遅れる相の入力クロック２の立ち下がりエッジのタイミングで決定される。
【０１５５】
第２のゲート信号Ｇ２は、その立ち上がりエッジが、相が遅れた入力クロック２の立ち上がりエッジのタイミングで決定され、立ち下がりエッジは、遅れる相の入力クロック２のたち下がりエッジのタイミングで決定される。
【０１５６】
図１（ｂ）には、内部ノードＮ１の電圧波形として、２種類波形Ｎ１ｅ、Ｎ１ｆが示されている。出力信号ＯＵＴのタイミングが、入力クロック１、２の位相差Ｔを１／２に分割した値を示すには、内部ノードＮ１と接続する容量の値に制限がある。
【０１５７】
Ｎ１ｅは、内部ノードＮ１と接続する容量の容量値が最小Ｃminの場合、Ｎ１ｆは、内部ノードＮ１と接続する容量の容量値が最大Cmaxの場合の波形を示してある。
【０１５８】
まず、内部ノードＮ１に接続する容量値が最小の場合のノードＮ１ｅの電圧波形Ｎ１について説明する。
【０１５９】
第１のゲート信号Ｇ１の立上がりエッジにより第２のゲート信号Ｇ２の立ちあがるまでの位相差Ｔの間、第１のゲート信号Ｇ１をゲートに入力とするＮチャネルＭＯＳトランジスタＭＮ１のみ導通状態になる。
【０１６０】
内部ノードＮ１の電荷がＮチャネルＭＯＳトランジスタＭＮ１に引き抜かれ、これにより、内部ノードＮ１の電位がインバータＩＮＶ１のしきい値Ｖｔに達したところで、インバータＩＮＶ１からの出力が立上がる。
【０１６１】
インバータＩＮＶ１のしきい値Ｖｔに達したところまで引き抜く必要のある内部ノードＮ１の電荷をＣＶとし、電荷がＮチャネルＭＯＳトランジスタＭＮ１の電荷引き抜きの電流値をそれぞれＩとすると、第１のゲート信号Ｇ１の立上がりからＣＶの電荷量をＩの電流で引き抜く（ノードＮ１の電圧が下がる）。
【０１６２】
第１のゲート信号Ｇ１の立上がりエッジにより第２のゲート信号Ｇ２の立ちあがりまでの位相差Ｔの間に、電荷ＣＶを引き抜ききってしまうと、タイミング差分割回路（インバータＩＮＶ１）の出力には、位相差Ｔの１／２成分が無くなる。すなわち、入力クロック２の立ち上がりの前に、タイミング差分割回路（インバータＩＮＶ１）から出力信号が出力される（出力が立ち上がる）。
【０１６３】
このため、
ＣＶ／Ｉ ＞ Ｔ
を満たす最小の容量値Ｃが、位相差Ｔの１／２成分を満たす最小値Ｃminになる。
【０１６４】
Ｃmin ＝ Ｔ・Ｉ/Ｖ
【０１６５】
次に内部ノードＮ１に接続される容量値が最大Ｃmaxの場合のノードＮ１の電圧波形Ｎ１ｆについて説明する。
【０１６６】
第１のゲート信号Ｇ１の立上がりエッジにより第２のゲート信号Ｇ２の立ちあがるまでの位相差Ｔの間、第１のゲート信号Ｇ１をゲートに入力とするＮチャネルＭＯＳトランジスタＭＮ１のみ導通状態になる。ノードＮ１の電荷がＮチャネルＭＯＳトランジスタＭＮ１によって引き抜かれる。つぎに第２のゲート信号Ｇ２の立ち上がりにより、ノードＮ１の電荷がＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２により、引き抜かれる（ノードＮ１の電圧が下がる）。ノードＮ１の電位がインバータＩＮＶ１のしきい値Ｖｔに達したところで、インバータＩＮＶ1から出力が立ち上がる。
【０１６７】
インバータＩＮＶ１のしきい値Ｖｔに達したところまで引き抜く必要のあるノードＮ１の電荷をＣＶとし、ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２の電荷引き抜きの電流値をそれぞれＩとすると、第１のゲート信号Ｇ１の立上がりから、ＣＶの電荷量を、ＮチャネルＭＯＳトランジスタＭＮ１の電流値で引き抜き、そのまま第２のゲート信号Ｇ２の立ちあがりまでの位相差Ｔの間、ＮチャネルＭＯＳトランジスタＭＮ１の電流値Ｉで引き抜き、そのあと、２Iの電流で引き抜く。
【０１６８】
電流２Iで引き抜く期間は、第１のゲート信号Ｇ１と第２のゲート信号Ｇ２のオーバーラップ期間Ｔovpである。このオーバーラップ期間Ｔovpの間にＣＶを引き抜ききれないと、タイミング差分割回路の出力には、位相差Ｔの１／２成分がなくなる。そこで
（ＣＶ−Ｔ・Ｉ）／２Ｉ ＜ Ｔovp
を満たす最大の容量値Ｃが、位相差Ｔの１／２成分を満たす最大値Ｃmaxになる。
【０１６９】
Ｃmax ＝ （２Ｔovp・＋Ｔ）Ｉ/Ｖ
【０１７０】
本発明の一実施例では、論理回路Ｌ１によって、第１のゲート信号Ｇ１と第２のゲート信号Ｇ２のオーバーラップ期間Ｔovpの大きさを調整することで、Ｃmaxの大きさが調整可能である。
【０１７１】
さらに容量をＰチャネルＭＯＳトランジスタＭＰ１１〜ＭＰ１５のソースとドレインをノードＮ１に共通接続することで、可変容量を、図２６等に示したＭＯＳトランジスタスイッチ（ＭＮ１１〜ＭＮ１４）を要せずに、構成することができ、チップ面積を縮小することができたる。
【０１７２】
図２、図３は、本発明の一実施例の構成を示す図である。図２（ａ）、図３（ａ）に示すように、入力クロックのオーバーラップ分を制御する回路を同相入力の回路、異相入力の回路でＮＡＮＤ素子を用いて作りわけている。４相クロック入力で用いている。なお、図２、図３において、入力信号としては、タイミング差のある信号ＩＮ１、ＩＮ２を入力している。また定電流源Ｉ０1、Ｉ０2の電流値は互いに等しくＩとする。
【０１７３】
図２（ａ）において、論理回路Ｌ１として、入力ＩＮ１、ＩＮ２から第１のゲート信号ＩＮ１Ａを生成する回路としてＮＡＮＤ回路ＮＡＮＤ１、第２のゲート信号ＩＮ２Ａを生成する回路としてＮＡＮＤ回路ＮＡＮＤ２を備えている。第２のゲート信号ＩＮ２ＡにはＭＯＳキャパシタ素子ＭＰ２が接続され、第１のゲート信号ＩＮ１Ａと負荷をバランスさせている。
【０１７４】
図２（ｂ）を参照すると、第１、第２のゲート信号ＩＮ１、ＩＮ２は信号ＩＮ１の立ち上がりエッジから信号ＩＮ２の立ち上がりエッジまでＨｉｇｈレベルとされ（オーバラップ期間Ｔovp＝３ｔＣＫ）、ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２がオンし、電流２Ｉで電荷を引き抜く。この期間内に、インバータＩＮＶ１の出力信号が立ち上がりエッジが存在するためには、インバータＩＮＶ１のしきい値電圧までに引く抜くべき電荷をＣＶとすると、
ＣＶ／２Ｉ＜３ｔＣＫ
Ｃmax＝ｔＣＫ・６Ｉ／Ｖ
となる。
【０１７５】
また図３（ａ）を参照すると、論理回路Ｌ１として、異相入力である第１、第２の入力ＩＮ１、ＩＮ２から第１のゲート信号ＩＮ１Ｂを生成する回路としてＮＡＮＤ回路ＮＡＮＤ１１、第２のゲート信号ＩＮ２Ｂを生成する回路として、第２の入力ＩＮ２とＨｉｇｈ固定値を入力とするＮＡＮＤ回路ＮＡＮＤ１２を備えている。第２のゲート信号ＩＮ２ＢにはＭＯＳキャパシタ素子ＭＰ２が接続され、第１のゲート信号ＩＮ１Ｂと負荷をバランスさせている。ＮＡＮＤ回路ＮＡＮＤ１３は、入力ＩＮ１とグランド電位とが入力されており、入力１と入力２の負荷をバランスさせている。
【０１７６】
第１のゲート信号ＩＮ１ＢによりＮチャネルＭＯＳトランジスタＭＮ１がオンし電流Ｉで内部ノードＮ１の電荷ＣＶ（Ｃは内部ノードの負荷容量、Ｖはインバータのしきい値電圧Ｖｔ）をｔＣＫ＝Ｔ内に引き抜いてしまう場合、タイミング差分割回路の出力には、タイミング差Ｔの分割成分１／２成分存在しなくなる。
このため、
ＣＶ／I＜ｔＣＫ
Ｃmin＝ｔＣＫ・Ｉ／Ｖ
となる。
【０１７７】
異相入力の場合、第１のゲート信号ＩＮ１Ｂと第２のゲート信号ＩＮ２Ｂのオーバーラップ期間Ｔovpの間に、ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２がオンし、電流２Ｉで、内部ノードＮ１から電荷ＣＶを引き抜く場合、タイミング差分割回路の出力には、タイミング差Ｔの分割成分１／２成分存在する。
（ＣＶ−ｔＣＫ・Ｉ）／２Ｉ ＜ ２ｔＣＫ
Ｃmax ＞（ｔＣＫ・５Ｉ）／Ｖｔ
となる。
【０１７８】
このようにタイミング差分割回路が、タイミング差の内分比１／２のタイミングを出すことが可能な容量値は、最小から最大まで１：５となり、従来の１：３よりも大幅に拡大しており、これにより、動作周波数の範囲を拡大している。
【０１７９】
なお上記実施例では、内部ノードの放電パスにＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２を並列配置したインターポレータを用いたが、ＰチャネルＭＯＳトランジスタを用いて、極性を逆にしてもよい。この場合、内部ノードＮ１は、入力信号ＩＮ１、ＩＮ２を入力とする論理回路Ｌ１から出力される第１、第２のゲート信号によって放電される代わりに、充電される。
【０１８０】
上記したタイミング差分割回路は、図４乃至図７、図１５乃至図１７に示したクロック制御回路における、タイミング差分割回路に用いて好適とされる。なお、上記実施例では、４相クロックを用いたが、これ以外にも、例えば８相、１６相の信号に適用しても有効であることは勿論である。
【０１８１】
またゲート信号を生成する論理回路Ｌ１として、ＮＡＮＤ回路等による組み合わせにより各種回路が構成可能であるが、単純に、１ショット信号を作る回路でオーバーラップ期間を増やすようにしてもよい。
【０１８２】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成に限定されるものでなく、特許請求の範囲の各請求項の発明の範囲で、当業者がなし得るであろう各種変形、修正を含むことは勿論である。
【０１８３】
【発明の効果】
以上説明したように本発明によれば、入力信号のタイミング差を所定の内分比で分割した遅延時間を有する出力信号を出力するタイミング差分割回路（インターポーレータ）において、内部ノードの立ち上がり及び立ち下がりを制御するスイッチのオン・オフ時間を制御する回路を備えたことにより、内部ノードに付加される容量値の範囲を広げることができ、簡単な論理回路で動作範囲を広げることができる、という顕著な効果を奏する。
【０１８４】
また本発明によれば、内部ノードへの容量の接続を制御するスイッチを取り除き、ＭＯＳキャパシタで容量を構成したことにより、チップ面積の増大を抑止低減することができる。
【図面の簡単な説明】
【図１】（ａ）は、本発明の一実施例の構成を示す図であり、（ｂ）は動作を説明するタイミング図である。
【図２】（ａ）は、本発明の一実施例の構成を示す図であり、（ｂ）は動作を説明するタイミング図である。
【図３】（ａ）は、本発明の一実施例の構成を示す図であり、（ｂ）は動作を説明するタイミング図である。
【図４】特願平０９−１５７０２８号のクロック信号制御装置の構成を示す図である。
【図５】特願平０９−１５７０２８号のクロック信号制御装置の構成を示す図である。
【図６】特願平０９−１５７０２８号のクロック信号制御装置の動作を示すタイミングチャートである。
【図７】特願平０９−１５７０２８号のクロック信号制御装置に用いた二相クロック逓倍回路を示す回路図である。
【図８】特願平０９−１５７０２８号のクロック信号制御装置に用いた二相クロック逓倍回路の動作を示すタイミングチャートである。
【図９】特願平０９−１５７０２８号のクロック信号制御装置に用いたタイミング差分割回路を示す回路図である。
【図１０】特願平０９−１５７０２８号のクロック信号制御装置に用いたタイミング差分割回路を示す回路図である。
【図１１】特願平０９−１５７０２８号のクロック信号制御装置に用いたタイミング差分割回路の具体例を示す回路図である。
【図１２】特願平０９−１５７０２８号のクロック信号制御装置に用いたタイミング差分割回路の具体例を示す回路図である。
【図１３】特願平０９−１５７０２８号のクロック信号制御装置に用いた４組のタイミング差分割回路の動作を示すタイミングチャートである。
【図１４】特願平０９−１５７０２８号のクロック信号制御装置に用いた多重化回路の具体例を示す回路図である。
【図１５】特願平０９−１５７０２８号のクロック信号制御装置（実施例２）の構成を示す図である。
【図１６】特願平０９−１５７０２８号のクロック信号制御装置（実施例２）の動作を示すタイミングチャートである。
【図１７】特願平０９−１５７０２８号のクロック信号制御装置（実施例２）に用いた４相クロック逓倍回路の具体例を示す回路図である。
【図１８】特願平０９−１５７０２８号のクロック信号制御装置（実施例２）に用いた４相クロック逓倍回路の動作を示すタイミングチャートである。
【図１９】特願平０９−１５７０２８号のクロック信号制御装置（実施例２）に用いたタイミング差分割回路の具体例を示す回路図である。
【図２０】特願平０９−１５７０２８号のクロック信号制御装置（実施例２）に用いたタイミング差分割回路の具体例を示す回路図である。
【図２１】特願平０９−１５７０２８号のクロック信号制御装置（実施例２）に示すタイミング差分割回路の動作を示すタイミングチャートである。
【図２２】特願平０９−１５７０２８号のクロック信号制御装置（実施例２）に用いたパルス幅補正回路の具体例を示す回路図である。
【図２３】特願平０９−１５７０２８号のクロック信号制御装置（実施例２）に用いた多重化回路の具体例を示す回路図である。
【図２４】従来例のクロック信号を逓倍する回路であって、遅延回路列を用いた場合を示す回路図である。
【図２５】従来例のクロック信号を逓倍する回路であって、ＰＬＬを用いた場合を示す回路図である。
【図２６】従来例のタイミング差分割回路（インターポーレータ）の回路構成の一例を示す図である。
【図２７】タイミング差分割回路（インターポーレーター）の動作原理を説明する図である。
【図２８】図２６に示した従来のタイミング差分割回路の動作を説明するタイミングチャートである。
【図２９】従来のタイミング差分割回路における容量値と内分比の関係の一例を示す図である。
【符号の説明】
１ 外部クロック
２ 分周器
３ 多相クロック
４、４ａ1〜４ａ8 タイミング差分割回路
５ 多相クロック逓倍回路
６ 周期検知回路
７ 制御信号
８ クロック合成回路
９ａ 多相クロック
９ｂ 逓倍クロック
９ｃ クロック
Claims (8)
- 第１の入力信号と第２の入力信号とに基づき、第１のゲート信号と第２のゲート信号とを生成して出力する論理回路と、
第１の電源と内部ノード間に接続され、前記第１のゲート信号が制御端子に入力される第１のスイッチ素子と、を備え、
第２のスイッチ素子と第１の定電流源よりなる第１の直列回路と、第３のスイッチ素子及び第２の定電流源よりなる第２の直列回路とが、前記内部ノードと第２の電源間に並列に接続され、
前記第２、及び第３のスイッチ素子の制御端子には、前記第１、及び第２のゲート信号がそれぞれ接続され、
制御信号によって前記内部ノードへの接続がそれぞれ制御される複数のＭＯＳキャパシタと、
前記内部ノードに入力端が接続され前記内部ノード電位としきい値電圧の大小から出力信号の値が規定されるバッファ回路と、
を備え、
前記論理回路から出力される前記第１、及び第２のゲート信号がともにアクティブ状態となり前記第２、及び第３のスイッチ素子が同時にオンするオーバラップ期間が、所望の値に設定される、ことを特徴とするタイミング差分割回路。 - 第１の入力信号と第２の入力信号とに基づき、第１のゲート信号と第２のゲート信号とを生成して出力する論理回路と、
ソースが第１の電源に接続されドレインが内部ノードに接続されゲートが前記第１のゲート信号に接続されている第１導電型の第１のＭＯＳトランジスタと、
前記内部ノードにドレインが共通接続され、前記第１、及び第２のゲート信号がゲートに接続されている第２導電型の第２、及び第３のＭＯＳトランジスタと、
前記第２、及び第３のＭＯＳトランジスタのソースと第２の電源間にそれぞれ接続されている第１、及び第２の定電流源と、
前記内部ノードにソースとドレインがともに接続され、ゲートに制御信号が接続される第１導電型の複数のＭＯＳトランジスタと、
前記内部ノードに入力端が接続され前記内部ノード電位としきい値電圧の大小から出力信号の値が規定されるバッファ回路と、
を備え、
前記論理回路から出力される前記第１、及び第２のゲート信号がともにアクティブ状態となり前記第２、及び第３のＭＯＳトランジスタが同時にオンするオーバラップ期間が、所望の値に設定される、ことを特徴とするタイミング差分割回路。 - 前記論理回路が、前記第１のゲート信号として、前記第１、及び第２の入力信号のうち先行する相の信号の始まりのエッジによって始まりのエッジのタイミングが決定され、遅れる相の信号の終わりのエッジによって終わりのエッジのタイミングが決定される信号を出力し、
前記第２のゲート信号として、前記第１、及び第２の入力信号のうち遅れる相の信号の始まりのエッジによって始まりのエッジのタイミングが決定され、前記遅れる相の信号の終わりのエッジによって終わりのエッジのタイミングが決定される信号を出力する、ことを特徴とする請求項１又は２記載のタイミング差分割回路。 - 前記論理回路が、前記第１、第２の入力信号が第１の値と第２の値をとるか、ともに第２の値をとり、ともに第１の値以外である場合に、前記第１のゲート信号として第１の値を出力する第１のゲート回路と、
遅れる相の信号が第２の値をとるとき前記第２のゲート信号として第１の値を出力する第２のゲート回路を備えたことを特徴とする請求項１又は２記載のタイミング差分割回路。 - 前記論理回路が、前記第１、第２のゲート信号として、前記第１、及び第２の入力信号のうち先行する相の信号の始まりのエッジによって始まりのエッジのタイミングが決定され、遅れる相の信号の終わりのエッジによって終わりのエッジのタイミングが決定される同相信号を出力する、ことを特徴とする請求項１又は２記載のタイミング差分割回路。
- 前記内部ノードに接続される複数のＭＯＳキャパシタの容量値が互いに異なることを特徴とする請求項１記載のタイミング差分割回路。
- 前記内部ノードにソースとドレインがともに接続される第１導電型の複数のＭＯＳトランジスタが、互いに異なるゲート長又はゲート幅を有している、ことを特徴とする請求項２記載のタイミング差分割回路。
- 前記第１、第２の入力信号が、入力クロック信号を分周して生成される互いに異なる相のクロックよりなり、
前記内部ノードにソースとドレインがともに接続される第１導電型の複数のＭＯＳトランジスタのゲートに供給される制御信号が、前記クロックの周期を検知する回路から供給される、ことを特徴とする請求項２記載のタイミング差分割回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000157167A JP3667196B2 (ja) | 2000-05-26 | 2000-05-26 | タイミング差分割回路 |
| TW090109136A TW501345B (en) | 2000-05-26 | 2001-04-17 | Timing difference division circuit and signal controlling method and apparatus |
| CNB011161760A CN1203613C (zh) | 2000-05-26 | 2001-05-23 | 定时差分割电路、时钟控制电路和信号控制方法 |
| US09/864,735 US6545518B2 (en) | 2000-05-26 | 2001-05-24 | Timing difference division circuit and signal controlling method and apparatus |
| KR10-2001-0028861A KR100405019B1 (ko) | 2000-05-26 | 2001-05-25 | 타이밍차 분할 회로와 신호 제어 방법 및 장치 |
| EP01250187A EP1158678B1 (en) | 2000-05-26 | 2001-05-26 | Timing difference division circuit and signal controlling method and apparatus |
| DE60125091T DE60125091T8 (de) | 2000-05-26 | 2001-05-26 | Schaltungsanordnung und Verfahren zur Interpolation von Zeitintervallen und diese Schaltungsanordnung verwendende Takterzeugungsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000157167A JP3667196B2 (ja) | 2000-05-26 | 2000-05-26 | タイミング差分割回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001339280A JP2001339280A (ja) | 2001-12-07 |
| JP3667196B2 true JP3667196B2 (ja) | 2005-07-06 |
Family
ID=18661848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000157167A Expired - Fee Related JP3667196B2 (ja) | 2000-05-26 | 2000-05-26 | タイミング差分割回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6545518B2 (ja) |
| EP (1) | EP1158678B1 (ja) |
| JP (1) | JP3667196B2 (ja) |
| KR (1) | KR100405019B1 (ja) |
| CN (1) | CN1203613C (ja) |
| DE (1) | DE60125091T8 (ja) |
| TW (1) | TW501345B (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE50004204D1 (de) * | 2000-03-15 | 2003-11-27 | Ct Concept Technologie Ag Biel | Verfahren zum betrieb einer parallelanordnung von leistungshalbleiterschaltern |
| JP3636657B2 (ja) * | 2000-12-21 | 2005-04-06 | Ｎｅｃエレクトロニクス株式会社 | クロックアンドデータリカバリ回路とそのクロック制御方法 |
| EP1267525A2 (en) * | 2001-03-16 | 2002-12-18 | Broadcom Corporation | Network interface using programmable delay and frequency doubler |
| JP3652304B2 (ja) * | 2001-11-29 | 2005-05-25 | Ｎｅｃマイクロシステム株式会社 | クロック生成回路及びクロック生成方法 |
| US6650159B2 (en) * | 2002-03-29 | 2003-11-18 | Intel Corporation | Method and apparatus for precise signal interpolation |
| US6774683B2 (en) * | 2002-08-13 | 2004-08-10 | Analog Devices, Inc. | Control loop for minimal tailnode excursion of differential switches |
| US6774701B1 (en) * | 2003-02-19 | 2004-08-10 | Raytheon Company | Method and apparatus for electronic switching with low insertion loss and high isolation |
| US6894551B2 (en) * | 2003-09-05 | 2005-05-17 | Micron Technology, Inc. | Multiphase clock generators |
| CN1303510C (zh) * | 2003-10-13 | 2007-03-07 | 凌阳科技股份有限公司 | 光学鼠标的动态影像检索速率的控制方法及装置 |
| CN1333326C (zh) * | 2004-03-12 | 2007-08-22 | 凌阳科技股份有限公司 | 光学鼠标光源亮度控制装置 |
| US7061285B2 (en) * | 2004-04-15 | 2006-06-13 | Woods Paul R | Clock doubler |
| KR100649249B1 (ko) * | 2004-06-30 | 2006-11-24 | 삼성에스디아이 주식회사 | 역다중화 장치와, 이를 이용한 발광 표시 장치 및 그 표시패널 |
| JP4563737B2 (ja) | 2004-07-02 | 2010-10-13 | ルネサスエレクトロニクス株式会社 | パルス幅変調回路 |
| JP4769509B2 (ja) * | 2004-08-02 | 2011-09-07 | パナソニック株式会社 | 半導体装置 |
| JP2006319399A (ja) | 2005-05-10 | 2006-11-24 | Nec Electronics Corp | パルス幅変調回路及び多相クロック生成回路 |
| JP2007124363A (ja) | 2005-10-28 | 2007-05-17 | Nec Electronics Corp | 遅延ロックループ回路 |
| JP2009152682A (ja) * | 2007-12-18 | 2009-07-09 | Ricoh Co Ltd | 位相差平滑化装置 |
| CN101521501B (zh) * | 2008-02-27 | 2012-05-23 | 硕颉科技股份有限公司 | 信号产生装置 |
| JPWO2010013385A1 (ja) * | 2008-08-01 | 2012-01-05 | 株式会社アドバンテスト | 時間測定回路、時間測定方法、それらを用いた時間デジタル変換器および試験装置 |
| KR101861728B1 (ko) * | 2012-02-03 | 2018-05-30 | 삼성전자주식회사 | 직류 전원 장치 |
| FR2992484B1 (fr) * | 2012-06-21 | 2015-05-22 | Sagem Defense Securite | Circuit electrique de coupure d'une alimentation electrique a transistors et fusibles |
| JP6461517B2 (ja) * | 2014-08-28 | 2019-01-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9473146B2 (en) * | 2015-02-03 | 2016-10-18 | Micron Technology, Inc. | Apparatuses and methods for low power counting circuits |
| US10483956B2 (en) | 2017-07-20 | 2019-11-19 | Rohm Co., Ltd. | Phase interpolator, timing generator, and semiconductor integrated circuit |
| US10270456B1 (en) * | 2018-01-02 | 2019-04-23 | Realtek Semiconductor Corp. | Apparatus and method for frequency tripling |
| KR102536639B1 (ko) * | 2018-08-14 | 2023-05-26 | 에스케이하이닉스 주식회사 | 메모리 장치의 버퍼 제어 회로 |
| CN113260946B (zh) * | 2018-12-24 | 2023-03-21 | 浙江大华技术股份有限公司 | 一种使数据信号的极性自适应的方法和系统 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3072118D1 (en) * | 1979-12-26 | 1988-09-22 | Toshiba Kk | A driver circuit for charge coupled device |
| JPS5974724A (ja) * | 1982-10-21 | 1984-04-27 | Sony Corp | パルス発生回路 |
| JPS6454924A (en) * | 1987-08-26 | 1989-03-02 | Sharp Kk | Clock pulse generating circuit |
| JPH01152815A (ja) * | 1987-12-09 | 1989-06-15 | Nec Corp | 周波数逓倍回路 |
| FR2690022B1 (fr) | 1992-03-24 | 1997-07-11 | Bull Sa | Circuit a retard variable. |
| JP3140605B2 (ja) * | 1993-04-28 | 2001-03-05 | 富士通株式会社 | 出力バッファ回路 |
| US5530837A (en) | 1994-03-28 | 1996-06-25 | Hewlett-Packard Co. | Methods and apparatus for interleaving memory transactions into an arbitrary number of banks |
| JPH0818414A (ja) * | 1994-04-26 | 1996-01-19 | Hitachi Ltd | 信号処理用遅延回路 |
| JPH07321613A (ja) * | 1994-05-24 | 1995-12-08 | Kokusai Electric Co Ltd | 周波数逓倍器、波形整形回路、可変位相シフト回路 |
| US5442835A (en) | 1994-06-15 | 1995-08-22 | Jenkins Metal Corporation | Screens for a carding machine |
| JPH1093401A (ja) * | 1996-09-13 | 1998-04-10 | Nec Eng Ltd | クロック周波数逓倍回路 |
| CA2224767A1 (en) | 1996-12-31 | 1998-06-30 | Huang Chaogang | Variable cmos vernier delay |
| JP3173408B2 (ja) | 1997-03-13 | 2001-06-04 | 日本電気株式会社 | 信号多重化回路 |
| US6247138B1 (en) | 1997-06-12 | 2001-06-12 | Fujitsu Limited | Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system |
| JP3346224B2 (ja) | 1997-06-13 | 2002-11-18 | 日本電気株式会社 | クロック信号制御装置 |
| JP3220052B2 (ja) | 1997-06-13 | 2001-10-22 | 日本電気株式会社 | クロック制御装置 |
| JP3415444B2 (ja) * | 1998-06-12 | 2003-06-09 | Ｎｅｃエレクトロニクス株式会社 | クロック制御方法および回路 |
-
2000
- 2000-05-26 JP JP2000157167A patent/JP3667196B2/ja not_active Expired - Fee Related
-
2001
- 2001-04-17 TW TW090109136A patent/TW501345B/zh not_active IP Right Cessation
- 2001-05-23 CN CNB011161760A patent/CN1203613C/zh not_active Expired - Fee Related
- 2001-05-24 US US09/864,735 patent/US6545518B2/en not_active Expired - Lifetime
- 2001-05-25 KR KR10-2001-0028861A patent/KR100405019B1/ko not_active IP Right Cessation
- 2001-05-26 DE DE60125091T patent/DE60125091T8/de active Active
- 2001-05-26 EP EP01250187A patent/EP1158678B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE60125091T2 (de) | 2007-07-05 |
| EP1158678A1 (en) | 2001-11-28 |
| CN1333598A (zh) | 2002-01-30 |
| KR20010107751A (ko) | 2001-12-07 |
| CN1203613C (zh) | 2005-05-25 |
| US20010045853A1 (en) | 2001-11-29 |
| EP1158678B1 (en) | 2006-12-13 |
| DE60125091D1 (de) | 2007-01-25 |
| JP2001339280A (ja) | 2001-12-07 |
| TW501345B (en) | 2002-09-01 |
| DE60125091T8 (de) | 2007-11-22 |
| US6545518B2 (en) | 2003-04-08 |
| KR100405019B1 (ko) | 2003-11-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041119 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041207 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050207 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050315 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050405 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080415 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090415 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100415 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110415 Year of fee payment: 6 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110415 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120415 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120415 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130415 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140415 Year of fee payment: 9 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |