JP3140605B2 - 出力バッファ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はデジタル信号を出力す
る出力バッファ回路に関するものである。近年の半導体
集積回路ではその動作速度の高速化及び消費電力の低減
が益々要請されている。このため、このような半導体集
積回路で使用される出力バッファ回路でも、その動作速
度の高速化及び消費電力の低減が必要となっている。

【０００２】

【従来の技術】従来の出力バッファ回路の一例を図２４
に従って説明する。ＮチャネルＭＯＳトランジスタＴr1
のドレインは出力端子Ｔo に接続され、ソースはグラン
ドＧＮＤに接続されている。

【０００３】前記トランジスタＴr1のゲートには論理制
御回路１から入力信号ＩＮが入力されている。上記のよ
うなオープンドレイン型出力バッファ回路では入力信号
ＩＮがＨレベルとなると、前記トランジスタＴr1がオン
されて出力端子Ｔo からＬレベルの出力信号ＯＵＴが出
力され、入力信号ＩＮがＬレベルとなると、前記トラン
ジスタＴr1がオフされて、出力信号ＯＵＴはハイインピ
ーダンス状態となる。

【０００４】このような出力バッファ回路の出力端子Ｔ
o には、前記出力信号ＯＵＴがＬレベルであるか、ハイ
インピーダンス状態であるかに基づいて動作する負荷回
路２ａが接続されている。

【０００５】すなわち、前記出力端子Ｔo には負荷回路
２ａに設けられる高抵抗値の終端抵抗Ｒの一端が接続さ
れ、同終端抵抗Ｒの他端は電源Ｖccに接続されている。
このような構成により、前記トランジスタＴr1がオンさ
れると、終端抵抗Ｒによる電圧降下に基づいて出力信号
ＯＵＴがＬレベルとなる。前記トランジスタＴr1がオフ
されると、出力端子Ｔo には電源Ｖccから終端抵抗Ｒを
介して電荷が供給されて、出力信号ＯＵＴはＨレベルと
なる。

【０００６】このような出力バッファ回路では、出力信
号ＯＵＴがハイインピーダンス状態となった時の出力信
号ＯＵＴの電位の上昇は終端抵抗Ｒに依存する。すなわ
ち、終端抵抗Ｒの抵抗値が大きくなると、出力信号ＯＵ
Ｔの立ち上がり速度が低下する。また、終端抵抗Ｒの抵
抗値が小さくなると、出力信号ＯＵＴの立ち上がり速度
は向上するが、出力信号ＯＵＴのＬレベル出力時の消費
電力が増大する。

【０００７】そこで、上記のような出力バッファ回路の
不具合を解消するために、図２５に示すトライステート
型出力バッファ回路が提案されている。すなわち、ＮＭ
ＯＳ構成の出力バッファ回路は、プルアップ側トランジ
スタであるＮチャネルＭＯＳトランジスタＴr2と、プル
ダウン側トランジスタであるＮチャネルＭＯＳトランジ
スタＴr3とから構成される。

【０００８】前記トランジスタＴr2のドレインは高電位
側電源Ｖccに接続され、同トランジスタＴr2のソースは
出力端子Ｔo 及び前記トランジスタＴr3のドレインに接
続され、同トランジスタＴr3のソースは低電位側電源で
あるグランドＧＮＤに接続されている。

【０００９】前記トランジスタＴr2，Ｔr3のゲートには
論理制御回路１からそれぞれ入力信号ＩＮ１，ＩＮ２が
入力されている。このような出力バッファ回路では、入
力信号ＩＮ１がＬレベル、入力信号ＩＮ２がＨレベルと
なれば、トランジスタＴr2がオフされるとともに、トラ
ンジスタＴr3がオンされて、出力信号ＯＵＴはＬレベル
となる。

【００１０】また、入力信号ＩＮ１がＨレベル、入力信
号ＩＮ２がＬレベルとなれば、トランジスタＴr2がオン
されるとともに、トランジスタＴr3がオフされて、出力
信号ＯＵＴはＨレベルとなる。

【００１１】また、入力信号ＩＮ１，ＩＮ２がともにＬ
レベルとなれば、前記トランジスタＴr2，Ｔr3がともに
オフされて、出力信号ＯＵＴはハイインピーダンス状態
となる。

【００１２】このようなトライステート型出力バッファ
回路の出力端子Ｔo には、前記出力信号ＯＵＴがＬレベ
ル若しくはＨレベル、あるいはハイインピーダンス状態
であるかに基づいて動作する負荷回路２ｂが接続されて
いる。

【００１３】すなわち、前記出力端子Ｔo には負荷回路
２ｂに設けられる終端抵抗Ｒｕ，Ｒｄの一端が接続さ
れ、同終端抵抗Ｒｕの他端は電源Ｖccに接続され、同終
端抵抗Ｒｄの他端はグランドＧＮＤに接続されている。

【００１４】このような構成により、前記トランジスタ
Ｔr2がオンされると、終端抵抗Ｒｄの電圧降下に基づい
て出力信号ＯＵＴがＨレベルとなる。また、前記トラン
ジスタＴr3がオンされると、終端抵抗Ｒｕの電圧降下に
基づいて出力信号ＯＵＴがＬレベルとなる。

【００１５】前記トランジスタＴr2，Ｔr3がオフされる
と、出力端子Ｔo には電源ＶccとグランドＧＮＤとの間
に介在される終端抵抗Ｒｕ，Ｒｄの中間電位が供給され
て、出力信号ＯＵＴはハイインピーダンス状態となる。

【００１６】従って、このような出力バッファ回路で
は、出力信号ＯＵＴをＬレベルから引き上げる場合に
は、トランジスタＴr2がオンされるので、終端抵抗Ｒｕ
の抵抗値を小さくすることなく、出力信号ＯＵＴはＬレ
ベルからＨレベルに高速に引き上げられる。また、終端
抵抗Ｒｕの抵抗値を小さくする必要がないので、出力信
号ＯＵＴのＬレベル出力時の消費電力が増大することも
ない。

【００１７】

【発明が解決しようとする課題】ところが、上記のよう
な出力バッファ回路では、出力信号ＯＵＴをＬレベルか
ら引き上げる際には、トランジスタＴr2がオンし続ける
ので、同トランジスタＴr2のドレイン電流が負荷回路２
ｂの終端抵抗Ｒｄを介してグランドＧＮＤに流れて消費
電力が増大する。

【００１８】また、トランジスタＴr2がオンされている
状態で出力端子Ｔo が負荷回路２ｂを介してグランドＧ
ＮＤに短絡される状態となると、同トランジスタＴr2を
介して電源ＶccからグランドＧＮＤに貫通電流が流れ、
消費電力が増大するという問題点がある。

【００１９】この発明の目的は、出力信号がＬレベルか
らハイインピーダンス状態へ移行する際に、その動作速
度を向上させ、かつ出力信号がハイインピーダンス状態
にあるとき、その消費電力を低減し得る出力バッファ回
路を提供することにある。

【００２０】

【課題を解決するための手段】図２に示す出力バッファ
回路は、出力端子と高電位側電源との間に配置され、入
力信号によって制御されるプルアップ側トランジスタ
と、前記出力端子と低電位側電源との間に配置され、前
記入力信号によって制御されるプルダウン側トランジス
タと、出力信号がＬレベルからハイインピーダンス状態
となるときに該出力信号がＨレベルとなるまで前記プル
アップ側トランジスタをオンさせるプルアップ回路とを
有する。前記プルアップ回路は、前記出力信号を遅延さ
せる遅延回路と、前記遅延させた出力信号が供給される
インバータ回路と、前記高電位側電源と前記プルアップ
側トランジスタとの間に接続され、前記インバータ回路
の出力が供給されるトランジスタとを有する。 図８に示
す出力バッファ回路は、出力端子と高電位側電源との間
に配置され、入力信号によって制御されるプルアップ側
トランジスタと、前記出力端子と低電位側電源との間に
配置され、前記入力信号によって制御されるプルダウン
側トランジスタと、出力信号がＬレベルからハイインピ
ーダンス状態となるときに、該出力信号がＨレベルとな
るまで前記プルアップ側トランジスタをオンさせるプル
アップ回路とを有する。前記プルアップ回路は、前記プ
ルダウン側トランジスタをオフさせる前記入力信号に基
づいて、前記プルアップ側トランジスタをオンさせて、
前記出力信号がＨレベルとなると該プルアップ側トラン
ジスタをオフさせる制御信号を出力する論理制御回路
と、前記制御信号を遅延させて、前記プルアップ側トラ
ンジスタのゲートに供給する遅延回路とを有する。

【００２１】図１０に示す出力バッファ回路は、出力端
子と高電位側電源との間に配置され、入力信号によって
制御されるプルアップ側トランジスタと、前記出力端子
と低電位側電源との間に配置され、前記入力信号によっ
て制御されるプルダウン側トランジスタと、出力信号が
Ｌレベルからハイインピーダンス状態となるときに、該
出力信号がＨレベルとなるまで前記プルアップ側トラン
ジスタをオンさせるプルアップ回路とを有する。前記プ
ルアップ回路は、前記プルアップ側トランジスタと前記
出力端子との間に配置されたスイッチ素子と、前記出力
信号がＬレベルになると、前記スイッチ素子を導通させ
るとともに、該出力信号がＨレベルになるとスイッチ素
子を不導通とする論理回路と、前記出力信号を遅延させ
て前記論理回路に供給する遅延回路とを有する。 図２２
に示す出力バッファ回路は、出力端子と高電位側電源と
の間に配置され、入力信号によって制御されるプルアッ
プ側トランジスタと、前記出力端子と低電位側電源との
間に配置され、前記入力信号によって制御されるプルダ
ウン側トランジスタと、出力信号がＬレベルからハイイ
ンピーダンス状態となるときに、該出力信号がＨレベル
となるまで前記プルアップ側トランジスタをオンさせる
プルアップ回路とを有する。前記プルアップ回路は、遅
延させた信号に基づいて前記プルアップ側トランジスタ
をオンさせる論理制御回路と、前記遅延させた信号を前
記論理制御回路に供給する遅延回路とを有する。

【００２２】

【作用】図２に示す出力バッファ回路では、出力信号が
Ｌレベルからハイインピーダンス状態となるとき、イン
バータ回路の出力が供給されるトランジスタが、遅延回
路で遅延された出力信号に基づいてオンされて、出力信
号がＨレベルに引上げられる。出力信号がＨレベルに引
上げられると、インバータ回路の出力が供給されるトラ
ンジスタがオフされて、出力信号がハイインピーダンス
となる。 図８に示す出力バッファ回路では、出力信号が
Ｌレベルからハイインピーダンス状態となるとき、プル
ダウン側トランジスタをオフさせる入力信号に基づい
て、プルアップ側トランジスタがオンされて、出力信号
がＨレベルとなる。出力信号がＨレベルとなると、プル
アップ側トランジスタがオフされて、出力信号がハイイ
ンピーダンスとなる。

【００２３】図１０に示す出力バッファ回路では、出力
信号がＬレベルからハイインピーダンス状態となると
き、プルアップ側トランジスタがオンされるとともに、
スイッチ素子が導通して、出力信号がＨレベルに引上げ
られ、出力信号がＨレベルとなると、スイッチ素子が不
導通となって、出力信号がハイインピーダンスとなる。
図２２に示す出力バッファ回路では、出力信号がＬレベ
ルからハイインピーダンス状態となるとき、遅延回路に
より遅延させた信号に基づいて、プルアップ側トランジ
スタがオンされて、出力信号がＨレベルとなる。その
後、プルアップ側トランジスタがオフされて、出力信号
がハイインピーダンスとなる。

【００２４】

【実施例】

（第一の実施例）図２及び図３はこの発明を具体化した
出力バッファ回路の第一の実施例を示す。図２に示すよ
うに論理制御回路１には入力信号Ｌ／Ｈと制御信号ＣＮ
ＴＬが入力され、同論理制御回路１は入力信号Ｌ／Ｈと
制御信号ＣＮＴＬに基づいて、プルアップ側のＮチャネ
ルＭＯＳトランジスタＴr4と、プルダウン側のＮチャネ
ルＭＯＳトランジスタＴr5とを駆動する。

【００２５】すなわち、前記トランジスタＴr4，Ｔr5の
ゲートは前記論理制御回路１に接続され、同トランジス
タＴr4のソースは出力端子Ｔo 及びトランジスタＴr5の
ドレインに接続され、同トランジスタＴr5のソースはグ
ランドＧＮＤに接続されている。

【００２６】前記トランジスタＴr4のドレインはＮチャ
ネルＭＯＳトランジスタＴr6のソースに接続され、同ト
ランジスタＴr6のドレインは電源Ｖccに接続されてい
る。前記トランジスタＴr6のゲートには前記出力端子Ｔ
o から出力される出力信号ＯＵＴが複数段のバッファ回
路からなる遅延回路３とインバータ回路４ａを介して入
力されている。

【００２７】このように構成された出力バッファ回路の
動作を図３に従って説明すると、前記入力信号Ｌ／Ｈと
制御信号ＣＮＴＬがともにＨレベルの状態では、論理制
御回路１によりトランジスタＴr4，Ｔr5はともにオフさ
れ、出力信号ＯＵＴはハイインピーダンス状態となる。

【００２８】次いで、制御信号ＣＮＴＬがＬレベルとな
ると、トランジスタＴr4がオフ状態に維持された状態
で、トランジスタＴr5がオンされて、出力信号ＯＵＴは
Ｌレベルとなる。

【００２９】すると、トランジスタＴr6のゲートに入力
されるゲート信号ＳＧ１は遅延回路３による遅延時間後
に立ち上がり、トランジスタＴr6はオンされる。従っ
て、この状態ではトランジスタＴr4に電源Ｖccが供給さ
れる状態となる。

【００３０】次いで、入力信号Ｌ／ＨがＬレベルとなる
と、論理制御回路１によりトランジスタＴr4がオンされ
るとともに、トランジスタＴr5がオフされる。すると、
出力信号ＯＵＴはＨレベルに速やかに引き上げられる。
次いで、トランジスタＴr6のゲート信号ＳＧ１は遅延回
路３による遅延時間ｔ１後に立ちさがり、トランジスタ
Ｔr6がオフされる。

【００３１】この結果、トランジスタＴr4への電源Ｖcc
の供給は遮断され、出力信号ＯＵＴはハイインピーダン
ス状態となる。以上のように、この出力バッファ回路で
は出力信号ＯＵＴをＬレベルからハイインピーダンス状
態に移行させる場合、その出力信号ＯＵＴがＬレベルか
らＨレベルに速やかに引き上げられる。そして、出力信
号ＯＵＴが引き上げられた後は、プルアップ側トランジ
スタＴr4への電源Ｖccの供給が遮断されて、出力信号Ｏ
ＵＴがハイインピーダンス状態となり、そのレベルは負
荷回路の終端抵抗に依存する。

【００３２】この状態で、出力端子Ｔo が負荷回路を介
してグランドＧＮＤに短絡される状態となっても、トラ
ンジスタＴr4への電源Ｖccの供給が遮断されているの
で、電源ＶccからグランドＧＮＤに大きな貫通電流が流
れることはない。

【００３３】従って、この出力バッファ回路では出力信
号ＯＵＴをＬレベルからハイインピーダンス状態に移行
させる場合、その動作速度を向上させることができると
ともに、出力信号ＯＵＴがハイインピーダンス状態時に
おける消費電力を低減することができる。

【００３４】（第二の実施例）図４及び図５はこの発明
を具体化した出力バッファ回路の第二の実施例を示す。
図４に示すように論理制御回路１には制御信号ＣＮＴＬ
が入力され、同論理制御回路１は制御信号ＣＮＴＬに基
づいて、プルダウン側のＮチャネルＭＯＳトランジスタ
Ｔr7を駆動する。

【００３５】すなわち、前記トランジスタＴr7のゲート
には論理制御回路１から出力されるゲート信号ＳＧ２が
入力され、同トランジスタＴr7のソースはグランドＧＮ
Ｄに接続され、ドレインは出力端子Ｔo に接続される。

【００３６】前記ゲート信号ＳＧ２はＯＲ回路５ａの一
方の入力端子に入力され、同ＯＲ回路５ａの他方の入力
端子には前記出力端子Ｔo から出力される出力信号ＯＵ
Ｔが入力される。

【００３７】前記ＯＲ回路５ａの出力信号ＳＧ３は、Ｐ
チャネルＭＯＳトランジスタＴr8とＮチャネルＭＯＳト
ランジスタＴr9とから構成されるインバータ回路４ｂに
入力され、同インバータ回路４ｂの出力信号は、抵抗Ｒ
１及び容量Ｃ１からなる微分回路を介して前記出力端子
Ｔo に接続されている。

【００３８】このように構成された出力バッファ回路の
動作を図５に従って説明すると、制御信号ＣＮＴＬに基
づいて論理制御回路１から出力されるゲート信号ＳＧ２
がＨレベルとなると、トランジスタＴr7がオンされ、出
力信号ＯＵＴはＬレベルとなる。

【００３９】この状態では、ＯＲ回路５ａの出力信号Ｓ
Ｇ３はＨレベルとなり、インバータ回路４ｂのトランジ
スタＴr9がオンされて、図４に示す矢印Ａ方向に電流が
流れて、容量Ｃ１に充電されている電荷は抵抗Ｒ１及び
同トランジスタＴr9を介してグランドＧＮＤに抜かれ
る。従って、容量Ｃ１の抵抗Ｒ１側の端子レベルすなわ
ちノードＮ１はグランドＧＮＤレベルとなる。

【００４０】次いで、論理制御回路１から出力されるゲ
ート信号ＳＧ２がＬレベルとなると、トランジスタＴr7
がオフされる。また、前記Ｌレベルの出力信号ＯＵＴ
と、Ｌレベルのゲート信号ＳＧ２により、ＯＲ回路５ａ
の出力信号ＳＧ３はＬレベルとなり、インバータ回路４
ｂのトランジスタＴr9がオフされるとともに、トランジ
スタＴr8がオンされる。

【００４１】すると、トランジスタＴr8のドレイン電流
が抵抗Ｒ１及び容量Ｃ１を介して出力端子Ｔo に流れ、
同抵抗Ｒ１及び容量Ｃ１に基づく時定数に基づいてノー
ドＮ１の電位及び出力信号ＯＵＴがほぼ電源Ｖccレベル
まで上昇する。

【００４２】出力信号ＯＵＴがＨレベルとなると、ＯＲ
回路５ａの出力信号ＳＧ３がＨレベルとなり、インバー
タ回路４ｂのトランジスタＴr8がオフされるとともに、
トランジスタＴr9がオンされる。

【００４３】すると、容量Ｃ１の充電電荷は抵抗Ｒ１及
びトランジスタＴr9を介してグランドＧＮＤに抜かれ、
ノードＮ１の電位がグランドＧＮＤレベルまで低下す
る。この状態では、出力信号ＯＵＴはハイインピーダン
ス状態となり、電源Ｖccから出力端子Ｔo への電流の供
給は遮断された状態となる。

【００４４】従って、この出力バッファ回路では出力信
号ＯＵＴをＬレベルからハイインピーダンス状態に移行
させる場合、前記微分回路により出力信号ＯＵＴの電位
が速やかに引き上げられるので、その動作速度を向上さ
せることができるとともに、出力信号ＯＵＴの電位が引
き上げられた後は、出力端子Ｔo への電流の供給が遮断
されて、ハイインピーダンス状態時における消費電力を
低減することができる。

【００４５】（第三の実施例）図６及び図７はこの発明
を具体化した出力バッファ回路の第三の実施例を示す。
図６に示すように論理制御回路１には入力信号Ｌ／Ｈと
制御信号ＣＮＴＬが入力され、同論理制御回路１は入力
信号Ｌ／Ｈと制御信号ＣＮＴＬに基づいて、プルアップ
側のＰチャネルＭＯＳトランジスタＴr10 と、プルダウ
ン側のＮチャネルＭＯＳトランジスタＴr11 とを駆動す
る。

【００４６】すなわち、前記トランジスタＴr10 ，Ｔr1
1 のゲートは前記論理制御回路１の出力信号ＳＧ４，Ｓ
Ｇ５で駆動され、同トランジスタＴr10 のドレインは出
力端子Ｔo 及びトランジスタＴr11 のドレインに接続さ
れ、同トランジスタＴr11 のソースはグランドＧＮＤに
接続されている。

【００４７】前記出力信号ＳＧ４はＯＲ回路５ｂの一方
の入力端子に入力され、同ＯＲ回路５ｂの他方の入力端
子には出力端子Ｔo から出力される出力信号ＯＵＴが入
力される。

【００４８】前記ＯＲ回路５ｂの出力信号ＳＧ６は、Ｐ
チャネルＭＯＳトランジスタＴr12とＮチャネルＭＯＳ
トランジスタＴr13 とから構成されるインバータ回路４
ｃに入力され、同インバータ回路４ｃの出力信号は、抵
抗Ｒ２及び容量Ｃ２からなる微分回路を介して前記トラ
ンジスタＴr10 のソースに接続されている。

【００４９】次に、上記のように構成された出力バッフ
ァ回路の動作を図７に従って説明する。Ｈレベルの入力
信号Ｌ／Ｈに基づいて、論理制御回路１の出力信号ＳＧ
４，ＳＧ５がＨレベルとなると、トランジスタＴr11 が
オンされるとともに、トランジスタＴr10 がオフされ、
出力信号ＯＵＴはＬレベルとなる。

【００５０】このとき、ＯＲ回路５ｂの出力信号ＳＧ６
はＨレベルとなり、インバータ回路４ｃのトランジスタ
Ｔr13 がオンされるため、容量Ｃ２に充電された電荷は
抵抗Ｒ２及びトランジスタＴr13 を介してグランドＧＮ
Ｄに抜かれる。

【００５１】次いで、入力信号Ｌ／ＨがＬレベルとなっ
て、論理制御回路１の出力信号ＳＧ４，ＳＧ５がＬレベ
ルとなると、トランジスタＴr10 がオンされる。また、
ＯＲ回路５ｂの入力信号はともにＬレベルとなって、同
ＯＲ回路５ｂの出力信号ＳＧ６はＬレベルとなる。

【００５２】すると、インバータ回路４ｃのトランジス
タＴr12 がオンされるとともに、トランジスタＴr13 が
オフされるため、同トランジスタＴr12 のドレイン電流
が抵抗Ｒ２及び容量Ｃ２からなる微分回路及びトランジ
スタＴr10 を介して出力端子Ｔo に流れる。

【００５３】この結果、容量Ｃ２の抵抗Ｒ２側端子すな
わちノードＮ２と、出力信号ＯＵＴの電位はほぼ電源Ｖ
ccレベルまで引き上げられる。次いで、出力信号ＯＵＴ
がＨレベルとなると、ＯＲ回路５ｂの出力信号ＳＧ６は
Ｈレベルとなり、インバータ回路４ｃのトランジスタＴ
r12 がオフされるとともに、トランジスタＴr13 がオン
されて電流が矢印Ｂ方向に流れるため、容量Ｃ２に充電
された電荷は抵抗Ｒ２及びトランジスタＴr13 を介して
グランドＧＮＤに抜かれる。

【００５４】この結果、トランジスタＴr10 への電源Ｖ
ccの供給は遮断され、出力信号ＯＵＴはハイインピーダ
ンス状態となる。従って、この出力バッファ回路では出
力信号ＯＵＴをＬレベルからハイインピーダンス状態に
移行させる場合、前記微分回路により出力信号ＯＵＴの
電位が速やかに引き上げられるので、その動作速度を向
上させることができるとともに、出力信号ＯＵＴの電位
が引き上げられた後は、トランジスタＴr10 への電源Ｖ
ccの供給は遮断されて、ハイインピーダンス状態時にお
ける消費電力を低減することができる。

【００５５】（第四の実施例）図８及び図９はこの発明
を具体化した出力バッファ回路の第四の実施例を示す。
図８に示すように、出力バッファ回路のプルアップ側ト
ランジスタはＮチャネルＭＯＳトランジスタＴr14 で構
成され、プルダウン側トランジスタはＮチャネルＭＯＳ
トランジスタＴr15 で構成される。

【００５６】前記トランジスタＴr14 のドレインは電源
Ｖccに接続され、前記トランジスタＴr15 のソースはグ
ランドＧＮＤに接続されている。そして、トランジスタ
Ｔr14 のソースが出力端子Ｔo 及びトランジスタＴr15
のドレインに接続され、その出力端子Ｔo から出力信号
ＯＵＴが出力される。

【００５７】入力信号Ｌ／ＨはＮＡＮＤ回路８と、ＮＯ
Ｒ回路７ａと、インバータ回路４ｄに入力され、制御信
号ＣＮＴＬはＯＲ回路５ｃの一方の入力端子に入力され
る。前記インバータ回路４ｄの出力信号はＡＮＤ回路６
ａに入力され、同ＡＮＤ回路６ａには、前記出力端子Ｔ
o から出力される出力信号ＯＵＴが入力されている。

【００５８】前記ＡＮＤ回路６ａの出力信号ＳＧ８は前
記ＯＲ回路５ｃに入力され、同ＯＲ回路５ｃの出力信号
ＳＧ７はインバータ回路４ｅ及び前記ＮＯＲ回路７ａに
入力されている。前記インバータ回路４ｅの出力信号は
前記ＮＡＮＤ回路８に入力されている。

【００５９】前記ＮＡＮＤ回路８の出力信号はインバー
タ回路４ｆに入力され、同インバータ回路４ｆの出力信
号は４段のインバータ回路４ｇを介して前記トランジス
タＴr15 のゲートに入力されている。また、インバータ
回路４ｆの出力信号は前記ＮＯＲ回路７ａに入力されて
いる。

【００６０】前記ＮＯＲ回路７ａの出力信号は６段のイ
ンバータ回路４ｈを介して前記トランジスタＴr14 のゲ
ートに入力されている。次に、上記のように構成された
出力バッファ回路の動作を図９に従って説明する。

【００６１】制御信号ＣＮＴＬ及び入力信号Ｌ／ＨがＨ
レベルの状態では、ＯＲ回路５ｃの出力信号ＳＧ７はＨ
レベルとなり、ＡＮＤ回路６ａの出力信号ＳＧ８はＬレ
ベルとなる。

【００６２】すると、インバータ回路４ｅの出力信号は
Ｌレベルとなり、ＮＡＮＤ回路８の出力信号はＨレベル
となる。従って、インバータ回路４ｇの出力信号はＬレ
ベルとなり、トランジスタＴr15 がオフされる。

【００６３】また、Ｈレベルの入力信号Ｌ／Ｈ及びＨレ
ベルのＯＲ回路５ｃの出力信号ＳＧ７に基づいて、ＮＯ
Ｒ回路７ａの出力信号はＬレベルとなる。従って、イン
バータ回路４ｈの出力信号はＬレベルとなり、トランジ
スタＴr14 がオフされる。

【００６４】この結果、トランジスタＴr14 ，Ｔr15 は
ともにオフされて、出力信号ＯＵＴはハイインピーダン
ス状態となる。次いで、制御信号ＣＮＴＬがＬレベルと
なると、ＡＮＤ回路６ａの出力信号ＳＧ８は依然として
Ｌレベルであるため、ＯＲ回路５ｃの出力信号ＳＧ７が
Ｌレベルとなる。

【００６５】すると、ＮＡＮＤ回路８の出力信号はＬレ
ベルとなり、インバータ回路４ｇの出力信号がＨレベル
となって、トランジスタＴr15 がオンされる。また、Ｈ
レベルの入力信号Ｌ／ＨによりＮＯＲ回路７ａの出力信
号はＬレベルとなり、トランジスタＴr14 はオフ状態に
維持される。従って、出力信号ＯＵＴはＬレベルとな
る。

【００６６】次いで、入力信号Ｌ／ＨがＬレベルとなる
と、ＮＡＮＤ回路８の出力信号はＨレベルとなり、イン
バータ回路４ｇの出力信号はＬレベルとなって、トラン
ジスタＴr15 がオフされる。

【００６７】また、ＮＯＲ回路７ａの各入力信号は全て
Ｌレベルとなるため、同ＮＯＲ回路７ａの出力信号はＨ
レベルとなり、インバータ回路４ｈの出力信号はＨレベ
ルとなって、トランジスタＴr14 がオンされる。

【００６８】このとき、インバータ回路４ｈの出力信号
の立ち上がりは、インバータ回路４ｇの出力信号の立ち
下がりより遅れるため、トランジスタＴr14 はトランジ
スタＴr15 がオフされた後にオンされて、トランジスタ
Ｔr14 ，Ｔr15 を貫通する貫通電流の発生は防止され
る。

【００６９】出力信号ＯＵＴがＨレベルとなると、イン
バータ回路４ｄの出力信号はＨレベルであるため、ＡＮ
Ｄ回路６ａの出力信号ＳＧ８がＨレベルとなり、その出
力信号ＳＧ８に基づいて、ＯＲ回路５ｃの出力信号ＳＧ
７がＨレベルとなる。

【００７０】すると、ＮＯＲ回路７ａの出力信号はＬレ
ベルとなって、トランジスタＴr14はインバータ回路４
ｈの動作時間に基づく遅延時間ｔ２後にオフされ、ＮＡ
ＮＤ回路８の出力信号は引き続いてＨレベルとなって、
トランジスタＴr15 はオフ状態に維持される。この結
果、出力信号ＯＵＴはハイインピーダンス状態となる。

【００７１】従って、この出力バッファ回路では出力信
号ＯＵＴをＬレベルからハイインピーダンス状態に移行
させる場合、トランジスタＴr14 のオン動作により出力
信号ＯＵＴの電位が速やかに引き上げられるので、その
動作速度を向上させることができる。

【００７２】また、出力信号ＯＵＴの電位が引き上げら
れた後は、トランジスタＴr14 がオフされて、電源Ｖcc
から出力端子Ｔo への電流の供給は遮断されるので、ハ
イインピーダンス状態時における消費電力を低減するこ
とができる。

【００７３】また、トランジスタＴr14 ，Ｔr15 を駆動
するための上記各回路は、前記第一〜第三の実施例に示
すような論理制御回路１内に形成することもできるの
で、トランジスタＴr14 ，Ｔr15 からなる既存の出力バ
ッファ回路を変更することなく、上記動作を行う出力バ
ッファ回路を構成することが可能となる。

【００７４】（第五の実施例）図１０及び図１１はこの
発明を具体化した出力バッファ回路の第五の実施例を示
す。図１０に示すように論理制御回路１には入力信号Ｌ
／Ｈと制御信号ＣＮＴＬが入力され、同論理制御回路１
は入力信号Ｌ／Ｈと制御信号ＣＮＴＬに基づいて、プル
アップ側のＰチャネルＭＯＳトランジスタＴr16 と、プ
ルダウン側のＮチャネルＭＯＳトランジスタＴr17 とを
駆動する。

【００７５】すなわち、前記トランジスタＴr16 ，Ｔr1
7 のゲートは前記論理制御回路１に接続され、同トラン
ジスタＴr16 のソースは電源Ｖccに接続され、同トラン
ジスタＴr16 のドレインはリーク電流防止用のＮチャネ
ルＭＯＳトランジスタＴr18のドレインに接続されてい
る。

【００７６】前記トランジスタＴr18 のソースは出力端
子Ｔo 及び前記トランジスタＴr17のドレインに接続さ
れ、同トランジスタＴr17 のソースはグランドＧＮＤに
接続されている。

【００７７】前記出力端子Ｔo から出力される出力信号
ＯＵＴはインバータ回路４ｉ及び前記第一の実施例と同
様に複数段のバッファ回路を直列に接続して構成される
遅延回路３を介してＡＮＤ回路６ｂの一方の入力端子に
入力されている。

【００７８】前記ＡＮＤ回路６ｂの他方の入力端子に
は、電源Ｖccが入力され、同電源Ｖccとして例えば５Ｖ
の所定の電圧が供給されている状態では、同ＡＮＤ回路
６ｂに常時Ｈレベルの信号が入力され、同電源Ｖccが遮
断されれば、同ＡＮＤ回路６ｂにＬレベルの信号が入力
される。

【００７９】前記ＡＮＤ回路６ｂの出力信号ＳＧ９は前
記トランジスタＴr18 のゲートに入力されている。ま
た、トランジスタＴr18 のバックゲートはグランドＧＮ
Ｄに接続されて、そのしきい値が調整されている。

【００８０】このように構成された出力バッファ回路の
動作を図１１に従って説明すると、前記入力信号Ｌ／Ｈ
と制御信号ＣＮＴＬがともにＨレベルの状態では、論理
制御回路１によりトランジスタＴr16 ，Ｔr17 はともに
オフされ、出力信号ＯＵＴはハイインピーダンス状態と
なる。

【００８１】このとき、インバータ回路４ｉの出力信号
はＬレベルとなり、ＡＮＤ回路６ｂの出力信号ＳＧ９は
Ｌレベルとなって、トランジスタＴr18 はオフされる。
次いで、制御信号ＣＮＴＬがＬレベルとなると、トラン
ジスタＴr16 がオフ状態に維持された状態で、トランジ
スタＴr17 がオンされて、出力信号ＯＵＴはＬレベルと
なる。

【００８２】すると、インバータ回路４ｉの出力信号は
Ｈレベルとなり、ＡＮＤ回路６ｂの出力信号ＳＧ９はＨ
レベルとなって、トランジスタＴr18 がオンされるが、
トランジスタＴr16 はオフされているため、出力信号Ｏ
ＵＴには影響はない。

【００８３】次いで、入力信号Ｌ／ＨがＬレベルとなる
と、トランジスタＴr16 がオンされるとともに、トラン
ジスタＴr17 がオフされる。すると、トランジスタＴr1
8 は上記動作によりオンされているので、出力信号ＯＵ
ＴはＨレベルとなる。

【００８４】次いで、上記動作により出力信号ＯＵＴが
Ｈレベルとなると、インバータ回路４ｉの出力信号はＬ
レベルとなり、遅延回路３による遅延時間後にＡＮＤ回
路６ｂの出力信号ＳＧ９がＬレベルとなり、トランジス
タＴr18 はオフされる。

【００８５】この結果、出力端子Ｔo へのトランジスタ
Ｔr16 のドレイン電流の供給は遮断され、出力信号ＯＵ
Ｔはハイインピーダンス状態となる。以上のように、こ
の出力バッファ回路では出力信号ＯＵＴをＬレベルから
ハイインピーダンス状態に移行させる場合、トランジス
タＴr16 ，Ｔr18 のオン動作により、その出力信号ＯＵ
ＴがＬレベルからＨレベルに速やかに引き上げられる。

【００８６】そして、出力信号ＯＵＴが引き上げられた
後は、トランジスタＴr18 がオフされて、出力信号ＯＵ
Ｔがハイインピーダンス状態となり、そのレベルは負荷
回路の終端抵抗に依存する。

【００８７】この状態で、出力端子Ｔo が負荷回路を介
してグランドＧＮＤに短絡される状態となっても、出力
端子Ｔo への電流の供給が遮断されているので、電源Ｖ
ccからグランドＧＮＤに大きな貫通電流が流れることは
ない。

【００８８】従って、この出力バッファ回路では出力信
号ＯＵＴをＬレベルからハイインピーダンス状態に移行
させる場合、その動作速度を向上させることができると
ともに、出力信号ＯＵＴがハイインピーダンス状態時に
おける消費電力を低減することができる。

【００８９】また、電源Ｖccの供給が遮断されると、Ａ
ＮＤ回路６ｂの出力信号ＳＧ９はＬレベルとなってトラ
ンジスタＴr18 がオフされる。従って、この状態で外部
負荷回路により出力端子Ｔo がＨレベルとなっても、同
出力端子Ｔo からトランジスタＴr16 を介して電源Ｖcc
に流れるリーク電流を遮断することができる。

【００９０】ここで、上記リーク電流防止用トランジス
タＴr18 を設けるに至った背景を説明する。図１２に示
すように、ＰチャネルＭＯＳトランジスタＴr19 のソー
スに電源Ｖccが供給され、同トランジスタＴr19 のドレ
インが出力端子Ｔo に接続された状態において、同トラ
ンジスタＴr19 のゲートにＬレベルの入力信号ＩＮが入
力されると、同トランジスタＴr19 がオンされて出力信
号ＯＵＴはＨレベルとなる。

【００９１】また、前記トランジスタＴr19 のゲートに
Ｈレベルの入力信号ＩＮが入力されると、同トランジス
タＴr19 がオフされて、出力端子Ｔo から出力される出
力信号ＯＵＴはハイインピーダンス状態となる。

【００９２】上記のようなトランジスタＴr19 は図１３
に示すように構成され、Ｐ型基板９上にＮ型ウェル１０
が形成され、そのＮ型ウェル１０内にＰ型拡散領域１１
ａ，１１ｂが形成されている。そして、一方のＰ型拡散
領域１１ａが出力端子Ｔo に接続されてドレインとな
り、他方のＰ型拡散領域１１ｂが電源Ｖccに接続されて
ソースとなる。

【００９３】前記Ｐ型拡散領域１１ａ，１１ｂ間の上部
にはゲート電極１２が形成され、同ゲート電極１２に入
力信号ＩＮが入力される。上記トランジスタＴr19 にお
いて、ソースへの電源Ｖccの供給が遮断されるととも
に、電源Ｖccの遮断にともなって入力信号ＩＮがＬレベ
ルとなった状態で、外部負荷回路の動作により出力端子
Ｔo がＨレベルとなることがある。

【００９４】このような場合には、出力端子Ｔo から電
源Ｖccを供給する配線に向かって、図１３に示す矢印方
向にリーク電流が流れてしまう。そこで、図１４に示す
出力バッファ回路を構成すると、上記のような不具合を
防止することが可能となる。すなわち、プルアップ側の
ＰチャネルＭＯＳトランジスタＴr20 とプルダウン側の
ＮチャネルＭＯＳトランジスタＴr21 が論理制御回路１
から出力される入力信号ＩＮ１，ＩＮ２で駆動され、同
トランジスタＴr20 のソースはリーク電流防止用のＰチ
ャネルＭＯＳトランジスタＴr22 を介して電源Ｖccに接
続されている。

【００９５】前記トランジスタＴr22 のゲートは出力端
子Ｔo に接続され、バックゲートは前記トランジスタＴ
r20 のバックゲートに接続されて、しきい値が調整され
ている。

【００９６】前記トランジスタＴr20 ，Ｔr21 のドレイ
ンは出力端子Ｔo に接続され、同トランジスタＴr21 の
ソースはグランドＧＮＤに接続されている。上記出力バ
ッファ回路を構成するトランジスタＴr20 〜Ｔr22 は図
１５に示すように構成される。すなわち、Ｐ型基板９上
に前記トランジスタＴr20 〜Ｔr22が形成され、トラン
ジスタＴr20 は図１３に示すトランジスタＴr19 と同様
に構成されて、そのゲート１２に入力信号ＩＮ１が入力
される。

【００９７】トランジスタＴr21 はＰ型基板９上にＮ型
拡散領域１３ａ，１３ｂが形成され、そのＮ型拡散領域
１３ａ，１３ｂ間の上部にはゲート電極１４が形成さ
れ、同ゲート電極１４に入力信号ＩＮ２が入力される。

【００９８】そして、Ｎ型拡散領域１３ｂはグランドＧ
ＮＤに接続され、Ｎ型拡散領域１３ａは出力端子Ｔo に
接続される。トランジスタＴr22 は前記トランジスタＴ
r20 と同様に、Ｐ型基板９上に形成されたＮ型ウェル１
０内にＰ型拡散領域１５ａ，１５ｂが形成され、そのＰ
型拡散領域１５ａ，１５ｂ間の上部にはゲート電極１６
が形成され、同ゲート電極１６は出力端子Ｔo に接続さ
れている。

【００９９】前記Ｐ型拡散領域１５ａには電源Ｖccが供
給され、Ｐ型拡散領域１５ｂはトランジスタＴr20 のソ
ースであるＰ型拡散領域１１ｂに接続される。また、ト
ランジスタＴr20 のドレインであるＰ型拡散領域１１ａ
は出力端子Ｔo に接続される。

【０１００】このような出力バッファ回路では、論理制
御回路１の動作によりトランジスタＴr20 がオフされ、
トランジスタＴr21 がオンされると、出力信号ＯＵＴは
Ｌレベルとなる。

【０１０１】この状態では、トランジスタＴr22 はオン
され、トランジスタＴr20 のソースに電源Ｖccが供給さ
れた状態となる。次いで、論理制御回路１の動作により
トランジスタＴr20 がオンされ、トランジスタＴr21 が
オフされると、電源ＶccからトランジスタＴr22 ，Ｔr2
0 を介して出力端子Ｔo に電流が流れ、出力信号ＯＵＴ
はＨレベルとなる。

【０１０２】すると、トランジスタＴr22 がオフされ、
出力信号ＯＵＴはハイインピーダンス状態となり、出力
信号ＯＵＴのレベルは出力端子Ｔo に接続される終端抵
抗により規定される。

【０１０３】従って、出力信号ＯＵＴがＬレベルからＨ
レベルに立ち上がる際に、同出力信号ＯＵＴにリンギン
グが発生することはない。また、外部負荷回路により出
力端子Ｔo がＨレベルとなった状態で、電源Ｖccの供給
が遮断された場合にも、トランジスタＴr22 はオフされ
るので、出力端子Ｔo から電源Ｖccの供給配線へのリー
ク電流は同トランジスタＴr22 により遮断される。

【０１０４】従って、図１５において出力端子Ｔo から
矢印方向に流れようとする電流はトランジスタＴr22 に
より遮断されるので、リーク電流の発生を確実に防止す
ることができる。

【０１０５】よって、このようなリーク電流防止用トラ
ンジスタにおいて、上記第五の実施例ではリーク電流防
止用トランジスタＴr18 のゲート信号を制御することに
より、出力バッファ回路でのリーク電流の発生防止と、
動作速度の向上及び消費電力の低減を図っている。

【０１０６】上記図１４及び図１５に示す出力バッファ
回路では、出力信号ＯＵＴのリンギングと出力端子Ｔo
から電源Ｖccへのリーク電流の防止を図る構成とした
が、リーク電流を防止するためには、次のような構成と
することもできる。

【０１０７】図１６に示すように、プルアップ側のＰチ
ャネルＭＯＳトランジスタＴr20 とプルダウン側のＮチ
ャネルＭＯＳトランジスタＴr21 が論理制御回路１から
出力される入力信号ＩＮ１，ＩＮ２で駆動されている。
トランジスタＴr20 のソースはリーク電流防止用のダイ
オードＤのカソードに接続され、同ダイオードＤのアノ
ードは電源Ｖccに接続されている。

【０１０８】前記トランジスタＴr20 ，Ｔr21 のドレイ
ンは出力端子Ｔo に接続され、同トランジスタＴr21 の
ソースはグランドＧＮＤに接続されている。上記出力バ
ッファ回路を構成するトランジスタＴr20 ，Ｔr21 及び
ダイオードＤは図１７に示すように構成される。すなわ
ち、Ｐ型基板９上に前記トランジスタＴr20 ，Ｔr21 が
形成され、トランジスタＴr20 は図１３に示すトランジ
スタＴr19 と同様に構成されて、そのゲート１２に入力
信号ＩＮ１が入力される。

【０１０９】トランジスタＴr21 はＰ型基板９上にＮ型
拡散領域１３ａ，１３ｂが形成され、そのＮ型拡散領域
１３ａ，１３ｂ間の上部にはゲート電極１４が形成さ
れ、同ゲート電極１４に入力信号ＩＮ２が入力される。

【０１１０】そして、Ｎ型拡散領域１３ｂはグランドＧ
ＮＤに接続され、Ｎ型拡散領域１３ａは出力端子Ｔo に
接続される。ダイオードＤは、Ｐ型基板９上に形成され
たＮ型ウェル１７内にＰ型拡散領域１８が形成され、そ
のＰ型拡散領域１８は電源Ｖccに接続され、Ｎ型ウェル
１７はトランジスタＴr20 を構成するＰ型拡散領域１１
ｂに接続されている。

【０１１１】このような出力バッファ回路では、論理制
御回路１の動作によりトランジスタＴr20 がオフされ、
トランジスタＴr21 がオンされると、出力信号ＯＵＴは
Ｌレベルとなる。

【０１１２】次いで、論理制御回路１の動作によりトラ
ンジスタＴr20 がオンされ、トランジスタＴr21 がオフ
されると、電源ＶccからトランジスタＴr20 を介して出
力端子Ｔo に電流が流れ、出力信号ＯＵＴはＨレベルと
なる。

【０１１３】トランジスタＴr20 ，Ｔr21 がともにオフ
されると、出力信号ＯＵＴはハイインピーダンス状態と
なる。また、電源Ｖccが遮断された状態で、出力端子Ｔ
o がＨレベルとなっても、ダイオードＤの動作により、
出力端子Ｔo から電源Ｖccへのリーク電流は防止され
る。

【０１１４】（第六の実施例）図１８及び図１９はこの
発明を具体化した出力バッファ回路の第六の実施例を示
す。図１８に示すように論理制御回路１には入力信号Ｌ
／Ｈと制御信号ＣＮＴＬが入力され、同論理制御回路１
は入力信号Ｌ／Ｈと制御信号ＣＮＴＬに基づいて、出力
信号ＳＧ１０，ＳＧ１１を出力し、プルアップ側のＮチ
ャネルＭＯＳトランジスタＴr23 と、プルダウン側のＮ
チャネルＭＯＳトランジスタＴr24 とを駆動する。

【０１１５】すなわち、前記トランジスタＴr24のゲー
トには前記論理制御回路１から出力される出力信号ＳＧ
１０が入力され、同トランジスタＴr24のドレインは出
力端子Ｔo及び前記トランジスタＴr23のソースに接続さ
れ、同トランジスタＴr24のソースはグランドＧＮＤに
接続されている。

【０１１６】前記出力信号ＳＧ１１はインバータ回路４
ｊに入力され、同インバータ回路４ｊの出力信号ＳＧ１
２はＰチャネルＭＯＳトランジスタＴr25 のゲートに入
力されている。

【０１１７】前記出力端子Ｔo から出力される出力信号
ＯＵＴは、ＰチャネルＭＯＳトランジスタＴr26 とＮチ
ャネルＭＯＳトランジスタＴr27 とから構成されるイン
バータ回路４ｋに入力される。

【０１１８】前記インバータ回路４ｋの出力信号は、抵
抗Ｒ３を介して前記トランジスタＴr25のソースに接続
され、同トランジスタＴr25のドレインは前記トランジ
スタＴr23のゲートに接続されている。

【０１１９】前記トランジスタＴr23 のドレインは電源
Ｖccに接続されている。また、前記トランジスタＴr25
のソース、すなわちノードＮ３は容量Ｃ３を介してグラ
ンドＧＮＤに接続されている。従って、前記抵抗Ｒ３と
容量Ｃ３とにより、積分回路が構成されている。

【０１２０】次に、上記のように構成された出力バッフ
ァ回路の動作を図１９に従って説明する。Ｈレベルの入
力信号Ｌ／Ｈ及び制御信号ＣＮＴＬに基づいて、論理制
御回路１の出力信号ＳＧ１０，ＳＧ１１はともにＬレベ
ルとなる。すると、トランジスタＴr24 がオフされると
ともに、トランジスタＴr25 がオフされてトランジスタ
Ｔr23 がオフされることにより、出力信号ＯＵＴはハイ
インピーダンス状態となる。 次いで、制御信号ＣＮＴ
ＬがＬレベルとなると、論理制御回路１の出力信号ＳＧ
１０がＨレベルとなり、トランジスタＴr24 がオンされ
て、出力信号ＯＵＴはＬレベルとなる。

【０１２１】すると、インバータ回路４ｋのトランジス
タＴr26 がオンされ、抵抗Ｒ３を介して容量Ｃ３に充電
電流が流れ、同抵抗Ｒ３と容量Ｃ３との時定数に基づい
てノードＮ３の電位が上昇する。

【０１２２】次いで、入力信号Ｌ／ＨがＬレベルとなる
と、論理制御回路１の出力信号ＳＧ１０がＬレベルとな
るとともに、出力信号ＳＧ１１がＨレベルとなる。する
と、インバータ回路４ｊの出力信号ＳＧ１２がＬレベル
となって、トランジスタＴr25 がオンされ、ノードＮ３
の電位がトランジスタＴr23 のゲートに入力されて、同
トランジスタＴr23 がオンされる。

【０１２３】トランジスタＴr23 のオン動作に基づい
て、出力信号ＯＵＴがＨレベルとなる。すると、インバ
ータ回路４ｋのトランジスタＴr27 がオンされて容量Ｃ
３の充電電荷が抵抗Ｒ３及び同トランジスタＴr27 を介
してグランドＧＮＤに抜かれ、ノードＮ３の電位が同抵
抗Ｒ３及び容量Ｃ３に基づく時定数に基づいて低下す
る。

【０１２４】この結果、トランジスタＴr23 がオフされ
て、出力信号ＯＵＴはハイインピーダンス状態となる。
従って、この出力バッファ回路では出力信号ＯＵＴをＬ
レベルからハイインピーダンス状態に移行させる場合、
前記積分回路によりトランジスタＴr23 がオンされて出
力信号ＯＵＴがＨレベルに速やかに引き上げられるの
で、その動作速度を向上させることができる。

【０１２５】また、出力信号ＯＵＴの電位が引き上げら
れた後は、トランジスタＴr23 はオフされて、出力端子
Ｔo への電流供給は遮断されるので、ハイインピーダン
ス状態時における消費電力を低減することができる。

【０１２６】（第七の実施例）図２０及び図２１はこの
発明を具体化した出力バッファ回路の第七の実施例を示
す。図２０に示すように入力信号Ｌ／Ｈは論理制御回路
１及びインバータ回路４ｍに入力される。制御信号ＣＮ
ＴＬはＯＲ回路５ｄの一方の入力端子に入力され、同Ｏ
Ｒ回路５ｄの出力信号ＳＧ１３は、前記論理制御回路１
に入力される。

【０１２７】前記論理制御回路１は出力信号ＳＧ１４，
ＳＧ１５を出力し、プルアップ側のＮチャネルＭＯＳト
ランジスタＴr28 と、プルダウン側のＮチャネルＭＯＳ
トランジスタＴr29 とを駆動する。

【０１２８】すなわち、前記トランジスタＴr28 のゲー
トには前記論理制御回路１から出力される出力信号ＳＧ
１４が入力され、同トランジスタＴr28 のドレインは電
源Ｖccに接続され、同トランジスタＴr28 のソースは出
力端子Ｔo 及び前記トランジスタＴr29 のドレインに接
続されている。

【０１２９】また、前記トランジスタＴr29 のゲートに
は前記論理制御回路１から出力される出力信号ＳＧ１５
が入力され、同トランジスタＴr29 のソースはグランド
ＧＮＤに接続されている。

【０１３０】前記論理制御回路１は前記入力信号Ｌ／Ｈ
がＨレベル、入力信号ＳＧ１３がＬレベルとなったと
き、前記トランジスタＴr29 をオンさせるとともに、前
記トランジスタＴr28 をオフさせて、出力信号ＯＵＴを
Ｌレベルとするように動作する。

【０１３１】また、前記入力信号Ｌ／ＨがＬレベル、入
力信号ＳＧ１３がＬレベルとなったとき、前記トランジ
スタＴr29 をオフさせるとともに、前記トランジスタＴ
r28をオンさせて、出力信号ＯＵＴをＨレベルとするよ
うに動作する。

【０１３２】また、前記入力信号Ｌ／ＨがＬレベル若し
くはＨレベル、入力信号ＳＧ１３がＨレベルとなったと
き、前記トランジスタＴr28 ，Ｔr29 をともにオフさせ
て、出力信号ＯＵＴをハイインピーダンス状態とするよ
うに動作する。

【０１３３】前記出力信号ＯＵＴは、複数段のバッファ
回路を直列に接続して構成される遅延回路３を介してＡ
ＮＤ回路６ｃの一方の入力端子に入力され、同ＡＮＤ回
路６ｃの他方の入力端子には、前記インバータ回路４ｍ
の出力信号が入力されている。

【０１３４】前記ＡＮＤ回路６ｃの出力信号ＳＧ１６は
前記ＯＲ回路５ｄに入力されている。次に、上記のよう
に構成された出力バッファ回路の動作を図２１に従って
説明する。

【０１３５】Ｈレベルの入力信号Ｌ／Ｈが論理制御回路
１に入力され、Ｈレベルの制御信号ＣＮＴＬがＯＲ回路
５ｄに入力されて、同ＯＲ回路５ｄからＨレベルの出力
信号ＳＧ１３が論理制御回路１に入力されると、同論理
制御回路１の出力信号ＳＧ１４, ＳＧ１５はＬレベルと
なる。

【０１３６】すると、トランジスタＴr28 ，Ｔr29 はと
もにオフされて、出力信号ＯＵＴはハイインピーダンス
状態となる。このとき、ＡＮＤ回路６ｃの出力信号ＳＧ
１６はＬレベルとなる。

【０１３７】次いで、制御信号ＣＮＴＬがＬレベルとな
ると、ＯＲ回路５ｄの出力信号ＳＧ１３はＬレベルとな
り、論理制御回路１の出力信号ＳＧ１５がＨレベルとな
って、トランジスタＴr29 がオンされて、出力信号ＯＵ
ＴはＬレベルとなる。

【０１３８】次いで、入力信号Ｌ／ＨがＬレベルとなる
と、論理制御回路１の出力信号ＳＧ１５がＬレベルとな
るとともに、出力信号ＳＧ１４がＨレベルとなる。する
と、トランジスタＴr28 がオンされ、トランジスタＴr2
9 がオフされる。

【０１３９】トランジスタＴr28 のオン動作に基づい
て、出力信号ＯＵＴがＨレベルとなる。すると、遅延回
路３に基づく遅延時間後にＡＮＤ回路６ｃの出力信号Ｓ
Ｇ１６がＨレベルとなり、その出力信号ＳＧ１６に基づ
いてＯＲ回路５ｄの出力信号ＳＧ１３はＨレベルとな
る。

【０１４０】この結果、トランジスタＴr28 がオフされ
て、出力信号ＯＵＴはハイインピーダンス状態となる。
従って、この出力バッファ回路では出力信号ＯＵＴをＬ
レベルからハイインピーダンス状態に移行させる場合、
トランジスタＴr28 がオンされて出力信号ＯＵＴがＨレ
ベルに速やかに引き上げられるので、その動作速度を向
上させることができる。

【０１４１】また、出力信号ＯＵＴの電位が引き上げら
れた後は、トランジスタＴr28 はオフされて、出力端子
Ｔo への電流供給は遮断されるので、ハイインピーダン
ス状態時における消費電力を低減することができる。

【０１４２】また、入力信号Ｌ／Ｈ及び制御信号ＣＮＴ
Ｌに基づいて前記出力信号ＳＧ１３を生成するための上
記回路は、論理制御回路１の前段の内部回路に組み込む
ことができるので、論理制御回路１及びトランジスタＴ
r28 ，Ｔr29 からなる既存の出力バッファ回路を変更す
ることなく、上記動作を行う出力バッファ回路を構成す
ることが可能となる。

【０１４３】（第八の実施例）図２２及び図２３はこの
発明を具体化した出力バッファ回路の第八の実施例を示
す。図２２に示すように入力信号Ｌ／Ｈは論理制御回路
１とインバータ回路４ｎ及びＯＲ回路５ｅに入力され
る。

【０１４４】制御信号ＣＮＴＬは前記ＯＲ回路５ｅの一
方の入力端子に入力され、同ＯＲ回路５ｅの出力信号Ｓ
Ｇ１７は、ＯＲ回路５ｆの一方の入力端子に入力され
る。４段のフリップフロップ回路ＦＦ１〜ＦＦ４には内
部回路から出力されるクロック信号ＣＬＫとリセット信
号ＲＳがそれぞれ入力される。

【０１４５】前記フリップフロップ回路ＦＦ１には前記
ＯＲ回路５ｅの出力信号ＳＧ１７が入力データＤＩとし
て入力される。そして、フリップフロップ回路ＦＦ１は
クロック信号ＣＬＫの立ち上がりに基づいて、入力デー
タＤＩと同相の出力信号ＤＯ１を次段のフリップフロッ
プ回路ＦＦ２に出力する。

【０１４６】前記フリップフロップ回路ＦＦ２はクロッ
ク信号ＣＬＫの立ち上がりに基づいて、前記フリップフ
ロップ回路ＦＦ１から入力される入力データＤＩと同相
の出力信号ＤＯ２を次段のフリップフロップ回路ＦＦ３
に出力する。

【０１４７】前記フリップフロップ回路ＦＦ３はクロッ
ク信号ＣＬＫの立ち上がりに基づいて、前記フリップフ
ロップ回路ＦＦ２から入力される入力データＤＩと逆相
の出力信号バーＤＯ３を次段のフリップフロップ回路Ｆ
Ｆ４に出力する。

【０１４８】前記フリップフロップ回路ＦＦ４はクロッ
ク信号ＣＬＫの立ち上がりに基づいて、前記フリップフ
ロップ回路ＦＦ３から入力される入力データＤＩと同相
の出力信号ＤＯ４を前記ＯＲ回路５ｆの他方の入力端子
に出力する。

【０１４９】従って、フリップフロップ回路ＦＦ１に入
力された入力データＤＩは、クロック信号ＣＬＫが４ク
ロック経過後に、フリップフロップ回路ＦＦ４から同入
力データＤＩを反転した出力信号ＤＯ４として出力され
る。

【０１５０】例えば、クロック信号ＣＬＫを１００ＭＨ
_Z とすれば、前記４クロックの経過時間ｔ３は４０ｎｓ
となる。前記ＯＲ回路５ｆの出力信号ＳＧ１８はＡＮＤ
回路６ｄの一方の入力端子に入力され、同ＡＮＤ回路６
ｄの他方の入力端子には前記インバータ回路４ｎの出力
信号が入力される。前記ＡＮＤ回路６ｄの出力信号ＳＧ
１９は前記論理制御回路１に入力される。

【０１５１】前記論理制御回路１は出力信号ＳＧ２０，
ＳＧ２１を出力し、プルアップ側のＮチャネルＭＯＳト
ランジスタＴr30 と、プルダウン側のＮチャネルＭＯＳ
トランジスタＴr31 とを駆動する。

【０１５２】すなわち、前記トランジスタＴr30 のゲー
トには前記論理制御回路１から出力される出力信号ＳＧ
２０が入力され、同トランジスタＴr30 のドレインは電
源Ｖccに接続され、同トランジスタＴr30 のソースは出
力端子Ｔo 及び前記トランジスタＴr31 のドレインに接
続されている。

【０１５３】また、前記トランジスタＴr31 のゲートに
は前記論理制御回路１から出力される出力信号ＳＧ２１
が入力され、同トランジスタＴr31 のソースはグランド
ＧＮＤに接続されている。

【０１５４】前記論理制御回路１は前記入力信号Ｌ／Ｈ
がＨレベル、入力信号ＳＧ１９がＬレベル若しくはＨレ
ベルとなったとき、前記トランジスタＴr31 をオンさせ
るとともに、前記トランジスタＴr30 をオフさせて、出
力信号ＯＵＴをＬレベルとするように動作する。

【０１５５】また、前記入力信号Ｌ／ＨがＬレベル、入
力信号ＳＧ１９がＬレベルとなったとき、前記トランジ
スタＴr31 をオフさせるとともに、前記トランジスタＴ
r30をオンさせて、出力信号ＯＵＴをＨレベルとするよ
うに動作する。

【０１５６】また、前記入力信号Ｌ／ＨがＬレベル、入
力信号ＳＧ１９がＨレベルとなったとき、前記トランジ
スタＴr30 ，Ｔr31 をともにオフさせて、出力信号ＯＵ
Ｔをハイインピーダンス状態とするように動作する。

【０１５７】次に、上記のように構成された出力バッフ
ァ回路の動作を図２３に従って説明する。Ｌレベルの入
力信号Ｌ／Ｈが論理制御回路１とＯＲ回路５ｅ及びイン
バータ回路４ｎに入力され、Ｈレベルの制御信号ＣＮＴ
ＬがＯＲ回路５ｅに入力されると、同ＯＲ回路５ｅの出
力信号ＳＧ１７はＨレベルとなる。

【０１５８】すると、ＯＲ回路５ｆの出力信号ＳＧ１８
はＨレベルとなる。また、インバータ回路４ｎの出力信
号はＨレベルとなるため、ＡＮＤ回路６ｄの出力信号Ｓ
Ｇ１９はＨレベルとなる。

【０１５９】Ｈレベルの出力信号ＳＧ１９及びＬレベル
の入力信号Ｌ／Ｈに基づいて、論理制御回路１の出力信
号ＳＧ２０, ＳＧ２１はＬレベルとなる。すると、トラ
ンジスタＴr30 ，Ｔr31 はともにオフされて、出力信号
ＯＵＴはハイインピーダンス状態となる。

【０１６０】次いで、入力信号Ｌ／ＨがＬレベルに維持
された状態で、制御信号ＣＮＴＬがＬレベルとなると、
ＯＲ回路５ｅの出力信号ＳＧ１７はＬレベルとなる。す
ると、ＯＲ回路５ｆの出力信号ＳＧ１８はＬレベルとな
り、ＡＮＤ回路６ｄの出力信号ＳＧ１９がＬレベルとな
る。

【０１６１】Ｌレベルの出力信号ＳＧ１９及びＬレベル
の入力信号Ｌ／Ｈに基づいて、論理制御回路１の出力信
号ＳＧ２０はＨレベル、出力信号ＳＧ２１はＬレベルと
なる。

【０１６２】すると、トランジスタＴr30 はオン、トラ
ンジスタＴr31 はオフされて、出力信号ＯＵＴはＨレベ
ルとなる。次いで、クロック信号ＣＬＫが４クロック経
過後にフリップフロップ回路ＦＦ４の出力信号ＤＯ４が
Ｈレベルとなるため、ＯＲ回路５ｆの出力信号ＳＧ１８
はＨレベルとなる。

【０１６３】すると、ＡＮＤ回路６ｄの出力信号ＳＧ１
９はＨレベルとなり、論理制御回路１の出力信号ＳＧ２
０, ＳＧ２１はＬレベルとなり、トランジスタＴr30 ，
Ｔr31 はともにオフされて、出力信号ＯＵＴはハイイン
ピーダンス状態となる。

【０１６４】次いで、制御信号ＣＮＴＬがＬレベルに維
持された状態で入力信号Ｌ／ＨがＨレベルとなると、Ｏ
Ｒ回路５ｅの出力信号ＳＧ１７はＨレベルとなる。する
と、ＯＲ回路５ｆの出力信号ＳＧ１８はＨレベルとな
り、ＡＮＤ回路６ｄの出力信号ＳＧ１９がＬレベルとな
る。

【０１６５】Ｌレベルの出力信号ＳＧ１９及びＨレベル
の入力信号Ｌ／Ｈに基づいて、論理制御回路１の出力信
号ＳＧ２０はＬレベル、出力信号ＳＧ２１はＨレベルと
なる。

【０１６６】すると、トランジスタＴr30 はオフ、トラ
ンジスタＴr31 はオンされて、出力信号ＯＵＴはＬレベ
ルとなる。次いで、制御信号ＣＮＴＬがＬレベルに維持
された状態で入力信号Ｌ／ＨがＬレベルとなると、ＯＲ
回路５ｅの出力信号ＳＧ１７はＬレベルとなる。する
と、ＯＲ回路５ｆの出力信号ＳＧ１８はＬレベルとな
り、ＡＮＤ回路６ｄの出力信号ＳＧ１９はＬレベルに維
持された状態となる。

【０１６７】Ｌレベルの出力信号ＳＧ１９及びＬレベル
の入力信号Ｌ／Ｈに基づいて、論理制御回路１の出力信
号ＳＧ２０はＨレベル、出力信号ＳＧ２１はＬレベルと
なる。

【０１６８】すると、トランジスタＴr30 はオン、トラ
ンジスタＴr31 はオフされて、出力信号ＯＵＴはＨレベ
ルとなる。次いで、クロック信号ＣＬＫが４クロック経
過後にフリップフロップ回路ＦＦ４の出力信号ＤＯ４が
Ｈレベルとなるため、ＯＲ回路５ｆの出力信号ＳＧ１８
はＨレベルとなる。

【０１６９】すると、ＡＮＤ回路６ｄの出力信号ＳＧ１
９はＨレベルとなり、論理制御回路１の出力信号ＳＧ２
０, ＳＧ２１はＬレベルとなり、トランジスタＴr30 ，
Ｔr31 はともにオフされて、出力信号ＯＵＴはハイイン
ピーダンス状態となる。

【０１７０】従って、この出力バッファ回路では出力信
号ＯＵＴをハイインピーダンス状態に移行させる場合、
トランジスタＴr30 がオンされて出力信号ＯＵＴがＨレ
ベルに速やかに引き上げられるので、その動作速度を向
上させることができる。

【０１７１】また、出力信号ＯＵＴの電位が引き上げら
れた後は、トランジスタＴr30 はオフされて、出力端子
Ｔo への電流供給は遮断されるので、ハイインピーダン
ス状態時における消費電力を低減することができる。

【０１７２】また、入力信号Ｌ／Ｈ及び制御信号ＣＮＴ
Ｌに基づいて前記出力信号ＳＧ１９を生成するための上
記回路は、論理制御回路１の前段の内部回路に組み込む
ことができるので、論理制御回路１及びトランジスタＴ
r30 ，Ｔr31 からなる既存の出力バッファ回路を変更す
ることなく、上記動作を行う出力バッファ回路を構成す
ることが可能となる。

【０１７３】

【発明の効果】以上詳述したように、この発明は出力信
号がＬレベルからハイインピーダンス状態へ移行する際
に、その動作速度を向上させ、かつ出力信号がハイイン
ピーダンス状態にあるとき、その消費電力を低減し得る
出力バッファ回路を提供することができる優れた効果を
発揮する。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】第一の実施例を示す回路図である。

【図３】第一の実施例の動作を示す波形図である。

【図４】第二の実施例を示す回路図である。

【図５】第二の実施例の動作を示す波形図である。

【図６】第三の実施例を示す回路図である。

【図７】第三の実施例の動作を示す波形図である。

【図８】第四の実施例を示す回路図である。

【図９】第四の実施例の動作を示す波形図である。

【図１０】第五の実施例を示す回路図である。

【図１１】第五の実施例の動作を示す波形図である。

【図１２】リーク電流を発生するトランジスタを示す回
路図である。

【図１３】リーク電流を発生するトランジスタを示す断
面図である。

【図１４】リーク電流防止用トランジスタを備えた出力
バッファ回路を示す回路図である。

【図１５】リーク電流防止用トランジスタを備えた出力
バッファ回路を示す断面図である。

【図１６】リーク電流防止用ダイオードを備えた出力バ
ッファ回路を示す回路図である。

【図１７】リーク電流防止用ダイオードを備えた出力バ
ッファ回路を示す断面図である。

【図１８】第六の実施例を示す回路図である。

【図１９】第六の実施例の動作を示す波形図である。

【図２０】第七の実施例を示す回路図である。

【図２１】第七の実施例の動作を示す波形図である。

【図２２】第八の実施例を示す回路図である。

【図２３】第八の実施例の動作を示す波形図である。

【図２４】従来例を示す回路図である。

【図２５】従来例を示す回路図である。

【符号の説明】

Ｔo 出力端子 ＯＵＴ 出力信号 Ｖcc 高電位側電源 ＧＮＤ 低電位側電源 Ｔrpu プルアップ側トランジスタ Ｔrpd プルダウン側トランジスタ ＩＮ，ＩＮ１，ＩＮ２ 入力信号 Ｐ１，Ｐ２ プルアップ回路

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 出力端子と高電位側電源との間に配置さ
   れ、入力信号によって制御されるプルアップ側トランジ
   スタと、 前記出力端子と低電位側電源との間に配置され、前記入
   力信号によって制御されるプルダウン側トランジスタ
   と、 出力信号がＬレベルからハイインピーダンス状態となる
   ときに該出力信号がＨレベルとなるまで前記プルアップ
   側トランジスタをオンさせるプルアップ回路とを有し、 前記プルアップ回路は、 前記出力信号を遅延させる遅延回路と、 前記遅延させた出力信号が供給されるインバータ回路
   と、 前記高電位側電源と前記プルアップ側トランジスタとの
   間に接続され、前記インバータ回路の出力が供給される
   トランジスタとを有する ことを特徴とする出力バッファ
   回路。
2. 【請求項２】 出力端子と高電位側電源との間に配置さ
   れ、入力信号によって制御されるプルアップ側トランジ
   スタと、 前記出力端子と低電位側電源との間に配置され、前記入
   力信号によって制御されるプルダウン側トランジスタ
   と、 出力信号がＬレベルからハイインピーダンス状態となる
   ときに、該出力信号がＨレベルとなるまで前記プルアッ
   プ側トランジスタをオンさせるプルアップ回路とを有
   し、 前記プルアップ回路は、 前記プルダウン側トランジスタをオフさせる前記入力信
   号に基づいて、前記プルアップ側トランジスタをオンさ
   せて、前記出力信号がＨレベルとなると該プルアップ側
   トランジスタをオフさせる制御信号を出力する論理制御
   回路と、 前記制御信号を遅延させて、前記プルアップ側トランジ
   スタのゲートに供給する遅延回路とを有する ことを特徴
   とする出力バッファ回路。
3. 【請求項３】 出力端子と高電位側電源との間に配置さ
   れ、入力信号によっ て制御されるプルアップ側トランジ
   スタと、 前記出力端子と低電位側電源との間に配置され、前記入
   力信号によって制御されるプルダウン側トランジスタ
   と、 出力信号がＬレベルからハイインピーダンス状態となる
   ときに、該出力信号がＨレベルとなるまで前記プルアッ
   プ側トランジスタをオンさせるプルアップ回路とを有
   し、 前記プルアップ回路は、 前記プルアップ側トランジスタと前記出力端子との間に
   配置されたスイッチ素子と、 前記出力信号がＬレベルになると、前記スイッチ素子を
   導通させるとともに、該出力信号がＨレベルになるとス
   イッチ素子を不導通とする論理回路と、 前記出力信号を遅延させて前記論理回路に供給する遅延
   回路とを有することを特徴とする出力バッファ回路。
4. 【請求項４】 出力端子と高電位側電源との間に配置さ
   れ、入力信号によって制御されるプルアップ側トランジ
   スタと、 前記出力端子と低電位側電源との間に配置され、前記入
   力信号によって制御されるプルダウン側トランジスタ
   と、 出力信号がＬレベルからハイインピーダンス状態となる
   ときに、該出力信号がＨレベルとなるまで前記プルアッ
   プ側トランジスタをオンさせるプルアップ回路とを有
   し、 前記プルアップ回路は、 遅延させた信号に基づいて前記プルアップ側トランジス
   タをオンさせる論理制御回路と、 前記遅延させた信号を前記論理制御回路に供給する遅延
   回路とを有することを特徴とする出力バッファ回路。