KR20030043583A

KR20030043583A - 기동 회로

Info

Publication number: KR20030043583A
Application number: KR1020020026694A
Authority: KR
Inventors: 오쿠야마요시아키
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2001-11-28
Filing date: 2002-05-15
Publication date: 2003-06-02
Also published as: TW564593B; CN1422000A; US6650154B2; US20030098727A1; JP2003163588A

Abstract

본 발명은 전원 전압이 낮은 경우에도 기동 신호를 확실하게 생성하고, 반도체 집적 회로의 내부 회로를 확실하게 초기화하는 것을 그 목적으로 한다.

전압 발생부는 제1 및 제2 전원선 사이에 직렬 접속되어 있는 복수 개의 제1 저항과 제1 트랜지스터를 구비하고 있다. 제1 트랜지스터의 게이트에는 드레인 전압보다 높은 전압이 항상 공급되기 때문에 저항 분할된 제1 노드에 발생하는 제1 전압의 상승은 종래보다 완만하게 된다. 기동 신호 생성부는 제1 전압에 따라서 제2 저항과 제2 트랜지스터를 접속하는 제2 노드에 제2 전압을 발생한다. 제2 전압의 논리 레벨의 반전 타이밍은 종래보다 지연된다. 이 때문에, 전원의 투입에서부터 파형 성형부가 기동 신호를 출력할 때까지의 기간을 종래보다 길게 할 수 있다. 따라서, 전원 전압이 낮은 경우에도 반도체 집적 회로의 내부 회로를 초기화하기 위한 시간을 충분히 확보할 수 있기 때문에 내부 회로를 확실하게 초기화할 수 있다.

Description

기동 회로{STARTER CIRCUIT}

본 발명은 반도체 집적 회로 내에 형성되어, 반도체 집적 회로의 전원 투입시에 집적 회로 내의 회로를 초기화하는 기동 신호를 생성하는 기동 회로에 관한 것이다.

일반적으로, 반도체 집적 회로는 기동 신호를 생성하는 기동 회로를 내장하고 있다. 전원의 투입에서부터 기동 신호가 생성될 때까지의 기간을 이용하여 반도체 집적 회로의 내부 회로를 초기화함으로써, 반도체 집적 회로의 오동작이 방지된다. 이러한 종류의 기동 회로는 트랜지스터의 임계치 전압을 이용하여, 전원 전압이 소정의 값까지 상승한 것을 검출하여, 기동 신호의 논리 레벨을 변화시키고 있다. 래치 등을 갖는 내부 회로는 기동 신호의 생성전에 초기화되어, 기동 신호의 생성후에 통상의 동작을 개시한다.

도 3은 일본 특허 공개 공보 제2000-165220호에 개시된 기동 회로를 나타내고 있다. 기동 회로는 전압 발생부(10), 기동 신호 생성부(12) 및 기동 신호(STT)를 출력하는 파형 성형부(14)를 구비하고 있다.

전압 발생부(10)는 전원선(VDD)과 접지선(VSS)의 사이에 직렬 접속된 저항(R1, R2) 및 nMOS 트랜지스터(M1)를 포함하고 있다. nMOS 트랜지스터(M1)의 게이트와 드레인은 서로 접속되어 있다. 전압 발생부(10)에 있어서 저항(R1, R2)의 접속 노드(ND1)의 전압은 nMOS 트랜지스터(M1)의 임계치 전압을 초과할 때까지 전원 전압(VDD)을 따라 상승한다. 또한, 노드(ND1)의 전압은 nMOS 트랜지스터(M1)의 임계치 전압을 초과한 후에는 전원 전압(VDD)과 임계치 전압과의 전압차를 분압한 전압에 임계치 전압을 더한 전압으로 상승한다.

기동 신호 생성부(12)는 전원선(VDD)과 접지선(VSS)의 사이에 직렬 접속된저항(R3) 및 nMOS 트랜지스터(M2)를 구비하고 있다. nMOS 트랜지스터(M2)의 게이트는 노드(ND1)에 접속되어 있다. 저항(R3)과 nMOS 트랜지스터(M2)의 접속 노드(ND2)의 전압은 nMOS 트랜지스터(M2)가 온될 때까지 전원 전압(VDD)과 함께 상승하여, nMOS 트랜지스터(M2)가 온이 된 후에는 접지 전압(VSS)이 된다.

파형 성형부(14)는 종속 접속된 3 개의 인버터를 구비하고 있다. 파형 성형부(14)는 노드(ND2)에 발생하는 전압에 따라서 기동 신호(STT)를 생성한다.

전술한 기동 회로에서는 nMOS 트랜지스터(M1)의 임계치 전압이 높을 때, 노드(ND1)에 발생하는 분압 전압은 높아진다. nMOS 트랜지스터(M1)의 임계치 전압이 낮을 때, 노드(ND1)에 발생하는 분압 전압은 낮아진다. 일반적으로, 반도체 집적 회로에서는 인접하는 트랜지스터의 임계치 전압은 같아진다. 이 때문에, nMOS 트랜지스터(M1)의 임계치 전압이 높을 때, nMOS 트랜지스터(M2)의 임계치 전압도 높아진다. 따라서, nMOS 트랜지스터(M2)의 임계치 전압이 높을 때, 노드(ND1)의 전압은 높아지고, nMOS 트랜지스터(M2)의 임계치 전압이 낮을 때, 노드(ND1)의 전압은 낮아진다. 이와 같이, nMOS 트랜지스터(M2)의 게이트·소스간 전압을 임계치 전압에 맞춰서 변화시킴으로써, 기동 신호(STT)는 nMOS 트랜지스터(M2)의 임계치 전압의 영향을 거의 받지 않고서, 거의 소정의 타이밍[소정의 전원 전압(VDD)]으로 생성된다.

최근, 반도체 집적 회로의 동작 전압이 낮아지고 있고, 집적 회로의 외부에서 공급되는 전원 전압(VDD)도 낮아지고 있다. 트랜지스터의 임계치 전압은 전원전압(VDD)에 거의 의존하지 않는다. 이 때문에, 전원 전압(VDD)이 낮아질수록 전원 전압(VDD)에 대한 트랜지스터의 임계치 전압의 비율은 크게되고, 임계치 전압의 변동에 의한 기동 신호(STT)의 생성 타이밍의 불일치는 상대적으로 커진다. 즉, 기동 신호(STT)를 소정의 타이밍으로 생성하는 것이 곤란하게 된다.

전원 전압(VDD)이 낮아질수록 전원의 투입시에 내부 회로의 전원선이 전원 전압(VDD)에 도달하는 시간은 짧아진다. 이 때문에, 전원의 투입후, 기동 신호(STT)가 생성될 때까지의 기간(내부 회로의 초기화 기간)을 짧게 할 필요가 있다. 한편, 내부 회로의 초기화 기간이 부족하게 되면, 내부 회로가 초기화되지 않아 반도체 집적 회로는 오동작할 우려가 있다. 내부 회로를 확실하게 초기화하기 위해서는 내부 회로의 초기화 기간을 조금이라도 길게 할 필요가 있다.

본 발명의 목적은 전원 전압이 낮은 경우에도 기동 신호를 확실하게 생성하고, 반도체 집적 회로의 내부 회로를 확실하게 초기화하는 데에 있다.

도 1은 본 발명의 기동 회로를 도시하는 회로도.

도 2는 도 1의 기동 회로의 동작을 도시하는 파형도.

도 3은 종래의 기동 회로를 도시하는 회로도.

<도면의 주요 부분에 대한 부호의 설명>

12 : 기동 신호 생성부

14 : 파형 성형부

20 : 전압 발생부

M1, M2 : nMOS 트랜지스터

R3, R4, R5, R6 : 저항

STT : 기동 신호

VDD : 전원선

VSS : 접지선

제1항의 기동 회로에서는 전압 발생부는 제1 전원선과 제2 전원선 사이에 직렬 접속되어 있는 복수 개의 제1 저항과 제1 트랜지스터를 구비하고 있다. 전압 발생부는 제1 저항에 의해 저항 분할된 제1 노드에 제1 전압을 발생한다. 제1 트랜지스터의 게이트에는 드레인 전압보다 높은 전압이 항상 공급된다. 즉, 제1 트랜지스터의 소스·게이트간 전압은 종래보다 높아지고, 제1 트랜지스터의 온 저항은 낮아진다. 이 때문에, 전원의 투입시에 전원 전압이 제1 트랜지스터의 임계치 전압을 초과하여 제1 트랜지스터가 온된 후, 제1 노드에 발생하는 제1 전압은 종래보다 낮게 된다. 즉, 제1 전압은 종래보다 완만하게 상승한다.

기동 신호 생성부는 제1 전원선과 제2 전원선의 사이에 직렬 접속되어 있는 제2 저항과 제2 트랜지스터를 구비하고 있다. 제2 트랜지스터의 게이트는 제1 노드에 접속되어 있다. 기동 신호 생성부는 제1 노드의 제1 전압에 따라서 제2 저항과 제2 트랜지스터를 접속하는 제2 노드에 제2 전압을 발생한다. 구체적으로는 제1 전압이 제2 트랜지스터의 임계치 전압을 초과하였을 때, 제2 전압의 논리 레벨은 반전한다. 제1 전압의 상승이 완만하기 때문에, 제2 전압의 논리 레벨의 반전 타이밍은 종래보다 지연된다.

파형 성형부는 제2 노드의 전압 파형을 성형하여 그 성형된 신호를 집적 회로의 내부 회로를 초기화하는 기동 신호로서 출력한다. 제2 전압의 반전 타이밍이 지연되기 때문에, 전원의 투입후 기동 신호가 출력될 때까지의 기간이 종래보다 길어진다. 따라서, 전원 전압이 낮은 경우에도 내부 회로를 초기화하기 위한 시간을 충분히 확보할 수 있고 내부 회로를 확실하게 초기화할 수 있다.

청구항 제2항의 기동 회로에서는 제1 트랜지스터의 게이트는 제1 저항에 의해 저항 분할된 노드 중 임의의 노드에 접속되어 있다. 이 때문에, 특별한 회로를 형성하지 않고 게이트 전압을 드레인 전압보다 항상 높게 할 수 있다.

이하, 본 발명의 실시예를 도면을 이용하여 설명한다. 종래 기술과 동일한 요소에 대하여는 동일한 참조 부호를 붙이고, 그 상세한 설명을 생략한다.

도 1은 본 발명의 기동 회로의 일 실시예를 나타내고 있다. 이 기동 회로는 반도체 집적 회로 내에 형성되어 있다. 반도체 집적 회로는 실리콘 기판 상에 CMOS공정을 사용하여 형성되고 있다. 기동 회로는 전압 발생부(20), 기동 신호 생성부(12) 및 기동 신호(STT)를 출력하는 파형 성형부(14)를 구비하고 있다.

전압 발생부(20)는 전원선(VDD)(제1 전원선)과 접지선(VSS)(제2 전원선)의 사이에 직렬 접속된 저항(R4, R5, R6)(제1 저항) 및 nMOS 트랜지스터(M1)(제1 트랜지스터)를 구비하고 있다. nMOS 트랜지스터(M1)의 게이트는 저항(R5, R6)의 접속 노드(ND3)에 접속되어 있다. 즉, nMOS 트랜지스터(M1)의 게이트 전압은 항상 nMOS 트랜지스터(M1)의 드레인 전압보다 높아진다. 전압 발생부(20)는 저항(R4, R5)의 접속 노드(ND1)(제1 노드)에 제1 전압(V1)을 발생한다.

기동 신호 생성부(12) 및 파형 성형부(14)의 구성은 도 3과 동일하다. 즉, 기동 신호 생성부(12)의 nMOS 트랜지스터(M2)(제2 트랜지스터)의 게이트는 노드(ND1)에 접속되어 있다. 기동 신호 생성부(12)는 저항(R3)(제2 저항)과 nMOS 트랜지스터(M2)의 접속 노드(ND2)(제2 노드)에 제2 전압(V2)을 발생한다. 파형 성형부(14)는 제2 전압(V2)의 파형을 성형하여, 기동 신호(STT)로서 출력한다.

도 2는 전술한 기동 회로의 동작을 나타내고 있다.

반도체 집적 회로로의 전원 투입후, 전원 전압(VDD)은 소정의 전압(예컨대, 1.65 V)까지 서서히 상승한다[도 2(a)]. 즉, 반도체 집적 회로의 동작 전압은 1.65 V이다. 노드(ND1)의 전압은 nMOS 트랜지스터(M1)의 게이트·소스간 전압이 nMOS 트랜지스터(M1)의 임계치 전압을 초과할 때까지 전원 전압(VDD)에 따라 상승한다[도 2(b)]. 또한, 노드(ND1)의 전압은 nMOS 트랜지스터(M1)의 게이트·소스간 전압이 nMOS 트랜지스터(M1)의 임계치 전압을 초과한 후, 전원 전압(VDD)과 임계치 전압의전압차를 분압한 전압에 임계치 전압을 더한 전압에 의해 상승한다[도 2(c)]. 이 때, nMOS 트랜지스터(M1)의 게이트에는 드레인 전압보다 높은 전압이 항상 공급된다. 이 때문에, nMOS 트랜지스터(M1)의 온 저항은 종래보다 낮아진다. 따라서, 노드(ND1)의 전압은 파선으로 나타낸 종래의 전압보다 완만하게 상승한다.

노드(ND2)의 전압은 nMOS 트랜지스터(M2)의 게이트·소스간 전압이 nMOS 트랜지스터(M2)의 임계치 전압을 초과할 때까지 전원 전압(VDD)에 따라 상승한다[도 2(d)]. 또한, 노드(ND2)의 전압은 nMOS 트랜지스터(M2)의 게이트·소스간 전압이 nMOS 트랜지스터(M2)의 임계치 전압을 초과한 후, 강하한다[도 2(e)]. 이 때, nMOS 트랜지스터(M2)의 게이트에 인가되는 노드(ND1)의 전압은 종래보다 항상 낮다. 이 때문에, nMOS 트랜지스터(M2)의 온 타이밍은 종래보다 지연된다. 따라서, 노드(ND2)의 전압은 파선으로 나타낸 종래의 전압보다 지연되어 하강한다.

노드(ND2)의 저전압으로의 변화가 지연되기 때문에, 기동 신호(STT)의 생성 타이밍(고 레벨로의 변화)은 파선으로 도시한 종래보다 지연된다. 따라서, 기동 신호(STT)의 저 레벨 기간(P1)은 종래보다 길어진다. 그리고, 이 기간(P1)을 이용하여 반도체 집적 회로의 내부 회로가 초기화된다.

이상, 본 실시예에서는 nMOS 트랜지스터(M1)의 게이트에 드레인 전압보다 높은 전압을 항상 공급하였다. 이 때문에, 전원의 투입시에 nMOS 트랜지스터(M1)가 온된 후, 노드(ND1)에 발생하는 제1 전압(V1)을 종래보다 완만하게 상승시킬 수 있다. 이 때문에, 제2 전압(V2)의 강하 타이밍을 종래보다 지연할 수 있고, 기동 신호(STT)가 생성될 때까지의 저 레벨 기간(P1)을 종래보다 길게 할 수 있다. 따라서, 전원 전압이 낮은 경우에도 내부 회로를 초기화하기 위한 시간을 충분히 확보할 수 있고, 반도체 집적 회로의 내부 회로를 확실하게 초기화할 수 있다.

nMOS 트랜지스터(M1)의 게이트를 저항(R5, F6)에 의해 저항 분할된 노드(ND3)에 접속하고 있다. 이 때문에, 특별한 회로를 형성하지 않고, nMOS 트랜지스터(M1)의 게이트 전압을 드레인 전압보다 항상 높게 할 수 있다.

이상, 본 발명에 관해서 상세히 설명하였지만 전술한 실시예 및 그 변형예는 발명의 일례에 지나지 않으며, 본 발명은 이것에 한정되지 않는다. 또한, 본 발명의 사상을 벗어나지 않은 범위 내에서 변형이 가능한 것은 명백한 사실이다.

청구항 제1항의 기동 회로에서는 전원의 투입후, 기동 신호가 출력될 때까지의 기간을 종래보다 길게 할 수 있다. 따라서, 전원 전압이 낮은 경우에도 내부 회로를 초기화하기 위한 시간을 충분히 확보할 수 있고, 내부 회로를 확실하게 초기화할 수 있다.

청구항 제2항의 기동 회로에서는 특별한 회로를 형성하지 않고 게이트 전압을 드레인 전압보다 항상 높게 유지할 수 있다.

Claims

복수 개의 제1 저항과, 드레인 전압보다 높은 게이트 전압이 제공되는 제1 트랜지스터가 제1 전원선과 제2 전원선의 사이에 직렬 접속되고, 상기 제1 저항에 의해 저항 분할된 제1 노드에 제1 전압을 발생하는 전압 발생부와;

제2 저항과 제2 트랜지스터가 상기 제1 전원선과 상기 제2 전원선의 사이에 직렬 접속되고, 상기 제2 트랜지스터의 게이트가 상기 제1 노드에 접속되며, 상기 제2 저항과 상기 제2 트랜지스터를 접속하는 제2 노드에 제2 전압을 발생하는 기동 신호 생성부와;

상기 제2 노드의 전압 파형을 성형하여, 이 전압 파형을 집적 회로의 내부 회로를 초기화하는 기동 신호로서 출력하는 파형 성형부

를 구비하는 것을 특징으로 하는 기동 회로.
제1항에 있어서, 상기 제1 트랜지스터의 게이트는 상기 제1 저항에 의해 저항 분할된 노드 중 임의의 노드에 접속되어 있는 것을 특징으로 하는 기동 회로.