KR100587872B1 - 반도체 집적 회로 및 반도체 집적 회로의 초기화 방법 - Google Patents

반도체 집적 회로 및 반도체 집적 회로의 초기화 방법 Download PDF

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Abstract

본 발명은 파워 온 리셋 회로를 갖는 반도체 집적 회로에 관한 것으로, 파워 온 리셋 신호를 확실하게 발생시켜 내부 회로를 초기화하는 것을 목적으로 한다.
부 리셋 신호 생성 회로는 타이밍이 다른 부 파워 온 리셋 신호를 각각 생성한다. 주 리셋 신호 생성 회로는 부 파워 온 리셋 신호의 적어도 어느 하나에 기초하여 주 파워 온 리셋 신호를 생성한다. 이 때문에, 반도체 집적 회로의 제조 조건의 변동 등에 의해, 반도체 집적 회로를 구성하는 소자의 특성이 변동하더하도, 부 파워 온 리셋 신호 중 어느 하나는 정상적인 타이밍으로 생성된다. 그 결과, 주 리셋 신호 생성 회로는 정상적인 부 파워 온 리셋 신호를 이용하여 주 파워 온 리셋 신호를 생성할 수 있다. 즉, 동작 여유가 넓은 파워 온 리셋 회로를 구성할 수 있고, 내부 회로를 확실하게 초기화할 수 있다.

Description

반도체 집적 회로 및 반도체 집적 회로의 초기화 방법{SEMICONDUCTOR INTEGRATED CIRCUIT AND METHOD FOR INITIALIZING THE SAME}
도 1은 본 발명의 반도체 집적 회로의 제1 실시예에 있어서의 파워 온 리셋 회로를 도시하는 블럭도.
도 2는 도 1의 부 리셋 신호 생성 회로를 상세하게 도시하는 회로도.
도 3은 도 1의 파워 온 리셋 회로의 동작을 도시하는 타이밍도.
도 4는 본 발명의 반도체 집적 회로의 제2 실시예에 있어서의 파워 온 리셋 회로를 도시하는 블럭도.
도 5는 본 발명의 반도체 집적 회로의 제3 실시예에 있어서의 파워 온 리셋 회로를 도시하는 블럭도.
<도면의 주요 부분에 대한 부호의 설명>
10, 12 : 부 리셋 신호 생성 회로
14 : 주 리셋 신호 생성 회로
16, 18 : 펄스 생성 회로
20 : 합성 회로
22 : 지연 회로
24 : 인버터
26 : NAND 게이트
28 : pMOS 트랜지스터
30 : 저항
32 : 인버터열
34 : 부 리셋 신호 생성 회로
36 : 주 리셋 신호 생성 회로
38 : 펄스 생성 회로
40 : 합성 회로
POR : 파워 온 리셋 신호
PORO, PORE : 파워 온 리셋 신호
PORH, PORL : 파워 온 리셋 신호
PLSO, PLSE, PLSH, PLSL : 펄스
RESET : 리셋 단자
본 발명은 파워 온 리셋 회로를 갖는 반도체 집적 회로 및 반도체 집적 회로의 초기화 방법에 관한 것이다.
일반적으로, 반도체 집적 회로는 파워 온 리셋 신호를 생성하는 파워 온 리셋 회로를 내장하고 있다. 전원의 기동시에 파워 온 리셋 신호를 생성하고 내부 회 로를 초기화함에 의해 반도체 집적 회로의 오동작이 방지된다. 이 종류의 파워 온 리셋 회로는 트랜지스터의 임계값을 이용하여 전원 전압이 소정의 값까지 상승한 것을 검출하고, 파워 온 리셋 신호의 논리 레벨을 변화(비활성화)시키고 있다. 내부 회로는 파워 온 리셋 신호의 레벨이 변화되기까지의 활성화 기간에 초기화되고, 파워 온 리셋 신호의 비활성화 후에 통상적인 동작을 개시한다.
최근, 반도체 집적 회로는 트랜지스터 구조의 미세화가 진행하고 있다. 트랜지스터의 채널 길이가 줄어듦으로써 단채널 효과에 의해 트랜지스터의 임계값의 변동폭이 커졌다. 트랜지스터의 임계값은 단채널 효과 이외에도 반도체 집적 회로의 제조 조건의 변동의 외에 웨이퍼 상에서의 칩의 위치 및 제조 로트 내에서의 웨이퍼의 위치에 의해 변동된다. 임계값의 변동폭이 커짐으로써 파워 온 리셋 신호는 비활성화 타이밍의 편차량이 커진다.
또한, 반도체 집적 회로의 동작 전압이 낮게 되어 가고 있고, 외부로부터 공급되는 전원 전압도 낮게 되어져 가고 있다. 트랜지스터의 임계값은 전원 전압에 거의 의존하지 않기 때문에, 전원 전압에 대한 트랜지스터의 임계값의 비율은 커진다. 그 결과, 전술한 바와 마찬가지로 파워 온 리셋 신호의 비활성화 타이밍의 편차량이 커진다.
이 결과, 예컨대 파워 온 리셋 신호의 비활성화 타이밍이 빠른 쪽으로 어긋난 경우, 내부 회로를 초기화하기 위해서 필요한 리셋 기간이 줄어들어 내부 회로가 정상적으로 초기화되지 않을 우려가 있다. 파워 온 리셋 신호의 비활성화 타이 밍이 느린 쪽으로 어긋난 경우, 파워 온 리셋 신호가 논리 레벨이 변화하지 않을 우려가 있다. 이 때, 파워 온 리셋 신호는 항상 활성화 상태가 된다. 이 때문에, 내부 회로는 항상 초기화 상태가 되어 정상적으로 동작하지 않는다.
본 발명의 목적은 트랜지스터의 특성에 상관없이 파워 온 리셋 신호를 확실하게 발생시켜 내부 회로를 초기화하는 것에 있다.
본 발명의 따른 반도체 집적 회로는 복수의 부 리셋 신호 생성 회로와, 주 리셋 신호 생성 회로를 구비하고 있다. 부 리셋 신호 생성 회로는 타이밍이 다른 부 파워 온 리셋 신호를 각각 생성한다. 주 리셋 신호 생성 회로는 부 파워 온 리셋 신호의 적어도 어느 하나에 기초하여 주 파워 온 리셋 신호를 생성한다. 이 때문에, 반도체 집적 회로의 제조 조건의 변동 등에 의해 반도체 집적 회로를 구성하는 소자의 특성이 변동한 경우에도, 부 파워 온 리셋 신호 중 어느 하나는 정상적인 타이밍으로 생성된다. 이 결과, 주 리셋 신호 생성 회로는 정상적인 부 파워 온 리셋 신호를 이용하여 주 파워 온 리셋 신호를 생성할 수 있다. 즉, 동작 여유가 넓은 파워 온 리셋 회로를 구성할 수 있고, 내부 회로를 확실하게 초기화할 수 있다.
본 발명의 반도체 집적 회로에서는 주 리셋 신호 생성 회로는 각 부 파워 온 리셋 신호에 대응하는 펄스 생성 회로를 가지고 있다. 펄스 생성 회로는 부 파워 온 리셋 신호의 천이 엣지에 동기하여 각각 펄스를 생성한다. 주 파워 온 리셋 신호는 이들 펄스를 합성하여 용이하게 생성된다.
본 발명의 반도체 집적 회로는 부 파워 온 리셋 신호를 생성하는 부 리셋 신호 생성 회로와, 주 리셋 신호 생성 회로를 구비하고 있다. 주 리셋 신호 생성 회로는 부 파워 온 리셋 신호 및 리셋 단자를 통해 공급되는 외부 파워 온 리셋 신호의 적어도 어느 하나에 기초하여 주 파워 온 리셋 신호를 생성한다. 즉, 부 파워 온 리셋 신호뿐만 아니라, 리셋 단자를 통해 공급되는 외부 파워 온 리셋 신호를 이용하여 주 파워 온 리셋 신호를 생성할 수 있고, 내부 회로를 확실하게 초기화할 수 있다.
본 발명의 반도체 집적 회로는 복수의 부 리셋 신호 생성 회로와, 주 리셋 신호 생성 회로를 구비하고 있다. 부 리셋 신호 생성 회로는 타이밍이 다른 부 파워 온 리셋 신호를 각각 생성한다. 주 리셋 신호 생성 회로는 복수의 부 파워 온 리셋 신호 및 리셋 단자를 통해 공급되는 외부 파워 온 리셋 신호들 중의 적어도 어느 하나에 기초하여 주 파워 온 리셋 신호를 생성한다. 즉, 주 리셋 신호 생성 회로는 복수의 파워 온 리셋 신호 중의 정상적인 신호를 이용하여 주 파워 온 리셋 신호를 생성할 수 있다.
본 발명의 반도체 집적 회로에서는 주 리셋 신호 생성 회로는 부 파워 온 리셋 신호 및 외부 파워 온 리셋 신호의 천이 엣지에 동기하여 각각 펄스를 생성한다. 주 파워 온 리셋 신호는 이들 펄스를 합성하여 용이하게 생성된다.
본 발명의 반도체 집적 회로의 초기화 방법에서는 타이밍이 다른 부 파워 온 리셋 신호에 기초하여 복수의 파워 온 리셋 신호가 각각 생성된다. 그리고, 이 파워 온 리셋 신호들 중의 어느 하나에 기초하여 내부 회로가 확실하게 초기화된다.
이하, 본 발명의 실시예를 도면을 이용하여 설명한다.
도 1은 본 발명의 반도체 집적 회로의 제1 실시예에 있어서의 파워 온 리셋 회로를 도시하고 있다.
이 반도체 집적 회로는 실리콘 기판 상에 CMOS 프로세스 기술을 사용하여 SRAM 코어를 갖는 셀 베이스 IC 혹은 시스템 LSI로서 형성되어 있다.
파워 온 리셋 회로는 부 리셋 신호 생성 회로(10, 12)와, 주 리셋 신호 생성 회로(14)를 가지고 있다. 주 리셋 신호 생성 회로(14)는 부 리셋 신호 생성 회로(10, 12)에 각각 대응하는 펄스 생성 회로(16, 18)와, 펄스 생성 회로(16, 18)의 출력을 받는 합성 회로(20)를 가지고 있다.
부 리셋 신호 생성 회로(10, 12)는 각각 파워 온 리셋 신호(PORH, PORL)를 생성하고 있다. 파워 온 리셋 신호(PORH)는 트랜지스터의 임계값이 높은 때에 최적의 타이밍으로 생성되고, 파워 온 리셋 신호(PORL)는 트랜지스터의 임계값이 낮은 때에 최적의 타이밍으로 생성된다.
펄스 생성 회로(16, 18)는 직렬로 접속된 지연 회로(22), 인버터(24) 및 인버터(24)의 출력 및 입력 신호(파워 온 리셋 신호(PORH, PORL))를 받는 NAND 게이트(26)로 구성되어 있다. 펄스 생성 회로(16)에서는 지연 회로(22)는 지연 파워 온 리셋 신호(PORHD)를 출력하고, 인버터(24)는 지연 파워 온 리셋 신호(PORHD)를 반전한 지연 파워 온 리셋 신호(/PORHD)를 출력하고 있다. 펄스 생성 회로(18)에서 지연 회로(22)는 지연 파워 온 리셋 신호(PORLD)를 출력하고, 인버터(24)는 지연 파워 온 리셋 신호(PORLD)를 반전한 지연 파워 온 리셋 신호(/PORLD)를 출력하고 있다. 펄스 생성 회로(16, 18)는 입력 신호의 수직 상승 엣지에 동기하여 각각 저레벨의 펄스(PLSH, PLSL)를 생성한다.
합성 회로(20)는 마이너스 논리의 OR 회로로 구성되어 있다. 합성 회로(20)는 펄스(PLSH, PLSL)를 받아 파워 온 리셋 신호(POR)를 생성한다. 파워 온 리셋 신호(POR)는 반도체 집적 회로의 소정의 내부 회로에 공급되어 이 내부 회로를 초기화한다. 바꾸어 말하면, 내부 회로는 펄스(PLSH, PLSL)들 중의 어느 하나에 의해 초기화된다. 즉, 펄스(PLSH, PLSL)는 펄스화된 파워 온 리셋 신호로서 동작한다.
도 2는 부 리셋 신호 생성 회로(10, 12)를 상세하게 도시한 회로도에 대하여 설명한다.
부 리셋 신호 생성 회로(10 또는 12)는 전원선(VCC)과 접지선(VSS) 사이에 노드(ND1)를 통해 직렬로 접속된 pMOS 트랜지스터(28), 저항(30)과 세 개의 인버터가 직렬로 접속된 인버터열(32)을 가지고 있다. 인버터열(32)은 입력을 노드(ND1)에 접속하고, 노드(ND1)의 논리 레벨을 반전하여 파워 온 리셋 신호(PORH 또는 PORL)로서 출력하고 있다.
도 3은 전원의 기동시에 있어서의 전술한 파워 온 리셋 회로의 동작을 도시하고 있다.
도 3(1), (2), (3)은 각각 pMOS 트랜지스터의 임계값이 낮은 경우(low), 표준인 경우(typ.), 높은 경우(high)를 나타내고 있다.
도 3(1)에서는 pMOS 트랜지스터의 임계값이 낮기 때문에, 도 1에 도시한 부 리셋 신호 생성 회로(10)가 생성하는 파워 온 리셋 신호(PORH)는 활성화 기간(저레벨 기간)이 거의 없다(도 3(a)). 지연 회로(22)는 파워 온 리셋 신호(PORH)를 소정 시간 지연시킨 지연 신호(PORHD)를 출력한다(도 3(b)). 인버터(24)는 지연 신호(PORHD)를 반전하여 반전 신호(/PORHD)를 출력한다(도 3(c)). NAND 게이트(26)는 파워 온 리셋 신호(PORH)와 반전 신호(/PORHD)로부터 펄스(PLSH)를 생성한다(도 3(d)). 즉, 파워 온 리셋 신호(PORH)의 수직 상승 엣지에 동기하여 펄스(PLSH)가 생성된다.
한편, 부 리셋 신호 생성 회로(12)는 pMOS 트랜지스터의 임계값이 낮을 때, 최적의 타이밍의 파워 온 리셋 신호(PORL)를 생성한다(도 3(e)). 이 후, 펄스 생성 회로(18)는 전술한 펄스 생성 회로(16)와 마찬가지로, 지연 신호(PORLD), 반전 신호(/PORLD), 및 펄스 신호(PLSL)를 생성한다(도 3(f)). 합성 회로(20)는 펄스 신호(PLSH, PLSL)로부터 두 개의 리셋 펄스를 갖는 파워 온 리셋 신호(POR)를 생성한다(도 3(g)).
만일, pMOS 트랜지스터의 임계값이 더욱 낮아 펄스 생성 회로(16)가 펄스(PLSH)를 생성할 수 없을 지라도, 펄스 생성 회로(18)가 생성하는 펄스(PLSL)에 의해 하나의 리셋 펄스를 갖는 파워 온 리셋 신호(POR)가 생성되기 때문에, 내부 회로는 확실하게 초기화된다.
도 3의 (2)에서는 도 3의 (1)과 마찬가지로 펄스(PLSH, PLSL)가 합성되어 파워 온 리셋 신호(POR)가 생성된다(도 3의 (h)).
도 3의 (3)에서는 pMOS 트랜지스터의 임계값이 높기 때문에, 부 리셋 신호 생성 회로(12)는 파워 온 리셋 신호(PORL)를 비활성화할 수 없다(도 3의 (i)). 이 때문에, 펄스 생성 회로(18)는 리셋 펄스를 생성할 수 없다(도 3의 (j)). 펄스 생성 회로(16)는 도 3의 (1)과 마찬가지로 파워 온 리셋 신호(PORH)로부터 펄스(PLSH)를 생성한다(도 3의 (k)). 그리고, 펄스(PLSH)에 의해 하나의 리셋 펄스를 갖는 파워 온 리셋 신호(POR)가 생성된다(도 3의 (m)).
이와 같이, 트랜지스터의 임계값이 변동한 경우에도, 영향을 받는 일없이 확실하게 파워 온 리셋 신호(POR)가 생성되어 내부 회로가 초기화된다. 바꾸어 말하면, 파워 온 리셋 회로의 동작 여유가 종래에 비교하여 대폭 증대한다.
이상, 본 실시예의 반도체 집적 회로에서는 파워 온 리셋 신호(PORH, PORL)의 적어도 어느 하나를 이용하여 확실하게 파워 온 리셋 신호(POR)를 생성할 수 있고, 내부 회로를 확실하게 초기화할 수 있다. 즉, 동작 여유가 넓은 파워 온 리셋 회로를 구성할 수 있고, 내부 회로를 확실하게 초기화할 수 있다.
파워 온 리셋 신호(PORH, PORL)의 수직 상승 엣지에 동기하여 각각 펄스(PLSH, PLSL)를 생성하고, 이들 펄스(PLSH, PLSL)를 합성하여 파워 온 리셋 신호(POR)를 생성했다. 이 때문에, 생성 타이밍(비활성화 타이밍)이 다른 파워 온 리셋 신호(PORH, PORL)로부터 용이하게 파워 온 리셋 신호(POR)를 생성할 수 있다.
또한, 생성 타이밍이 다른 파워 온 리셋 신호(PORH, PORL)에 기초하여 파워 온 리셋 신호인 펄스(PLSH, PLSL)를 생성했기 때문에, 이 펄스(PLSH, PLSL)들 중의 어느 하나에 기초하여 내부 회로를 확실하게 초기화할 수 있다.
도 4는 본 발명의 반도체 집적 회로의 제2 실시예를 도시하고 있다. 제1 실시예에서 설명한 회로 신호와 동일한 회로 신호에 관해서는 동일한 부호를 붙이고, 이들에 관해서는 상세한 설명을 생략한다.
이 실시예의 파워 온 리셋 회로의 기능은 SRAM 마크로 내에 포함되고 있다. 그리고, 사용자가 설계하는 디바이스에 SRAM이 포함될 때에 이 SRAM 마크로가 사용되고, 반도체 집적 회로 상에 SRAM 및 파워 온 리셋 회로가 배치된다.
파워 온 리셋 회로는 하나의 부 리셋 신호 생성 회로(34) 및 주 리셋 신호 생성 회로(14)를 가지고 있다. 주 리셋 신호 생성 회로(14)는 제1 실시예와 동일하다. 부 리셋 신호 생성 회로(34)는 트랜지스터의 임계값이 표준일 때에, 최적 타이밍의 파워 온 리셋 신호(PORO)를 생성한다. 펄스 생성 회로(16)는 파워 온 리셋 신호(PORO)를 받아 펄스(PLSO)를 생성한다. 펄스 생성 회로(18)는 리셋 단자(RESET)를 통해 파워 온 리셋 회로의 외부로부터 파워 온 리셋 신호(PORE)를 받아 펄스(PLSE)를 생성한다. 합성 회로(20)는 펄스(PLSO, PLSE)를 합성하여 파워 온 리셋 신호(POR)를 생성한다.
이 실시예에서는 반도체 집적 회로 상에 탑재되는 다른 기능의 회로로부터 파워 온 리셋 신호를 받는 경우, 혹은 반도체 집적 회로의 외부로부터 파워 온 리셋 신호를 받는 경우에, 파워 온 리셋 신호(PORO, PORE)를 이용하여 파워 온 리셋 신호(POR)를 생성시킨다. 즉, 반도체 집적 회로상에 탑재되는 다른 기능 회로, 혹은 반도체 집적 회로의 외부로부터의 파워 온 리셋 신호가 파워 온 리셋 신호(PORE)로서 주 리셋 신호 생성 회로(14)에 공급된다.
파워 온 리셋 회로의 외부로부터 파워 온 리셋 신호(PORE)를 받지 않는 경우, 리셋 단자(RESET)는, 예컨대 풀업(pull-up)되고, 펄스(PLSE)는 항상 고레벨이 된다. 이 때, 파워 온 리셋 신호(POR)는 파워 온 리셋 신호(PORO)만을 이용하여 생성된다.
이 실시예에 있어서도, 전술한 제1 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는 SRAM이 탑재되는 디바이스의 사양에 따라, 파워 온 리셋 신호(PORO, PORE)들 중의 적어도 어느 하나를 사용하여 파워 온 리셋 신호(POR)를 확실하게 생성할 수 있고, 내부 회로를 확실하게 초기화할 수 있다.
도 5는 본 발명의 반도체 집적 회로의 제3 실시예를 도시하고 있다. 제1 및 제2 실시예에서 설명한 회로 신호와 동일한 회로 신호에 관해서는 동일한 부호를 붙이고, 이들에 관해서는 상세한 설명을 생략한다.
이 실시예의 파워 온 리셋 회로의 기능은 제2 실시예와 마찬가지로 SRAM 마크로 내에 포함되고 있다.
파워 온 리셋 회로는 2개의 부 리셋 신호 생성 회로(10, 12)와 주 리셋 신호 생성 회로(36)를 가지고 있다. 주 리셋 신호 생성 회로(36)는 부 리셋 신호 생성 회로(10, 12)에 각각 대응하는 펄스 생성 회로(16, 18)와, 리셋 단자(RESET)를 통해 파워 온 리셋 회로의 외부로부터 파워 온 리셋 신호(PORE)를 받는 펄스 생성 회로(38)와, 펄스 생성 회로(16, 18, 36)의 출력을 받는 합성 회로(40)를 가지고 있다.
부 리셋 신호 생성 회로(10, 12) 및 펄스 생성 회로(16, 18)는 제1 실시예와 동일하다. 펄스 생성 회로(36)는 펄스 생성 회로(16)와 동일한 회로이다. 합성 회로(40)는 마이너스 논리의 OR 회로로 구성되어 있다. 합성 회로(40)는 펄스(PLSH, PLSL, PLSE)를 받아 파워 온 리셋 신호(POR)를 생성한다.
즉, 이 실시예에서는 제2 실시예와 마찬가지로 파워 온 리셋 회로의 내부에서 생성하는 파워 온 리셋 신호(PORH, PORL) 및 파워 온 리셋 회로의 외부로부터 공급되는 파워 온 리셋 신호(PORE)의 적어도 어느 하나를 이용하여 파워 온 리셋 신호(POR)를 생성한다.
파워 온 리셋 회로의 외부로부터 파워 온 리셋 신호를 받지 않는 경우, 리셋 단자(RESET)는 예컨대 풀업되고, 펄스(PLSE)는 항상 고레벨이 된다. 이 때, 파워 온 리셋 신호(POR)는 제1 실시예와 마찬가지로 파워 온 리셋 신호(PORH, PORL)들 중의 어느 하나에 의해 생성된다.
이 실시예에 있어서도 전술한 제1 및 제2 실시예와 마찬가지의 효과를 얻을 수 있다.
또한, 전술한 제1 실시예에서는 본 발명을 SRAM 코어를 갖는 반도체 집적 회로에 적용한 예에 관해서 설명하였다. 본 발명은 이러한 실시예에 한정되는 것이 아니라, 일반적으로 초기화가 필요한 내부 회로를 갖는 반도체 집적 회로에 적용할 수 있다.
이상, 본 발명에 관해서 상세히 설명해 왔지만, 상기한 실시예 및 그 변형예는 발명의 일례에 지나지 않고, 본 발명은 이것에 한정되는 것이 아니다. 본 발명 을 일탈하지 않는 범위에서 변형 가능한 것은 분명하다.
본 발명의 반도체 집적 회로에서는 복수의 파워 온 리셋 신호 중 정상적인 신호를 이용하여 주 파워 온 리셋 신호를 생성할 수 있다. 즉, 동작 여유가 넓은 파워 온 리셋 회로를 구성할 수 있고, 내부 회로를 확실하게 초기화할 수 있다.
본 발명의 반도체 집적 회로에서는 부 파워 온 리셋 신호의 천이 엣지에 동기하여 이루어지는 펄스를 합성하여 주 파워 온 리셋 신호를 용이하게 생성할 수 있다.
본 발명의 반도체 집적 회로의 초기화 방법에서는 복수의 파워 온 리셋 신호 중 어느 하나에 기초하여 내부 회로를 확실하게 초기화할 수 있다.

Claims (8)

  1. 반도체 직접 회로로서,
    부 파워 온 리셋 신호를 생성하는 부 리셋 신호 생성기와,
    외부 파워 온 리셋 신호를 수신하는 리셋 단자와,
    적어도 하나의 사각형 펄스를 포함하는 펄스 신호를, 상기 부 파워 온 리셋 신호와 상기 외부 파워 온 리셋 신호 중 적어도 하나에 따라, 내부 회로를 초기화하기 위한 주 파워 온 리셋 신호로서 생성하는 주 리셋 신호 생성기를 포함하고, 상기 주 리셋 신호 생성기는,
    상기 부 파워 온 리셋 신호와 상기 외부 파워 온 리셋 신호 중 대응하는 하나의 천이 엣지에 기초해서, 각각 펄스를 생성하는 복수의 펄스 생성기와,
    상기 펄스를 합성하여 상기 주 파워 온 리셋 신호를 생성하는 합성 회로를 포함하는 것인 반도체 집적 회로.
  2. 반도체 집적 회로로서,
    전원 기동을 검출할 때, 서로 다른 타이밍에서 복수의 부 파워 온 리셋 신호를 생성하는 복수의 부 리셋 신호 생성기와,
    외부 파워 온 리셋 신호를 수신하는 리셋 단자와,
    적어도 하나의 사각형 펄스를 포함하는 펄스 신호를, 상기 부 파워 온 리셋 신호와 상기 외부 파워 온 리셋 신호 중 임의의 적어도 하나에 따라, 내부 회로를 초기화하기 위한 주 파워 온 리셋 신호로서 생성하는 주 리셋 신호 생성기를 포함하고, 상기 주 리셋 신호 생성기는,
    상기 부 파워 온 리셋 신호와 상기 외부 파워 온 리셋 신호 중 대응하는 신호의 천이 엣지에 기초해서 각각 펄스를 생성하는 복수의 펄스 생성기와,
    상기 펄스를 합성하여 상기 주 파워 온 리셋 신호를 생성하는 합성 회로를 포함하는 것인 반도체 집적 회로.
  3. 반도체 집적 회로로서,
    전원 기동을 검출할 때, 서로 다른 타이밍에서 복수의 부 파워 온 리셋 신호를 생성하는 부 리셋 신호 생성기와,
    상기 복수의 부 파워 온 리셋 신호에 기초해서, 펄스를 생성하는 복수의 펄스 생성기로서, 상기 펄스 중 적어도 하나는 사각형 펄스인 것인 복수의 펄스 생성기와,
    상기 펄스를 합성하여 주 파워 온 리셋 신호를 생성하는 합성 회로를 포함하는 반도체 집적 회로.
  4. 임계값을 갖는 트랜지스터를 포함하는 복수의 부 리셋 신호 생성기를 구비한 반도체 집적 회로를 초기화하는 방법으로서,
    전원 기동을 검출할 때, 각각의 트랜지스터의 각기 임계값에 따라서, 복수의 부 파워 온 리셋 신호를 생성하는 단계와,
    상기 부 파워 온 리셋 신호 중 대응하는 신호의 천이 엣지에 기초해서 각각 펄스를 생성하는 단계로서, 상기 펄스 중 적어도 하나는 사각형 펄스를 포함하는 것인 펄스 생성 단계와,
    상기 펄스를 합성하여 주 파워 온 리셋 신호를 생성하는 단계를 포함하는 반도체 집적 회로의 초기화 방법.
  5. 반도체 집적 회로로서,
    부 파워 온 리셋 신호를 생성하는 부 리셋 신호 생성기와,
    상기 반도체 집적 회로의 외부로부터 공급된 외부 파워 온 리셋 신호를 수신하는 리셋 단자와,
    상기 부 파워 온 리셋 신호와 상기 외부 파워 온 리셋 신호 중 적어도 하나에 따라, 내부 회로를 초기화하기 위한 주 파워 온 리셋 신호로서 펄스 신호를 생성하는 주 리셋 신호 생성기를 포함하고, 상기 주 리셋 신호 생성기는,
    상기 부 파워 온 리셋 신호와 상기 외부 파워 온 리셋 신호 중 하나에 대응하는 각기 천이 엣지에 기초해서, 각각의 펄스를 각각 생성하는 복수의 펄스 생성기와,
    상기 펄스를 합성하여 상기 주 파워 온 리셋 신호를 생성하는 합성 회로를 포함하는 것인 반도체 집적 회로.
  6. 반도체 집적 회로로서,
    전원 기동을 검출할 때, 서로 다른 타이밍에서 복수의 부 파워 온 리셋 신호를 생성하는 복수의 부 리셋 신호 생성기와,
    상기 반도체 집적 회로의 외부로부터 공급된 외부 파워 온 리셋 신호를 수신하는 리셋 단자와,
    상기 부 파워 온 리셋 신호와 상기 외부 파워 온 리셋 신호의 임의의 적어도 하나에 따라, 내부 회로를 초기화하기 위한 주 파워 온 리셋 신호로서 사각형 펄스 신호를 생성하는 주 리셋 신호 생성 회로를 포함하고, 상기 주 리셋 신호 생성기는,
    상기 부 파워 온 신호와 상기 외부 파워 온 리셋 신호 중 하나에 대응하는 각기 천이 엣지에 기초해서, 각 펄스를 각각 생성하는 복수의 펄스 생성기와,
    상기 펄스를 합성하여 상기 주 파워 온 리셋 신호를 생성하는 합성 회로를 포함하는 반도체 집적 회로.
  7. 반도체 집적 회로로서,
    전원 기동을 검출할 때, 서로 다른 타이밍에서 복수의 부 파워 온 리셋 신호를 생성하는 복수의 부 리셋 신호 생성기와,
    상기 부 파워 온 리셋 신호 중 대응하는 하나의 천이 엣지에 기초해서 각각 펄스를 생성하는 복수의 펄스 생성기를 포함하는 주 리셋 신호 생성기와,
    상기 펄스를 합성하여 주 파워 온 리셋 신호를 생성하는 합성 회로를 포함하고,
    상기 주 리셋 신호 생성기는 상기 반도체 집적 회로에 형성된 트랜지스터의 임계값이 통상의 값일 때, 각각의 부 파워 온 리셋 신호에 각각 대응하는 펄스를 갖는 상기 주 파워 온 리셋 신호를 생성하는 것인 반도체 집적 회로.
  8. 임계값을 갖는 트랜지스터를 포함하는 복수의 부 리셋 신호 생성기를 구비한 반도체 집적 회로를 초기화하는 방법으로서,
    전원 기동을 검출할 때, 각각의 트랜지스터의 각기 임계값에 따라서, 복수의 부 파워 온 리셋 신호를 생성하는 단계와,
    상기 부 파워 온 리셋 신호 중 대응하는 하나의 천이 엣지에 기초해서, 펄스를 각각 생성하는 단계로서, 상기 펄스는 상기 반도체 집적 회로에 형성된 트랜지스터의 임계값이 통상의 값일 때 서로 오버래핑하지 않는 것인 펄스 생성 단계와,
    상기 펄스를 합성하여 주 파워 온 리셋 신호를 생성하는 단계를 포함하는 반도체 집적 회로의 초기화 방법.
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