JP2005160088A - パルスベースフリップフロップ - Google Patents

パルスベースフリップフロップ Download PDF

Info

Publication number
JP2005160088A
JP2005160088A JP2004337786A JP2004337786A JP2005160088A JP 2005160088 A JP2005160088 A JP 2005160088A JP 2004337786 A JP2004337786 A JP 2004337786A JP 2004337786 A JP2004337786 A JP 2004337786A JP 2005160088 A JP2005160088 A JP 2005160088A
Authority
JP
Japan
Prior art keywords
output
inverter
gate
signal
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2004337786A
Other languages
English (en)
Inventor
Min-Su Kim
▲ミン▼ 修 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020040018004A external-priority patent/KR20050051529A/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2005160088A publication Critical patent/JP2005160088A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/033—Monostable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H03K5/1534—Transition or edge detectors

Abstract

【課題】パルスベース高速低電力フリップフロップを提供する。
【解決手段】クロック信号に応答してデータ入力信号をラッチしてデータ出力信号に変換させるフリップフロップである。第１及び第２クロックパルス信号に応答してデータ入力信号をラッチするラッチ部、及びクロック信号を受信して第１及び第２クロックパルス信号を発生させるパルス発生部を含み、パルス発生部はクロック信号及び可変遅延素子の出力を入力して第１クロックパルス信号として出力するＮＡＮＤゲートと、ＮＡＮＤゲートの出力を入力して第２クロックパルスとして出力する第１インバータと、クロック信号を第１入力信号として、インバータの出力を第２入力信号として受信してその出力信号をＮＡＮＤゲートにフィードバックさせる可変遅延素子とを含み、パルス発生部は可変遅延素子の出力と接地電圧との間に直列に連結される第１及び第２ＮＭＯＳトランジスタをさらに含む。
【選択図】 図３

Description

本発明は半導体集積回路に係り、特にパルスベースの高速低電力フリップフロップに関する。
半導体集積回路のうち、デジタル回路におけるデータ記憶素子としてフリップフロップ及びラッチが使われる。フリップフロップは、クロック信号によって決定される時刻から自らの入力信号を標本して自らの出力信号に変換させ、ラッチはクロック信号に関係なく自らの入力信号を連続的に観察し、これを自らの出力信号に変換させる。
図１は、通常的なパルスベースフリップフロップのブロックダイヤグラムを説明する図面である。これを参照すれば、パルスベースフリップフロップ１００はパルス発生部１２０から発生するクロックパルス信号〜φ、φに応答し、入力データＤＩＮを出力データＤＯＵＴに変換させるラッチ１１０を含む。パルスベースフリップフロップ１００は、少なくとも４つ以上のゲートで構成されるマスタースレーブフリップフロップに比べ、１つのラッチ１１０を使用するので動作スピード面や電力消耗面に優れる。
パルスベースフリップフロップ１００でパルス発生部１２０は図２に示すように、クロック信号ＣＬＯＣＫを入力する直列連結された第１ないし第３インバータ１２２，１２４，１２６、クロック信号ＣＬＯＣＫ及び第３インバータ１２６の出力を入力して第１クロックパルス信号〜φを出力するＮＡＮＤゲート１２８、ＮＡＮＤゲート１２８の出力を入力して第２クロックパルス信号φを出力する第４インバータ１３０を含む。第１ないし第３インバータ１２２，１２４，１２６の遅延時間は、第１及び第２クロックパルス信号〜φ、φのパルス幅を決定する。
しかし、パルス発生部１２０は５つのゲートで構成されるので、相対的にチップ面積が大きくなって電力消耗が増加し、これは高速動作及び低電力消耗を要する回路に用いられる時に考慮せねばならない問題点となる。
本発明の目的は公知のパルス発生部より少ないゲート数で構成されるパルス発生部を実現し、低電力消耗及びチップ面積の小さいフリップフロップを提供するところにある。
前記の目的を達成するために、本発明によるフリップフロップは第１及び第２クロックパルス信号に応答してデータ入力信号をラッチするラッチ部、及びクロック信号を受信して第１及び第２クロックパルス信号を発生させるパルス発生部を備える。
本発明の望ましい第１態様によるパルス発生部は、クロック信号及び可変遅延素子の出力を入力して第１クロックパルス信号を出力するＮＡＮＤゲートと、ＮＡＮＤゲートの出力を入力して第２クロックパルスとして出力する第１インバータと、クロック信号を第１入力信号として、インバータの出力を第２入力信号として受信してその出力信号をＮＡＮＤゲートにフィードバックさせる可変遅延素子と、可変遅延素子の出力を入力する第２インバータと、可変遅延素子の出力と接地電圧との間に連結されて第２インバータの出力にゲーティングされるＮＭＯＳトランジスタとを含む。
本発明の望ましい第２態様によるパルス発生部は、クロック信号及び可変遅延素子の出力を入力して第１クロックパルス信号を出力するＮＡＮＤゲートと、ＮＡＮＤゲートの出力を入力して第２クロックパルスとして出力する第１インバータと、クロック信号を第１入力信号として、インバータの出力を第２入力信号として受信してその出力信号をＮＡＮＤゲートにフィードバックさせる可変遅延素子と、可変遅延素子の出力を入力する第２インバータと、可変遅延素子の出力がそのドレインに、クロック信号がそのゲートに連結される第１ＮＭＯＳトランジスタと、第１ＮＭＯＳトランジスタのソースがそのドレインに、第２インバータの出力がそのゲートに、接地電圧がそのソースに連結される第２ＮＭＯＳトランジスタと、を含む。
本発明の望ましい第３態様によるパルス発生部は、クロック信号、イネーブル信号、可変遅延素子の出力を入力して第１クロックパルス信号を出力するＮＡＮＤゲートと、ＮＡＮＤゲートの出力を入力して第２クロックパルスとして出力する第１インバータと、クロック信号を第１入力信号として、インバータの出力を第２入力信号として受信してその出力信号をＮＡＮＤゲートにフィードバックさせる可変遅延素子と、可変遅延素子の出力を入力する第２インバータと、可変遅延素子の出力と接地電圧との間に連結されて第２インバータの出力にゲーティングされるＮＭＯＳトランジスタとを含む。
本発明の望ましい第４態様によるパルス発生部は、クロック信号、イネーブル信号、可変遅延素子の出力を入力して第１クロックパルス信号を出力するＮＡＮＤゲートと、ＮＡＮＤゲートの出力を入力して第２クロックパルスとして出力する第１インバータと、クロック信号を第１入力信号として、インバータの出力を第２入力信号として受信してその出力信号をＮＡＮＤゲートにフィードバックさせる可変遅延素子と、可変遅延素子の出力を入力する第２インバータと、可変遅延素子の出力がそのドレインに、クロック信号がそのゲートに連結される第１ＮＭＯＳトランジスタと、第１ＮＭＯＳトランジスタのソースがそのドレインに、第２インバータの出力がそのゲートに、接地電圧がそのソースに連結される第２ＮＭＯＳトランジスタとを含む。
本発明の望ましい第５態様によるパルス発生部は、クロック信号及び可変遅延素子の出力を入力して第１クロックパルス信号を出力するＮＯＲゲートと、ＮＯＲゲートの出力を入力して第２クロックパルスとして出力する第１インバータと、クロック信号を第１入力信号として、インバータの出力を第２入力信号として受信してその出力信号をＮＯＲゲートにフィードバックさせる可変遅延素子と、可変遅延素子の出力を入力する第２インバータと、可変遅延素子の出力と電源電圧との間に連結されて第２インバータの出力にゲーティングされるＰＭＯＳトランジスタとを含む。
本発明の望ましい第６態様によるパルス発生部は、クロック信号及び可変遅延素子の出力を入力して第１クロックパルス信号を出力するＮＯＲゲートと、ＮＯＲゲートの出力を入力して第２クロックパルスとして出力する第１インバータと、クロック信号を第１入力信号として、インバータの出力を第２入力信号として受信してその出力信号をＮＯＲゲートにフィードバックさせる可変遅延素子と、可変遅延素子の出力を入力する第２インバータと、可変遅延素子の出力がそのドレインに、クロック信号がそのゲートに連結される第１ＰＭＯＳトランジスタと、第１ＰＭＯＳトランジスタのソースがそのドレインに、第２インバータの出力がそのゲートに、電源電圧がそのソースに連結される第２ＰＭＯＳトランジスタとを含む。
本発明の望ましい第７態様によるパルス発生部は、クロック信号、イネーブル信号、可変遅延素子の出力を入力して第１クロックパルス信号を出力するＮＯＲゲートと、ＮＯＲゲートの出力を入力して第２クロックパルスとして出力する第１インバータと、クロック信号を第１入力信号として、インバータの出力を第２入力信号として受信してその出力信号をＮＯＲゲートにフィードバックさせる可変遅延素子と、可変遅延素子の出力を入力する第２インバータと、可変遅延素子の出力と電源電圧との間に連結されて第２インバータの出力にゲーティングされるＰＭＯＳトランジスタとを含む。
本発明の望ましい第８態様によるパルス発生部は、クロック信号、イネーブル信号、可変遅延素子の出力を入力して第１クロックパルス信号を出力するＮＯＲゲートと、ＮＯＲゲートの出力を入力して第２クロックパルスとして出力する第１インバータと、クロック信号を第１入力信号として、インバータの出力を第２入力信号として受信してその出力信号をＮＯＲゲートにフィードバックさせる可変遅延素子と、可変遅延素子の出力を入力する第２インバータと、可変遅延素子の出力がそのドレインに、クロック信号がそのゲートに連結される第１ＰＭＯＳトランジスタと、第１ＰＭＯＳトランジスタのソースがそのドレインに、第２インバータの出力がそのゲートに、電源電圧がそのソースに連結される第２ＰＭＯＳトランジスタとを含む。
本発明のパルス発生部によれば、従来のパルス発生部に比べて回路構成ゲートの数を減らして電力減少及び面積減少をもたらす。
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に付された同一参照符号は同一部材を示す。
図３は本発明の第１実施例によるパルス発生部を説明する図面である。これを参照すれば、パルス発生部３００はクロック信号ＣＬＯＣＫに応答して第１及び第２クロックパルス信号〜φ、φを発生させるが、クロック信号ＣＬＯＣＫ及び可変遅延素子３０６の出力を入力するＮＡＮＤゲート３０２、ＮＡＮＤゲート３０２の出力を入力するインバータ３０４、クロック信号ＣＬＯＣＫ及びインバータ３０４の出力を入力する可変遅延素子３０６を含む。ＮＡＮＤゲート３０２の出力は第１クロックパルス信号〜φになり、インバータ３０４の出力は第２クロックパルス信号φになる。
そして、パルス発生部３００は第２インバータ３０７及びＮＭＯＳトランジスタ３０８をさらに含む。可変遅延素子３０６の出力は第２インバータ３０７に入力され、第２インバータ３０７の出力は可変遅延素子３０６の出力と接地電圧ＶＳＳとの間に連結されるＮＭＯＳトランジスタ３０８のゲートに連結される。第２インバータ３０７及びＮＭＯＳトランジスタ３０８はクロック信号ＣＬＯＣＫのロジックハイレベル区間の間、可変遅延素子３０６の出力がフローティングされることを防止するために追加される。
本実施例のパルス発生部３００は、従来５つのゲートで構成される図２に示すパルス発生部１２０に比べて３つのゲートで構成されるので、従来のパルス発生部１２０に比べて回路構成ゲート数を減らし、電力減少及び面積減少をもたらす。
可変遅延素子３０６は多様に実現されうるが、具体的には図４ないし図８に示すように、クロック信号ＣＬＯＣＫを入力するＰ入力端子、インバータ３０４の出力を入力するＮ入力端子、その出力端子ＯＵＴで構成される。
図４の可変遅延素子３０６は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間にＰＭＯＳトランジスタ４０２とＮＭＯＳトランジスタ４０４とが直列に連結され、ＰＭＯＳトランジスタ４０２のゲートがＰ入力端子に、ＮＭＯＳトランジスタ４０４のゲートがＮ入力端子になり、ＰＭＯＳトランジスタ４０２及びＮＭＯＳトランジスタ４０４のドレインが出力端子ＯＵＴとなる。
図５の可変遅延素子３０６は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間にＰＭＯＳトランジスタ５０２及び第１及び第２ＮＭＯＳトランジスタ５０４、５０６が直列に連結され、ＰＭＯＳトランジスタ５０２のゲートがＰ入力端子になって第２ＮＭＯＳトランジスタ５０６のゲートにはＮ入力端子が連結され、ＰＭＯＳトランジスタ５０２及び第１ＮＭＯＳトランジスタ５０４のドレインが出力端子ＯＵＴとなる。第１ＮＭＯＳトランジスタ５０４のゲートには電源電圧ＶＤＤが連結される。
図６の可変遅延素子３０６は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間にＰＭＯＳトランジスタ６０２及びＮＭＯＳトランジスタ６０４が直列に連結され、ＰＭＯＳトランジスタ６０２及びＮＭＯＳトランジスタ６０４のドレインは第１インバータ６０６の入力に連結され、第１インバータ６０６の出力は第２インバータ６０８の入力に連結される。ＰＭＯＳトランジスタ６０２のゲートがＰ入力端子に、ＮＭＯＳトランジスタ６０４のゲートがＮ入力端子になり、第２インバータ６０８の出力が出力端子ＯＵＴとなる。
図７の可変遅延素子３０６は、Ｎ入力端子を入力する直列連結された第１及び第２インバータ７０２、７０４と、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に連結されるＰＭＯＳトランジスタ７０６と、ＮＭＯＳトランジスタ７０８とを含む。ＰＭＯＳトランジスタ７０６のゲートはＰ入力端子に、ＰＭＯＳトランジスタ７０６及びＮＭＯＳトランジスタ７０８のドレインが出力端子ＯＵＴになり、ＮＭＯＳトランジスタ７０８のゲートは第２インバータ７０４の出力に連結される。
図８の可変遅延素子３０６は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列連結されるＰＭＯＳトランジスタ８０２と、第１及び第２ＮＭＯＳトランジスタ８０４、８０６とを含む。ＰＭＯＳトランジスタ８０２のゲートはＰ入力端子に、第１及び第２ＮＭＯＳトランジスタ８０４、８０６のゲートはＮ入力端子になり、ＰＭＯＳトランジスタ８０２及び第１ＮＭＯＳトランジスタ８０４のゲートは出力端子ＯＵＴとなる。
図９ないし図１２は、パルスベースフリップフロップ１００（図１）に用いられるラッチを多様な例を挙げて具体的に説明する図面である。
図９のラッチ９００は、第１及び第２クロックパルス信号〜φ、φに応答してデータ入力信号ＤＩＮを入力する第１インバータ９０２、第１インバータ９０２の出力を入力する第２インバータ９０４、第１及び第２クロックパルス信号〜φ、φに応答して第２インバータ９０４の出力を入力し、その出力が第１インバータ９０２の出力と連結される第３インバータ９０６、第１インバータ９０２の出力を入力してデータ出力信号ＤＯＵＴとして出力する第４インバータ９０８を含む。ラッチ９００は第１クロックパルス信号〜φが下降エッジである時、第２クロックパルス信号φが上昇エッジである時、データ入力信号ＤＩＮをデータ出力信号ＤＯＵＴとして出力する。
図１０のラッチ１０００は、データ入力信号ＤＩＮ及び反転されたスキャンイネーブル信号〜ＳＥを入力する第１ＡＮＤゲート１００２、スキャン入力信号ＳＩ及びスキャンイネーブル信号ＳＥを入力する第２ＡＮＤゲート１００４、第１及び第２クロックパルス信号〜φ、φに応答して第１及び第２ＡＮＤゲート１００２、１００４の出力を入力するＮＯＲゲート１００６、ＮＯＲゲート１００６の出力を入力する第１インバータ１００８、第１及び第２クロックパルス信号〜φ、φに応答して第１インバータ１００８の出力を入力し、その出力がＮＯＲゲート１００６の出力と連結される第２インバータ１０１０、ＮＯＲゲート１００６の出力を入力してデータ出力信号ＤＯＵＴとして出力する第３インバータ１０１２を含む。
ラッチ１０００は、スキャンイネーブル信号ＳＥがロジックハイレベルに活性化された時にスキャン入力信号ＳＩを、そしてスキャンイネーブル信号ＳＥがロジックローレベルに非活性化された時にデータ入力信号ＤＩＮを、ラッチ９００の入力信号として受け入れる。この後、第１及び第２クロックパルス信号〜φ、φに応答して受信された入力信号をデータ出力信号ＤＯＵＴとして出力する。
図１１のラッチ１１００は、第１及び第２クロックパルス信号〜φ、φに応答してデータ入力信号ＤＩＮを入力する第１インバータ１１０２、第１インバータ１１０２の出力及びセット信号〜ＳＥＴを入力するＮＡＮＤゲート１１０４、第１及び第２クロックパルス信号〜φ、φに応答してＮＡＮＤゲート１１０４の出力を入力し、その出力が第１インバータ１１０２の出力と連結される第２インバータ１１０６、そして第１インバータ１１０２の出力を入力してデータ出力信号ＤＯＵＴとして出力する第３インバータ１１０８を含む。
ラッチ１１００は、セット信号〜ＳＥＴがロジックハイレベルに非活性化された時に第１及び第２クロックパルス信号〜φ、φに応答してデータ入力信号ＤＩＮをデータ出力信号ＤＯＵＴとして出力し、セット信号〜ＳＥＴがロジックローレベルに活性化された時にデータ出力信号ＤＯＵＴをロジックハイレベルにセットさせる。
図１２のラッチ１２００は、第１及び第２クロックパルス信号〜φ、φに応答してデータ入力信号ＤＩＮを入力する第１インバータ１２０２、第１インバータ１１０２の出力及びリセット信号ＲＥＳＥＴを入力するＮＯＲゲート１２０４、第１及び第２クロックパルス信号〜φ、φに応答してＮＯＲゲート１２０４の出力を入力し、その出力が第１インバータ１２０２の出力と連結される第２インバータ１２０６、そして第１インバータ１２０２の出力を入力してデータ出力信号ＤＯＵＴとして出力する第３インバータ１２０８を含む。
ラッチ１２００は、リセット信号ＲＥＳＥＴがロジックローレベルに非活性化された時に第１及び第２クロックパルス信号〜φ、φに応答してデータ入力信号ＤＩＮをデータ出力信号ＤＯＵＴとして出力し、リセット信号ＲＥＳＥＴがロジックハイレベルに活性化された時にデータ出力信号ＤＯＵＴをロジックローレベルにリセットさせる。
図１３は、本発明の第２実施例によるパルス発生部を説明する図面である。これを参照すれば、パルス発生部１３００は図３のパルス発生部３００と比較し、可変遅延素子１３０６の出力と第１ＮＭＯＳトランジスタ１３０８との間にクロック信号ＣＬＯＣＫにゲーティングされる第２ＮＭＯＳトランジスタ１３０９をさらに含むという点で異なっている。ＮＭＯＳトランジスタ１３０９は、図３の可変遅延素子３０６の出力がロジックハイレベルに上昇する区間でＮＭＯＳトランジスタ３０８がターンオフされるまで、接地電圧ＶＳＳに電流経路が形成されることを防止するために追加される。すなわち、クロック信号ＣＬＯＣＫのロジックローレベルによって可変遅延素子１３０６の出力がロジックハイレベルに上昇する時、第２ＮＭＯＳトランジスタ１３０９はターンオフされて可変遅延素子１３０６の出力と接地電圧ＶＳＳとの間の経路が遮断される。
図１４は、本発明の第１実施例によるパルス発生部３００（図３）で発生する第１及び第２クロックパルス信号〜φ、φを、代表的に図９のラッチ９００に提供した時のパルスベースフリップフロップの動作タイミング図を示す図面である。これを参照すれば、クロック信号ＣＬＯＣＫの上昇エッジによって所定のパルスで発生する第１及び第２クロックパルス信号〜φ、φに応答し、データ入力信号ＤＩＮをデータ出力信号ＤＯＵＴとして出力する。図１４の動作タイミング図は本発明の第２実施例によるパルス発生部１３００（図１３）と図９のラッチ９００とが結合されたパルスベースフリップフロップの動作にも同様に適用される。
図１５は、本発明の第３実施例によるパルス発生部を説明する図面である。これを参照すれば、パルス発生部１５００はイネーブル信号ＥＮＡＢＬＥがロジックハイレベルに活性化されれば、図３のパルス発生部３００のように動作する。パルス発生部１５００は、クロック信号ＣＬＯＣＫ、イネーブル信号ＥＮＡＢＬＥ、可変遅延素子１５０６の出力を入力するＮＡＮＤゲート１５０２、ＮＡＮＤゲート１５０２の出力を入力するインバータ１５０４、クロック信号ＣＬＯＣＫをＰ入力端子に、インバータ１５０４の出力をＮ入力端子に入力する可変遅延素子１５０６を含む。ＮＡＮＤゲート１５０２の出力は第１クロックパルス信号〜φとして発生し、インバータ１５０４の出力は第２クロックパルス信号φとして発生する。
そして、パルス発生部１５００は図３のようにクロック信号ＣＬＯＣＫのロジックハイレベル区間の間、可変遅延素子１５０６の出力がフローティングされることを防止するために、可変遅延素子１５０６の出力を入力する第２インバータ１５０７、及び可変遅延素子１５０６の出力と接地電圧ＶＳＳとの間に連結されて第２インバータ１５０７の出力にゲーティングされるＮＭＯＳトランジスタ１５０８をさらに含む。可変遅延素子１５０６は、前記の図４ないし図８で説明した回路のうち、いずれか１つに代替されうる。
図１６は、本発明の第４実施例によるパルス発生部を説明する図面である。これを参照すれば、パルス発生部１６００はイネーブル信号ＥＮＡＢＬＥがロジックハイレベルに活性化されれば、図１３のパルス発生部１３００のように動作する。パルス発生部１６００はクロック信号ＣＬＯＣＫ、イネーブル信号ＥＮＡＢＬＥ、可変遅延素子１６０６の出力を入力するＮＡＮＤゲート１６０２、ＮＡＮＤゲート１６０２の出力を入力する第１インバータ１６０４、クロック信号ＣＬＯＣＫをＰ入力端子に、インバータ１６０４の出力をＮ入力端子に入力する可変遅延素子１６０６を含む。ＮＡＮＤゲート１６０２の出力は第１クロックパルス信号〜φとして発生し、インバータ１６０４の出力は第２クロックパルス信号φとして発生する。
そして、パルス発生部１６００は可変遅延素子１６０６の出力を入力する第２インバータ１６０７、及び可変遅延素子１５０６の出力と接地電圧ＶＳＳ間に直列連結された第１及び第２ＮＭＯＳトランジスタ１６０８、１６０９を含む。第１ＮＭＯＳトランジスタ１６０８のゲートは第２インバータ１６０７の出力に連結され、第２ＮＭＯＳトランジスタ１６０９のゲートはクロック信号ＣＬＯＣＫに連結される。
図１７は、本発明の第５実施例によるパルス発生部を説明する図面である。これを参照すれば、パルス発生部１７００はクロック信号ＣＬＯＣＫ及び可変遅延素子１７０６の出力を入力するＮＯＲゲート１７０２、ＮＯＲゲート１７０２の出力を入力するインバータ１７０４、クロック信号ＣＬＯＣＫ及びインバータ１７０４の出力を入力する可変遅延素子１７０６を含む。ＮＯＲゲート１７０２の出力は第１クロックパルス信号〜φに、インバータ１７０４の出力は第２クロックパルス信号φになる。
そして、パルス発生部１７００はクロック信号ＣＬＯＣＫのロジックローレベル区間の間、可変遅延素子１７０６の出力がフローティングされることを防止するために、可変遅延素子１７０６の出力を入力する第２インバータ１７０７、及び可変遅延素子１７０６の出力と電源電圧ＶＣＣとの間に連結されて第２インバータ１７０７の出力にゲーティングされるＰＭＯＳトランジスタ１７０８をさらに含む。
図１８は、本発明の第６実施例によるパルス発生部を説明する図面である。これを参照すれば、パルス発生部１８００は図１７のパルス発生部１７００と比較して、可変遅延素子１８０６の出力と第１ＰＭＯＳトランジスタ１８０８との間にクロック信号ＣＬＯＣＫにゲーティングされる第２ＮＭＯＳトランジスタ１８０９をさらに含む点において異なっている。第２ＰＭＯＳトランジスタ１８０９は、図１７の可変遅延素子１７０６の出力がロジックローレベルに下降する区間でＰＭＯＳトランジスタ１７０８がターンオフされるまで、電源電圧ＶＤＤから電流経路が形成されることを防止するために追加される。すなわち、クロック信号ＣＬＯＣＫのロジックハイレベルによって可変遅延素子１８０６の出力がロジックローレベルに下降する時に、第２ＰＭＯＳトランジスタ１８０９はターンオフされて可変遅延素子１８０６の出力と電源電圧ＶＤＤとの間の経路が遮断される。
図１９は、本発明の第５実施例によるパルス発生部１７００（図１７）と、例えば、図９のラッチ９００とを結合したパルスベースフリップフロップの動作タイミング図を説明する図面である。これを参照すれば、クロック信号ＣＬＯＣＫの下降エッジによって所定のパルスで発生する第１及び第２クロックパルス信号〜φ、φに応答し、データ入力信号ＤＩＮをデータ出力信号ＤＯＵＴとして出力する。そして、図１９の動作タイミング図は、本発明の第６実施例によるパルス発生部１８００（図１８）と図９のラッチ９００とが結合されたパルスベースフリップフロップの動作にも同様に適用される。
図２０は、本発明の第７実施例によるパルス発生部を説明する図面である。これを参照すれば、パルス発生部２０００はイネーブル信号／ＥＮＡＢＬＥがロジックローレベルに活性化されれば、図１７のパルス発生部１７００のように動作する。パルス発生部２０００はクロック信号ＣＬＯＣＫ、イネーブル信号／ＥＮＡＢＬＥ、可変遅延素子２００６の出力を入力するＮＯＲゲート２００２、ＮＯＲゲート２００２の出力を入力する第１インバータ２００４、クロック信号ＣＬＯＣＫをＰ入力端子に、第１インバータ２００４の出力をＮ入力端子に入力する可変遅延素子２００６を含む。ＮＯＲゲート２００２の出力は第１クロックパルス信号〜φとして発生し、第１インバータ２００４の出力は第２クロックパルス信号φとして発生する。
そして、パルス発生部２０００は可変遅延素子２００６の出力を入力する第２インバータ２００７、及び可変遅延素子２００６の出力と電源電圧ＶＤＤとの間に連結されて第２インバータ２００７の出力にゲーティングされるＰＭＯＳトランジスタ２００８をさらに含む。
図２１は、本発明の第８実施例によるパルス発生部を説明する図面である。これを参照すれば、パルス発生部２１００はイネーブル信号ＥＮＡＢＬＥがロジックハイレベルに活性化されれば、図１３のパルス発生部１３００のように動作する。パルス発生部２１００はクロック信号ＣＬＯＣＫ、イネーブル信号／ＥＮＡＢＬＥ、可変遅延素子２１０６の出力を入力するＮＯＲゲート２１０２、ＮＯＲゲート２１０２の出力を入力する第１インバータ２１０４、クロック信号ＣＬＯＣＫをＰ入力端子に、第１インバータ２１０４の出力をＮ入力端子に入力する可変遅延素子２１０６を含む。ＮＯＲゲート２１０２の出力は第１クロックパルス信号〜φとして発生し、第１インバータ２１０４の出力は第２クロックパルス信号φとして発生する。
そして、パルス発生部２１００は可変遅延素子２１０６の出力を入力する第２インバータ２１０７、及び可変遅延素子２１０６の出力と電源電圧ＶＤＤとの間に直列連結される第１及び第２ＰＭＯＳトランジスタ２１０８、２１０９を含む。第１ＰＭＯＳトランジスタ２１０８のゲートは第２インバータ２１０７の出力に連結され、第２ＰＭＯＳトランジスタ２１０９のゲートはクロック信号ＣＬＯＣＫに連結される。
本発明は図面に示された実施例を参考に説明されたが、これは例示に過ぎず、当業者であればこれより多様な変形及び均等な他の実施例が可能であるという点が理解できるであろう。したがって、本発明の真の技術的な保護範囲は特許請求の範囲の技術的思想によって決まらなければならない。
本発明のパルスベースフリップフロップは、高速低電力の半導体集積回路に適している。
通常的なパルスベースフリップフロップのブロックダイヤグラムを説明する図である。 従来の公知のパルス発生部を説明する図である。 本発明の第１実施例によるパルス発生部を説明する図である。 図３のパルス発生部に含まれる可変遅延素子を説明する図である。 図３のパルス発生部に含まれる可変遅延素子を説明する図である。 図３のパルス発生部に含まれる可変遅延素子を説明する図である。 図３のパルス発生部に含まれる可変遅延素子を説明する図である。 図３のパルス発生部に含まれる可変遅延素子を説明する図である。 図１のパルスベースフリップフロップに含まれるラッチを説明する図である。 図１のパルスベースフリップフロップに含まれるラッチを説明する図である。 図１のパルスベースフリップフロップに含まれるラッチを説明する図である。 図１のパルスベースフリップフロップに含まれるラッチを説明する図である。 本発明の第２実施例によるパルス発生部を説明する図である。 図３のパルス発生部と図９のラッチとが結合されたパルスベースフリップフロップの動作タイミング図を示す図である。 本発明の第３実施例によるパルス発生部を説明する図である。 本発明の第４実施例によるパルス発生部を説明する図である。 本発明の第５実施例によるパルス発生部を説明する図である。 本発明の第６実施例によるパルス発生部を説明する図である。 図１７のパルス発生部と図９のラッチとが結合されたパルスベースフリップフロップの動作タイミング図を示す図である。 本発明の第７実施例によるパルス発生部を説明する図である。 本発明の第８実施例によるパルス発生部を説明する図である。
符号の説明
３００ パルス発生部
３０２ ＮＡＮＤゲート
３０４ インバータ
３０６ 可変遅延素子
３０７ 第２インバータ
３０８ ＮＭＯＳトランジスタ
ＣＬＯＣＫ クロック信号
ＶＳＳ 接地電圧
Ｐ、Ｎ 入力端子
ＯＵＴ 出力端子
〜φ、φ 第１及び第２クロックパルス信号

Claims (69)

  1. クロック信号に応答してデータ入力信号をラッチし、データ出力信号に変換させるフリップフロップにおいて、
    第１及び第２クロックパルス信号に応答して前記データ入力信号をラッチするラッチ部と、
    前記クロック信号を受信して前記第１及び第２クロックパルス信号を発生させるパルス発生部と、を備え、
    前記パルス発生部は、
    前記クロック信号及び可変遅延素子の出力を受信して前記第１クロックパルス信号を出力するＮＡＮＤゲートと、
    前記ＮＡＮＤゲートの出力を受信して前記第２クロックパルス信号として出力する第１インバータと、
    前記クロック信号を第１入力信号として、インバータの出力を第２入力信号として受信し、その出力信号を前記ＮＡＮＤゲートにフィードバックさせる前記可変遅延素子と、を備えることを特徴とするフリップフロップ。
  2. 前記パルス発生部は、
    前記可変遅延素子の出力を受信する第２インバータと、
    前記可変遅延素子の出力がそのドレインに、接地電圧がそのソースに連結され、前記第２インバータの出力がそのゲートに受信されるＮＭＯＳトランジスタと、をさらに備えることを特徴とする請求項１に記載のフリップフロップ。
  3. 前記パルス発生部は、
    前記可変遅延素子の出力を受信する第２インバータと、
    前記可変遅延素子の出力がそのドレインに連結され、前記クロック信号がそのゲートに受信される第１ＮＭＯＳトランジスタと、
    前記第１ＮＭＯＳトランジスタのソースがそのドレインに、接地電圧がそのソースに連結され、前記第２インバータの出力がそのゲートに受信される第２ＮＭＯＳトランジスタと、をさらに備えることを特徴とする請求項１に記載のフリップフロップ。
  4. 前記可変遅延素子は、
    電源電圧がそのソースに、前記出力信号がそのドレインに連結され、前記第１入力信号がそのゲートに受信されるＰＭＯＳトランジスタと、
    接地電圧がそのソースに、前記ＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記第２入力信号がそのゲートに受信されるＮＭＯＳトランジスタと、を備えることを特徴とする請求項１に記載のフリップフロップ。
  5. 前記可変遅延素子は、
    電源電圧がそのソースに連結されて前記第１入力信号がそのゲートに受信され、前記出力信号がそのドレインに連結されるＰＭＯＳトランジスタと、
    前記電源電圧がそのゲートに受信されて前記ＰＭＯＳトランジスタのドレインがそのドレインに連結される第１ＮＭＯＳトランジスタと、
    接地電圧がそのソースに連結されて前記第２入力信号がそのゲートに受信され、前記第１ＮＭＯＳトランジスタのソースがそのドレインに連結される第２ＮＭＯＳトランジスタと、を備えることを特徴とする請求項１に記載のフリップフロップ。
  6. 前記可変遅延素子は、
    電源電圧がそのソースに連結されて前記第１入力信号がそのゲートに受信されるＰＭＯＳトランジスタと、
    接地電圧がそのソースに連結されて前記第２入力信号がそのゲートに受信され、前記ＰＭＯＳトランジスタのドレインがそのドレインに連結されるＮＭＯＳトランジスタと、
    前記ＰＭＯＳトランジスタのドレイン及び前記ＮＭＯＳトランジスタのドレインを受信する第３インバータと、
    前記第３インバータの出力を受信して前記出力信号を出力する第４インバータと、を備えることを特徴とする請求項１に記載のフリップフロップ。
  7. 前記可変遅延素子は、
    前記第２入力信号を入力する第３インバータと、
    前記第３インバータの出力を入力する第４インバータと、
    電源電圧がそのソースに連結されて前記第１入力信号がそのゲートに受信され、前記出力信号がそのドレインに連結されるＰＭＯＳトランジスタと、
    接地電圧がそのソースに連結されて前記第２インバータの出力がそのゲートに受信され、前記出力信号がそのドレインに連結されるＮＭＯＳトランジスタと、を備えることを特徴とする請求項１に記載のフリップフロップ。
  8. 前記可変遅延素子は、
    電源電圧がそのソースに連結されて前記第１入力信号がそのゲートに受信され、前記出力信号がそのドレインに連結されるＰＭＯＳトランジスタと、
    前記第２入力信号がそのゲートに受信されて前記ＰＭＯＳトランジスタのドレインがそのドレインに連結される第１ＮＭＯＳトランジスタと、
    前記第２入力信号がそのゲートに受信されて前記第１ＮＭＯＳトランジスタのソースがそのドレインに連結され、接地電圧がそのソースに連結される第２ＮＭＯＳトランジスタと、を備えることを特徴とする請求項１に記載のフリップフロップ。
  9. 前記ラッチ部は、
    前記第１及び第２クロックパルス信号に応答してデータ入力信号を入力する第３インバータと、
    前記第３インバータの出力を入力する第４インバータと、
    前記第１及び第２クロックパルス信号に応答して第４インバータの出力を入力し、その出力が前記第３インバータの出力と連結される第５インバータと、
    前記第３インバータの出力を入力して前記データ出力信号として出力する第６インバータと、を備えることを特徴とする請求項１に記載のフリップフロップ。
  10. 前記ラッチ部は、
    前記データ入力信号及び反転されたスキャンイネーブル信号を入力する第１ＡＮＤゲートと、
    スキャン入力信号及び前記スキャンイネーブル信号を入力する第２ＡＮＤゲートと、
    前記第１及び第２クロックパルス信号に応答して第１及び第２ＡＮＤゲートの出力を入力するＮＯＲゲートと、
    前記ＮＯＲゲートの出力を入力する第３インバータと、
    前記第１及び第２クロックパルス信号に応答して第３インバータの出力を入力し、その出力が前記ＮＯＲゲートの出力と連結される第４インバータと、
    前記ＮＯＲゲートの出力を入力して前記データ出力信号として出力する第５インバータと、を備えることを特徴とする請求項１に記載のフリップフロップ。
  11. 前記ラッチ部は、
    前記第１及び第２クロックパルス信号に応答して前記データ入力信号を入力する第３インバータと、
    前記第３インバータの出力及びセット信号を入力するＮＡＮＤゲートと、
    前記第１及び第２クロックパルス信号に応答して前記ＮＡＮＤゲートの出力を入力し、その出力が前記第３インバータの出力と連結される第４インバータと、
    前記第３インバータの出力を入力してデータ出力信号として出力する第５インバータと、を備えることを特徴とする請求項１に記載のフリップフロップ。
  12. 前記ラッチ部は、
    前記第１及び第２クロックパルス信号に応答して前記データ入力信号を入力する第３インバータと、
    前記第３インバータの出力とリセット信号を入力するＮＯＲゲートと、
    前記第１及び第２クロックパルス信号に応答して前記ＮＯＲゲートの出力を入力し、その出力が前記第３インバータの出力と連結される第４インバータと、
    前記第３インバータの出力を入力して、前記データ出力信号として出力する第５インバータと、を備えることを特徴とする請求項１に記載のフリップフロップ。
  13. クロック信号に応答してデータ入力信号をラッチし、データ出力信号に変換させるフリップフロップにおいて、
    第１及び第２クロックパルス信号に応答して前記データ入力信号をラッチするラッチ部と、
    前記クロック信号及びイネーブル信号を受信して前記第１及び第２クロックパルス信号を発生させるパルス発生部と、を備え、
    前記パルス発生部は、
    前記クロック信号、前記イネーブル信号、可変遅延素子の出力を入力して前記第１クロックパルス信号を出力するＮＡＮＤゲートと、
    前記ＮＡＮＤゲートの出力を入力して前記第２クロックパルスを出力する第１インバータと、
    前記クロック信号を第１入力信号に、インバータの出力を第２入力信号に受信して、その出力信号を前記ＮＡＮＤゲートにフィードバックさせる前記可変遅延素子と、を備えることを特徴とするフリップフロップ。
  14. 前記パルス発生部は、
    前記可変遅延素子の出力を入力する第２インバータと、
    前記可変遅延素子の出力がそのドレインに連結されて接地電圧がそのソースに連結され、前記第２インバータの出力がそのゲートに受信されるＮＭＯＳトランジスタと、をさらに備えることを特徴とする請求項１３に記載のフリップフロップ。
  15. 前記パルス発生部は、
    前記可変遅延素子の出力を入力する第２インバータと、
    前記可変遅延素子の出力がそのドレインに連結されて前記クロック信号がそのゲートに受信される第１ＮＭＯＳトランジスタと、
    前記第１ＮＭＯＳトランジスタのソースがそのドレインに連結されて前記第２インバータの出力がそのゲートに受信され、接地電圧がそのソースに連結される第２ＮＭＯＳトランジスタと、をさらに備えることを特徴とする請求項１３に記載のフリップフロップ。
  16. 前記可変遅延素子は、
    電源電圧がそのソースに、前記出力信号がそのドレインに連結され、前記第１入力信号がそのゲートに受信されるＰＭＯＳトランジスタと、
    接地電圧がそのソースに、前記ＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記第２入力信号がそのゲートに受信されるＮＭＯＳトランジスタと、を備えることを特徴とする請求項１３に記載のフリップフロップ。
  17. 前記可変遅延素子は、
    電源電圧がそのソースに連結されて前記第１入力信号がそのゲートに受信され、前記出力信号がそのドレインに連結されるＰＭＯＳトランジスタと、
    前記電源電圧がそのゲートに受信されて前記ＰＭＯＳトランジスタのドレインがそのドレインに連結される第１ＮＭＯＳトランジスタと、
    接地電圧がそのソースに連結されて前記第２入力信号がそのゲートに受信され、前記第１ＮＭＯＳトランジスタのソースがそのドレインに連結される第２ＮＭＯＳトランジスタと、を備えることを特徴とする請求項１３に記載のフリップフロップ。
  18. 前記可変遅延素子は、
    電源電圧がそのソースに連結されて前記第１入力信号がそのゲートに受信されるＰＭＯＳトランジスタと、
    接地電圧がそのソースに連結されて前記第２入力信号がそのゲートに受信され、前記ＰＭＯＳトランジスタのドレインがそのドレインに連結されるＮＭＯＳトランジスタと、
    前記連結されたＰＭＯＳトランジスタのドレイン及び前記ＮＭＯＳトランジスタのドレインが入力される第３インバータと、
    前記第３インバータの出力を入力して前記出力信号を出力する第４インバータと、を備えることを特徴とする請求項１３に記載のフリップフロップ。
  19. 前記可変遅延素子は、
    前記第２入力信号を入力する第３インバータと、
    前記第３インバータの出力を入力する第４インバータと、
    電源電圧がそのソースに連結されて前記第１入力信号がそのゲートに受信され、前記出力信号がそのドレインに連結されるＰＭＯＳトランジスタと、
    接地電圧がそのソースに連結されて前記第２インバータの出力がそのゲートに受信され、前記出力信号がそのドレインに連結されるＮＭＯＳトランジスタと、を備えることを特徴とする請求項１３に記載のフリップフロップ。
  20. 前記可変遅延素子は、
    電源電圧がそのソースに連結されて前記第１入力信号がそのゲートに受信され、前記出力信号がそのドレインに連結されるＰＭＯＳトランジスタと、
    前記第２入力信号がそのゲートに受信されて前記ＰＭＯＳトランジスタのドレインがそのドレインに連結される第１ＮＭＯＳトランジスタと、
    前記第２入力信号がそのゲートに受信されて前記第１ＮＭＯＳトランジスタのソースがそのドレインに連結され、接地電圧がそのソースに連結される第２ＮＭＯＳトランジスタと、を備えることを特徴とする請求項１３に記載のフリップフロップ。
  21. 前記ラッチ部は、
    前記第１及び第２クロックパルス信号に応答してデータ入力信号を入力する第３インバータと、
    前記第３インバータの出力を入力する第４インバータと、
    前記第１及び第２クロックパルス信号に応答して第４インバータの出力を入力し、その出力が前記第３インバータの出力と連結される第５インバータと、
    前記第３インバータの出力を入力して前記データ出力信号として出力する第６インバータと、を備えることを特徴とする請求項１３に記載のフリップフロップ。
  22. 前記ラッチ部は、
    前記データ入力信号及び反転されたスキャンイネーブル信号を入力する第１ＡＮＤゲートと、
    スキャン入力信号及び前記スキャンイネーブル信号を入力する第２ＡＮＤゲートと、
    前記第１及び第２クロックパルス信号に応答して第１及び第２ＡＮＤゲートの出力を入力するＮＯＲゲートと、
    前記ＮＯＲゲートの出力を入力する第３インバータと、
    前記第１及び第２クロックパルス信号に応答して第３インバータの出力を入力し、その出力が前記ＮＯＲゲートの出力と連結される第４インバータと、
    前記ＮＯＲゲートの出力を入力して前記データ出力信号として出力する第５インバータと、を備えることを特徴とする請求項１３に記載のフリップフロップ。
  23. 前記ラッチ部は、
    前記第１及び第２クロックパルス信号に応答して前記データ入力信号を入力する第３インバータと、
    前記第３インバータの出力及びセット信号を入力するＮＡＮＤゲートと、
    前記第１及び第２クロックパルス信号に応答して前記ＮＡＮＤゲートの出力を入力し、その出力が前記第３インバータの出力と連結される第４インバータと、
    前記第３インバータの出力を入力してデータ出力信号として出力する第５インバータと、を備えることを特徴とする請求項１３に記載のフリップフロップ。
  24. 前記ラッチ部は、
    前記第１及び第２クロックパルス信号に応答して前記データ入力信号を入力する第３インバータと、
    前記第３インバータの出力及びリセット信号を入力するＮＯＲゲートと、
    前記第１及び第２クロックパルス信号に応答して前記ＮＯＲゲートの出力を入力し、その出力が前記第３インバータの出力と連結される第４インバータと、
    前記第３インバータの出力を入力して前記データ出力信号として出力する第５インバータと、を備えることを特徴とする請求項１３に記載のフリップフロップ。
  25. クロック信号に応答してデータ入力信号をラッチし、データ出力信号に変換させるフリップフロップにおいて、
    第１及び第２クロックパルス信号に応答して前記データ入力信号をラッチするラッチ部と、
    前記クロック信号を受信して前記第１及び第２クロックパルス信号を発生させるパルス発生部と、を備え、
    前記パルス発生部は、
    前記クロック信号及び可変遅延素子の出力を入力して前記第１クロックパルス信号を出力するＮＯＲゲートと、
    前記ＮＯＲゲートの出力を入力して前記第２クロックパルスとして出力する第１インバータと、
    前記クロック信号を第１入力信号として、インバータの出力を第２入力信号として受信し、その出力信号を前記ＮＯＲゲートにフィードバックさせる前記可変遅延素子と、を備えることを特徴とするフリップフロップ。
  26. 前記パルス発生部は、
    前記可変遅延素子の出力を受信する第２インバータと、
    前記可変遅延素子の出力がそのドレインに連結されて電源電圧がそのソースに連結され、前記第２インバータの出力がそのゲートに受信されるＰＭＯＳトランジスタと、をさらに備えることを特徴とする請求項２５に記載のフリップフロップ。
  27. 前記パルス発生部は、
    前記可変遅延素子の出力を受信する第２インバータと、
    前記可変遅延素子の出力がそのドレインに連結され、前記クロック信号がそのゲートに受信される第１ＰＭＯＳトランジスタと、
    前記第１ＰＭＯＳトランジスタのソースがそのドレインに連結されて前記第２インバータの出力がそのゲートに受信され、電源電圧がそのソースに連結される第２ＰＭＯＳトランジスタと、をさらに備えることを特徴とする請求項２５に記載のフリップフロップ。
  28. 前記可変遅延素子は、
    電源電圧がそのソースに、前記出力信号がそのドレインに連結され、前記第１入力信号がそのゲートに受信されるＰＭＯＳトランジスタと、
    接地電圧がそのソースに、前記ＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記第２入力信号がそのゲートに受信されるＮＭＯＳトランジスタと、を備えることを特徴とする請求項２５に記載のフリップフロップ。
  29. 前記可変遅延素子は、
    電源電圧がそのソースに連結されて前記第１入力信号がそのゲートに受信され、前記出力信号がそのドレインに連結されるＰＭＯＳトランジスタと、
    前記電源電圧がそのゲートに受信されて前記ＰＭＯＳトランジスタのドレインがそのドレインに連結される第１ＮＭＯＳトランジスタと、
    接地電圧がそのソースに連結されて前記第２入力信号がそのゲートに受信され、前記第１ＮＭＯＳトランジスタのソースがそのドレインに連結される第２ＮＭＯＳトランジスタと、を備えることを特徴とする請求項２５に記載のフリップフロップ。
  30. 前記可変遅延素子は、
    電源電圧がそのソースに連結されて前記第１入力信号がそのゲートに受信されるＰＭＯＳトランジスタと、
    接地電圧がそのソースに連結されて前記第２入力信号がそのゲートに受信され、前記ＰＭＯＳトランジスタのドレインがそのドレインに連結されるＮＭＯＳトランジスタと、
    前記連結されたＰＭＯＳトランジスタのドレイン及び前記ＮＭＯＳトランジスタのドレインが入力される第３インバータと、
    前記第３インバータの出力を入力して前記出力信号を出力する第４インバータと、を備えることを特徴とする請求項２５に記載のフリップフロップ。
  31. 前記可変遅延素子は、
    前記第２入力信号を入力する第３インバータと、
    前記第３インバータの出力を入力する第４インバータと、
    電源電圧がそのソースに連結されて前記第１入力信号がそのゲートに受信され、前記出力信号がそのドレインに連結されるＰＭＯＳトランジスタと、
    接地電圧がそのソースに連結されて前記第２インバータの出力がそのゲートに受信され、前記出力信号がそのドレインに連結されるＮＭＯＳトランジスタと、を備えることを特徴とする請求項２５に記載のフリップフロップ。
  32. 前記可変遅延素子は、
    電源電圧がそのソースに連結されて前記第１入力信号がそのゲートに受信され、前記出力信号がそのドレインに連結されるＰＭＯＳトランジスタと、
    前記第２入力信号がそのゲートに受信されて前記ＰＭＯＳトランジスタのドレインがそのドレインに連結される第１ＮＭＯＳトランジスタと、
    前記第２入力信号がそのゲートに受信されて前記第１ＮＭＯＳトランジスタのソースがそのドレインに連結され、接地電圧がそのソースに連結される第２ＮＭＯＳトランジスタと、を備えることを特徴とする請求項２５に記載のフリップフロップ。
  33. 前記ラッチ部は、
    前記第１及び第２クロックパルス信号に応答してデータ入力信号を入力する第３インバータと、
    前記第３インバータの出力を入力する第４インバータと、
    前記第１及び第２クロックパルス信号に応答して第４インバータの出力を入力し、その出力が前記第３インバータの出力と連結される第５インバータと、
    前記第３インバータの出力を入力して前記データ出力信号として出力する第６インバータと、を備えることを特徴とする請求項２５に記載のフリップフロップ。
  34. 前記ラッチ部は、
    前記データ入力信号及び反転されたスキャンイネーブル信号を入力する第１ＡＮＤゲートと、
    スキャン入力信号及び前記スキャンイネーブル信号を入力する第２ＡＮＤゲートと、
    前記第１及び第２クロックパルス信号に応答して第１及び第２ＡＮＤゲートの出力を入力するＮＯＲゲートと、
    前記ＮＯＲゲートの出力を入力する第３インバータと、
    前記第１及び第２クロックパルス信号に応答して第３インバータの出力を入力し、その出力が前記ＮＯＲゲートの出力と連結される第４インバータと、
    前記ＮＯＲゲートの出力を入力して前記データ出力信号として出力する第５インバータと、を備えることを特徴とする請求項２５に記載のフリップフロップ。
  35. 前記ラッチ部は、
    前記第１及び第２クロックパルス信号に応答して前記データ入力信号を入力する第３インバータと、
    前記第３インバータの出力及びセット信号を入力するＮＡＮＤゲートと、
    前記第１及び第２クロックパルス信号に応答して前記ＮＡＮＤゲートの出力を入力し、その出力が前記第３インバータの出力と連結される第４インバータと、
    前記第３インバータの出力を入力してデータ出力信号として出力する第５インバータと、を備えることを特徴とする請求項２５に記載のフリップフロップ。
  36. 前記ラッチ部は、
    前記第１及び第２クロックパルス信号に応答して前記データ入力信号を入力する第３インバータと、
    前記第３インバータの出力及びリセット信号を入力するＮＯＲゲートと、
    前記第１及び第２クロックパルス信号に応答して前記ＮＯＲゲートの出力を入力し、その出力が前記第３インバータの出力と連結される第４インバータと、
    前記第３インバータの出力を入力して前記データ出力信号として出力する第５インバータと、を備えることを特徴とする請求項２５に記載のフリップフロップ。
  37. クロック信号に応答してデータ入力信号をラッチし、データ出力信号に変換させるフリップフロップにおいて、
    第１及び第２クロックパルス信号に応答して前記データ入力信号をラッチするラッチ部と、
    前記クロック信号及びイネーブル信号を受信して前記第１及び第２クロックパルス信号を発生させるパルス発生部と、を備え、
    前記パルス発生部は、
    前記クロック信号、前記イネーブル信号及び可変遅延素子の出力を入力して前記第１クロックパルス信号を出力するＮＯＲゲートと、
    前記ＮＯＲゲートの出力を入力して前記第２クロックパルスとして出力する第１インバータと、
    前記クロック信号を第１入力信号として、インバータの出力を第２入力信号として受信し、その出力信号を前記ＮＯＲゲートにフィードバックさせる前記可変遅延素子と、を備えることを特徴とするフリップフロップ。
  38. 前記パルス発生部は、
    前記可変遅延素子の出力を受信する第２インバータと、
    前記可変遅延素子の出力がそのドレインに連結されて電源電圧がそのソースに連結され、前記第２インバータの出力がそのゲートに受信されるＰＭＯＳトランジスタと、をさらに備えることを特徴とする請求項３７に記載のフリップフロップ。
  39. 前記パルス発生部は、
    前記可変遅延素子の出力を受信する第２インバータと、
    前記可変遅延素子の出力がそのドレインに連結されて前記クロック信号がそのゲートに受信される第１ＰＭＯＳトランジスタと、
    前記第１ＰＭＯＳトランジスタのソースがそのドレインに連結されて前記第２インバータの出力がそのゲートに受信され、電源電圧がそのソースに連結される第２ＰＭＯＳトランジスタと、をさらに備えることを特徴とする請求項３７に記載のフリップフロップ。
  40. 前記可変遅延素子は、
    電源電圧がそのソースに、前記出力信号がそのドレインに連結され、前記第１入力信号がそのゲートに受信されるＰＭＯＳトランジスタと、
    接地電圧がそのソースに、前記ＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記第２入力信号がそのゲートに受信されるＮＭＯＳトランジスタと、を備えることを特徴とする請求項３７に記載のフリップフロップ。
  41. 前記可変遅延素子は、
    電源電圧がそのソースに連結されて前記第１入力信号がそのゲートに受信され、前記出力信号がそのドレインに連結されるＰＭＯＳトランジスタと、
    前記電源電圧がそのゲートに受信されて前記ＰＭＯＳトランジスタのドレインがそのドレインに連結される第１ＮＭＯＳトランジスタと、
    接地電圧がそのソースに連結されて前記第２入力信号がそのゲートに受信され、前記第１ＮＭＯＳトランジスタのソースがそのドレインに連結される第２ＮＭＯＳトランジスタと、を備えることを特徴とする請求項３７に記載のフリップフロップ。
  42. 前記可変遅延素子は、
    電源電圧がそのソースに連結されて前記第１入力信号がそのゲートに受信されるＰＭＯＳトランジスタと、
    接地電圧がそのソースに連結されて前記第２入力信号がそのゲートに受信され、前記ＰＭＯＳトランジスタのドレインがそのドレインに連結されるＮＭＯＳトランジスタと、
    前記連結されたＰＭＯＳトランジスタのドレイン及び前記ＮＭＯＳトランジスタのドレインが入力される第３インバータと、
    前記第３インバータの出力を入力して前記出力信号を出力する第４インバータと、を備えることを特徴とする請求項３７に記載のフリップフロップ。
  43. 前記可変遅延素子は、
    前記第２入力信号を入力する第３インバータと、
    前記第３インバータの出力を入力する第４インバータと、
    電源電圧がそのソースに連結されて前記第１入力信号がそのゲートに受信され、前記出力信号がそのドレインに連結されるＰＭＯＳトランジスタと、
    接地電圧がそのソースに連結されて前記第２インバータの出力がそのゲートに受信され、前記出力信号がそのドレインに連結されるＮＭＯＳトランジスタと、を備えることを特徴とする請求項３７に記載のフリップフロップ。
  44. 前記可変遅延素子は、
    電源電圧がそのソースに連結されて前記第１入力信号がそのゲートに受信され、前記出力信号がそのドレインに連結されるＰＭＯＳトランジスタと、
    前記第２入力信号がそのゲートに受信されて前記ＰＭＯＳトランジスタのドレインがそのドレインに連結される第１ＮＭＯＳトランジスタと、
    前記第２入力信号がそのゲートに受信されて前記第１ＮＭＯＳトランジスタのソースがそのドレインに連結され、接地電圧がそのソースに連結される第２ＮＭＯＳトランジスタと、を備えることを特徴とする請求項３７に記載のフリップフロップ。
  45. 前記ラッチ部は、
    前記第１及び第２クロックパルス信号に応答してデータ入力信号を入力する第３インバータと、
    前記第３インバータの出力を入力する第４インバータと、
    前記第１及び第２クロックパルス信号に応答して第４インバータの出力を入力し、その出力が前記第３インバータの出力と連結される第５インバータと、
    前記第３インバータの出力を入力して前記データ出力信号として出力する第６インバータと、を備えることを特徴とする請求項３７に記載のフリップフロップ。
  46. 前記ラッチ部は、
    前記データ入力信号及び反転されたスキャンイネーブル信号を入力する第１ＡＮＤゲートと、
    スキャン入力信号及び前記スキャンイネーブル信号を入力する第２ＡＮＤゲートと、
    前記第１及び第２クロックパルス信号に応答して第１及び第２ＡＮＤゲートの出力を入力するＮＯＲゲートと、
    前記ＮＯＲゲートの出力を入力する第３インバータと、
    前記第１及び第２クロックパルス信号に応答して第３インバータの出力を入力し、その出力が前記ＮＯＲゲートの出力と連結される第４インバータと、
    前記ＮＯＲゲートの出力を入力して前記データ出力信号として出力する第５インバータと、を備えることを特徴とする請求項３７に記載のフリップフロップ。
  47. 前記ラッチ部は、
    前記第１及び第２クロックパルス信号に応答して前記データ入力信号を入力する第３インバータと、
    前記第３インバータの出力及びセット信号を入力するＮＡＮＤゲートと、
    前記第１及び第２クロックパルス信号に応答して前記ＮＡＮＤゲートの出力を入力し、その出力が前記第３インバータの出力と連結される第４インバータと、
    前記第３インバータの出力を入力してデータ出力信号として出力する第５インバータと、を備えることを特徴とする請求項３７に記載のフリップフロップ。
  48. 前記ラッチ部は、
    前記第１及び第２クロックパルス信号に応答して前記データ入力信号を入力する第３インバータと、
    前記第３インバータの出力及びリセット信号を入力するＮＯＲゲートと、
    前記第１及び第２クロックパルス信号に応答して前記ＮＯＲゲートの出力を入力し、その出力が前記第３インバータの出力と連結される第４インバータと、
    前記第３インバータの出力を入力して前記データ出力信号として出力する第５インバータと、を備えることを特徴とする請求項３７に記載のフリップフロップ。
  49. クロック信号を含む少なくとも１つの入力信号を受信して前記クロック信号の第１クロックパルスを出力する第１ロジックゲートと、
    前記クロック信号の第１パルスを受信して第２クロックパルスを出力する第１インバータと、
    前記クロック信号及び前記クロック信号の第２クロックパルスを受信して前記第１クロックパルス及び前記第２クロックパルスを遅延させる可変遅延素子と、
    前記遅延された第１クロックパルス及び前記遅延された第２クロックパルスを受信する第２インバータと、
    前記第２インバータの出力を受信して前記第１及び第２クロックパルスが前記クロック信号のエッジで発生するようにし、前記入力信号から遅延された最終出力を発生させる少なくとも１つのトランジスタと、を備えることを特徴とするパルス発生部。
  50. 前記第１ロジックゲートは、
    ＮＡＮＤゲートであることを特徴とする請求項４９に記載のパルス発生部。
  51. 前記第１ロジックゲートは、
    イネーブルドＮＡＮＤゲートであることを特徴とする請求項４９に記載のパルス発生部。
  52. 前記第１ロジックゲートは、
    ＮＯＲゲートであることを特徴とする請求項４９に記載のパルス発生部。
  53. 前記第１ロジックゲートは、
    イネーブルドＮＯＲゲートであることを特徴とする請求項４９に記載のパルス発生部。
  54. 前記少なくとも１つのトランジスタは、
    前記第２インバータの出力がそのゲートに受信されて接地電圧がそのソースに連結され、前記遅延された第１クロックパルス及び前記遅延された第２クロックパルスがそのドレインに連結されるＮＭＯＳトランジスタを備えることを特徴とする請求項５０に記載のパルス発生部。
  55. 前記少なくとも１つのトランジスタは、
    前記遅延された第１クロックパルス及び前記遅延された第２クロックパルスにそのドレインが連結され、前記クロック信号がそのゲートに受信される第１ＮＭＯＳトランジスタと、
    前記第１ＮＭＯＳトランジスタのソースがそのドレインに連結されて接地電圧がそのソースに連結され、前記第２インバータの出力がそのゲートに受信される第２ＮＭＯＳトランジスタと、を備えることを特徴とする請求項５０に記載のパルス発生部。
  56. 前記少なくとも１つのトランジスタは、
    前記第２インバータの出力がそのゲートに受信されて接地電圧がそのソースに連結され、前記遅延された第１クロックパルス及び前記遅延された第２クロックパルスがそのドレインに連結されるＮＭＯＳトランジスタを備えることを特徴とする請求項５１に記載のパルス発生部。
  57. 前記少なくとも１つのトランジスタは、
    前記遅延された第１クロックパルス及び前記遅延された第２クロックパルスにそのドレインが連結され、前記クロック信号がそのゲートに受信される第１ＮＭＯＳトランジスタと、
    前記第１ＮＭＯＳトランジスタのソースがそのドレインに連結されて接地電圧がそのソースに連結され、前記第２インバータの出力がそのゲートに受信される第２ＮＭＯＳトランジスタと、を備えることを特徴とする請求項５１に記載のパルス発生部。
  58. 前記少なくとも１つのトランジスタは、
    前記第２インバータの出力がそのゲートに受信されて接地電圧がそのソースに連結され、前記遅延された第１クロックパルス及び前記遅延された第２クロックパルスがそのドレインに連結されるＮＭＯＳトランジスタを備えることを特徴とする請求項５２に記載のパルス発生部。
  59. 前記少なくとも１つのトランジスタは、
    前記遅延された第１クロックパルス及び前記遅延された第２クロックパルスにそのドレインが連結され、前記クロック信号がそのゲートに受信される第１ＮＭＯＳトランジスタと、
    前記第１ＮＭＯＳトランジスタのソースがそのドレインに連結されて接地電圧がそのソースに連結され、前記第２インバータの出力がそのゲートに受信される第２ＮＭＯＳトランジスタと、を備えることを特徴とする請求項５２に記載のパルス発生部。
  60. 前記少なくとも１つのトランジスタは、
    前記第２インバータの出力がそのゲートに受信されて接地電圧がそのソースに連結され、前記遅延された第１クロックパルス及び前記遅延された第２クロックパルスがそのドレインに連結されるＮＭＯＳトランジスタを備えることを特徴とする請求項５３に記載のパルス発生部。
  61. 前記少なくとも１つのトランジスタは、
    前記遅延された第１クロックパルス及び前記遅延された第２クロックパルスにそのドレインが連結され、前記クロック信号がそのゲートに受信される第１ＮＭＯＳトランジスタと、
    前記第１ＮＭＯＳトランジスタのソースがそのドレインに連結されて接地電圧がそのソースに連結され、前記第２インバータの出力がそのゲートに受信される第２ＮＭＯＳトランジスタと、を備えることを特徴とする請求項５３に記載のパルス発生部。
  62. 第２クロックパルス及びデータ入力信号を含む少なくとも１つの入力信号を受信する第１ロジック回路と、
    前記第１ロジック回路の出力を受信する第２ロジック回路と、
    第１クロックパルスを受信し、前記第１クロック信号及び前記第２ロジック回路の出力に連結された第２出力信号の複写のためにサンプルされた信号を出力する第１インバータと、
    前記第１ロジック回路の出力を受信し、前記遅延された第１クロックパルス及び前記遅延された第２クロックパルスと同期されるデータ出力を出力する第２インバータと、を備えることを特徴とするラッチ。
  63. 前記第１ロジック回路は、
    インバータであることを特徴とする請求項６２に記載のラッチ。
  64. 前記第１ロジック回路は、
    少なくとも１つの入力信号、データ入力信号を含む少なくとも１つの入力信号、及び反転されたスキャンイネーブル信号を受信する第１ＡＮＤゲートと、
    スキャン入力信号及びスキャンイネーブル信号を受信する第２ＡＮＤゲートと、
    前記第１及び第２ＡＮＤゲートの出力、及び第１クロックパルスを受信するＮＯＲゲートと、を備えることを特徴とする請求項６２に記載のラッチ。
  65. 前記第２ロジック回路は、
    インバータであることを特徴とする請求項６２に記載のラッチ。
  66. 前記第２ロジック回路は、
    ＮＡＮＤゲートであることを特徴とする請求項６２に記載のラッチ。
  67. 前記第２ロジック回路は、
    ＮＯＲゲートであることを特徴とする請求項６２に記載のラッチ。
  68. 前記第２ロジック回路は、
    インバータであることを特徴とする請求項６４に記載のラッチ。
  69. 電源電圧がそのソースに連結されて第１入力信号がそのゲートに受信されるＰＭＯＳトランジスタと、
    前記ＰＭＯＳトランジスタのドレインがそのドレインに連結されて第２入力信号がそのゲートに連結され、接地電圧がそのソースに連結されるＮＭＯＳトランジスタと、を備え、
    前記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのドレインが遅延された出力信号として発生することを特徴とする可変遅延素子。
JP2004337786A 2003-11-27 2004-11-22 パルスベースフリップフロップ Withdrawn JP2005160088A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20030084965 2003-11-27
KR1020040018004A KR20050051529A (ko) 2003-11-27 2004-03-17 펄스 기반 고속 저전력 플립플롭

Publications (1)

Publication Number Publication Date
JP2005160088A true JP2005160088A (ja) 2005-06-16

Family

ID=33566885

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004337786A Withdrawn JP2005160088A (ja) 2003-11-27 2004-11-22 パルスベースフリップフロップ

Country Status (3)

Country Link
US (4) US7202724B2 (ja)
JP (1) JP2005160088A (ja)
GB (1) GB2408641B (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100604904B1 (ko) * 2004-10-02 2006-07-28 삼성전자주식회사 스캔 입력을 갖는 플립 플롭 회로
US7389457B2 (en) * 2005-10-28 2008-06-17 Sony Corporation Shift registers free of timing race boundary scan registers with two-phase clock control
US8542050B2 (en) * 2005-10-28 2013-09-24 Sony Corporation Minimized line skew generator
KR100712538B1 (ko) * 2005-10-28 2007-04-30 삼성전자주식회사 래치를 기반으로 하는 펄스 발생기 및 이를 구비하는제어신호 발생회로
US7319355B2 (en) * 2006-01-03 2008-01-15 Taiwan Semiconductor Manufacturing Co., Ltd. Pulse generator
US7516385B2 (en) * 2006-04-28 2009-04-07 Sony Corporation Test semiconductor device in full frequency with half frequency tester
US7671644B2 (en) * 2006-05-24 2010-03-02 Micron Technology Inc. Process insensitive delay line
US7495493B2 (en) 2006-08-30 2009-02-24 Freescale Semiconductor, Inc. Circuitry for latching
FR2922386B1 (fr) * 2007-10-16 2013-08-30 St Microelectronics Sa Generateur d'impulsions.
WO2010107805A2 (en) * 2009-03-16 2010-09-23 Garratt Reginald G Voice activated distance measuring device
KR101691568B1 (ko) * 2009-12-11 2016-12-30 삼성전자주식회사 플립-플롭 회로
KR20130095377A (ko) 2012-02-20 2013-08-28 삼성전자주식회사 반도체 집적 회로와 이를 포함하는 장치
KR101928271B1 (ko) 2012-03-16 2018-12-13 삼성전자 주식회사 스캔 플립-플롭, 이의 동작 방법, 및 이를 포함하는 데이터 처리 장치들
US9473123B2 (en) 2012-03-16 2016-10-18 Samsung Electronics Co., Ltd. Semiconductor circuit and method of operating the circuit
US8861301B2 (en) 2012-06-08 2014-10-14 Freescale Semiconductor, Inc. Clocked memory with latching predecoder circuitry
US8743651B2 (en) 2012-06-08 2014-06-03 Freescale Semiconductor, Inc. Clocked memory with word line activation during a first portion of the clock cycle
US8952740B2 (en) * 2013-02-01 2015-02-10 Industrial Technology Research Institute Pulsed latching apparatus and method for generating pulse signal of pulsed latch thereof
US9634649B2 (en) * 2015-07-06 2017-04-25 Nxp B.V. Double sampling state retention flip-flop
US10340898B1 (en) * 2017-06-23 2019-07-02 Xilinx, Inc. Configurable latch circuit

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3793591A (en) * 1971-08-03 1974-02-19 Honeywell Inf Systems Pulse generator
JPS60254740A (ja) * 1984-05-31 1985-12-16 Fujitsu Ltd スキヤン回路
JPS6295016A (ja) * 1985-10-21 1987-05-01 Mitsubishi Electric Corp ラツチ回路
JP2621993B2 (ja) * 1989-09-05 1997-06-18 株式会社東芝 フリップフロップ回路
JPH0792495B2 (ja) * 1990-06-25 1995-10-09 株式会社東芝 スキャンパス付きフリップフロップ
JPH04263510A (ja) * 1991-02-18 1992-09-18 Nec Corp フリップフロップ回路
US5311070A (en) * 1992-06-26 1994-05-10 Harris Corporation Seu-immune latch for gate array, standard cell, and other asic applications
JPH06204812A (ja) 1992-12-28 1994-07-22 Matsushita Electric Ind Co Ltd クロック発生回路
US5324996A (en) * 1993-02-16 1994-06-28 Ast Research, Inc. Floating fault tolerant input buffer circuit
US5440182A (en) * 1993-10-22 1995-08-08 The Board Of Trustees Of The Leland Stanford Junior University Dynamic logic interconnect speed-up circuit
US5721875A (en) * 1993-11-12 1998-02-24 Intel Corporation I/O transceiver having a pulsed latch receiver circuit
US5498989A (en) * 1994-04-19 1996-03-12 Xilinx, Inc. Integrated circuit one shot with extended length output pulse
US5508648A (en) * 1994-08-01 1996-04-16 Intel Corporation Differential latch circuit
US5612632A (en) * 1994-11-29 1997-03-18 Texas Instruments Incorporated High speed flip-flop for gate array
US5742192A (en) * 1995-06-15 1998-04-21 Intel Corporation Circuit for generating a pulse signal to drive a pulse latch
JPH0955651A (ja) * 1995-08-15 1997-02-25 Toshiba Corp 論理回路
JPH09270677A (ja) * 1995-09-05 1997-10-14 Mitsubishi Electric Corp フリップフロップ回路及びスキャンパス並びに記憶回路
US6061293A (en) * 1997-12-31 2000-05-09 Intel Corporation Synchronous interface to a self-timed memory array
US6181182B1 (en) * 1999-03-18 2001-01-30 Agilent Technologies Circuit and method for a high gain, low input capacitance clock buffer
JP2000307394A (ja) 1999-04-15 2000-11-02 Sanyo Electric Co Ltd クロック発生回路
US6326829B1 (en) * 1999-10-14 2001-12-04 Hewlett-Packard Company Pulse latch with explicit, logic-enabled one-shot
JP2001285034A (ja) * 2000-03-29 2001-10-12 Ando Electric Co Ltd Ｄ−ｆｆ回路
JP2001312328A (ja) 2000-04-28 2001-11-09 Mitsubishi Electric Corp クロック信号生成回路
US6608513B2 (en) * 2001-03-28 2003-08-19 Intel Corporation Flip-flop circuit having dual-edge triggered pulse generator
JP3980431B2 (ja) * 2002-07-19 2007-09-26 Ｎｅｃエレクトロニクス株式会社 バッファ回路とバッファツリー及び半導体装置
KR100487654B1 (ko) * 2002-10-22 2005-05-03 삼성전자주식회사 저전력 플립플롭 회로
DE10250866B4 (de) * 2002-10-31 2009-01-02 Qimonda Ag D-Flipflop
KR100567916B1 (ko) * 2004-04-20 2006-04-05 주식회사 하이닉스반도체 반도체 메모리 소자의 전원 공급 장치 및 방법

Also Published As

Publication number Publication date
US20070075762A1 (en) 2007-04-05
US20070080734A1 (en) 2007-04-12
US20050116756A1 (en) 2005-06-02
US20070075761A1 (en) 2007-04-05
GB2408641A (en) 2005-06-01
US7202724B2 (en) 2007-04-10
GB2408641B (en) 2008-06-18
GB0426150D0 (en) 2004-12-29

Similar Documents

Publication Publication Date Title
US20070075762A1 (en) Pulse-based flip-flop
US7525361B2 (en) High speed flip-flops and complex gates using the same
US7320098B2 (en) Semiconductor integrated circuit device having scan flip-flop circuit
US6788122B2 (en) Clock controlled power-down state
US7157930B2 (en) Scan flip flop, semiconductor device, and production method of semiconductor device
JP2006033825A (ja) レベルシフタ及びレベルシフティング方法
US20080001628A1 (en) Level conversion circuit
TWI827389B (zh) 時脈門控單元
US6346823B1 (en) Pulse generator for providing pulse signal with constant pulse width
JP2004077474A (ja) Ｍｔｃｍｏｓ用クロックド・スキャン・フリップフロップ
US10706916B1 (en) Method and apparatus for integrated level-shifter and memory clock
US7117412B2 (en) Flip-flop circuit for capturing input signals in priority order
US5652535A (en) Non-overlaping signal generation circuit
JP2003347924A (ja) 電圧変換回路および半導体装置
US20050134342A1 (en) Circuit and method for generating a signal pulse
KR20050051529A (ko) 펄스 기반 고속 저전력 플립플롭
KR20070071041A (ko) 플립-플롭 회로
KR20070000177A (ko) 저전력 플립플롭 장치
US20070188208A1 (en) Semiconductor integrated circuit
GB2437439A (en) A pulse-type flip-flop using a latch with clocked inverters
KR100365940B1 (ko) 반도체소자의클럭버퍼회로
GB2437437A (en) A pulse generator using a half-latch to prevent floating
GB2437438A (en) A pulse generator for a flip-flop, with an enable input
KR100611309B1 (ko) 래치 및 이를 구비하는 플립플롭
GB2440460A (en) Fast dynamic CMOS flip-flops and gates

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071029

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100426

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20100510