JP2001285034A - Ｄ−ｆｆ回路 - Google Patents

Abstract

(57)【要約】 【課題】 本発明の課題は、Ｄ−ＦＦ回路のマスタフリ
ップフロップにおける入力信号ＤＡＴＡの立ち下がり時
の動作の遅延を改善し、また、スレーブフリップフロッ
プにおけるｔｐｄを短縮してＤ−ＦＦ回路の動作速度を
高速化することである。 【解決手段】 スレーブフリップフロップの初段にクロ
ックドインバータ１２０を設け、クロックドインバータ
１２０の出力端子に２段のインバータ１１３・１１４を
直列連結し、スレーブフリップフロップにおけるｔｐｄ
を短縮する。また、トランスファゲートＧ１の次段にＮ
ＯＲ回路素子１１０を接続し、マスタフリップフロップ
における入力信号の立ち上がり時と立ち下がり時とでの
動作時間差を改善する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＤ−ＦＦ回路に係
り、詳細には、クロック発生回路から発生されたクロッ
ク信号に基づいて動作するＤ−ＦＦ回路に関する。

【０００２】

【従来の技術】従来より、ＣＭＯＳ（Complementary MO
S）で構成されるＤ−フリップフロップ（以下、Ｄ−Ｆ
Ｆと呼ぶ。）は、マスタ部分のフリップフロップ（以
下、マスタＦＦと呼ぶ。）と、スレーブ部分のフリップ
フロップ（以下、スレーブＦＦと呼ぶ。）と、クロック
発生回路とにより構成され、クロック発生回路はクロッ
ク信号を生成してマスタＦＦ及びスレーブＦＦに対して
出力する。マスタＦＦ及びスレーブＦＦは入力されたク
ロック信号に基づいて、それぞれ所定のタイミングで動
作を開始または停止する。

【０００３】図３及び図４を参照して、従来のＤ−ＦＦ
回路１００について説明する。図３（Ａ）は従来のＤ−
ＦＦ回路１００であり、図３（Ｂ）はクロック発生回路
２００を示す図である。

【０００４】図３（Ａ）において、Ｄ−ＦＦ回路１００
は、インバータ１０１・１０２、トランスファゲートＧ
１・Ｇ２、及びＮＡＮＤゲート１０６により構成される
マスタＦＦと、トランスファゲートＧ３・Ｇ４、ＮＡＮ
Ｄゲート１０７、及びインバータ１０３・１０４・１０
５により構成されるスレーブＦＦとから構成される。マ
スタＦＦ及びスレーブＦＦはそれぞれクロック発生回路
２００から入力されるクロック信号に基づいて動作を開
始または停止する。

【０００５】トランスファゲートＧ１・Ｇ２・Ｇ３・Ｇ
４はそれぞれＰチャネルトランジスタＴｒ５〜Ｔｒ８と
ＮチャネルトランジスタＴｒ１〜Ｔｒ４とからなり、各
トランジスタＴｒ１〜Ｔｒ８のゲートにはクロック発生
回路２００から出力されるクロック信号が入力される。
そして、各トランジスタＴｒ１〜Ｔｒ８に入力されるク
ロック信号に基づいて各トランスファゲートＧ１・Ｇ２
・Ｇ３・Ｇ４がそれぞれ“ＯＮ”または“ＯＦＦ”さ
れ、入力信号ＤＡＴＡを保持または伝送する。

【０００６】クロック発生回路２００は図３（Ｂ）に示
すように３つのインバータ３１・３２・３３で構成され
ることとする。ここで、インバータ３１は入力クロック
信号ＣＬＫを反転して第１のクロック信号／ＣＬＫ１と
して出力する。インバータ３２は第１のクロック信号／
ＣＬＫ１を反転して第２のクロック信号ＣＬＫ２として
出力する。インバータ３３は第２のクロック信号ＣＬＫ
２を反転して第３のクロック信号／ＣＬＫ２として出力
する。

【０００７】そして、第２のクロック信号ＣＬＫ２及び
第３のクロック信号／ＣＬＫ２をマスタＦＦの動作停止
クロックとして使用し、第１のクロック信号／ＣＬＫ１
及び第２のクロック信号ＣＬＫ２をスレーブＦＦの動作
開始クロックとして使用する。

【０００８】上述のように構成されるＤ−ＦＦ回路１０
０の動作について、図４の動作タイミング図を参照して
説明する。図４において実線は入力信号ＤＡＴＡの立ち
上がり時の動作を示し、一点鎖線は入力信号ＤＡＴＡの
立ち下がり時の動作を示す。

【０００９】まず、図４の実線に示す入力信号ＤＡＴＡ
の立ち上がり時の動作について説明する。時刻ｔ５０に
おいて入力信号ＤＡＴＡが“Ｌ”レベルから“Ｈ”レベ
ルに遷移すると、インバータ１０１は入力信号ＤＡＴＡ
を反転して“Ｌ”レベルの信号を出力する。このとき、
第２のクロック信号ＣＬＫ２は“Ｌ”であり、かつ第３
のクロック信号／ＣＬＫ２は“Ｈ”であるのでトランス
ファゲートＧ１は“ＯＮ”し、インバータ１０１から出
力される“Ｌ”レベルの信号をインバータ１０２に対し
て出力する。インバータ１０２は入力された“Ｌ”レベ
ルの信号を反転して“Ｈ”レベルの信号を出力する。従
って、時刻ｔ５１において接点Ｎ２は“Ｈ”レベルから
“Ｌ”レベルに遷移し、時刻ｔ５２において接点Ｎ３は
“Ｌ”レベルから“Ｈ”レベルに遷移する。

【００１０】一方、クロック発生回路２００では、時刻
ｔ５２において入力クロック信号ＣＬＫを“Ｌ”レベル
から“Ｈ”レベルに遷移する。入力データを入力してか
ら入力クロック信号の立ち上がりまで時間である外部セ
ットアップ時間はｔ５０〜ｔ５２である。

【００１１】入力クロック信号ＣＬＫはインバータ３１
において反転され、時刻ｔ５３において“Ｌ”レベルの
第１のクロック信号／ＣＬＫ１として出力される。ま
た、第１のクロック信号／ＣＬＫ１はインバータ３２に
おいて反転され、時刻ｔ５５において“Ｈ”レベルの第
２のクロック信号ＣＬＫ２として出力される。従って、
第１のクロック信号／ＣＬＫ１が“Ｌ”で第２のクロッ
ク信号ＣＬＫ２が“Ｈ”となるので、トランスファゲー
トＧ３が“ＯＮ”してスレーブＦＦの動作を開始する。

【００１２】時刻ｔ５５においてスレーブＦＦが動作を
開始すると、時刻ｔ５２において接点Ｎ３を通過した
“Ｈ”レベルの信号はトランスファゲートＧ３を通過
し、時刻ｔ５７において接点Ｎ５は“Ｌ”レベルから
“Ｈ”レベルに遷移する。

【００１３】一方、時刻ｔ５６において、第２のクロッ
ク信号／ＣＬＫ１がクロック発生回路２００のインバー
タ３３を通過し、“Ｌ”レベルの第３のクロック信号／
ＣＬＫ２を出力する。すると、トランスファゲートＧ１
が“ＯＦＦ”し、マスタＦＦの動作を停止し、入力信号
ＤＡＴＡを保持する。

【００１４】次に一点鎖線に示す入力信号ＤＡＴＡの立
ち下がり時における動作を説明する。時刻ｔ５０におい
て入力信号ＤＡＴＡが“Ｈ”レベルから“Ｌ”レベルに
遷移すると、インバータ１０１は入力信号ＤＡＴＡを反
転して“Ｈ”レベルの信号を出力する。このとき、第２
のクロック信号ＣＬＫ２は“Ｌ”であり、かつ第３のク
ロック信号／ＣＬＫ２は“Ｈ”であるのでトランスファ
ゲートＧ１は“ＯＮ”である。従って、時刻ｔ５２にお
いて接点Ｎ２は“Ｌ”レベルから“Ｈ”レベルに遷移す
る。また、接点Ｎ２を通過した信号はインバータ１０２
により反転されて、時刻ｔ５４において接点Ｎ３が
“Ｈ”レベルから“Ｌ”レベルに遷移する。

【００１５】一方、クロック発生回路２００では、時刻
ｔ５２において入力クロック信号ＣＬＫを“Ｌ”レベル
から“Ｈ”レベルに遷移する。入力クロック信号ＣＬＫ
はインバータ３１において反転され、時刻ｔ５３におい
て“Ｌ”レベルの第１のクロック信号／ＣＬＫ１として
出力される。また、第１のクロック信号／ＣＬＫ１はイ
ンバータ３２において反転され、時刻ｔ５５において
“Ｈ”レベルの第２のクロック信号ＣＬＫ２として出力
される。従って、第１のクロック信号／ＣＬＫ１が
“Ｌ”で第２のクロック信号ＣＬＫ２が“Ｈ”となるの
で、トランスファゲートＧ１が“ＯＦＦ”してマスタＦ
Ｆの動作を停止し、ＤＡＴＡを保持する。

【００１６】また、時刻ｔ６１においてリセット信号Ｒ
Ｂが“Ｈ”レベルから“Ｌ”レベルに遷移すると、時刻
ｔ６２で接点Ｎ２が“Ｌ”レベルから“Ｈ”レベルに遷
移し、時刻ｔ６３で出力信号／ＯＵＴが“Ｌ”レベルか
ら“Ｈ”レベルに遷移する。外部リセット時間ｔＲ（リ
セット信号ＲＢの入力時から出力信号／ＯＵＴをリセッ
トするまでの時間）はｔ６１〜ｔ６３である。

【００１７】

【発明が解決しようとする課題】しかしながら、図３に
示す従来のＤ−ＦＦ回路１００は、入力信号ＤＡＴＡの
立ち下がり時において、トランスファゲートＧ１のＰチ
ャネルトランジスタＴｒ５の電流供給能力が不十分な場
合が多く、接点Ｎ２の立ち上がり時間が遅い。逆に、Ｎ
チャネルトランジスタＴｒ１の電流供給能力は十分な場
合が多く、接点Ｎ２の立ち下り時間が速い。これに対
し、次段に設けられるインバータ１０２は立ち上がり時
間と立ち下り時間の差が少なく、ＮＡＮＤゲート１０６
も立ち上がり時間と立ち下り時間の差が少ない。従っ
て、入力信号ＤＡＴＡの立ち下がり時におけるマスタＦ
Ｆの動作は、立ち上がり時と比較して、Ｐチャネルトラ
ンジスタＴｒ５の電流供給能力が不十分なことに起因す
る遅延が大きく反映し、よってマスタＦＦの出力端子で
ある接点Ｎ３における信号出力が遅延する。

【００１８】具体的には、図４に示す動作タイミング図
では接点Ｎ３の信号通過時刻を比較すると入力信号ＤＡ
ＴＡの立ち上がり時はｔ５２であるのに対し、立ち下が
り時はｔ５４と遅延し、動作時間差が生じる。

【００１９】一方、スレーブＦＦについては、トランス
ファゲートＧ３から出力端子（／ＯＵＴ）まで、計４段
の回路（トランスファゲートＧ３、ＮＡＮＤゲート１０
７、インバータ１０４・１０５）で構成される。そのた
め、パス時間が大きく全体的なｔｐｄ（Time for Propa
gation Delay；伝播遅延時間）が遅延する。

【００２０】本発明の課題は、Ｄ−ＦＦ回路のマスタフ
リップフロップにおける入力信号ＤＡＴＡの立ち下がり
時の動作の遅延を改善し、また、スレーブフリップフロ
ップにおけるｔｐｄを短縮してＤ−ＦＦ回路の動作速度
を高速化することである。

【００２１】

【課題を解決するための手段】以上の課題を解決するた
め、請求項１記載の発明は、クロック発生回路（例え
ば、図１（Ｂ）に示すクロック発生回路４）において発
生されるクロック信号に基づいて動作するマスタフリッ
プフロップとスレーブフリップフロップとを備えたＤ−
ＦＦ回路（例えば、図１（Ａ）に示すＤ−ＦＦ回路３）
であって、前記スレーブフリップフロップは、初段に設
けられ、前記クロック信号に基づいて動作するクロック
ドインバータ（例えば、図１（Ａ）に示すクロックドイ
ンバータ１２０）と、前記クロックドインバータの出力
端子に直列連結される２段のインバータ（例えば、図１
（Ａ）に示すインバータ１１３・１１４）と、を備える
ことを特徴とする。

【００２２】請求項１記載の発明によれば、クロック発
生回路において発生されるクロック信号に基づいて動作
するマスタフリップフロップとスレーブフリップフロッ
プとを備えたＤ−ＦＦ回路において、前記スレーブフリ
ップフロップの初段に前記クロック信号に基づいて動作
するクロックドインバータを設け、前記クロックドイン
バータの出力端子に２段のインバータを直列連結する。

【００２３】従って、スレーブフリップフロップを３段
構成にでき、ｔｐｄを改善できる。その結果、Ｄ−ＦＦ
回路の動作速度を改善できる。

【００２４】請求項２記載の発明は、クロック発生回路
（例えば、図１（Ｂ）に示すクロック発生回路４）にお
いて発生されるクロック信号に基づいて動作するマスタ
フリップフロップとスレーブフリップフロップとを備え
たＤ−ＦＦ回路（例えば、図１（Ａ）に示すＤ−ＦＦ回
路３）であって、前記マスタフリップフロップは、前記
クロック信号に基づいて入力信号を伝送するトランスフ
ァゲート（例えば、図１（Ａ）に示すトランスファゲー
トＧ１）と、前記入力信号の立ち上がり時と立ち下がり
時とにおける前記トランスファゲートの伝送時間差をな
くすように所定のパス時間を与えて出力する素子（例え
ば、図１（Ａ）に示すＮＯＲゲート１１０）と、を備え
ることを特徴とする。

【００２５】請求項２記載の発明によれば、クロック発
生回路において発生されるクロック信号に基づいて動作
するマスタフリップフロップとスレーブフリップフロッ
プとを備えたＤ−ＦＦ回路において、前記マスタフリッ
プフロップは、クロック信号によって動作するトランス
ファゲートによって伝送される入力信号の立ち上がり時
と立ち下がり時とにおける前記トランスファゲートの伝
送時間差をなくすように所定のパス時間を与えて出力す
る素子が備えられる。

【００２６】従って、入力信号の立ち上がり時と立ち下
がり時とにおけるマスタフリップフロップの動作の時間
差を改善でき、Ｄ−ＦＦ回路の動作速度を高速化でき
る。

【００２７】請求項３記載の発明は、クロック発生回路
（例えば、図１（Ｂ）に示すクロック発生回路４）にお
いて発生されるクロック信号に基づいて動作するマスタ
フリップフロップとスレーブフリップフロップとを備え
たＤ−ＦＦ回路（例えば、図１（Ａ）に示すＤ−ＦＦ回
路３）であって、前記スレーブフリップフロップは、初
段に設けられ、前記クロック信号に基づいて動作するク
ロックドインバータ（例えば、図１（Ａ）に示すクロッ
クドインバータ１２０）と、前記クロックドインバータ
の出力端子に直列連結される２段のインバータ（例え
ば、図１（Ａ）に示すインバータ１１３・１１４）と、
を備え、前記マスタフリップフロップは、前記クロック
信号に基づいて入力信号を伝送するトランスファゲート
（例えば、図１（Ａ）に示すトランスファゲートＧ１）
と、前記入力信号の立ち上がり時と立ち下がり時とにお
ける前記トランスファゲートの伝送時間差をなくすよう
に所定のパス時間を与えて出力する素子（例えば、図１
（Ａ）に示すＮＯＲゲート１１０）と、を備えることを
特徴とする。

【００２８】請求項３記載の発明によれば、クロック発
生回路において発生されるクロック信号に基づいて動作
するマスタフリップフロップとスレーブフリップフロッ
プとを備えたＤ−ＦＦ回路において、前記スレーブフリ
ップフロップの初段に前記クロック信号に基づいて動作
するクロックドインバータを設け、クロックドインバー
タの出力端子に２段のインバータを直列連結し、前記マ
スタフリップフロップは、クロック信号によって動作す
るトランスファゲートによって伝送される入力信号の立
ち上がり時と立ち下がり時とにおける前記トランスファ
ゲートの伝送時間差をなくすように所定のパス時間を与
えて出力する素子が備えられる。

【００２９】従って、スレーブフリップフロップを３段
構成にできｔｐｄを改善できる。また、入力信号の立ち
上がり時と立ち下がり時とにおけるマスタフリップフロ
ップの動作の時間差を改善でき、Ｄ−ＦＦ回路の動作速
度を高速化できる。

【００３０】ここで、請求項４記載の発明のように請求
項２または３記載のＤ−ＦＦ回路において、前記素子は
ＮＯＲ回路素子であればよい。

【００３１】請求項４記載の発明によれば、ＮＯＲ回路
素子によって立ち上がり時には遅く、立ち下がり時には
速く信号を出力するので、入力信号の立ち下がり時にお
けるマスタフリップフロップの動作の遅延を改善でき
る。

【００３２】ここで、請求項５記載の発明のように請求
項１から４のいずれかに記載のＤ−ＦＦ回路において、
前記マスタフリップフロップ及び前記スレーブフリップ
フロップはＣＭＯＳで構成されることとしてもよい。

【００３３】請求項５記載の発明によれば、ＣＭＯＳで
構成されたＤ−ＦＦ回路の動作速度を高速化できる。

【００３４】

【発明の実施の形態】以下、図を参照して本発明の実施
の形態を詳細に説明する。まず、構成を説明する。

【００３５】図１は本実施の形態におけるＣＭＯＳで構
成されたＤ−ＦＦ（Ｄフリップフロップ）回路３の回路
構成を示す図であり、（Ａ）はＤ−ＦＦ回路３を示す図
であり、（Ｂ）はＤ−ＦＦ回路３のクロック発生回路４
を示す図であり、（Ｃ）はリセット信号発生回路５を示
す図である。図２はＤ−ＦＦ回路３の動作タイミング図
である。

【００３６】Ｄ−ＦＦ回路３は、図１（Ａ）に示すよう
に、インバータ１０１・１１１、トランスファゲートＧ
１・Ｇ２、及びＮＯＲゲート１１０により構成されるマ
スタフリップフロップ（以下、マスタＦＦと呼ぶ）と、
クロックドインバータ１２０、トランスファゲートＧ
４、インバータ１１２・１１３・１１４、及びＮＡＮＤ
ゲート１１５により構成されるスレーブフリップフロッ
プ（以下、スレーブＦＦと呼ぶ）と、図１（Ｂ）に示す
クロック発生回路４と、図１（Ｃ）に示すリセット信号
発生回路５とから構成される。マスタＦＦ及びスレーブ
ＦＦはそれぞれクロック発生回路４から入力されるクロ
ック信号に基づいて動作を開始または停止する。

【００３７】クロック発生回路４は図１（Ｂ）に示すよ
うに、３つのインバータ４１・４２・４３により構成さ
れる。インバータ４１は入力クロック信号ＣＬＫを反転
して第１のクロック信号／ＣＬＫ１として出力する。イ
ンバータ４２はインバータ４１から出力された第１のク
ロック信号／ＣＬＫ１を反転して、第２のクロック信号
ＣＬＫ２として出力し、インバータ４３はインバータ４
２から出力された第２のクロック信号ＣＬＫ２を反転し
て、第３のクロック信号／ＣＬＫ２として出力する。

【００３８】リセット信号発生回路５は図１（Ｃ）に示
すように、インバータ５１によって構成され、入力リセ
ット信号ＲＢを反転して反転リセット信号Ｒとして出力
する。反転リセット信号Ｒは前記マスタＦＦのＮＯＲゲ
ート１１０の一方の端子に入力され、入力リセット信号
ＲＢは前記スレーブＦＦのＮＡＮＤゲート１１５の一方
の端子に入力される。

【００３９】マスタＦＦにおいて、インバータ１０１は
入力信号ＤＡＴＡを反転して出力し、トランスファゲー
トＧ１に対して出力する。

【００４０】ＮＯＲゲート１１０はトランスファゲート
Ｇ１の次段に接続され、トランスファゲートＧ１からの
出力信号と図１（Ｃ）のリセット発生回路５において発
生した反転リセット信号Ｒとの論理和を演算し、反転値
を接点Ｎ３から出力する。接点Ｎ３はマスタＦＦの出力
端子であり、スレーブＦＦへ接続される。

【００４１】ＮＯＲゲート１１０は立ち上がり時間が遅
く、立ち下がり時間が速い。ここで、ＮＯＲゲート１１
０の立ち下がり時間と入力信号の立ち下がり時における
トランスファゲートＧ１の伝送時間との和が、ＮＯＲゲ
ート１１０の立ち上がり時間と入力信号の立ち上がり時
におけるトランスファゲートＧ１の伝送時間との和と同
程度となることが望ましい。

【００４２】トランスファゲートＧ１・Ｇ２はそれぞれ
ＰチャネルトランジスタとＮチャネルトランジスタとを
組み合わせて構成され、各トランジスタＴｒ１・Ｔｒ２
・Ｔｒ５・Ｔｒ６のゲートにはクロック発生回路４から
出力されるクロック信号がそれぞれ所定タイミングに入
力され、入力されたクロック信号に基づく“ＯＮ”また
は“ＯＦＦ”のスイッチング動作を行う。

【００４３】トランスファゲートＧ１にはＰチャネルト
ランジスタＴｒ５のゲートにクロック発生回路４のイン
バータ４２の出力（第２のクロック信号ＣＬＫ２）が接
続され、かつ、ＮチャネルトランジスタＴｒ１のゲート
にクロック発生回路４のインバータ４３の出力（第３の
クロック信号／ＣＬＫ２）が接続される。また、トラン
スファゲートＧ２にはＰチャネルトランジスタＴｒ６の
ゲートにクロック発生回路４のインバータ４３の出力
（第３のクロック信号／ＣＬＫ２）が接続され、かつ、
ＮチャネルトランジスタＴｒ２のゲートにクロック発生
回路４のインバータ４２の出力（第２のクロック信号Ｃ
ＬＫ２）が接続される。

【００４４】第２のクロック信号ＣＬＫ２が“Ｈ”で、
第３のクロック信号／ＣＬＫ２が“Ｌ”である場合にト
ランスファゲートＧ１が“ＯＦＦ”するとともにトラン
スファゲートＧ２が“ＯＮ”し、マスタＦＦの動作を停
止して入力信号ＤＡＴＡを保持する。このとき、ＮＯＲ
ゲート１１０に反転リセット信号Ｒが入力されると、マ
スタＦＦをリセットする。また、第２のクロック信号Ｃ
ＬＫ２が“Ｌ”で、第３のクロック信号／ＣＬＫ２が
“Ｈ”である場合はトランスファゲートＧ１が“ＯＮ”
するとともにトランスファゲートＧ２が“ＯＦＦ”し、
入力信号をスレーブＦＦに対して出力する。

【００４５】一方、スレーブＦＦは初段にクロックドイ
ンバータ１２０を配置し、クロックドインバータ１２０
の次段に２つのインバータ１１３・１１４を直列に連結
して計３段の回路構成とする。

【００４６】クロックドインバータ１２０はＰチャネル
トランジスタＴｒ１１・Ｔｒ１２とＮＰＮトランジスタ
Ｔｒ１３とＮチャネルトランジスタＴｒ１４・Ｔｒ１５
・Ｔｒ１６・Ｔｒ１７とにより構成される。

【００４７】ＰチャネルトランジスタＴｒ１１のドレイ
ンは第１の電源に接続され、ゲートは前記接点Ｎ３に接
続され、ソースは接点Ｎ５と接続される。接点Ｎ５には
ＰチャネルトランジスタＴｒ１２のドレインが接続され
る。ＰチャネルトランジスタＴｒ１２のゲートはクロッ
ク発生回路４のインバータ４１の出力と接続されて第１
のクロック信号／ＣＬＫ１が入力され、ソースは接点Ｎ
６に接続される。接点Ｎ６にはＮチャネルトランジスタ
Ｔｒ１４のドレイン、ＮチャネルトランジスタＴｒ１５
のドレイン、及びＮＰＮトランジスタＴｒ１３のベース
が接続される。

【００４８】ＮチャネルトランジスタＴｒ１４のゲート
は接点Ｎ３と接続され、ソースは第２の電源に接続され
る。ＮチャネルトランジスタＴｒ１５のゲートは前記第
１のクロック信号／ＣＬＫ１が入力され、ソースには前
記第２の電源が接続される。ＮＰＮトランジスタＴｒ１
３のコレクタは前記第１の電源に接続され、ベースは前
記接点Ｎ６に接続され、エミッタは接点Ｎ８に接続され
る。接点Ｎ８にはＮチャネルトランジスタＴｒ１６のド
レインが接続される。

【００４９】ＮチャネルトランジスタＴｒ１６のゲート
にはクロック発生回路４のインバータ４２の出力が接続
され、第２のクロック信号ＣＬＫ２が入力され、ソース
は接点Ｎ７が接続される。接点Ｎ７にはＮチャネルトラ
ンジスタＴｒ１７のドレインが接続される。Ｎチャネル
トランジスタＴｒ１７のゲートは接点Ｎ３に接続され、
ソースは前記第２の電源に接続される。

【００５０】つまり、上述の構成のクロックドインバー
タ１２０は第１のクロック信号／ＣＬＫ１と第２のクロ
ック信号ＣＬＫ２とによって動作タイミングが決定さ
れ、かつ、十分な電流供給能力を有する。

【００５１】トランスファゲートＧ４はＰチャネルトラ
ンジスタＴｒ８とＮチャネルトランジスタＴｒ４とを組
み合わせて構成され、各トランジスタＴｒ４・Ｔｒ８の
ゲートにはクロック発生回路４から出力されるクロック
信号がそれぞれ所定タイミングで入力され、入力された
クロック信号に基づき“ＯＮ”または“ＯＦＦ”のスイ
ッチング動作を行う。トランスファゲートＧ４のＰチャ
ネルトランジスタＴｒ８のゲートにクロック発生回路４
のインバータ４２の出力（第２のクロック信号ＣＬＫ
２）が接続され、かつ、ＮチャネルトランジスタＴｒ４
のゲートにクロック発生回路４のインバータ４１の出力
（第１のクロック信号／ＣＬＫ１）が接続される。

【００５２】第１のクロック信号／ＣＬＫ１が“Ｌ”
で、第２のクロック信号ＣＬＫ２が“Ｈ”である場合に
クロックドインバータ１２０が動作し、スレーブＦＦの
動作を開始する。

【００５３】インバータ１１２はクロックドインバータ
１２０の出力信号を反転し、出力信号ＯＵＴとして出力
する。インバータ１１３はクロックドインバータ１２０
の出力信号を反転し、インバータ１１４に対して出力す
る。インバータ１１４はインバータ１１３から入力され
た信号を反転して出力信号／ＯＵＴとして出力する。

【００５４】ＮＡＮＤゲート１０７はインバータ１１３
の出力信号と入力リセット信号ＲＢとの論理積を演算
し、反転値をトランスファゲート１３へ出力する。

【００５５】次に本実施の形態の動作を説明する。ま
ず、図の実線に示す入力信号ＤＡＴＡの立ち上がり時の
動作について説明する。時刻ｔ７０において入力信号Ｄ
ＡＴＡが“Ｌ”レベルから“Ｈ”レベルに遷移すると、
インバータ１０１は入力信号ＤＡＴＡを反転して“Ｌ”
レベルの信号を出力する。このとき、第２のクロック信
号ＣＬＫ２は“Ｌ”であり、かつ第３のクロック信号／
ＣＬＫ２は“Ｈ”であるので前記“Ｌ”レベルの信号は
トランスファゲートＧ１を通過し、時刻ｔ７１で接点Ｎ
２が“Ｈ”レベルから“Ｌ”レベルに遷移する。また、
接点ｔ７３でＮＯＲゲート１１０は“Ｈ”レベルの信号
を出力し、接点Ｎ３が“Ｌ”レベルから“Ｈ”レベルへ
遷移する。つまり、ＮＯＲゲート１１０の立ち上がり時
間はｔ７１〜ｔ７３であり、従来のＤ−ＦＦ回路１００
（図３参照）のインバータ１０２の立ち上がり時間（ｔ
５１〜ｔ５２）より遅い。

【００５６】一方、クロック発生回路４では、時刻ｔ７
２において入力クロック信号ＣＬＫを“Ｌ”レベルから
“Ｈ”レベルに遷移する。入力クロック信号ＣＬＫはイ
ンバータ４１において反転され、時刻ｔ７４において
“Ｌ”レベルの第１のクロック信号／ＣＬＫ１として出
力される。また、第１のクロック信号／ＣＬＫ１はイン
バータ４２において反転され、時刻ｔ７５において
“Ｈ”レベルの第２のクロック信号ＣＬＫ２として出力
される。更に、時刻ｔ７６において、第２のクロック信
号／ＣＬＫ１がクロック発生回路４のインバータ４３を
通過し、“Ｌ”レベルの第３のクロック信号／ＣＬＫ２
を出力する。すると、トランスファゲートＧ１が“ＯＦ
Ｆ”し、トランスファゲートＧ２が“ＯＮ”して、マス
タＦＦの動作を停止し、入力信号ＤＡＴＡを保持する。

【００５７】時刻ｔ７４・ｔ７５において第１のクロッ
ク信号／ＣＬＫ１が“Ｌ”で第２のクロック信号ＣＬＫ
２が“Ｈ”となるので、クロックドインバータ１２０が
動作し、スレーブＦＦの動作を開始する。

【００５８】スレーブＦＦが動作を開始すると、ｔ７６
においてクロックドインバータ１２０から“Ｌ”レベル
の信号が出力され、接点Ｎ８は“Ｈ”レベルから“Ｌ”
レベルに遷移する。その後、２つのインバータ１１３・
１１４を介して時刻ｔ７７で“Ｌ”レベルの出力信号／
ＯＵＴを出力する。つまり、スレーブＦＦのパス時間に
よって決定される内部ｔｐｄはｔ７４〜ｔ７７である。

【００５９】次に一点鎖線に示す入力信号の立ち下がり
時における動作を説明する。時刻ｔ７０において入力信
号ＤＡＴＡが“Ｈ”レベルから“Ｌ”レベルに遷移する
と、インバータ１０１は入力信号ＤＡＴＡを反転して
“Ｈ”レベルの信号を出力する。このとき、第２のクロ
ック信号ＣＬＫ２は“Ｌ”であり、かつ第３のクロック
信号／ＣＬＫ２は“Ｈ”であるのでトランスファゲート
Ｇ１は“ＯＮ”である。従って、時刻ｔ７２において接
点Ｎ２は“Ｌ”レベルから“Ｈ”レベルに遷移する。ま
た、接点Ｎ２を通過した信号はＮＯＲゲート１１０によ
り反転されて、時刻ｔ７３で接点Ｎ３が“Ｈ”レベルか
ら“Ｌ”レベルに遷移する。つまり、つまり、ＮＯＲゲ
ート１１０の立ち下がり時間はｔ７２〜ｔ７３であり、
従来のＤ−ＦＦ回路１００（図３参照）のインバータ１
０２の立ち下がり時間（ｔ５２〜５４）よりも速い。

【００６０】一方、クロック発生回路４では、時刻ｔ７
２において入力クロック信号ＣＬＫを“Ｌ”レベルから
“Ｈ”レベルに遷移する。入力クロック信号ＣＬＫはイ
ンバータ４１において反転され、時刻ｔ７４において
“Ｌ”レベルの第１のクロック信号／ＣＬＫ１として出
力される。また、第１のクロック信号／ＣＬＫ１はイン
バータ４２において反転され、時刻ｔ７５において
“Ｈ”レベルの第２のクロック信号ＣＬＫ２として出力
される。更に、時刻ｔ７６において、第２のクロック信
号／ＣＬＫ１がクロック発生回路４のインバータ４３を
通過し、“Ｌ”レベルの第３のクロック信号／ＣＬＫ２
を出力する。すると、トランスファゲートＧ１が“ＯＦ
Ｆ”し、トランスファゲートＧ２が“ＯＮ”して、マス
タＦＦの動作を停止し、入力信号ＤＡＴＡを保持する。

【００６１】時刻ｔ７４・ｔ７５において第１のクロッ
ク信号／ＣＬＫ１が“Ｌ”で第２のクロック信号ＣＬＫ
２が“Ｈ”となるので、クロックドインバータ１２０が
動作し、スレーブＦＦの動作を開始する。

【００６２】スレーブＦＦが動作を開始すると、時刻ｔ
７６においてクロックドインバータ１２０は“Ｈ”レベ
ルの信号を出力し、接点Ｎ８は“Ｌ”レベルから“Ｈ”
レベルに遷移する。その後、２つのインバータ１１３・
１１４を通過して時刻ｔ７７で“Ｈ”レベルの出力信号
／ＯＵＴを出力する。つまり、スレーブＦＦのパス時間
によって決定される内部ｔｐｄはｔ７４〜ｔ７７であ
り、従来のＤ−ＦＦ回路１００（図３参照）の内部ｔｐ
ｄ（ｔ５３〜７６０）と比較して短縮される。

【００６３】つまり、入力信号ＤＡＴＡの入力からマス
タＦＦの出力までに要する時間は立ち上がり時及び立ち
下がり時でともに時間ｔ７０〜ｔ７３で差がなくなり、
従来の構成のＤ−ＦＦ回路１００（図３参照）において
見られた立ち下がり時の動作の遅れが解消する。

【００６４】また、スレーブＦＦは従来のＤ−ＦＦ回路
１００（図３参照）におけるトランスファゲートＧ３を
電流供給能力が十分であるクロックドインバータ１２０
に置き換え、更に回路構成を３段とすることによって内
部ｔｐｄが短縮される。

【００６５】一方、入力信号ＤＡＴＡが“Ｌ”レベルか
ら“Ｈ”レベルに遷移した場合において、時刻ｔ７９で
リセット信号ＲＢが“Ｈ”レベルから“Ｌ”レベルに遷
移し、時刻ｔ８１で接点Ｎ２と接点Ｎ８とが“Ｌ”レベ
ルから“Ｈ”レベルに遷移し、時刻ｔ８２で“Ｈ”レベ
ルの出力信号／ＯＵＴを出力する。なお、ここで外部リ
セット時間ｔＲはｔ７９〜ｔ８２となり、従来のＤ−Ｆ
Ｆ回路１００（図３参照）の外部リセット時間ｔＲ（ｔ
６１〜ｔ６３）に比較して約２倍遅延するが、使用上の
問題はない。

【００６６】以上説明したように、本実施の形態のＤ−
ＦＦ回路３は、マスタＦＦの入力信号の立ち上がり時と
立ち下がり時とで生ずるトランスファゲートＧ１の伝送
時間差をなくすように、トランスファゲートＧ１の次段
に立ち上がり時間が遅く、立下り時間が速い素子である
ＮＯＲゲート１１０を接続する。従って、入力信号ＤＡ
ＴＡの立ち上がり時と立ち下がり時とにおいて生じる動
作時間差をなくすことができる。具体的には、内部セッ
トアップ時間を図４の動作タイミング図のｔ５０〜ｔ５
６から図２の動作タイミング図ではｔ７０〜ｔ７６に改
善し、外部セットアップ時間を約６０パーセント改善で
きる。

【００６７】一方、本実施の形態のＤ−ＦＦ回路３のス
レーブＦＦは、初段に電流供給能力が十分あるクロック
ドインバータ１２０を配置し、インバータ１１３及びイ
ンバータ１１４の２段で出力端子（／ＯＵＴ）に接続し
たことで、従来のＤ−ＦＦ回路１００（図３参照）の４
段構成から３段構成にでき、スレーブＦＦの実効的な内
部ｔｐｄを改善できる。具体的には、内部ｔｐｄを図４
の動作タイミング図のｔ５３〜ｔ６０から図２の動作タ
イミング図ではｔ７４〜ｔ７７に短縮し、外部ｔｐｄを
約３０パーセント改善できる。

【００６８】従って、Ｄ−ＦＦ回路３の動作速度（セッ
トアップ時間＋ｔｐｄ）を約４０パーセント高速化でき
る。

【００６９】なお、本実施の形態ではＣＭＯＳで構成さ
れたＤ−ＦＦ回路１００に適用する例を説明したが、こ
れに限定されるものではなく、その他の構成によるＤ−
ＦＦ回路に適用可能であることは勿論である。

【００７０】また、Ｄ−ＦＦ回路３は図１に示すように
マスタＦＦのトランスファゲートＧ１の次段にＮＯＲゲ
ート１１０を接続し、かつ、スレーブＦＦの初段にクロ
ックドインバータ１２０を配置し、２段のインバータ１
１３・１１４と接続する構成例を示したが、例えば、マ
スタＦＦのトランスファゲートＧ１の次段にＮＯＲゲー
ト１１０を接続し、スレーブＦＦについては従来の構成
と同様とするようにしてもよい。逆に、スレーブＦＦの
初段にクロックドインバータ１２０を配置し、２段のイ
ンバータ１１３・１１４と接続し、マスタＦＦについて
は従来の構成と同様とするようにしてもよい。この場合
は、マスタＦＦまたはスレーブＦＦのうち、改善された
一方の構成に基づく効果（動作の高速化）を得る。

【００７１】また、上述の実施の形態では、立ち下がり
時のトランスファゲートＧ１の伝送の遅れを補うため
に、トランスファゲートＧ１の次段に立ち上がり時間が
遅く、立下り時間が速い素子としてＮＯＲ回路１１０を
接続して構成することとしたが、立ち上がり時と立ち下
がり時とにおけるトランスファゲートＧ１の伝送時間差
をなくすように立ち上がり時と立ち下がり時とで異なる
パス時間を与える素子であれば、ＮＯＲゲート１１０以
外の他の素子を利用して構成することも可能である。

【００７２】

【発明の効果】請求項１記載の発明によれば、スレーブ
フリップフロップを３段構成にでき、ｔｐｄを改善でき
る。その結果、Ｄ−ＦＦ回路の動作速度を改善できる。

【００７３】請求項２記載の発明によれば、入力信号の
立ち上がり時と立ち下がり時とにおけるマスタフリップ
フロップの動作の時間差を改善でき、Ｄ−ＦＦ回路の動
作速度を高速化できる。

【００７４】請求項３記載の発明によれば、スレーブフ
リップフロップを３段構成にできｔｐｄを改善できる。
また、入力信号の立ち上がり時と立ち下がり時とにおけ
るマスタフリップフロップの動作の時間差を改善でき、
Ｄ−ＦＦ回路の動作速度を高速化できる。

【００７５】請求項４記載の発明によれば、ＮＯＲ回路
素子によって立ち上がり時には遅く、立ち下がり時には
速く信号を出力するので、入力信号の立ち下がり時にお
けるマスタフリップフロップの動作の遅延を改善でき
る。

【００７６】請求項５記載の発明によれば、ＣＭＯＳで
構成されたＤ−ＦＦ回路の動作速度を高速化できる。

【図面の簡単な説明】

【図１】本発明に係るＤ−ＦＦ回路３、クロック発生回
路４、及びリセット信号発生回路５の構成を示す図。

【図２】本発明に係るＤ−ＦＦ回路３の動作タイミング
図。

【図３】従来のＤ−ＦＦ回路１００、クロック発生回路
２００の構成を示す図。

【図４】従来のＤ−ＦＦ回路１００の動作時間差を説明
するための動作タイミング図。

【符号の説明】

３ Ｄ−ＦＦ回路 Ｇ１〜Ｇ４ トランスファゲート １０１ インバータ １１０ ＮＯＲゲート １１１〜１１４ インバータ １２０ クロックドインバータ Ｔｒ１〜Ｔｒ４、Ｔｒ１１、Ｔｒ１２ Ｐチ
ャネルトランジスタ Ｔｒ５〜Ｔｒ８、Ｔｒ１２、Ｔｒ１４〜Ｔｒ１６ Ｎチ
ャネルトランジスタ Ｔｒ１３ ＮＰＮトランジスタ Ｎ１〜Ｎ１０ 接点 ４ クロック発生回路 ４１〜４３ インバータ ＣＬＫ 入力クロック信号 ／ＣＬＫ１ 第１のクロック信号 ＣＬＫ２ 第２のクロック信号 ／ＣＬＫ２ 第３のクロック信号 ５ リセット信号発生回路 ５１ インバータ ＲＢ リセット信号 Ｒ 反転リセット信号 ｔ７０〜ｔ８２ 時刻 １００ Ｄ−ＦＦ回路（従来） ２００ クロック発生回路（従来） ｔ５０〜ｔ６３ 時刻

Claims (5)

【特許請求の範囲】
1. 【請求項１】クロック発生回路において発生されるクロ
   ック信号に基づいて動作するマスタフリップフロップと
   スレーブフリップフロップとを備えたＤ−ＦＦ回路であ
   って、 前記スレーブフリップフロップは、 初段に設けられ、前記クロック信号に基づいて動作する
   クロックドインバータと、 前記クロックドインバータの出力端子に直列連結される
   ２段のインバータと、 を備えることを特徴とするＤ−ＦＦ回路。
2. 【請求項２】クロック発生回路において発生されるクロ
   ック信号に基づいて動作するマスタフリップフロップと
   スレーブフリップフロップとを備えたＤ−ＦＦ回路であ
   って、 前記マスタフリップフロップは、 前記クロック信号に基づいて入力信号を伝送するトラン
   スファゲートと、 前記入力信号の立ち上がり時と立ち下がり時とにおける
   前記トランスファゲートの伝送時間差をなくすように所
   定のパス時間を与えて出力する素子と、 を備えることを特徴とするＤ−ＦＦ回路。
3. 【請求項３】クロック発生回路において発生されるクロ
   ック信号に基づいて動作するマスタフリップフロップと
   スレーブフリップフロップとを備えたＤ−ＦＦ回路であ
   って、 前記スレーブフリップフロップは、 初段に設けられ、前記クロック信号に基づいて動作する
   クロックドインバータと、 前記クロックドインバータの出力端子に直列連結される
   ２段のインバータと、を備え、 前記マスタフリップフロップは、 前記クロック信号に基づいて入力信号を伝送するトラン
   スファゲートと、 前記入力信号の立ち上がり時と立ち下がり時とにおける
   前記トランスファゲートの伝送時間差をなくすように所
   定のパス時間を与えて出力する素子と、 を備えることを特徴とするＤ−ＦＦ回路。
4. 【請求項４】前記素子はＮＯＲ回路素子であることを特
   徴とする請求項２または３記載のＤ−ＦＦ回路。
5. 【請求項５】前記マスタフリップフロップ及び前記スレ
   ーブフリップフロップはＣＭＯＳで構成されることを特
   徴とする請求項１から４のいずれかに記載のＤ−ＦＦ回
   路。