JP2005108084A - 半導体装置およびクロック伝送方法 - Google Patents
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Abstract
【課題】 全く同一のセルであっても、物理的配置の違いにより、rise遅延およびfall遅延は異なる場合があり、その場合、クロック配線の途中の挿入する複数の正転セルのうち、偶数段分の正転セルを反転セルに置き換えて、当該クロックのデューティを調整しようとしても正しく調整できない。
【解決手段】 クロック生成手段11において、システムの動作の基準となるクロック信号(CLKP)と前記クロック信号を反転した反転クロック信号(CLKN)を生成し、前記クロック信号と前記反転クロック信号を対にし、各々に一定の間隔でバッファを挿入して、クロック生成手段11からクロックを使用する回路を内蔵しているデータ処理手段14に伝送することにより、全く同一のセルが物理的配置の違いによりrise遅延およびfall遅延が異なる場合においても、クロック周期の50%のタイミングに同期してフリップフロックを動作させることができる。
【選択図】 図1
【解決手段】 クロック生成手段11において、システムの動作の基準となるクロック信号(CLKP)と前記クロック信号を反転した反転クロック信号(CLKN)を生成し、前記クロック信号と前記反転クロック信号を対にし、各々に一定の間隔でバッファを挿入して、クロック生成手段11からクロックを使用する回路を内蔵しているデータ処理手段14に伝送することにより、全く同一のセルが物理的配置の違いによりrise遅延およびfall遅延が異なる場合においても、クロック周期の50%のタイミングに同期してフリップフロックを動作させることができる。
【選択図】 図1
Description
本発明は、大規模かつ高集積なLSI(大規模集積回路)において、クロックの立上がりだけではなく立ち下がりにも同期して動作する回路を含む場合のクロックの伝送方法に関するものである。
大規模かつ高集積なLSIにおいては、LSIの内部は複数の回路ブロックに分割され、クロックは、クロック生成回路によって生成され、各回路ブロックに伝送される。その際に、クロックの配線が長くなると信号の鈍りが発生するため、一定間隔毎にバッファを挿入する。しかし、一般的に、バッファにおいては、入力信号がLowからHighに変化する場合の遅延値(rise遅延)と入力信号がHighからLowに変化する場合の遅延値(fall遅延)は異なるので、これによって、各回路ブロックに伝送されたクロックは、デューティ(High期間とLow期間の比率)が崩れてしまう。
従来の半導体装置では、この問題を解決するために、クロックの伝送配線の途中に挿入する複数のバッファのうち、偶数段分を反転セル(インバータ)に置き換えることによってデューティを調整している(例えば、特許文献1参照)。
図3は、従来の半導体装置におけるクロックの伝送回路を示す構成図であり、図において31はrise遅延(入力信号がLowからHighに変化する場合の遅延値)が2nsで、fall遅延(入力信号がHighからLowに変化する場合の遅延値)が1nsという特性を有するドライバ(以下、正転セルと呼ぶ)であり、図3の例では、特性が同一の正転セル31が4個接続されている。32はrise遅延が1nsで、fall遅延が2nsという特性を有する論理が反転するドライバ(以下、反転セルと呼ぶ)であり、図3の例では、特性が同一の反転セル32が2個接続されている。そして、図3の例では、左から3番目と6番目のセルが反転セル32で、それ以外のセルは正転セル31になっている。これにより、左から4番目、5番目の正転セル31と左から6番目の反転セル32の入力信号の極性は、左から3番目の位置に反転セル32が挿入されている関係上、1番目の正転セルの入力信号の極性と逆になる。即ち、1番目の正転セル31の入力信号がLowからHighに変化する時には、4番目の正転セル31の入力信号は、HighからLowに変化する。一方、左から6番目の反転セル32の出力は、左から3番目と6番目の位置に反転セル32が挿入されている関係上、1番目のセルの入力信号の極性と一致する。そして、このクロック配線全体の立上がり時の遅延時間Triseと、立下り時の遅延時間Tfallは、次のようになる。
Trise=2+2+1+1+1+2=9[ns]
Tfall=1+1+2+2+2+1=9[ns]
従って、クロックのデューティは、次のようになる。
デューティ=(Trise/(Trise+Tfall)×100
=50[%]
Tfall=1+1+2+2+2+1=9[ns]
従って、クロックのデューティは、次のようになる。
デューティ=(Trise/(Trise+Tfall)×100
=50[%]
以上のように、従来の半導体装置では、クロック配線の途中に挿入する複数の正転セルのうち、偶数段分の正転セルを反転セルに置き換えて、当該クロックのデューティを調整できるように構成して、デューティの最適化を図っている。
特開2002−269166号公報
しかしながら、上記従来の半導体装置では、以下のような問題点を有していた。セルの種別(正転セルか反転セルか)が同一ならば、1つの半導体装置内のどこに配置されていても、rise遅延およびfall遅延が同一であれば問題ないが、近年プロセスの微細化に伴い、1つの半導体装置に搭載されるトランジスタ数も3000万〜5000万にまで増えており、このような大規模かつ高集積な半導体装置においては、製造上の都合により、同じ半導体装置内部においてもトランジスタの特性にバラツキが発生し、全く同一のセルであっても、物理的配置の違いにより、rise遅延およびfall遅延は異なる場合がある。このような場合、上記のように、クロック配線の途中に挿入する複数の正転セルのうち、偶数段分の正転セルを反転セルに置き換えて、当該クロックのデューティを調整しようとしても、各セルのrise遅延、fall遅延が異なっていれば、正しく調整できない。例えば、図4は、図3と同じ構成において、同一種類のセルのrise遅延、fall遅延が異なる場合の例を示している。図4において、左から1番目と2番目の正転セル41は、rise遅延が2ns、fall遅延が1nsであり、左から4番目と5番目の正転セル42は、前記正転セル41と全く同一のセルであるが物理的配置の違いにより、rise遅延が1.5ns、fall遅延が1nsである。一方、左から3番目と6番目の反転セル43は、図3の場合と同じように、rise遅延が2ns、fall遅延が1nsである。この場合、クロック配線全体の立上がり時の遅延時間Triseと、立下り時の遅延時間Tfallは、次のようになる。
Trise=2+2+1+1+1+2=9[ns]
Tfall=1+1+2+1.5+1.5+1=8[ns]
従って、クロックのデューティは、次のようになる。
デューティ=(Trise/(Trise+Tfall)×100
= 53[%]
Tfall=1+1+2+1.5+1.5+1=8[ns]
従って、クロックのデューティは、次のようになる。
デューティ=(Trise/(Trise+Tfall)×100
= 53[%]
以上のように、従来の半導体装置においては、全く同一のセルであっても、物理的配置の違いにより、rise遅延およびfall遅延が異なる場合があるため、クロック配線の途中に挿入する複数の正転セルのうち、偶数段分の正転セルを反転セルに置き換えて、当該クロックのデューティを調整しようとしても正しく調整できない。
それ故、本発明の目的は、全く同一のセルであっても、物理的配置の違いにより、rise遅延およびfall遅延が異なる場合においても、クロックの立下りのタイミングを正しく各回路ブロックに伝送できる半導体集積装置を提供することである。
本発明による半導体装置は、システムの動作の基準となるクロック信号と当該クロック信号を反転した反転クロック信号とを生成するクロック生成手段と、前記クロック信号および前記反転クロック信号を使用して動作するデータ処理手段と、前記クロック生成手段と前記データ処理手段との間に設けられたクロックバッファとを備え、前記クロックバッファは、前記クロック生成手段からのクロック信号を前記データ処理手段に伝送する第1のバッファと、前記クロック生成手段からの反転クロック信号を前記データ処理手段に伝送する第2のバッファとを含み、前記第1のバッファの遅延特性と第2のバッファの遅延特性とはほぼ等しい、ことを特徴とする。
上記半導体装置において、前記第1のバッファと前記第2のバッファとは互いに近傍に配置される、ことが好ましい。
上記半導体装置において、前記第1のバッファと前記第2のバッファとは互いに隣接して配置される、ことが好ましい。
本発明によるもう1つの半導体装置は、システムの動作の基準となるクロック信号の2倍の周波数のクロック信号(倍速クロック信号)を生成するクロック生成手段と、前記クロック信号の立ちあがりエッジおよび立下りエッジに同期して動作するデータ処理手段とを備え、前記データ処理手段は、前記倍速クロック信号を2分の1の周期に分周する分周手段を含み、前記分周手段によって前記倍速クロック信号を2分の1に分周した信号を前記クロック信号として使用する、ことを特徴とする。
本発明によるクロック伝送方法は、システムの動作の基準となるクロック信号と当該クロック信号を反転した反転クロック信号とを生成し、前記クロック信号および前記反転クロック信号を使用して動作するデータ処理手段に対して前記クロック信号と前記反転クロック信号とをクロックバッファを介して伝送する方法であって、前記クロックバッファは、前記クロック信号を前記データ処理手段に伝送する第1のバッファと、前記反転クロック信号を前記データ処理手段に伝送する第2のバッファとを含み、前記第1のバッファの遅延特性と第2のバッファの遅延特性とはほぼ等しい、ことを特徴とする。
上記クロック伝送方法において、前記第1のバッファと前記第2のバッファとを対にして1つのセル(配置配線する時の最小単位)とする、ことが好ましい。
上記クロック伝送方法において、前記第1のバッファと前記第2のバッファとを互いに近傍に配置する、ことが好ましい。
上記クロック伝送方法において、前記第1のバッファと前記第2のバッファとを互いに隣接して配置する、ことが好ましい。
本発明によるもう1つのクロック伝送方法は、システムの動作の基準となるクロック信号の2倍の周波数のクロック信号(倍速クロック信号)を生成し、前記クロック信号の立ちあがりエッジおよび立下りエッジに同期して動作するデータ処理手段に対して前記倍速クロック信号を伝送し、前記データ処理手段において前記倍速クロック信号を2分の1に分周した信号を前記クロック信号として使用する、ことを特徴とする。
本発明の半導体装置によれば、クロック生成手段において、システムの動作の基準となるクロック信号と前記クロック信号を反転した反転クロック信号を生成し、前記クロック信号と前記反転クロック信号を対にし、各々に一定の間隔でバッファを挿入して、クロック生成手段からクロックを使用する回路を内蔵しているデータ処理手段に伝送することにより、全く同一のセルが物理的配置の違いによりrise遅延およびfall遅延が異なる場合においても、クロック周期の50%のタイミングに同期してフリップフロップを動作させることができるという効果が得られる。
また、正転クロックと反転クロックの伝送に使用する、正転クロック用のバッファと反転クロック用のバッファを隣接して配置することにより、2つのクロックの遅延値のバラツキを更に小さく抑えることができるという効果が得られる。
本発明のもう1つの半導体装置によれば、クロック生成手段において、システムの動作の基準となるクロック信号の2倍の周波数の倍速クロック信号を生成して、データ処理手段の内部で2分の1の周期に分周し、その分周されたクロックを使用することにより、倍速クロック信号のデューティに関係なくデータ処理手段で使用するクロックのデューティを50%にすることが可能となり、全く同一のセルが物理的配置の違いによりrise遅延およびfall遅延が異なる場合においても、クロック周期の50%のタイミングに同期してフリップフロックを動作させることができるという効果が得られる。
以下、本発明の実施の形態について図を参照して説明する。
(実施の形態1)
図1は、本発明の実施の形態1に係る半導体装置の構成を示すブロック図である。図1に示す半導体装置は、クロック生成手段11と、クロック伝送専用セル12と、クロック伝送用配線13と、データ処理手段14とを備える。なお、図1において、半導体装置の構成要素のうち、本発明とは直接関係ない構成要素については省略している。
図1は、本発明の実施の形態1に係る半導体装置の構成を示すブロック図である。図1に示す半導体装置は、クロック生成手段11と、クロック伝送専用セル12と、クロック伝送用配線13と、データ処理手段14とを備える。なお、図1において、半導体装置の構成要素のうち、本発明とは直接関係ない構成要素については省略している。
クロック生成手段11では、正転クロック(CLKP)と、正転クロックをインバータで論理反転させた反転クロック(CLKN)とを生成する。
クロック伝送専用セル12は、クロック生成手段11とデータ処理手段14との間に複数個(ここでは6個)設けられる。各クロック伝送専用セル12は、内部に正転クロック用のバッファと反転クロック用のバッファをそれぞれ1つづつ内蔵している。各セル12内の正転クロック用バッファと反転クロック用バッファは物理的に隣接して配置されている。ゆえに、各セル12に内蔵されている正転クロック用のバッファの遅延特性と反転クロック用のバッファの遅延特性とはほぼ等しい。
クロック伝送用配線13は、正転クロック用と反転クロック用の2種類存在し、クロック生成手段11とデータ処理手段14の間を、途中にクロック伝送専用セル12を挿入しつつ、接続しているクロック専用の配線である。
以上のように構成された実施の形態1に係る半導体装置の動作について説明する。
クロック生成手段11において、正転クロック(CLKP)と、正転クロックをインバータで論理反転させた反転クロック(CLKN)を両方生成し、CLKPとCLKNをペアでデータ処理装置14まで伝送する。そして、その伝送路の途中に挿入するバッファとして、内部に正転クロック用のバッファと反転クロック用のバッファをそれぞれ1つづつ内蔵しているクロック伝送専用セル12を使用する。そして、データ処理装置14では、クロック立下りエッジに同期して動作させたいフリップフロックには、CLKNを接続する。なお、従来の半導体装置においては、データ処理装置14にはCLKPのみ伝送して、データ処理装置14の内部でCLKPにインバータを接続することによって反転クロックを生成していた。
以上のように、本発明の実施の形態1に係る半導体装置は、正転クロック(CLKP)と共に反転クロック(CLKN)もクロック生成手段11で生成してデータ処理装置14まで伝送することにより、全く同一のセルが物理的配置の違いによりrise遅延およびfall遅延が異なる場合においても、クロック周期の50%のタイミングに同期してフリップフロックを動作させることができる。また、正転クロックと反転クロックの伝送には、内部に正転クロック用のバッファと反転クロック用のバッファをそれぞれ1つづつ内蔵しているクロック伝送専用セル12を使用し、正転クロック用のバッファと反転クロック用のバッファを物理的に隣接して配置しているため、2つのクロックの遅延値のバラツキを更に小さく抑えることが可能となる。
なお、ここでは各クロック伝送専用セル12において、内部の正転クロック用バッファの遅延特性と反転クロック用バッファの遅延特性とを等しくするために両バッファを物理的に隣接して配置しているが、両バッファの遅延特性がほぼ等しい範囲であれば両バッファを近傍に隔離して配置してもよい。
(実施の形態2)
図2は、本発明の実施の形態2に係る半導体装置の構成を示すブロック図である。図2に示す半導体装置は、クロック生成手段21と、データ処理手段22と、分周手段23とを備える。なお、図2において、半導体装置の構成要素のうち本発明とは直接関係ない構成要素については省略している。
図2は、本発明の実施の形態2に係る半導体装置の構成を示すブロック図である。図2に示す半導体装置は、クロック生成手段21と、データ処理手段22と、分周手段23とを備える。なお、図2において、半導体装置の構成要素のうち本発明とは直接関係ない構成要素については省略している。
クロック生成手段21では、システムの動作の基準となるクロック信号の2倍の周波数の倍速クロック信号を生成する。データ処理手段22は、前記クロック信号の立ちあがりエッジおよび立下りエッジに同期して動作するフリップフロップを含む回路である。分周手段23では、前記倍速クロック信号を2分の1の周期に分周してデータ処理手段の内部で使用するクロック信号を生成する。
以上のように構成された実施の形態2に係る半導体装置の動作について説明する。
クロック生成手段21において、システムの動作の基準となるクロック信号の2倍の周波数の倍速クロック信号を生成し、前記倍速クロックを従来の半導体装置と同じ方法によってデータ処理手段22まで伝送する。そして、データ処理手段22の内部にある分周手段23によって、前記倍速クロックを2分の1の周期に分周し、データ処理手段22では、この分周されたクロックを使用する。
以上のように、本発明の実施の形態2に係る半導体装置は、クロック生成手段21において、システムの動作の基準となるクロック信号の2倍の周波数の倍速クロック信号を生成し、データ処理手段22の内部で2分の1の周期に分周し、その分周されたクロックを使用することにより、倍速クロック信号のデューティに関係なく、データ処理手段22で使用するクロックのデューティを50%にすることが可能となり、全く同一のセルが物理的配置の違いによりrise遅延およびfall遅延が異なる場合においても、クロック周期の50%のタイミングに同期してフリップフロックを動作させることができる。
11 クロック生成手段
12 クロック伝送専用セル
13 クロック伝送用配線
14 データ処理手段
21 クロック生成手段
22 データ処理手段
23 分周手段
12 クロック伝送専用セル
13 クロック伝送用配線
14 データ処理手段
21 クロック生成手段
22 データ処理手段
23 分周手段
Claims (9)
- システムの動作の基準となるクロック信号と当該クロック信号を反転した反転クロック信号とを生成するクロック生成手段と、
前記クロック信号および前記反転クロック信号を使用して動作するデータ処理手段と、
前記クロック生成手段と前記データ処理手段との間に設けられたクロックバッファとを備え、
前記クロックバッファは、
前記クロック生成手段からのクロック信号を前記データ処理手段に伝送する第1のバッファと、
前記クロック生成手段からの反転クロック信号を前記データ処理手段に伝送する第2のバッファとを含み、
前記第1のバッファの遅延特性と第2のバッファの遅延特性とはほぼ等しい、
ことを特徴とする半導体装置。 - 請求項1において、
前記第1のバッファと前記第2のバッファとは互いに近傍に配置される、
ことを特徴とする半導体装置。 - 請求項1において、
前記第1のバッファと前記第2のバッファとは互いに隣接して配置される、
ことを特徴とする半導体装置。 - システムの動作の基準となるクロック信号の2倍の周波数のクロック信号(倍速クロック信号)を生成するクロック生成手段と、
前記クロック信号の立ちあがりエッジおよび立下りエッジに同期して動作するデータ処理手段とを備え、
前記データ処理手段は、
前記倍速クロック信号を2分の1の周期に分周する分周手段を含み、
前記分周手段によって前記倍速クロック信号を2分の1に分周した信号を前記クロック信号として使用する、
ことを特徴とする半導体装置。 - システムの動作の基準となるクロック信号と当該クロック信号を反転した反転クロック信号とを生成し、
前記クロック信号および前記反転クロック信号を使用して動作するデータ処理手段に対して前記クロック信号と前記反転クロック信号とをクロックバッファを介して伝送する方法であって、
前記クロックバッファは、
前記クロック信号を前記データ処理手段に伝送する第1のバッファと、
前記反転クロック信号を前記データ処理手段に伝送する第2のバッファとを含み、
前記第1のバッファの遅延特性と第2のバッファの遅延特性とはほぼ等しい、
ことを特徴とするクロック伝送方法。 - 請求項5において、
前記第1のバッファと前記第2のバッファとを対にして1つのセル(配置配線する時の最小単位)とする、
ことを特徴とするクロック伝送方法。 - 請求項5において、
前記第1のバッファと前記第2のバッファとを互いに近傍に配置する、
ことを特徴とするクロック伝送方法。 - 請求項5において、
前記第1のバッファと前記第2のバッファとを互いに隣接して配置する、
ことを特徴とするクロック伝送方法。 - システムの動作の基準となるクロック信号の2倍の周波数のクロック信号(倍速クロック信号)を生成し、
前記クロック信号の立ちあがりエッジおよび立下りエッジに同期して動作するデータ処理手段に対して前記倍速クロック信号を伝送し、
前記データ処理手段において前記倍速クロック信号を2分の1に分周した信号を前記クロック信号として使用する、
ことを特徴とするクロック伝送方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2003343301A JP2005108084A (ja) | 2003-10-01 | 2003-10-01 | 半導体装置およびクロック伝送方法 |
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JP2003343301A JP2005108084A (ja) | 2003-10-01 | 2003-10-01 | 半導体装置およびクロック伝送方法 |
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JP2009110355A Division JP2009169981A (ja) | 2009-04-30 | 2009-04-30 | 半導体装置およびクロック伝送方法 |
Publications (1)
Publication Number | Publication Date |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013211765A (ja) * | 2012-03-30 | 2013-10-10 | Nec Corp | クロックドライバ回路 |
CN110515890A (zh) * | 2019-08-02 | 2019-11-29 | 北京智行者科技有限公司 | 多处理器片上系统mpsoc的数据解析方法及系统 |
-
2003
- 2003-10-01 JP JP2003343301A patent/JP2005108084A/ja active Pending
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CN110515890A (zh) * | 2019-08-02 | 2019-11-29 | 北京智行者科技有限公司 | 多处理器片上系统mpsoc的数据解析方法及系统 |
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