JPH01221911A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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- JPH01221911A JPH01221911A JP63047047A JP4704788A JPH01221911A JP H01221911 A JPH01221911 A JP H01221911A JP 63047047 A JP63047047 A JP 63047047A JP 4704788 A JP4704788 A JP 4704788A JP H01221911 A JPH01221911 A JP H01221911A
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- 230000001133 acceleration Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356052—Bistable circuits using additional transistors in the input circuit using pass gates
- H03K3/35606—Bistable circuits using additional transistors in the input circuit using pass gates with synchronous operation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Landscapes
- Shift Register Type Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、遅延型フリップフロップとほぼ同一の機能を
有する高速型のフリップフロップ回路に関するものであ
る。
有する高速型のフリップフロップ回路に関するものであ
る。
（従来の技術）
一般に、遅延型フリップフロップ（以下、Ｄ−ＦＦとい
う）は、クロック信号に同期してデータを取込み、それ
を所定のタイミングで出力する回路である。この種のＤ
−ＦＦでは、クロック信号の周波数が大きくなると、デ
ータの取込みに誤動作をおこすおそれがあった。そこで
、高速動作に的するフリップフロップ回路（以下、ＦＦ
回路という）が種々提案されている。
う）は、クロック信号に同期してデータを取込み、それ
を所定のタイミングで出力する回路である。この種のＤ
−ＦＦでは、クロック信号の周波数が大きくなると、デ
ータの取込みに誤動作をおこすおそれがあった。そこで
、高速動作に的するフリップフロップ回路（以下、ＦＦ
回路という）が種々提案されている。
従来、この種の「１回路としては、［アイ・イー・イー
・イー ジャーナル オブ ソリッド・ステイト サー
キット（ＩＥ［［ＪＯυｆ？ＮＡＬ ０ＦＳＯＬＩＤ−
３ＴＡ丁Ｅ ＣＩＲＣＵＩＴＳ） Ｊ Ｓ Ｃ−
２２［３］（１９８７−６）（米） 、ＤＥＴＬＥＦ
ＣＬＡ讐ＩＮ 。
・イー ジャーナル オブ ソリッド・ステイト サー
キット（ＩＥ［［ＪＯυｆ？ＮＡＬ ０ＦＳＯＬＩＤ−
３ＴＡ丁Ｅ ＣＩＲＣＵＩＴＳ） Ｊ Ｓ Ｃ−
２２［３］（１９８７−６）（米） 、ＤＥＴＬＥＦ
ＣＬＡ讐ＩＮ 。
ＵＬＲＩＣＩＩＬＡＮＧＨＡＮＮ 、 ＨＡＮＳ−ｔＪ
ＬＲＩｃＨ５ＣＨＲＥＩＢＥＲ箸ｒ５Ｇビツト ３ｉ
インテグレイテイドリゼエネレイテイブ デイマルチ
プレク４ノ アンド デイシジョン サーキット（５−
Ｇｂｉｔ／ｓ ＳｉＩｎｔｅｇｒａｔｅｄ Ｒｃｇｃｎ
ｅｒａｔｉｖｅ Ｄｅｍｕｌｔｉｐｌｅｘｅｒ ａｎｄ
Ｄｅｃｉｓｉｏｎ Ｃ１ｒｃｕｉｔ） Ｊ Ｐ、 ３８
５−３８９に記載されるものがあった。以下、その構成
を図を用いて説明する。
ＬＲＩｃＨ５ＣＨＲＥＩＢＥＲ箸ｒ５Ｇビツト ３ｉ
インテグレイテイドリゼエネレイテイブ デイマルチ
プレク４ノ アンド デイシジョン サーキット（５−
Ｇｂｉｔ／ｓ ＳｉＩｎｔｅｇｒａｔｅｄ Ｒｃｇｃｎ
ｅｒａｔｉｖｅ Ｄｅｍｕｌｔｉｐｌｅｘｅｒ ａｎｄ
Ｄｅｃｉｓｉｏｎ Ｃ１ｒｃｕｉｔ） Ｊ Ｐ、 ３８
５−３８９に記載されるものがあった。以下、その構成
を図を用いて説明する。
第２図は従来のＦＦ回路の一構成例を示すブロック図で
ある。
ある。
このＦＦ回路は、クロック信号ＣＬ及びその反転クロッ
ク信＠てπに同期してデータＤｉ及びその逆相データ□
ｉを取込むための２個のマスタスレーブ型フリップフロ
ップ（以下、ＪＫ−「Ｆという）１，２と、このＪＫ−
ＦＦ１，２の各出力をクロック信号ＣＬ及び逆相クロッ
ク信号ππにより選択してそれをデータＤＯ及び逆相デ
ータＤＯの形で出力するセレクタ３とで構成されている
。
ク信＠てπに同期してデータＤｉ及びその逆相データ□
ｉを取込むための２個のマスタスレーブ型フリップフロ
ップ（以下、ＪＫ−「Ｆという）１，２と、このＪＫ−
ＦＦ１，２の各出力をクロック信号ＣＬ及び逆相クロッ
ク信号ππにより選択してそれをデータＤＯ及び逆相デ
ータＤＯの形で出力するセレクタ３とで構成されている
。
ＪＫ−ＦＦ１は、クロック信＠ＣＬの立上がりでデータ
Ｄ１及び逆相データＴ５１を取込み、それをクロック信
＠ＣＬの立下がりで出力する回路であり、データＤｉを
入力する入力端子Ｄ１、逆相データ万ｉを入力する逆相
入力端子Ｔ５１、クロック信号ＣＬを入力するクロック
端子Ｃ１、逆相クロック信号を入力する逆相クロック端
子で１、出力端子Ｑ１、及び逆相出力端子方１を有して
いる。
Ｄ１及び逆相データＴ５１を取込み、それをクロック信
＠ＣＬの立下がりで出力する回路であり、データＤｉを
入力する入力端子Ｄ１、逆相データ万ｉを入力する逆相
入力端子Ｔ５１、クロック信号ＣＬを入力するクロック
端子Ｃ１、逆相クロック信号を入力する逆相クロック端
子で１、出力端子Ｑ１、及び逆相出力端子方１を有して
いる。
ＪＫ−ＦＦ２は、逆相クロック信号でｒの立上がりでデ
ータＤｉ及び逆相データ百ｉを取込み、それを逆相クロ
ック信号てての立下がりで出力する回路であり、データ
Ｄｉを入力する入力端子Ｄ２、逆相データ□ｉを入力す
る逆相入力端子′ｒ５２、逆相クロック信＠πを入力す
るクロック端子Ｃ２、クロック信＠Ｃ１−を入力する逆
相クロック端子で２、出力端子Ｑ２、及び逆相出力端子
方２を有している。セレクタ３は、出力端子Ｑ１に接続
された第１の入力端子１１、逆相出力端子方１に接続さ
れた第１の逆相入力端子Ｔ１、出力端子Ｑ２に接続され
た第２の入力端子■２、逆相出力端子σ２に接続された
第２の逆相入力端子Ｔ２、クロック信号Ｃ［を入力覆る
制御端子Ｃ８、逆相クロック信号π「を入力する逆相制
御端子π丁、データ［）０を出力する出力端子０、及び
逆相データ［）Ｏを出力する反転出力端子方を有してい
る。このセレクタ３は、制御端子Ｃ８の論理レベルが高
レベル（以下、“Ｗｅという）で、逆相制御端子で百の
論理レベルが低レベル（以下、“ビ′という）のとき、
入力端子■１の論理レベルを出力端子方に出力すると共
に、逆相入力端子Ｔ１の論理レベルを逆相出力端子方に
出力し、また制御端子Ｃ８が“ビ′で逆相制御端子で百
が“ト］″のとき、入力端子Ｉ２の論理レベルを出力端
子０に出力すると共に、逆相入力端子Ｔ２の論理レベル
を逆相出力端子方に出力する機能を有している。
ータＤｉ及び逆相データ百ｉを取込み、それを逆相クロ
ック信号てての立下がりで出力する回路であり、データ
Ｄｉを入力する入力端子Ｄ２、逆相データ□ｉを入力す
る逆相入力端子′ｒ５２、逆相クロック信＠πを入力す
るクロック端子Ｃ２、クロック信＠Ｃ１−を入力する逆
相クロック端子で２、出力端子Ｑ２、及び逆相出力端子
方２を有している。セレクタ３は、出力端子Ｑ１に接続
された第１の入力端子１１、逆相出力端子方１に接続さ
れた第１の逆相入力端子Ｔ１、出力端子Ｑ２に接続され
た第２の入力端子■２、逆相出力端子σ２に接続された
第２の逆相入力端子Ｔ２、クロック信号Ｃ［を入力覆る
制御端子Ｃ８、逆相クロック信号π「を入力する逆相制
御端子π丁、データ［）０を出力する出力端子０、及び
逆相データ［）Ｏを出力する反転出力端子方を有してい
る。このセレクタ３は、制御端子Ｃ８の論理レベルが高
レベル（以下、“Ｗｅという）で、逆相制御端子で百の
論理レベルが低レベル（以下、“ビ′という）のとき、
入力端子■１の論理レベルを出力端子方に出力すると共
に、逆相入力端子Ｔ１の論理レベルを逆相出力端子方に
出力し、また制御端子Ｃ８が“ビ′で逆相制御端子で百
が“ト］″のとき、入力端子Ｉ２の論理レベルを出力端
子０に出力すると共に、逆相入力端子Ｔ２の論理レベル
を逆相出力端子方に出力する機能を有している。
第３図は、横軸に時刻ｔｏ−１４・・・をとった第２図
のタイミングチャートであり、この図を参照しつつ第２
図の動作を説明する。
のタイミングチャートであり、この図を参照しつつ第２
図の動作を説明する。
時刻１０で、クロック信号ＣＬが“Ｈ″、逆相クロック
信号が“ビ′、データＤｉが“ビ、及び逆相データＯｉ
がＨ′′のため、ＪＫ−ＦＦＩの出力端子Ｑ１が″じ′
、その逆相出力端子方１が“Ｈ”、ＪＫ−ＦＦ２の出力
端子Ｑ２が“Ｌｅｅ、その逆相出力端子方２が“Ｈパと
なり、セレクタ３の出力端子０及びその逆相出力端子買
上のデータＤｏが′ビ、逆相データｌ）Ｏが１１となる
。
信号が“ビ′、データＤｉが“ビ、及び逆相データＯｉ
がＨ′′のため、ＪＫ−ＦＦＩの出力端子Ｑ１が″じ′
、その逆相出力端子方１が“Ｈ”、ＪＫ−ＦＦ２の出力
端子Ｑ２が“Ｌｅｅ、その逆相出力端子方２が“Ｈパと
なり、セレクタ３の出力端子０及びその逆相出力端子買
上のデータＤｏが′ビ、逆相データｌ）Ｏが１１となる
。
時刻ＴＯで、クロック化＠ＣＬが゛ビ′、逆相クロック
信号π「が“′Ｈ′′になると、この時データＤ１がｌ
−１”、逆相データ汀１が“Ｌ″で必るため、ＪＫ−Ｆ
Ｆ１の出力端子Ｑ１が“１１°′に立上がると共にその
逆相出力端子方１がビに立下がる。
信号π「が“′Ｈ′′になると、この時データＤ１がｌ
−１”、逆相データ汀１が“Ｌ″で必るため、ＪＫ−Ｆ
Ｆ１の出力端子Ｑ１が“１１°′に立上がると共にその
逆相出力端子方１がビに立下がる。
時刻ｔ２で、クロック信号ＣＬが“（ＨＩＩ、逆相クロ
ック信号ＣＬ°が゛ビ′になると、この時データＤｉが
゛′ビ′、逆相データ百１がｕ Ｈｐｐであるため、Ｊ
Ｋ−ＦＦ２の出力端子Ｑ２は“Ｌパ、逆相出力信号貢２
は“’ｌ−（”であり、ＪＫ−ＦＦＩの出力端子Ｑ１は
“′Ｈ′′を保持すると共にその逆相出力端子方１が“
ビ′を保持する。そのため、セレクタ３の出力端子Ｏ及
び逆相出力端子Ｕ上のデータＤＯはＨ″で、その逆相デ
ータ［）Ｏは゛′ビ′になる。
ック信号ＣＬ°が゛ビ′になると、この時データＤｉが
゛′ビ′、逆相データ百１がｕ Ｈｐｐであるため、Ｊ
Ｋ−ＦＦ２の出力端子Ｑ２は“Ｌパ、逆相出力信号貢２
は“’ｌ−（”であり、ＪＫ−ＦＦＩの出力端子Ｑ１は
“′Ｈ′′を保持すると共にその逆相出力端子方１が“
ビ′を保持する。そのため、セレクタ３の出力端子Ｏ及
び逆相出力端子Ｕ上のデータＤＯはＨ″で、その逆相デ
ータ［）Ｏは゛′ビ′になる。
時刻ｔ３でクロック化ＱＣＬが４ Ｌ Ｉｆ、逆相クロ
ック信号πが“ト１″になると、この時データＤｉが“
Ｈ″、逆相データ″ｒ５１が“１′であるため、ＪＫ−
ＦＦ１の出力端子Ｑ１は“Ｈ″、逆相出力端子方１は“
ビであり、ＪＫ−ＦＦ２の出力端子Ｑ２は゛じ′を保持
すると共にその逆相出力嫡子σ２は４１ 日１１を保持
し、データＤｏが′“ビ、及びその逆相ＩＤＯが“ｌ−
１”になる。
ック信号πが“ト１″になると、この時データＤｉが“
Ｈ″、逆相データ″ｒ５１が“１′であるため、ＪＫ−
ＦＦ１の出力端子Ｑ１は“Ｈ″、逆相出力端子方１は“
ビであり、ＪＫ−ＦＦ２の出力端子Ｑ２は゛じ′を保持
すると共にその逆相出力嫡子σ２は４１ 日１１を保持
し、データＤｏが′“ビ、及びその逆相ＩＤＯが“ｌ−
１”になる。
時刻ｔ４でクロック化＠ＣＬが“＋（”、逆相クロック
信号πｒがパビになると、この時データＤｉが“＋１”
、逆相データＴ５１が“１′で必るため、ＪＫ−ＦＦ１
の出力端子Ｑ１は＃ ＨＩＩ、逆相出力端子σ１は“し
″を保持し、ＪＫ−ＦＦ２の出力端子Ｑ２は１１”、そ
の逆相出力ｍ２は“ビになり、データＤＯが“Ｈ″、逆
相データＤｏが“ビになる。
信号πｒがパビになると、この時データＤｉが“＋１”
、逆相データＴ５１が“１′で必るため、ＪＫ−ＦＦ１
の出力端子Ｑ１は＃ ＨＩＩ、逆相出力端子σ１は“し
″を保持し、ＪＫ−ＦＦ２の出力端子Ｑ２は１１”、そ
の逆相出力ｍ２は“ビになり、データＤＯが“Ｈ″、逆
相データＤｏが“ビになる。
このように第２図のＦ［回路では、クロック信号ＣＬ及
び逆相クロック信号てπが変化するときのデータＤ１及
び逆相データ百１の論理レベルを、次にクロック信号Ｃ
Ｌ及び逆相クロック信号てπが変化するときに、それぞ
れデータ［）０及び逆相データ万０として出力するＤ−
ＦＦとして動作する。しかも、クロック信号ＣＬが″“
ＨＨで逆相クロック信号πが（（Ｌ Ｔ＃の時にＪＫ−
ＦＦ１の出力信号がセレクタ３により出力され、クロッ
ク信号ＣＬが゛ビ′で逆相クロック化＠πがＦｉｔの時
にＪＫ−ＦＦ２の出力信号がセレクタ３により出力され
るため、クロック信号ＯＬの周波数が高くなっても安定
した高速動作が可能となる。
び逆相クロック信号てπが変化するときのデータＤ１及
び逆相データ百１の論理レベルを、次にクロック信号Ｃ
Ｌ及び逆相クロック信号てπが変化するときに、それぞ
れデータ［）０及び逆相データ万０として出力するＤ−
ＦＦとして動作する。しかも、クロック信号ＣＬが″“
ＨＨで逆相クロック信号πが（（Ｌ Ｔ＃の時にＪＫ−
ＦＦ１の出力信号がセレクタ３により出力され、クロッ
ク信号ＣＬが゛ビ′で逆相クロック化＠πがＦｉｔの時
にＪＫ−ＦＦ２の出力信号がセレクタ３により出力され
るため、クロック信号ＯＬの周波数が高くなっても安定
した高速動作が可能となる。
即ち、第２図のＦＦｌ路の高速動作が可能である理由と
しては、次の点である。ＪＫ−ＦＦ１及びＪＫ−ＦＦ２
は、これらを単独のＤ−ＦＦとして動作させたときと比
べ、第２図のＦＦ回路では半分のクロック周波数で動作
するように構成されている。このため、単独のＤ−ＦＦ
では動作の限界となるクロック周波数の２倍のビットレ
ートで、第２図のＦＦ回路は動作が可能となる。
しては、次の点である。ＪＫ−ＦＦ１及びＪＫ−ＦＦ２
は、これらを単独のＤ−ＦＦとして動作させたときと比
べ、第２図のＦＦ回路では半分のクロック周波数で動作
するように構成されている。このため、単独のＤ−ＦＦ
では動作の限界となるクロック周波数の２倍のビットレ
ートで、第２図のＦＦ回路は動作が可能となる。
（発明が解決しようとする課題）
しかしながら、上記構成のＦＦ回路では、２つのＪＫ−
ＦＦ１．２と１つのセレクタ３を用いているため、それ
らを例えばノアゲート（以下、ＮＯＲゲートという）で
構成する場合、１８〜２２個のＮＯＲゲートが必要とな
り、素子数も多く、回路構成がＩＩとなるために集積度
の向上が困難である上に、通常のＤ−ＦＦに比べて消費
電力が大きいという問題点があった。ざらに、通常のＤ
−ＦＦより１ビット分遅れて出力されるため、用途上の
制約を受けるという問題点もあった。
ＦＦ１．２と１つのセレクタ３を用いているため、それ
らを例えばノアゲート（以下、ＮＯＲゲートという）で
構成する場合、１８〜２２個のＮＯＲゲートが必要とな
り、素子数も多く、回路構成がＩＩとなるために集積度
の向上が困難である上に、通常のＤ−ＦＦに比べて消費
電力が大きいという問題点があった。ざらに、通常のＤ
−ＦＦより１ビット分遅れて出力されるため、用途上の
制約を受けるという問題点もあった。
本発明は前記従来技術が持っていた問題点として、素子
数が多く回路構成が複雑でおる点、消費電力が大ぎい点
、さらに出力遅延の点について解決したＦＦ回路を提供
するものである。
数が多く回路構成が複雑でおる点、消費電力が大ぎい点
、さらに出力遅延の点について解決したＦＦ回路を提供
するものである。
（課題を解決するための手段）
本発明は前記課題を解決するために、クロック信号及び
その逆相クロック信号に同期してデータ及びその逆相デ
ータを取込み所定のタイミングで第１の出力信号及びそ
の第１の逆相出力信号を出力する第１のフリップフロッ
プ（以下、ＦＦという）と、前記逆相クロック信号及び
クロック信号に同期して前記データ及び逆相データを取
込み所定のタイミングで第２の出力信号及びその第２の
逆相出力信号を出力する第２のＦＦと、前記クロック信
号に基づき前記第１の出力信号及び第１の逆相出力信号
を選択して出力すると共に前記逆相クロック信号に基づ
き前記第２の出力信号及び第２の逆相出力信号を選択し
て出力可るセレクタとを備えた「Ｆ回路において、前記
第１．第２のＦＦを次のように構成したものでおる。
その逆相クロック信号に同期してデータ及びその逆相デ
ータを取込み所定のタイミングで第１の出力信号及びそ
の第１の逆相出力信号を出力する第１のフリップフロッ
プ（以下、ＦＦという）と、前記逆相クロック信号及び
クロック信号に同期して前記データ及び逆相データを取
込み所定のタイミングで第２の出力信号及びその第２の
逆相出力信号を出力する第２のＦＦと、前記クロック信
号に基づき前記第１の出力信号及び第１の逆相出力信号
を選択して出力すると共に前記逆相クロック信号に基づ
き前記第２の出力信号及び第２の逆相出力信号を選択し
て出力可るセレクタとを備えた「Ｆ回路において、前記
第１．第２のＦＦを次のように構成したものでおる。
即ち、前記第１のＦＦは、前記クロック信号に基づき前
記データ及び逆相データをそれぞれ取込む第１および第
２のトランスファゲートと、前記第１および第２のトラ
ンスファゲートの出力側にたすぎ接続された第１および
第２のインバータとで構成し、前記第２のＦＦは、前記
逆相クロック信号に基づき前記データ及び逆相データを
それぞれ取込む第３および第４のトランスファゲートと
、前記第３および第４のトランスファゲートの出力側に
たすき接続された第３および第４のインバータとで構成
したものである。
記データ及び逆相データをそれぞれ取込む第１および第
２のトランスファゲートと、前記第１および第２のトラ
ンスファゲートの出力側にたすぎ接続された第１および
第２のインバータとで構成し、前記第２のＦＦは、前記
逆相クロック信号に基づき前記データ及び逆相データを
それぞれ取込む第３および第４のトランスファゲートと
、前記第３および第４のトランスファゲートの出力側に
たすき接続された第３および第４のインバータとで構成
したものである。
また、前記セレクタは例えば、前記第１．第２のトラン
スファゲートの各出力側信号と前記クロック信号との否
定論理和をそれぞれとる第１．第２のノアゲート（以下
、ＮＯＲゲートという）と、前記第３．第４のトランス
ファゲートの各出力側信号と前記逆相クロック信号との
否定論理和をそれぞれとる第３．第４のＮＯＲゲートと
、前記第１と第３のＮＯＲゲートの各出力の否定論理和
をとる第５のＮＯＲゲートと、前記第２と第４のＮＯＲ
ゲートの各出力の否定論理和をとる第６のＮＯＲゲート
とで構成してもよい。
スファゲートの各出力側信号と前記クロック信号との否
定論理和をそれぞれとる第１．第２のノアゲート（以下
、ＮＯＲゲートという）と、前記第３．第４のトランス
ファゲートの各出力側信号と前記逆相クロック信号との
否定論理和をそれぞれとる第３．第４のＮＯＲゲートと
、前記第１と第３のＮＯＲゲートの各出力の否定論理和
をとる第５のＮＯＲゲートと、前記第２と第４のＮＯＲ
ゲートの各出力の否定論理和をとる第６のＮＯＲゲート
とで構成してもよい。
（作 用）
本発明によれば、以上のようにＦＦ回路を構成したので
、第１．第２のトランスファゲートと第３、第４のトラ
ンスファゲートとは、クロック信号及び逆相クロック信
号に同期して交互にオン。
、第１．第２のトランスファゲートと第３、第４のトラ
ンスファゲートとは、クロック信号及び逆相クロック信
号に同期して交互にオン。
オフ動作を行ってデータ及び逆相データを交互に取込む
ように動作する。第１．第２のインバータと第３．第４
のインバータとは、前記トランスファゲートを通して取
込まれたデータ及び逆相データを一時保持し、所定のタ
イミングで出力する。
ように動作する。第１．第２のインバータと第３．第４
のインバータとは、前記トランスファゲートを通して取
込まれたデータ及び逆相データを一時保持し、所定のタ
イミングで出力する。
セレクタは、クロック信号及び逆相クロック信号に同期
して第１と第２のＦＦの出力を交互に出力する。これに
より、例えば高速でかつＤ−ＦＦ的な動作が行われる。
して第１と第２のＦＦの出力を交互に出力する。これに
より、例えば高速でかつＤ−ＦＦ的な動作が行われる。
そして第１．第２のＦＦは少ない素子で構成されている
ため、回路構成の簡単化とそれによる集積度の向上が図
れると共に、低消費電力化が図れる。ざらに、第１．第
２のＦＦの構成上、１ビット分の出力遅れもなくなる。
ため、回路構成の簡単化とそれによる集積度の向上が図
れると共に、低消費電力化が図れる。ざらに、第１．第
２のＦＦの構成上、１ビット分の出力遅れもなくなる。
従って前記問題点を除去できるのである。
また、セレクタを例えば６個のＮＯＲゲートで構成すれ
ば、そのセレクタ回路の簡単化が図れる。
ば、そのセレクタ回路の簡単化が図れる。
（実施例）
第１図は本発明の実施例を示すＦＦ回路の回路図である
。
。
このＦＦ回路は、クロック信ＱＣＬ及びその反転クロッ
ク信号π丁に同期してデータＤｉ及びその逆相データＴ
５１を交互に取込むための第１および第２のＦＦ１０，
２０と、この第１．第２のＦＦｌ０，２０で取込んだデ
ータＤｉ及び逆相データＯｉをクロック信号ＣＬ及び逆
相クロック信号ＣＬにより交互に選択してそれをデータ
［）０及び逆相データＤｏの形で出力するセレクタ３０
とで構成され、全体としてＤ−ＦＦ的な動作をする機能
を有している。
ク信号π丁に同期してデータＤｉ及びその逆相データＴ
５１を交互に取込むための第１および第２のＦＦ１０，
２０と、この第１．第２のＦＦｌ０，２０で取込んだデ
ータＤｉ及び逆相データＯｉをクロック信号ＣＬ及び逆
相クロック信号ＣＬにより交互に選択してそれをデータ
［）０及び逆相データＤｏの形で出力するセレクタ３０
とで構成され、全体としてＤ−ＦＦ的な動作をする機能
を有している。
第１のＦＦｌ０は、クロック信ＱＣＬによりオン、オフ
動作するデータＤｉ取込み用の第１のトランスファゲー
ト１１と、クロック信号ＯＬによりオン、オフ動作する
逆相データ″ｒ５１取込み用の第２のトランスファゲー
ト１２とを備え、その第１、第２のトランスファゲート
１１．１２の出力側ノードＮ１１．Ｎ１２には第１およ
び第２のインバータ１３．１４がたすき接続されている
。第２のＦＦ２０は、逆相クロック信号πによりオン、
オフ動作するデータＤｉ取込み用の第３のトランスファ
ゲート２１と、逆相クロック信＝Ｃ丁によりオン、オフ
動作する逆相データＴ５１取込み用の第４のトランスア
ゲート２２とを備え、その第３．第４のトランスファゲ
ート２１．２２の出力側ノードＮ２１．Ｎ２２には第３
および第４のインバータ２３．２４がたすき接続されて
いる。
動作するデータＤｉ取込み用の第１のトランスファゲー
ト１１と、クロック信号ＯＬによりオン、オフ動作する
逆相データ″ｒ５１取込み用の第２のトランスファゲー
ト１２とを備え、その第１、第２のトランスファゲート
１１．１２の出力側ノードＮ１１．Ｎ１２には第１およ
び第２のインバータ１３．１４がたすき接続されている
。第２のＦＦ２０は、逆相クロック信号πによりオン、
オフ動作するデータＤｉ取込み用の第３のトランスファ
ゲート２１と、逆相クロック信＝Ｃ丁によりオン、オフ
動作する逆相データＴ５１取込み用の第４のトランスア
ゲート２２とを備え、その第３．第４のトランスファゲ
ート２１．２２の出力側ノードＮ２１．Ｎ２２には第３
および第４のインバータ２３．２４がたすき接続されて
いる。
第１〜第４の１〜ランスファゲート１１，１２゜２１．
２２は、クロック信号ＣＬ１逆相りロック信号ππの“
１」″でオンし、そのＬ″でオフする機能を有し、例え
ば電界効果トランジスタ（以下、ＦＥＴという）でそれ
ぞれ構成されている。
２２は、クロック信号ＣＬ１逆相りロック信号ππの“
１」″でオンし、そのＬ″でオフする機能を有し、例え
ば電界効果トランジスタ（以下、ＦＥＴという）でそれ
ぞれ構成されている。
セレクタ３０は、第１〜第６の２人力ＮＯＲゲート３１
．３３，３４，３５．３６を備え、クロック信８ＣＬ及
びノードＮ１１が第１のＮＯＲゲート３１の入力側に、
クロック信号ＣＬ及びノードＮ１２が第２のＮＯＲゲー
ト３２の入力側に、逆相クロック信号τ丁及びノードＮ
２１が第３のＮＯＲゲート３３の入力側に、逆相クロッ
ク信号π及びノードＮ２２が第４のＮＯＲゲート３４の
入力側にそれぞれ接続されている。第１．第３のＮＯＲ
ゲート３１．３３の出力側ノードＮ３１゜Ｎ３３は第５
のＮＯＲゲート３５の入力側に、第２、第４のＮＯＲゲ
ート３２．３４の出力側ノードＮ３２．Ｎ３４は第６の
ＮＯＲゲート３６の入力側にそれぞれ接続され、その第
５．第６のＮＯＲゲート３５．３６の出力側からデータ
ＤＯ及び逆相データ［）Ｏがぞれぞれ出力される構成に
なっている。
．３３，３４，３５．３６を備え、クロック信８ＣＬ及
びノードＮ１１が第１のＮＯＲゲート３１の入力側に、
クロック信号ＣＬ及びノードＮ１２が第２のＮＯＲゲー
ト３２の入力側に、逆相クロック信号τ丁及びノードＮ
２１が第３のＮＯＲゲート３３の入力側に、逆相クロッ
ク信号π及びノードＮ２２が第４のＮＯＲゲート３４の
入力側にそれぞれ接続されている。第１．第３のＮＯＲ
ゲート３１．３３の出力側ノードＮ３１゜Ｎ３３は第５
のＮＯＲゲート３５の入力側に、第２、第４のＮＯＲゲ
ート３２．３４の出力側ノードＮ３２．Ｎ３４は第６の
ＮＯＲゲート３６の入力側にそれぞれ接続され、その第
５．第６のＮＯＲゲート３５．３６の出力側からデータ
ＤＯ及び逆相データ［）Ｏがぞれぞれ出力される構成に
なっている。
第４図は、横軸に時刻ｔＯ−ｔ４・・・をとった第１図
のタイミングチャートであり、この図を参照しつつ第１
図の動作を説明する。
のタイミングチャートであり、この図を参照しつつ第１
図の動作を説明する。
時刻ｔＱで、データＤｉが゛（Ｌ ＩＩ、逆相データＴ
５ｉが１ｇ Ｈｐｔであり、クロック信号ＣＬが“Ｉ−
１′に立上がると共に逆相りロック信丹テπが“ビ′１
、に立下がるため、第１．第２の１〜ランスフ１ゲート
１１．１２がオンしてその出力側ノードＮ１１が“ビ’
、Ｎ１２が“Ｈｏｔになると共に、第３゜第４のトラン
スファゲート２１．２２がオフしてその出力側ノードＮ
２１が“Ｌ”、Ｎ２２が“１１″という前の状態を保持
する。ノードＮ１１の“１′とクロック信号ＣＬの“（
」″とがＮＯＲゲート３１で否定論理和がとられ、その
出力側ノードＮ３１がパビとなる。同様に、ノードＮ１
２の“Ｈ″とクロック信号ＣＬのＨ″とがＮＯＲゲート
３２を通してぞの出力側ノードＮ３２が“ビ′となり、
ノードＮ２１の“ビ′と逆相クロック信号てπの“ビと
がＮＯＲゲート３３を通してその出力側ノードＮ３３が
ｊ（Ｈ＄９となり、ノードＮ２２の′Ｈ″と逆相クロッ
ク信号πの″′ビ″とがＮＯＲゲート３４を通してその
出力側ノードＮ３４が１１ Ｌ １１となる。ノードＮ
３１のＬ′°とノードＮ３３の“ＨｌｌとはＮＯＲゲー
ト３５で否定論理和がとられて出力データＤＯが“じ′
になり、ざらにノードＮ３２の“′ビ′とノードＮ３４
のパビ′とはＮＯＲゲート３６で否定論理和がとられて
出力逆相データ［）Ｏが“１４″となる。
５ｉが１ｇ Ｈｐｔであり、クロック信号ＣＬが“Ｉ−
１′に立上がると共に逆相りロック信丹テπが“ビ′１
、に立下がるため、第１．第２の１〜ランスフ１ゲート
１１．１２がオンしてその出力側ノードＮ１１が“ビ’
、Ｎ１２が“Ｈｏｔになると共に、第３゜第４のトラン
スファゲート２１．２２がオフしてその出力側ノードＮ
２１が“Ｌ”、Ｎ２２が“１１″という前の状態を保持
する。ノードＮ１１の“１′とクロック信号ＣＬの“（
」″とがＮＯＲゲート３１で否定論理和がとられ、その
出力側ノードＮ３１がパビとなる。同様に、ノードＮ１
２の“Ｈ″とクロック信号ＣＬのＨ″とがＮＯＲゲート
３２を通してぞの出力側ノードＮ３２が“ビ′となり、
ノードＮ２１の“ビ′と逆相クロック信号てπの“ビと
がＮＯＲゲート３３を通してその出力側ノードＮ３３が
ｊ（Ｈ＄９となり、ノードＮ２２の′Ｈ″と逆相クロッ
ク信号πの″′ビ″とがＮＯＲゲート３４を通してその
出力側ノードＮ３４が１１ Ｌ １１となる。ノードＮ
３１のＬ′°とノードＮ３３の“ＨｌｌとはＮＯＲゲー
ト３５で否定論理和がとられて出力データＤＯが“じ′
になり、ざらにノードＮ３２の“′ビ′とノードＮ３４
のパビ′とはＮＯＲゲート３６で否定論理和がとられて
出力逆相データ［）Ｏが“１４″となる。
時刻ｔ１で、クロック信ＱＣＬがビ、逆相クロック信＠
ててか“Ｈ′′になると、この時データＤｉが゛” ｌ
−１”逆相データＴ５１が“ビ′であるため、ノードＮ
１１は“Ｈ”、ノードＮ１２は“ビ′、ノードＮ２１は
“Ｈ”、Ｎ２２は“じ゛、ノードＮ３１は“ビ′、ノー
ドＮ３２は“Ｈ″、ノードＮ３３は“ｔ Ｌ １１、ノ
ードＮ３４は“Ｌ １１となり、データＤｏが“ト１”
、逆相データ［）Ｏが“Ｌ″になる。
ててか“Ｈ′′になると、この時データＤｉが゛” ｌ
−１”逆相データＴ５１が“ビ′であるため、ノードＮ
１１は“Ｈ”、ノードＮ１２は“ビ′、ノードＮ２１は
“Ｈ”、Ｎ２２は“じ゛、ノードＮ３１は“ビ′、ノー
ドＮ３２は“Ｈ″、ノードＮ３３は“ｔ Ｌ １１、ノ
ードＮ３４は“Ｌ １１となり、データＤｏが“ト１”
、逆相データ［）Ｏが“Ｌ″になる。
時刻ｔ２で、クロック信号ＣＬが“（ＨＨ１逆相クロッ
ク信号πが゛ビ′になると、この時データＤｉが゛ビ′
、逆相データＯｉがＨＨであるため、ノードＮ１１．Ｎ
１２．Ｎ２１．Ｎ２２゜Ｎ３１．Ｎ３２．Ｎ３３．Ｎ３
４はそれぞれｔｉ Ｌ ＋ｔ、“Ｈ″、“４ Ｌ ｒｅ
、 ｕ １−１ ｔｏ、“Ｌ″゛。
ク信号πが゛ビ′になると、この時データＤｉが゛ビ′
、逆相データＯｉがＨＨであるため、ノードＮ１１．Ｎ
１２．Ｎ２１．Ｎ２２゜Ｎ３１．Ｎ３２．Ｎ３３．Ｎ３
４はそれぞれｔｉ Ｌ ＋ｔ、“Ｈ″、“４ Ｌ ｒｅ
、 ｕ １−１ ｔｏ、“Ｌ″゛。
“（Ｌ ｕ、“４ ＨＩＩ、“Ｌ ＩＴとなり、データ
［）０が′“ビ′、逆相データｌ）Ｏが“Ｈ″になる。
［）０が′“ビ′、逆相データｌ）Ｏが“Ｈ″になる。
時刻ｔ３で、クロック信号ＣＬが“′じ′、逆相クロッ
ク信号πが“ｌ−１”になると、この時データＤ１がＨ
１逆相データＴ５１が＜（Ｌ ＩＴであるため、ノード
Ｎ１１．Ｎ１２．Ｎ２１．Ｎ２２．Ｎ３１゜Ｎ３２．Ｎ
３３．Ｎ３４はそれぞれ“Ｈ゛′。
ク信号πが“ｌ−１”になると、この時データＤ１がＨ
１逆相データＴ５１が＜（Ｌ ＩＴであるため、ノード
Ｎ１１．Ｎ１２．Ｎ２１．Ｎ２２．Ｎ３１゜Ｎ３２．Ｎ
３３．Ｎ３４はそれぞれ“Ｈ゛′。
“Ｌ″、“Ｈ″、“Ｌ″、“（Ｌ ｕ、“ｄ Ｈ９９゜
′“ビ、“１′となり、データＤＯが“Ｈ°′、逆相デ
ータ［）Ｏが（（Ｌ ＃＃になる。
′“ビ、“１′となり、データＤＯが“Ｈ°′、逆相デ
ータ［）Ｏが（（Ｌ ＃＃になる。
時刻ｔ４で、クロック信ＱＣＬが゛（Ｈｔｏ、逆相クロ
ック信号ππが“ビ′になると、この時データＤｉが“
Ｈ”、逆相データＴ５１が“ビ′であるため、ノードＮ
１１．Ｎ１２．Ｎ２１．Ｎ２２゜Ｎ３１．Ｎ３２．Ｎ３
３．Ｎ３４はそれぞれ“ｇＨｚ（“Ｌ″、 “ｇ Ｈｔ
ｔ、 “Ｉ Ｌ ＴＴ、 “ｇ １ ｔｔ。
ック信号ππが“ビ′になると、この時データＤｉが“
Ｈ”、逆相データＴ５１が“ビ′であるため、ノードＮ
１１．Ｎ１２．Ｎ２１．Ｎ２２゜Ｎ３１．Ｎ３２．Ｎ３
３．Ｎ３４はそれぞれ“ｇＨｚ（“Ｌ″、 “ｇ Ｈｔ
ｔ、 “Ｉ Ｌ ＴＴ、 “ｇ １ ｔｔ。
“Ｌ ＩＩ 、 １４１ ＩＦ、“” ｌ−１”とな
り、データＤｏが゛Ｈパ、逆相データＤｏが“ビ′にな
る。
り、データＤｏが゛Ｈパ、逆相データＤｏが“ビ′にな
る。
このように、セレクタ３０はクロック信＠ＣＬが“Ｈｌ
ｆで逆相クロック信号πｒがａｔ Ｌ ｕになると、第
２のＦＦ２０の出力、つまりノードＮ２１゜Ｎ２２上の
信号をデータＤＯ及び逆相データ万○の形で出力し、ク
ロック信ＱＣＬが″ビ′で逆相クロック信号π「が“′
Ｈ″になると、第１のＦＦ１０の出力、つまりノードＮ
１１．Ｎ１２上の信号をデータ［）０及び逆相データ［
）Ｏの形で出力する。そのため第１図のＦＦ回路は、ク
ロック信号ＣＬ及び逆相クロック信＠てπの論理レベル
が変化するときのデータＤｉ及び逆相データＴ５１の論
理レベルをそれぞれデータＤ○及び逆相データ１）Ｏの
形で出力するＤ−ＦＦとして動作する。
ｆで逆相クロック信号πｒがａｔ Ｌ ｕになると、第
２のＦＦ２０の出力、つまりノードＮ２１゜Ｎ２２上の
信号をデータＤＯ及び逆相データ万○の形で出力し、ク
ロック信ＱＣＬが″ビ′で逆相クロック信号π「が“′
Ｈ″になると、第１のＦＦ１０の出力、つまりノードＮ
１１．Ｎ１２上の信号をデータ［）０及び逆相データ［
）Ｏの形で出力する。そのため第１図のＦＦ回路は、ク
ロック信号ＣＬ及び逆相クロック信＠てπの論理レベル
が変化するときのデータＤｉ及び逆相データＴ５１の論
理レベルをそれぞれデータＤ○及び逆相データ１）Ｏの
形で出力するＤ−ＦＦとして動作する。
本実施例では、次のような利点を有している。
（ａ） 従来のＦＦ回路ではＮＯＲゲートが１８〜２
２個程度必要であったが、本実施例のＦＦ回路では４個
のトランスファゲート１１．１２゜２１．２２．４個の
インバータ１３，１４．２３゜２４、及び６個のＮＯＲ
ゲート３１〜３６で構成されているため、素子数が少な
く、それによって消費電力が少なくなると共に、回路構
成の簡単化により集積度が向上する。
２個程度必要であったが、本実施例のＦＦ回路では４個
のトランスファゲート１１．１２゜２１．２２．４個の
インバータ１３，１４．２３゜２４、及び６個のＮＯＲ
ゲート３１〜３６で構成されているため、素子数が少な
く、それによって消費電力が少なくなると共に、回路構
成の簡単化により集積度が向上する。
（ｂ） 通常のＤ −Ｆ Ｆと同じタイミングでデー
タ［）０及び逆相データ□ｏが出力されるため、通常の
Ｄ−ＦＦと同じ用途で、かつ高速処理を必要とするとこ
ろに広く用いることができる。
タ［）０及び逆相データ□ｏが出力されるため、通常の
Ｄ−ＦＦと同じ用途で、かつ高速処理を必要とするとこ
ろに広く用いることができる。
なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがおる。
が可能である。その変形例としては、例えば次のような
ものがおる。
（ｉ＞ 各トランスファゲート１１，１２．２１゜２
２は、ＦＥＴ以外のトランジスタで構成したり、あるい
は２個のトランジスタを並列接続したアナログスイッチ
等で構成することも可能である。
２は、ＦＥＴ以外のトランジスタで構成したり、あるい
は２個のトランジスタを並列接続したアナログスイッチ
等で構成することも可能である。
（ｉｉ＞ セレクタ３０は、ＮＯＲゲート以外に、ナ
ントゲート（以下、ＮＡＮＤゲートという）等の他のゲ
ートとＮＯＲゲートとの組合せ、おるいは他のゲートの
みて構成することも可能である。
ントゲート（以下、ＮＡＮＤゲートという）等の他のゲ
ートとＮＯＲゲートとの組合せ、おるいは他のゲートの
みて構成することも可能である。
（発明の効果）
以上詳細に説明したように、本発明によれば、第１．第
２のＦＦをそれぞれ２個のトランスファゲートと２個の
インバータとで構成したので、素子数が少なく、それに
よって低消費電力化が図れると共に、回路構成の簡単化
による集積度の向上が可能となる。その上、従来のよう
に１ビット分の出力の遅れがないため、用途上の制約を
受けることなく、種々の用途に用いることができる。
２のＦＦをそれぞれ２個のトランスファゲートと２個の
インバータとで構成したので、素子数が少なく、それに
よって低消費電力化が図れると共に、回路構成の簡単化
による集積度の向上が可能となる。その上、従来のよう
に１ビット分の出力の遅れがないため、用途上の制約を
受けることなく、種々の用途に用いることができる。
第１図は本発明の実施例を示すＦＦ回路の回路図、第２
図は従来のＦＦ回路の構成ブロック図、第３図は第２図
のタイミングチャート、第４図は第１図のタイミングチ
ャートである。 １０．２０・・・・・・第１．第２のＦＦ、１１，１２
゜２１．２２・・・・・・第１．第２．第３．第４のト
ランスファゲート、１３，１４，２３．２４・・・・・
・第１゜第２．第３．第４のインバータ、３０・・・・
・・セレクタ、３１．３２．３３，３４，３５．３６・
・・・・・第１、第２．第３．第４．第５．第６のＮＯ
Ｒゲート、ＣＬ・・・・・・クロック信号、て「・・・
・・・逆相クロック信号、Ｄｉ、Ｄｏ・・・・・・デー
タ、Ｔ５ｉ、１）ｏ・・・・・・逆相データ。 出願人代理人 柿 本 恭 成”＋１ｌ ｔｏ ｔｌ ｔ２ ｔ３ ｔ４ ￥２０のクイミングチャート 第３聾０
図は従来のＦＦ回路の構成ブロック図、第３図は第２図
のタイミングチャート、第４図は第１図のタイミングチ
ャートである。 １０．２０・・・・・・第１．第２のＦＦ、１１，１２
゜２１．２２・・・・・・第１．第２．第３．第４のト
ランスファゲート、１３，１４，２３．２４・・・・・
・第１゜第２．第３．第４のインバータ、３０・・・・
・・セレクタ、３１．３２．３３，３４，３５．３６・
・・・・・第１、第２．第３．第４．第５．第６のＮＯ
Ｒゲート、ＣＬ・・・・・・クロック信号、て「・・・
・・・逆相クロック信号、Ｄｉ、Ｄｏ・・・・・・デー
タ、Ｔ５ｉ、１）ｏ・・・・・・逆相データ。 出願人代理人 柿 本 恭 成”＋１ｌ ｔｏ ｔｌ ｔ２ ｔ３ ｔ４ ￥２０のクイミングチャート 第３聾０
Claims (1)
- 【特許請求の範囲】 １、クロック信号及びその逆相クロック信号に同期して
データ及びその逆相データを取込み所定のタイミングで
第１の出力信号及びその第１の逆相出力信号を出力する
第１のフリップフロップと、前記逆相クロック信号及び
クロック信号に同期して前記データ及び逆相データを取
込み所定のタイミングで第２の出力信号及びその第２の
逆相出力信号を出力する第２のフリップフロップと、前
記クロック信号に基づき前記第１の出力信号及び第１の
逆相出力信号を選択して出力すると共に前記逆相クロッ
ク信号に基づき前記第２の出力信号及び第２の逆相出力
信号を選択して出力するセレクタとを備えたフリップフ
ロップ回路において、前記第１のフリップフロップは、
前記クロック信号に基づき前記データ及び逆相データを
それぞれ取込む第１および第２のトランスファゲートと
、前記第１および第２のトランスファゲートの出力側に
たすき接続された第１および第２のインバータとで構成
し、 前記第２のフリップフロップは、前記逆相クロック信号
に基づき前記データ及び逆相データをそれぞれ取込む第
３および第４のトランスファゲートと、前記第３および
第４のトランスファゲートの出力側にたすき接続された
第３および第４のインバータとで構成したことを特徴と
するフリップフロップ回路。 ２、前記セレクタは、前記第１、第２のトランスファゲ
ートの各出力側信号と前記クロック信号との否定論理和
をそれぞれとる第１、第２のノアゲートと、前記第３、
第４のトランスファゲートの各出力側信号と前記逆相ク
ロック信号との否定論理和をそれぞれとる第３、第４の
ノアゲートと、前記第１と第３のノアゲートの各出力の
否定論理和をとる第５のノアゲートと、前記第２と第４
のノアゲートの各出力の否定論理和をとる第６のノアゲ
ートとで構成した請求項１記載のフリツプフロップ回路
。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63047047A JPH077901B2 (ja) | 1988-02-29 | 1988-02-29 | フリップフロップ回路 |
| EP89102990A EP0330971B1 (en) | 1988-02-29 | 1989-02-21 | Flip-flop circuit |
| US07/313,077 US5025174A (en) | 1988-02-29 | 1989-02-21 | Flip-flop circuit |
| DE68926518T DE68926518T2 (de) | 1988-02-29 | 1989-02-21 | Flipflop-Schaltung |
| CA000591937A CA1299682C (en) | 1988-02-29 | 1989-02-23 | Flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63047047A JPH077901B2 (ja) | 1988-02-29 | 1988-02-29 | フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01221911A true JPH01221911A (ja) | 1989-09-05 |
| JPH077901B2 JPH077901B2 (ja) | 1995-01-30 |
Family
ID=12764255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63047047A Expired - Fee Related JPH077901B2 (ja) | 1988-02-29 | 1988-02-29 | フリップフロップ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5025174A (ja) |
| EP (1) | EP0330971B1 (ja) |
| JP (1) | JPH077901B2 (ja) |
| CA (1) | CA1299682C (ja) |
| DE (1) | DE68926518T2 (ja) |
Cited By (3)
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| US8149643B2 (en) | 2008-10-23 | 2012-04-03 | Cypress Semiconductor Corporation | Memory device and method |
Families Citing this family (17)
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| US8754692B2 (en) * | 2008-09-04 | 2014-06-17 | Oracle America, Inc. | Low power and soft error hardened dual edge triggered flip flop |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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