JPH01270407A - 同期型データラッチ回路 - Google Patents
同期型データラッチ回路Info
- Publication number
- JPH01270407A JPH01270407A JP63098124A JP9812488A JPH01270407A JP H01270407 A JPH01270407 A JP H01270407A JP 63098124 A JP63098124 A JP 63098124A JP 9812488 A JP9812488 A JP 9812488A JP H01270407 A JPH01270407 A JP H01270407A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- inverters
- inverter
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 title claims abstract description 7
- 230000010355 oscillation Effects 0.000 claims abstract description 23
- 238000001514 detection method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000007704 transition Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、論理集積回路技術さらには非同期信号の同期
化方式に適用して特に有効な技術に関し、例えば入力同
期化用フリップフロップ回路に利用して有効な技術に関
する。
化方式に適用して特に有効な技術に関し、例えば入力同
期化用フリップフロップ回路に利用して有効な技術に関
する。
[従来の技術]
非同期信号の同期化に、フリップフロップを使用すると
、発振のおそれがある。
、発振のおそれがある。
従来、非同期信号の同期化回路における発振対策は、特
開昭59−62213号に記載のように、同期化用フリ
ップフロップの次段に2個の発振検出用フリップフロッ
プを接続することにより行なわれていた。
開昭59−62213号に記載のように、同期化用フリ
ップフロップの次段に2個の発振検出用フリップフロッ
プを接続することにより行なわれていた。
第4図に、従来より用いられている同期化回路の一例を
示す、第5図は第4図のフリップフロップの回路構成例
である。
示す、第5図は第4図のフリップフロップの回路構成例
である。
この回路では、第1のタイミング信号C1に従って非同
期信号Dinを取り込むための第1のフリップフロップ
FFIと、上記第1のタイミング信号よりも遅れた第2
のタイミング信号C2によって上記フリップフロップF
FIの出力信号Aを取り込む第2のフリップフロップF
F2と、上記第2のタイミング信号よりも遅れた第3の
タイミング信号C3によって上記第1のフリップフロッ
プFFIの出力信号Aを取り込む第3のフリップフロッ
プFF3とにより構成されている。
期信号Dinを取り込むための第1のフリップフロップ
FFIと、上記第1のタイミング信号よりも遅れた第2
のタイミング信号C2によって上記フリップフロップF
FIの出力信号Aを取り込む第2のフリップフロップF
F2と、上記第2のタイミング信号よりも遅れた第3の
タイミング信号C3によって上記第1のフリップフロッ
プFFIの出力信号Aを取り込む第3のフリップフロッ
プFF3とにより構成されている。
この回路にあっては、データを取り込むための第1のフ
リップフロップFFIにおいて、上記取込みタイミング
がデータの遷移期間と一致してしまうと、中間レベルを
取り込むことになって発振を起こす、そこで第2のタイ
ミング信号C2により発振状態の第1のフリップフロッ
プFFIの出力信号Aを第2のフリップフロップFF2
に取込むとともに、上記第1のフリップフロップFFI
の発振が自然に停止した項第3のタイミング信号C3に
より第1のフリップフロップFFIの出力信号Aを第3
のフリップフロップFF3に取込む。
リップフロップFFIにおいて、上記取込みタイミング
がデータの遷移期間と一致してしまうと、中間レベルを
取り込むことになって発振を起こす、そこで第2のタイ
ミング信号C2により発振状態の第1のフリップフロッ
プFFIの出力信号Aを第2のフリップフロップFF2
に取込むとともに、上記第1のフリップフロップFFI
の発振が自然に停止した項第3のタイミング信号C3に
より第1のフリップフロップFFIの出力信号Aを第3
のフリップフロップFF3に取込む。
これによって、第2のフリップフロップFF2には、第
1のフリップフロップFFIが発振している期間の出力
信号Aが取込まれ、第3のフリップフロップFF3には
第1のフリップフロップFF1の発振が停止した後の出
力信号Aが取込まれるようになる。
1のフリップフロップFFIが発振している期間の出力
信号Aが取込まれ、第3のフリップフロップFF3には
第1のフリップフロップFF1の発振が停止した後の出
力信号Aが取込まれるようになる。
出力データは不確定となるため、上記第2、第3のフリ
ップフロップFF2.FF3の出力信号B。
ップフロップFF2.FF3の出力信号B。
Cは不一致となる。従ってFF2.FF3の出力を比較
することで第1のフリップフロップFFIが非同期信号
の取込み時に発振したか否かがわかる。そこで、発振を
検出したならば、入力データを再度ラッチし直す。発振
していない場合には、上記第2.第3のフリップフロッ
プFF2.FF3の出力信号B、Cは一致するため、そ
れをラッチデータとすれば正常な非同期信号を取込めた
ことになる。
することで第1のフリップフロップFFIが非同期信号
の取込み時に発振したか否かがわかる。そこで、発振を
検出したならば、入力データを再度ラッチし直す。発振
していない場合には、上記第2.第3のフリップフロッ
プFF2.FF3の出力信号B、Cは一致するため、そ
れをラッチデータとすれば正常な非同期信号を取込めた
ことになる。
[発明が解決しようとする課題]
従来は、上記発振期間を測定して、自然に発振が停止す
るのを待って上記第3のタイミング信号C3を供給する
ように設計していた。
るのを待って上記第3のタイミング信号C3を供給する
ように設計していた。
従って、データ入力時に毎回発振を予想し、発振収束時
間を実測してそれよりも遅いタイミングで入力をラッチ
するようにタイミング設計を行なわなくてはならないた
め、システムの高速化が妨げられるという問題点があっ
た。
間を実測してそれよりも遅いタイミングで入力をラッチ
するようにタイミング設計を行なわなくてはならないた
め、システムの高速化が妨げられるという問題点があっ
た。
この発明の目的は、フリップフロップによって非同期信
号の同期化回路を構成するようにしたシステムにおける
システムの高速化を図ることにある。
号の同期化回路を構成するようにしたシステムにおける
システムの高速化を図ることにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
[課題を解決するための手段]
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、同期化フリップフロップに使用されているラ
ッチループのインバータゲートとして、互いに動作領域
が異なりかつ駆動能力に差のある複数のゲートを並列接
続したものを使用するというものである。
ッチループのインバータゲートとして、互いに動作領域
が異なりかつ駆動能力に差のある複数のゲートを並列接
続したものを使用するというものである。
[作用]
上記手段によれば、フリップフロップに使用されている
ラッチループのインバータゲートは、互いに動作領域の
異なるゲートが複数個並列に接続されてなるため、これ
らのインバータの動作領域を動作電圧振幅に対して適当
に振り分けることにより、どの入力データ電圧レベルに
対してもいずれかのインバータの出力電圧が遷移領域で
なく安定領域に達した状態になるように設定できる。ま
た、各インバータ間の駆動能力に差を設けているため、
同数のインバータ同士の出力電圧レベルが各々異なる特
殊状態においても、共通出力ノードの状態を安定させる
ことができ、いかなる入力電圧レベルもしくはいかなる
タイミングでデータを取込んでも常に出力が安定なフリ
ップフロップ回路を構成でき、これによって、同期化に
伴うフリップフロップの発振を防止又は発振の確率を低
く抑えることができ、システムの高速化を図るという上
記目的を達成することができる。
ラッチループのインバータゲートは、互いに動作領域の
異なるゲートが複数個並列に接続されてなるため、これ
らのインバータの動作領域を動作電圧振幅に対して適当
に振り分けることにより、どの入力データ電圧レベルに
対してもいずれかのインバータの出力電圧が遷移領域で
なく安定領域に達した状態になるように設定できる。ま
た、各インバータ間の駆動能力に差を設けているため、
同数のインバータ同士の出力電圧レベルが各々異なる特
殊状態においても、共通出力ノードの状態を安定させる
ことができ、いかなる入力電圧レベルもしくはいかなる
タイミングでデータを取込んでも常に出力が安定なフリ
ップフロップ回路を構成でき、これによって、同期化に
伴うフリップフロップの発振を防止又は発振の確率を低
く抑えることができ、システムの高速化を図るという上
記目的を達成することができる。
[実施例]
以下、本発明の一実施例を第1図から第3図を用いて説
明する。
明する。
本発明の非同期信号の同期化回路の構成は第4図の従来
の同期化回路の構成と同様であるが、第4図の同期化フ
リップフロップFFIの内容が第1図に示すような回路
構成となっている。その他のフリップフロップFF2.
FF3は第5図に示すような通常のフリップフロップと
同じ回路構成となっている。
の同期化回路の構成と同様であるが、第4図の同期化フ
リップフロップFFIの内容が第1図に示すような回路
構成となっている。その他のフリップフロップFF2.
FF3は第5図に示すような通常のフリップフロップと
同じ回路構成となっている。
第1図の実施例のフリップフロップは、データ入力がク
ロック人力CLKと、このクロックCLKをインバータ
1で反転した信号とによって制御されるトランスファゲ
ート4を介して、インバータ2a、2b、2cと帰還用
クロックドインバータ3とから成るラッチ回路に伝達さ
れる。前記ラッチ回路からの出力Oはインバータ5によ
りフリップフロップの出力Qとして出力される。
ロック人力CLKと、このクロックCLKをインバータ
1で反転した信号とによって制御されるトランスファゲ
ート4を介して、インバータ2a、2b、2cと帰還用
クロックドインバータ3とから成るラッチ回路に伝達さ
れる。前記ラッチ回路からの出力Oはインバータ5によ
りフリップフロップの出力Qとして出力される。
ここで個々のインバータ2a〜2cの入力電圧に対する
動作は第2図に示された通りである。つまり、入力電圧
Ov〜5vに対して、論理しきい値電圧VLT近傍にイ
ンバータ出力が十分にOvまたは5Vにならないグレー
ゾーンと呼ばれる領域L2があり、この領域L2に入力
電圧レベルがある場合、出力電圧は不確定となる。領域
L2以外の領域L1またはL3に入力電圧レベルがある
場合はインバータ出力が十分にOvまたは5vに確定す
る。
動作は第2図に示された通りである。つまり、入力電圧
Ov〜5vに対して、論理しきい値電圧VLT近傍にイ
ンバータ出力が十分にOvまたは5Vにならないグレー
ゾーンと呼ばれる領域L2があり、この領域L2に入力
電圧レベルがある場合、出力電圧は不確定となる。領域
L2以外の領域L1またはL3に入力電圧レベルがある
場合はインバータ出力が十分にOvまたは5vに確定す
る。
第1図のフリップフロップでは、ラッチ回路中のインバ
ータ28〜2cの論理しきい値電圧をそれぞれVしra
、VLTb、VLTC(ただし、VL T a:>VL
Tb>VLT c)となるように設定する。このとき、
インバータ28〜2cのグレーゾーンa′〜C′は、第
3図に示すように互いに重複するようになり、インバー
タ2a〜2cの共通の入力電圧に対して、個々のインバ
ータ28〜2cの出力とそれらの共通出力0との関係は
以下に述べるようになる。
ータ28〜2cの論理しきい値電圧をそれぞれVしra
、VLTb、VLTC(ただし、VL T a:>VL
Tb>VLT c)となるように設定する。このとき、
インバータ28〜2cのグレーゾーンa′〜C′は、第
3図に示すように互いに重複するようになり、インバー
タ2a〜2cの共通の入力電圧に対して、個々のインバ
ータ28〜2cの出力とそれらの共通出力0との関係は
以下に述べるようになる。
例えば入力電圧がどのグレーゾーンa+、b+ 。
c′にも含まれない領域Q1に存在する場合、インバー
タ2a〜2cの出力は全て十分にII H11レベルに
なるため共通出力0はIt HIIレベルで安定してい
る。入力電圧がインバータ2cのグレーゾーンC′にだ
け含まれる領域Q2に存在する場合には、インバータ2
cの出力が不確定となるが、インバータ2aと2bの出
力は十分に“H”レベルとなっているため、共通出力O
も11 HIIレベルで安定する。入力電圧がインバー
タ2bと2cのグレーゾーンb′とc′に共に含まれる
領域λ3に存在する場合、インバータ2bと20の出力
は共に不確定となるが、このときインバータ2aの出力
が十分にIL H1ルベルになっているため、共通出力
0は“H14レベルで比較的安定している。
タ2a〜2cの出力は全て十分にII H11レベルに
なるため共通出力0はIt HIIレベルで安定してい
る。入力電圧がインバータ2cのグレーゾーンC′にだ
け含まれる領域Q2に存在する場合には、インバータ2
cの出力が不確定となるが、インバータ2aと2bの出
力は十分に“H”レベルとなっているため、共通出力O
も11 HIIレベルで安定する。入力電圧がインバー
タ2bと2cのグレーゾーンb′とc′に共に含まれる
領域λ3に存在する場合、インバータ2bと20の出力
は共に不確定となるが、このときインバータ2aの出力
が十分にIL H1ルベルになっているため、共通出力
0は“H14レベルで比較的安定している。
入力電圧がインバータ2bのグレーゾーンb′にのみ含
まれる場合、インバータ2bの出力は不確定となり、イ
ンバータ2aの出力が“H”レベル、インバータ2cの
出力がtt L nレベルとなる。ここでインバータ2
aの駆動能力gmaとインバータ2cの駆動能力gmQ
にg m a < g m cまたはg m a )
g m cのように差を設けておけば、共通出力Oは前
者の場合にはII L tpレベルで比較的安定し、後
者の場合には// HIIレベルで比較的安定すること
になる。入力電圧がインバータ2aと2bのグレーゾー
ンaj 、 b/ に共に含まれる領域Q5に存在する
場合、インバータ2aと2bの出力は共に不確定となる
が、このときインバータ2Cの出力が十分にI′L”レ
ベルになるため、共通出力Oは″L′″レベルで比較的
安定する。さらに、入力電圧がインバータ2aのグレー
ゾーンa′のみの領域n6に存在する場合、インバータ
2aの出力は不確定となるが、インバータ2bと20の
出力は十分にII L 7ルベルとなるため、共通出力
OはII L IFレベルで安定する。一方、入力電圧
がどのインバータのグレーゾーンal 、 b″、c′
にも含まれない領域27に存在する場合には、インバー
タ28〜2cの出力は全て十分に′″I、 nレベルに
なるため、共通出力Oは“L”レベルで安定する。
まれる場合、インバータ2bの出力は不確定となり、イ
ンバータ2aの出力が“H”レベル、インバータ2cの
出力がtt L nレベルとなる。ここでインバータ2
aの駆動能力gmaとインバータ2cの駆動能力gmQ
にg m a < g m cまたはg m a )
g m cのように差を設けておけば、共通出力Oは前
者の場合にはII L tpレベルで比較的安定し、後
者の場合には// HIIレベルで比較的安定すること
になる。入力電圧がインバータ2aと2bのグレーゾー
ンaj 、 b/ に共に含まれる領域Q5に存在する
場合、インバータ2aと2bの出力は共に不確定となる
が、このときインバータ2Cの出力が十分にI′L”レ
ベルになるため、共通出力Oは″L′″レベルで比較的
安定する。さらに、入力電圧がインバータ2aのグレー
ゾーンa′のみの領域n6に存在する場合、インバータ
2aの出力は不確定となるが、インバータ2bと20の
出力は十分にII L 7ルベルとなるため、共通出力
OはII L IFレベルで安定する。一方、入力電圧
がどのインバータのグレーゾーンal 、 b″、c′
にも含まれない領域27に存在する場合には、インバー
タ28〜2cの出力は全て十分に′″I、 nレベルに
なるため、共通出力Oは“L”レベルで安定する。
以上述べた入力電圧レベルの相違は、同期化フリップフ
ロップの入力りのレベル遷移タイミングとクロックCL
Kの入力タイミングにより発生する。つまり同期化によ
り生じるフリップフロップの入力電圧レベルを表してい
る。
ロップの入力りのレベル遷移タイミングとクロックCL
Kの入力タイミングにより発生する。つまり同期化によ
り生じるフリップフロップの入力電圧レベルを表してい
る。
従って、実施例のフリップフロップではどの入力電圧レ
ベルに対してもインバータ28〜2cのうち、必ず1個
以上のインバータの出力レベルが安定するため、フリッ
プフロップが発振状態になり難くなる。これによって、
入力中間電圧レベルを取込むことによるフリップフロッ
プの発振を防止し、または発振しても短時間で収束させ
ることができる。その結果、発振期間を考慮したタイミ
ング設計において同期化時間を大幅に短縮でき。
ベルに対してもインバータ28〜2cのうち、必ず1個
以上のインバータの出力レベルが安定するため、フリッ
プフロップが発振状態になり難くなる。これによって、
入力中間電圧レベルを取込むことによるフリップフロッ
プの発振を防止し、または発振しても短時間で収束させ
ることができる。その結果、発振期間を考慮したタイミ
ング設計において同期化時間を大幅に短縮でき。
システムの高速化が図れる。
なお、上記実施例ではラッチ回路を構成するインバータ
を3個としているが、並列に接続されるインバータの数
は3個に限定されず、2個あるいは4個以上であっても
よい。
を3個としているが、並列に接続されるインバータの数
は3個に限定されず、2個あるいは4個以上であっても
よい。
以上説明したように上記実施例は同期化フリップフロッ
プに使用されているラッチ部分のインバータゲートとし
て、互いに動作領域が異なりかつ開動能力に差のある複
数のゲートを並列接続したものを使用するようにしたの
で、インバータの動作領域を動作電圧振幅に対して適当
に振り分けることにより、どの入力データ電圧レベルに
対してもいずれかのインバータの出力電圧が遷移領域で
また、各インバータ間の廂動能力に差を設けているため
、同数のインバータ同士の出力電圧レベルが各々異なる
特殊状態においても、共通出力ノードの状態を安定させ
ることができ、いかなる入力電圧レベルもしくはいかな
るタイミングでデータを取込んでも常に出力が安定なフ
リップフロップ回路を構成でき、これによって、同期化
に伴うフリップフロップの発振を防止又は発振確率を低
く抑えることができ、システムの高速化が可能となると
いう効果がある。
プに使用されているラッチ部分のインバータゲートとし
て、互いに動作領域が異なりかつ開動能力に差のある複
数のゲートを並列接続したものを使用するようにしたの
で、インバータの動作領域を動作電圧振幅に対して適当
に振り分けることにより、どの入力データ電圧レベルに
対してもいずれかのインバータの出力電圧が遷移領域で
また、各インバータ間の廂動能力に差を設けているため
、同数のインバータ同士の出力電圧レベルが各々異なる
特殊状態においても、共通出力ノードの状態を安定させ
ることができ、いかなる入力電圧レベルもしくはいかな
るタイミングでデータを取込んでも常に出力が安定なフ
リップフロップ回路を構成でき、これによって、同期化
に伴うフリップフロップの発振を防止又は発振確率を低
く抑えることができ、システムの高速化が可能となると
いう効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない1例えば上記実施例では、
同期化用フリップフロップFFIの次段に発振検出用の
フリップフロップFF2.FF3が接続されているとし
たが、発振検出用フリップフロップFF2.FF3を省
略することも可能である。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない1例えば上記実施例では、
同期化用フリップフロップFFIの次段に発振検出用の
フリップフロップFF2.FF3が接続されているとし
たが、発振検出用フリップフロップFF2.FF3を省
略することも可能である。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である非同期信号の同期化
回路に適用したものについて説明したが、この発明はそ
れに限定されるものでなく、発振のおそれのあるフリッ
プフロップを有する論理集積回路一般さらにはゲートア
レイにも利用することができる。
をその背景となった利用分野である非同期信号の同期化
回路に適用したものについて説明したが、この発明はそ
れに限定されるものでなく、発振のおそれのあるフリッ
プフロップを有する論理集積回路一般さらにはゲートア
レイにも利用することができる。
[発明の効果]
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、フリップフロップにより非同期信号の同期化
回路を構成するようにしたシステムにおいて、いかなる
入力電圧レベルもしくはいかなるタイミングでデータを
取込んでも常に出力が安定なフリップフロップ回路を構
成でき、これによって、同期化に伴うフリップフロップ
の発振を防止又は発振の確率を低く抑えることができ、
システムの高速化を図ることができる。
回路を構成するようにしたシステムにおいて、いかなる
入力電圧レベルもしくはいかなるタイミングでデータを
取込んでも常に出力が安定なフリップフロップ回路を構
成でき、これによって、同期化に伴うフリップフロップ
の発振を防止又は発振の確率を低く抑えることができ、
システムの高速化を図ることができる。
第1図は5本発明に係る同期化回路の一実施例を示す回
路図。 第2図は、通常のインバータゲートの動作領域説明図、 第3図は1本発明に係る同期化回路内のラッチ回路を構
成する複数の並列インバータの動作領域説明図、 第4図は、フリップフロップを使った一般的な同期化回
路の構成例を示すブロック図、第5図は、通常のフリッ
プフロップの構成例を示す回路図である。 1.2.2a〜2c、5”インバータ、FF1〜FF3
・・・・フリップフロップ。 第 1 図 第2図 第3図 吟門 第4図 第5図
路図。 第2図は、通常のインバータゲートの動作領域説明図、 第3図は1本発明に係る同期化回路内のラッチ回路を構
成する複数の並列インバータの動作領域説明図、 第4図は、フリップフロップを使った一般的な同期化回
路の構成例を示すブロック図、第5図は、通常のフリッ
プフロップの構成例を示す回路図である。 1.2.2a〜2c、5”インバータ、FF1〜FF3
・・・・フリップフロップ。 第 1 図 第2図 第3図 吟門 第4図 第5図
Claims (1)
- 【特許請求の範囲】 1、互いに異なる論理しきい値電圧を持つ複数個のイン
バータゲートが並列に接続された回路でラッチループが
形成されてなるフリップフロップを有することを特徴と
する同期型データラッチ回路。 2、上記複数の並列インバータゲートは、互いにその駆
動力に差を有することを特徴とする請求項1記載の同期
型データラッチ回路。 3、上記フリップフロップの次段には、ラッチタイミン
グがずれた2個のフリップフロップからなる発振検出回
路が接続されてなることを特徴とする請求項1または請
求項2記載の同期型データラッチ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63098124A JPH01270407A (ja) | 1988-04-22 | 1988-04-22 | 同期型データラッチ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63098124A JPH01270407A (ja) | 1988-04-22 | 1988-04-22 | 同期型データラッチ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01270407A true JPH01270407A (ja) | 1989-10-27 |
Family
ID=14211536
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63098124A Pending JPH01270407A (ja) | 1988-04-22 | 1988-04-22 | 同期型データラッチ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01270407A (ja) |
-
1988
- 1988-04-22 JP JP63098124A patent/JPH01270407A/ja active Pending
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