JPH01270407A - 同期型データラッチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、論理集積回路技術さらには非同期信号の同期
化方式に適用して特に有効な技術に関し、例えば入力同
期化用フリップフロップ回路に利用して有効な技術に関
する。

［従来の技術］ 非同期信号の同期化に、フリップフロップを使用すると
、発振のおそれがある。

従来、非同期信号の同期化回路における発振対策は、特
開昭５９−６２２１３号に記載のように、同期化用フリ
ップフロップの次段に２個の発振検出用フリップフロッ
プを接続することにより行なわれていた。

第４図に、従来より用いられている同期化回路の一例を
示す、第５図は第４図のフリップフロップの回路構成例
である。

この回路では、第１のタイミング信号Ｃ１に従って非同
期信号Ｄｉｎを取り込むための第１のフリップフロップ
ＦＦＩと、上記第１のタイミング信号よりも遅れた第２
のタイミング信号Ｃ２によって上記フリップフロップＦ
ＦＩの出力信号Ａを取り込む第２のフリップフロップＦ
Ｆ２と、上記第２のタイミング信号よりも遅れた第３の
タイミング信号Ｃ３によって上記第１のフリップフロッ
プＦＦＩの出力信号Ａを取り込む第３のフリップフロッ
プＦＦ３とにより構成されている。

この回路にあっては、データを取り込むための第１のフ
リップフロップＦＦＩにおいて、上記取込みタイミング
がデータの遷移期間と一致してしまうと、中間レベルを
取り込むことになって発振を起こす、そこで第２のタイ
ミング信号Ｃ２により発振状態の第１のフリップフロッ
プＦＦＩの出力信号Ａを第２のフリップフロップＦＦ２
に取込むとともに、上記第１のフリップフロップＦＦＩ
の発振が自然に停止した項第３のタイミング信号Ｃ３に
より第１のフリップフロップＦＦＩの出力信号Ａを第３
のフリップフロップＦＦ３に取込む。

これによって、第２のフリップフロップＦＦ２には、第
１のフリップフロップＦＦＩが発振している期間の出力
信号Ａが取込まれ、第３のフリップフロップＦＦ３には
第１のフリップフロップＦＦ１の発振が停止した後の出
力信号Ａが取込まれるようになる。

出力データは不確定となるため、上記第２、第３のフリ
ップフロップＦＦ２．ＦＦ３の出力信号Ｂ。

Ｃは不一致となる。従ってＦＦ２．ＦＦ３の出力を比較
することで第１のフリップフロップＦＦＩが非同期信号
の取込み時に発振したか否かがわかる。そこで、発振を
検出したならば、入力データを再度ラッチし直す。発振
していない場合には、上記第２．第３のフリップフロッ
プＦＦ２．ＦＦ３の出力信号Ｂ、Ｃは一致するため、そ
れをラッチデータとすれば正常な非同期信号を取込めた
ことになる。

［発明が解決しようとする課題］ 従来は、上記発振期間を測定して、自然に発振が停止す
るのを待って上記第３のタイミング信号Ｃ３を供給する
ように設計していた。

従って、データ入力時に毎回発振を予想し、発振収束時
間を実測してそれよりも遅いタイミングで入力をラッチ
するようにタイミング設計を行なわなくてはならないた
め、システムの高速化が妨げられるという問題点があっ
た。

この発明の目的は、フリップフロップによって非同期信
号の同期化回路を構成するようにしたシステムにおける
システムの高速化を図ることにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、同期化フリップフロップに使用されているラ
ッチループのインバータゲートとして、互いに動作領域
が異なりかつ駆動能力に差のある複数のゲートを並列接
続したものを使用するというものである。

［作用］ 上記手段によれば、フリップフロップに使用されている
ラッチループのインバータゲートは、互いに動作領域の
異なるゲートが複数個並列に接続されてなるため、これ
らのインバータの動作領域を動作電圧振幅に対して適当
に振り分けることにより、どの入力データ電圧レベルに
対してもいずれかのインバータの出力電圧が遷移領域で
なく安定領域に達した状態になるように設定できる。ま
た、各インバータ間の駆動能力に差を設けているため、
同数のインバータ同士の出力電圧レベルが各々異なる特
殊状態においても、共通出力ノードの状態を安定させる
ことができ、いかなる入力電圧レベルもしくはいかなる
タイミングでデータを取込んでも常に出力が安定なフリ
ップフロップ回路を構成でき、これによって、同期化に
伴うフリップフロップの発振を防止又は発振の確率を低
く抑えることができ、システムの高速化を図るという上
記目的を達成することができる。

［実施例］ 以下、本発明の一実施例を第１図から第３図を用いて説
明する。

本発明の非同期信号の同期化回路の構成は第４図の従来
の同期化回路の構成と同様であるが、第４図の同期化フ
リップフロップＦＦＩの内容が第１図に示すような回路
構成となっている。その他のフリップフロップＦＦ２．
ＦＦ３は第５図に示すような通常のフリップフロップと
同じ回路構成となっている。

第１図の実施例のフリップフロップは、データ入力がク
ロック人力ＣＬＫと、このクロックＣＬＫをインバータ
１で反転した信号とによって制御されるトランスファゲ
ート４を介して、インバータ２ａ、２ｂ、２ｃと帰還用
クロックドインバータ３とから成るラッチ回路に伝達さ
れる。前記ラッチ回路からの出力Ｏはインバータ５によ
りフリップフロップの出力Ｑとして出力される。

ここで個々のインバータ２ａ〜２ｃの入力電圧に対する
動作は第２図に示された通りである。つまり、入力電圧
Ｏｖ〜５ｖに対して、論理しきい値電圧ＶＬＴ近傍にイ
ンバータ出力が十分にＯｖまたは５Ｖにならないグレー
ゾーンと呼ばれる領域Ｌ２があり、この領域Ｌ２に入力
電圧レベルがある場合、出力電圧は不確定となる。領域
Ｌ２以外の領域Ｌ１またはＬ３に入力電圧レベルがある
場合はインバータ出力が十分にＯｖまたは５ｖに確定す
る。

第１図のフリップフロップでは、ラッチ回路中のインバ
ータ２８〜２ｃの論理しきい値電圧をそれぞれＶしｒａ
、ＶＬＴｂ、ＶＬＴＣ（ただし、ＶＬ　Ｔ　ａ：＞ＶＬ
Ｔｂ＞ＶＬＴ　ｃ）となるように設定する。このとき、
インバータ２８〜２ｃのグレーゾーンａ′〜Ｃ′は、第
３図に示すように互いに重複するようになり、インバー
タ２ａ〜２ｃの共通の入力電圧に対して、個々のインバ
ータ２８〜２ｃの出力とそれらの共通出力０との関係は
以下に述べるようになる。

例えば入力電圧がどのグレーゾーンａ＋、ｂ＋　。

ｃ′にも含まれない領域Ｑ１に存在する場合、インバー
タ２ａ〜２ｃの出力は全て十分にＩＩ　Ｈ１１レベルに
なるため共通出力０はＩｔ　ＨＩＩレベルで安定してい
る。入力電圧がインバータ２ｃのグレーゾーンＣ′にだ
け含まれる領域Ｑ２に存在する場合には、インバータ２
ｃの出力が不確定となるが、インバータ２ａと２ｂの出
力は十分に“Ｈ”レベルとなっているため、共通出力Ｏ
も１１　ＨＩＩレベルで安定する。入力電圧がインバー
タ２ｂと２ｃのグレーゾーンｂ′とｃ′に共に含まれる
領域λ３に存在する場合、インバータ２ｂと２０の出力
は共に不確定となるが、このときインバータ２ａの出力
が十分にＩＬ　Ｈ１ルベルになっているため、共通出力
０は“Ｈ１４レベルで比較的安定している。

入力電圧がインバータ２ｂのグレーゾーンｂ′にのみ含
まれる場合、インバータ２ｂの出力は不確定となり、イ
ンバータ２ａの出力が“Ｈ”レベル、インバータ２ｃの
出力がｔｔ　Ｌ　ｎレベルとなる。ここでインバータ２
ａの駆動能力ｇｍａとインバータ２ｃの駆動能力ｇｍＱ
にｇ　ｍ　ａ　＜　ｇ　ｍ　ｃまたはｇ　ｍ　ａ　）　
ｇ　ｍ　ｃのように差を設けておけば、共通出力Ｏは前
者の場合にはＩＩ　Ｌ　ｔｐレベルで比較的安定し、後
者の場合には／／　ＨＩＩレベルで比較的安定すること
になる。入力電圧がインバータ２ａと２ｂのグレーゾー
ンａｊ　、　ｂ／　に共に含まれる領域Ｑ５に存在する
場合、インバータ２ａと２ｂの出力は共に不確定となる
が、このときインバータ２Ｃの出力が十分にＩ′Ｌ”レ
ベルになるため、共通出力Ｏは″Ｌ′″レベルで比較的
安定する。さらに、入力電圧がインバータ２ａのグレー
ゾーンａ′のみの領域ｎ６に存在する場合、インバータ
２ａの出力は不確定となるが、インバータ２ｂと２０の
出力は十分にＩＩ　Ｌ　７ルベルとなるため、共通出力
ＯはＩＩ　Ｌ　ＩＦレベルで安定する。一方、入力電圧
がどのインバータのグレーゾーンａｌ　、　ｂ″、ｃ′
にも含まれない領域２７に存在する場合には、インバー
タ２８〜２ｃの出力は全て十分に′″Ｉ、　ｎレベルに
なるため、共通出力Ｏは“Ｌ”レベルで安定する。

以上述べた入力電圧レベルの相違は、同期化フリップフ
ロップの入力りのレベル遷移タイミングとクロックＣＬ
Ｋの入力タイミングにより発生する。つまり同期化によ
り生じるフリップフロップの入力電圧レベルを表してい
る。

従って、実施例のフリップフロップではどの入力電圧レ
ベルに対してもインバータ２８〜２ｃのうち、必ず１個
以上のインバータの出力レベルが安定するため、フリッ
プフロップが発振状態になり難くなる。これによって、
入力中間電圧レベルを取込むことによるフリップフロッ
プの発振を防止し、または発振しても短時間で収束させ
ることができる。その結果、発振期間を考慮したタイミ
ング設計において同期化時間を大幅に短縮でき。

システムの高速化が図れる。

なお、上記実施例ではラッチ回路を構成するインバータ
を３個としているが、並列に接続されるインバータの数
は３個に限定されず、２個あるいは４個以上であっても
よい。

以上説明したように上記実施例は同期化フリップフロッ
プに使用されているラッチ部分のインバータゲートとし
て、互いに動作領域が異なりかつ開動能力に差のある複
数のゲートを並列接続したものを使用するようにしたの
で、インバータの動作領域を動作電圧振幅に対して適当
に振り分けることにより、どの入力データ電圧レベルに
対してもいずれかのインバータの出力電圧が遷移領域で
また、各インバータ間の廂動能力に差を設けているため
、同数のインバータ同士の出力電圧レベルが各々異なる
特殊状態においても、共通出力ノードの状態を安定させ
ることができ、いかなる入力電圧レベルもしくはいかな
るタイミングでデータを取込んでも常に出力が安定なフ
リップフロップ回路を構成でき、これによって、同期化
に伴うフリップフロップの発振を防止又は発振確率を低
く抑えることができ、システムの高速化が可能となると
いう効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない１例えば上記実施例では、
同期化用フリップフロップＦＦＩの次段に発振検出用の
フリップフロップＦＦ２．ＦＦ３が接続されているとし
たが、発振検出用フリップフロップＦＦ２．ＦＦ３を省
略することも可能である。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である非同期信号の同期化
回路に適用したものについて説明したが、この発明はそ
れに限定されるものでなく、発振のおそれのあるフリッ
プフロップを有する論理集積回路一般さらにはゲートア
レイにも利用することができる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、フリップフロップにより非同期信号の同期化
回路を構成するようにしたシステムにおいて、いかなる
入力電圧レベルもしくはいかなるタイミングでデータを
取込んでも常に出力が安定なフリップフロップ回路を構
成でき、これによって、同期化に伴うフリップフロップ
の発振を防止又は発振の確率を低く抑えることができ、
システムの高速化を図ることができる。

【図面の簡単な説明】

第１図は５本発明に係る同期化回路の一実施例を示す回
路図。 第２図は、通常のインバータゲートの動作領域説明図、 第３図は１本発明に係る同期化回路内のラッチ回路を構
成する複数の並列インバータの動作領域説明図、 第４図は、フリップフロップを使った一般的な同期化回
路の構成例を示すブロック図、第５図は、通常のフリッ
プフロップの構成例を示す回路図である。 １．２．２ａ〜２ｃ、５”インバータ、ＦＦ１〜ＦＦ３
・・・・フリップフロップ。 第　　１　　図 第２図 第３図 吟門 第４図 第５図

Claims (1)

1. 【特許請求の範囲】 １、互いに異なる論理しきい値電圧を持つ複数個のイン
   バータゲートが並列に接続された回路でラッチループが
   形成されてなるフリップフロップを有することを特徴と
   する同期型データラッチ回路。 ２、上記複数の並列インバータゲートは、互いにその駆
   動力に差を有することを特徴とする請求項１記載の同期
   型データラッチ回路。 ３、上記フリップフロップの次段には、ラッチタイミン
   グがずれた２個のフリップフロップからなる発振検出回
   路が接続されてなることを特徴とする請求項１または請
   求項２記載の同期型データラッチ回路。