JPH0746121A

JPH0746121A - クロック信号を同期する回路および方法

Info

Publication number: JPH0746121A
Application number: JP6083890A
Authority: JP
Inventors: Ahmad H Atriss; アーマド・エイチ・アトリス; Benjamin C Peterson; ベンジャミン・シー・ピーターソン; Lanny L Parker; ラニー・エル・パーカー
Original assignee: Codex Corp
Current assignee: Motorola Solutions Inc
Priority date: 1993-04-05
Filing date: 1994-03-29
Publication date: 1995-02-14
Also published as: SG46256A1; EP0619540B1; US5371416A; EP0619540A1; DE69422078T2; DE69422078D1

Abstract

(57)【要約】【目的】２つ以上の周波数の異なるクロック信号を使
用するデジタルシステムにおいて高速クロックおよび低
速クロックを適切に整列する。【構成】デジタルクロック回路は高速クロックと該高
速クロックの遷移部分を中心とするウィンドウパルスを
集積回路（ＩＣ）の１つの分割部分で発生し、かつ高速
クロックおよびウィンドウパルスを前記ＩＣの他の分割
部分に導き、そこで低速クロック発生器はウィンドウパ
ルスから低速クロック信号を得る。制御回路が高速クロ
ック信号と低速クロック信号との間のアライメントをチ
ェックしかつアライメントを維持するための必要性に応
じて低速クロック信号を発生する上での遅延を制御す
る。第１のシフトレジスタは低速クロック信号の立下り
エッジを制御しかつ第２のシフトレジスタは低速クロッ
ク信号の立上りエッジを制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般的にはデジタルクロ
ック回路に関し、かつ、より特定的には、低速クロック
信号のエッジを高速クロック信号のエッジに同期させる
ためのデジタルクロック回路に関する。

【０００２】

【従来の技術】多くのデジタルシステムはシステムにわ
たりデータを転送するために異なる周波数で動作する２
つまたはそれ以上のクロック信号を使用する。高速クロ
ックおよび低速クロックを発生するための一般的な手順
は外部クロック発生源をフェーズロックループ（ＰＬ
Ｌ）に供給しかつ該ＰＬＬの電圧制御発振器（ＶＣＯ）
の出力において高速クロック信号を発生させることであ
る。低速クロックはＰＬＬのＶＣＯの出力と位相検出器
との間のフィードバック経路におけるＮ分周回路の出力
において得ることができる。高速および低速クロック信
号はバッファリングされかつシステムにわたり導かれて
意図する機能を達成する。

【０００３】

【発明が解決しようとする課題】高速クロック信号およ
び低速クロック信号を使用する論理回路は前記ＰＬＬ発
生源からかなりの距離だけ離れて存在することがあり得
る。したがって、高速クロック信号と低速クロック信号
の遷移は主として異なる経路における伝搬遅延および容
量性負荷の相違によりシステムの種々の点において不一
致となることがある。多くの用途においては、使用する
ポイントにおいて高速クロック信号と低速クロック信号
の正確な整列が行なわれることは重要である。そうでな
ければ、データは不適切なポイントでクロッキングされ
無効なデータ転送を生じる結果となる。したがって、回
路設計者は一般にシステムの重要なポイントにおいて高
速クロック信号と低速クロック信号の適切な整列を保証
するためにかなりの時間と努力とを伝搬経路の詳細な分
析に費やしていた。不幸なことに、異なる周波数のクロ
ック信号のクロックエッジを整列する上での困難性のた
め、しばしば設計者はデータ転送のためにより多くのセ
ットアップおよびホールド時間を使用する必要があり、
これはシステムの動作速度および帯域幅を制限すること
になる。

【０００４】したがって、使用するポイントにおいて高
速クロック信号と低速クロック信号のクロックエッジの
間で適切な整列が行なわれるようにする改善されたクロ
ック発生回路の必要性が存在する。

【０００５】

【課題を解決するための手段および作用】簡単に言え
ば、本発明は第１および第２のクロック信号を発生する
ための回路を備え、該回路は前記第１のクロック信号を
発生しかつさらに各々実質的に前記第１のクロック信号
の遷移部分を中心とするウィンドウパルスを発生するた
めの第１の手段を含む。第２の手段が前記ウィンドウパ
ルスの第１の１つを受信したことに応じて前記第２のク
ロック信号の第１の状態を発生しかつ前記ウィンドウパ
ルスの第２の１つを受信したことに応じて前記第２のク
ロック信号の第２の状態を発生し、それによって前記第
２のクロック信号の遷移が実質的に前記第１のクロック
信号の遷移と整列するようにされる。

【０００６】他の態様では、本発明は第１および第２の
クロック信号を発生する方法であって、該方法は前記第
１のクロック信号を発生する段階とさらに各々実質的に
前記第１のクロック信号の遷移部分を中心とするウィン
ドウパルスを発生する段階を具備する。前記方法はまた
前記ウィンドウパルスの第１の１つを受信したことに応
じて前記第２のクロック信号の第１の状態を発生しかつ
前記ウィンドウパルスの第２の１つを受信したことに応
じて前記第２のクロック信号の第２の状態を発生し、そ
れによって前記第２のクロック信号の遷移が実質的に前
記第１のクロック信号の遷移と整列するようにする段階
を具備する。

【０００７】

【実施例】図１に示される集積回路１０は論理的に４つ
の象限部分または分割部分（ｑｕａｄｒａｎｔｓ）に分
割される。分割部分１２においては、高速クロック発生
器１４は、例えば、フェーズロックループ（図示せず）
を使用しかつＶＣＯ出力から高速クロックを取ることに
よって高速クロックＨＣＬＫを出力する。反対位相クロ
ック発生器１６は前記ＨＣＬＫクロック信号に応じて互
いに反対位相の高速クロック信号ＨＳＣＬＫおよび＊Ｈ
ＳＣＬＫを生成する。ここで、記号＊は信号の反転を表
わすために使用している。これらＨＳＣＬＫおよび＊Ｈ
ＳＣＬＫクロック信号は分割部分１８，１９および２０
に導かれ、これらの分割部分は高速クロック発生器１４
からかなりの距離に位置することがあり得る。分割部分
１８においては、低速クロック発生器２２は前記ＨＳＣ
ＬＫクロック信号に基づきＬＳＣＬＫおよび＊ＬＳＣＬ
Ｋ低速クロック信号を発生する。部分１８におけるＨＳ
ＣＬＫおよび＊ＨＳＣＬＫクロック信号とＬＳＣＬＫお
よび＊ＬＳＣＬＫクロック信号は高速クロック信号およ
び低速クロック信号を必要とするその部分内の論理回路
に供給されサービスを行なう。ＬＳＣＬＫおよび＊ＬＳ
ＣＬＫクロック信号はＨＳＣＬＫとアライメントを維持
するが、それは前者（ＬＳＣＬＫおよび＊ＬＳＣＬＫ）
は局部的な象限部分において後者（ＨＳＣＬＫ）から得
られるからである。同様に、４分割部分１９および２０
における、それぞれ、低速クロック発生器２４および２
６もまたその局部的な４分割部分において使用するため
にＨＳＣＬＫクロック信号に基づきＬＳＣＬＫおよび＊
ＬＳＣＬＫ低速クロック信号を発生する。

【０００８】本発明の重要な特徴は局部的な（ｌｏｃａ
ｌ）４分割部分内で前記ＨＳＣＬＫクロック信号からＬ
ＳＣＬＫおよび＊ＬＳＣＬＫクロック信号を生成するこ
とである。前記ＬＳＣＬＫおよび＊ＬＳＣＬＫクロック
信号は前記ＨＳＣＬＫクロック信号とアライメントを維
持することが重要である。したがって、４分割部分１２
の物理的領域はＬＳＣＬＫおよび＊ＬＳＣＬＫがＨＳＣ
ＬＫクロック信号と不整列となるほど遠く伝搬しないよ
うに選択されなければならない。いったんある４分割部
分が大きくなりＨＳＣＬＫおよびＬＳＣＬＫクロックの
アライメントが再び問題になれば、そのＩＣをさらに細
分して２２のような他の低速クロック発生器を導入する
必要がある。１つの分割部分ごとにＨＳＣＬＫクロック
信号を受ける１つの低速クロック発生器がある。特定の
ＩＣにおける分割部分の数は相対的な大きさおよびルー
ティングの程度による。

【０００９】反対位相クロック発生器１６が図２に示さ
れており、そこでは前記ＨＣＬＫクロック信号がインバ
ータ３０，３２，３４および３６を介してＡＮＤゲート
３８の第１の入力に印加されている。インバータ３０の
出力はインバータ４０および４２を介してＡＮＤゲート
４４の第１の入力に結合されている。ＡＮＤゲート３８
の出力はＨＳＣＬＫクロック信号を提供し、該ＨＳＣＬ
Ｋクロック信号はインバータ４６を介してＡＮＤゲート
４４の第２の入力に供給されている。同様に、ＡＮＤゲ
ート４４の出力は＊ＨＳＣＬＫクロック信号を提供し、
該＊ＨＳＣＬＫクロック信号はインバータ４８を介して
ＡＮＤゲート３８の第２の入力に印加さている。ノード
５０におけるインバータ３４の出力はインバータ５２を
介してインバータ４２の入力に結合され、一方ロード５
４におけるインバータ４０の出力はインバータ５６を介
してインバータ３６の入力に結合されている。

【００１０】前記ＨＣＬＫクロック信号が論理“０”に
切り替わったとき、インバータ３０の出力は論理“１”
になる。インバータ４０はノード５０が論理“１”に切
り替わる前にノード５４を論理“０”に切り替えるよう
試みるが、それはノード５４はＨＣＬＫクロック信号か
らインバータ２個分の遅延のみであるのに対し、ノード
５０はインバータ３個分の遅延を有するからである。し
かしながら、ノード５４の論理“０”への遷移はインバ
ータ５２によって低速化され、それはノード５０はＨＣ
ＬＫクロック信号が論理“０”に変化した後も依然とし
てインバータ２個分の遅延の間論理“０”であるためで
ある。インバータ５２はインバータ３４の出力が状態を
変化させるまでノード５４を論理“１”に保持するよう
作用する。ＨＣＬＫクロック信号が論理“１”に切り替
わる場合も同じ筋書きに従う。したがって、インバータ
３６および４２の遷移は１８０°位相が異なってオーバ
ラップしかつほぼマークレベルの５０％で交差し、それ
によってＨＣＬＫクロック信号とノード５０および５４
との間の等しくない数のインバータによって引き起こさ
れる遅延の差を克服する。

【００１１】インバータ３６の出力が論理“０”である
場合は、ＡＮＤゲート３８の出力におけるＨＳＣＬＫク
ロック信号は論理“０”に移行する。ＡＮＤゲート４４
は論理“１”の＊ＨＳＣＬＫクロック信号を提供するた
めにインバータ４２および４６の出力から論理“１”を
受信する。インバータ４２の出力が論理“０”に移行し
たとき、＊ＨＳＣＬＫクロック信号は論理“０”に移行
する。ＡＮＤゲート３８は論理“１”のＨＳＣＬＫクロ
ック信号を提供するためにインバータ３６および４８の
出力から論理“１”を受信する。したがって、ＨＳＣＬ
Ｋおよび＊ＨＳＣＬＫクロック信号は反対位相で、マー
クレベルのほぼ５０％で切り替わりかつＨＣＬＫクロッ
ク信号の周波数で動作する。ＨＣＬＫおよびＨＳＣＬＫ
は同相で動作する。

【００１２】タイムスロットウィンドウ発生器５８もま
た４分割部分１２に配置されＨＣＬＫクロック信号の４
クロックサイクル毎の立上りエッジを中心とした１０ｎ
ｓの＊ＷＩＮＤＯＷ（＊ウィンドウ）パルス（ＨＣＬＫ
の半サイクル：ｏｎｅ−ｈａｌｆｃｙｃｌｅｏｆ
ＨＣＬＫ）を発生する。タイムスロットウィンドウ発生
器５８の実施例は「クロック信号を整列する回路および
方法（ＣＩＲＣＵＩＴＡＮＤＭＥＴＨＯＤＯＦＡ
ＬＩＧＮＩＮＧＣＬＯＣＫＳＩＧＮＡＬＳ）」と題
する、米国特許第５，１４４，１７０号にＮ分周回路１
４として開示されており、この特許は本明細書に参照の
ため導入される。前記５，１４４，１７０号特許におけ
るＮ分周回路１４は論理“１”のＷＩＮＤＯＷパルスを
発生するが、動作原理は余分のインバータと共に論理
“０”の＊ＷＩＮＤＯＷパルスを生成するのと同じであ
る。＊ＷＩＮＤＯＷパルスはそれぞれ４分割部分１８，
１９および２０における低速クロック発生器２２，２４
および２６に分配される。

【００１３】図３に移ると、低速クロック発生器２２が
さらに詳細に示されている。低速クロック発生器２２お
よび２６は同じ構成を有する。ＬＳＣＬＫおよび＊ＬＳ
ＣＬＫクロック信号を発生するプロセスは前記ＨＳＣＬ
Ｋクロック信号の４つごとの立上りエッジを中心とする
＊ＷＩＮＤＯＷパルスを受けることによって開始され
る。＊ＷＩＮＤＯＷパルスはＨＳＣＬＫが論理“１”に
変化する前に論理“０”に移行するから、＊ＷＩＮＤＯ
Ｗパルスの立下りエッジとＨＳＣＬＫクロック信号の立
上りエッジとの間の時間はＨＳＣＬＫクロック信号に整
列したＬＳＣＬＫおよび＊ＬＳＣＬＫクロック信号を発
生する機会を提供する。

【００１４】始めに、論理“１”のＲＥＳＥＴパルスを
ＮＯＲゲート６０に印加するものとする。ＮＯＲゲート
６０の出力（ＳＥＬＥＣＴ）は論理“０”に移行しかつ
インバータ６２の出力に論理“１”を生成する。論理
“０”の＊ＷＩＮＤＯＷパルスはインバータ６８からの
論理“１”によって転送ゲート６４をイネーブルする。
インバータ７０の出力は論理“０”に移行する。＊ＷＩ
ＮＤＯＷが論理“１”に戻ったとき、論理“１”の＊Ｗ
ＩＮＤＯＷ信号とインバータ６８からの論理“０”によ
って転送ゲート６４はディスエーブルされ、一方転送ゲ
ート７２はイネーブルされる。低速クロック発生器２２
の転送ゲートはそれらのドレインおよびソースが一緒に
接続されたバック−バック（ｂａｃｋ−ｔｏ−ｂａｃ
ｋ）ｎチャネルおよびｐチャネルトランジスタ（図示せ
ず）から構成することができる。転送ゲートの反転入力
はｐチャネルトランジスタのゲートであり、一方非反転
入力はｎチャネルトランジスタのゲートである。インバ
ータ７０からの論理“０”は転送ゲート７２を通ってＮ
ＯＲゲート６０の第２の入力に至る。ＲＥＳＥＴ信号が
論理“０”に戻った後、ＳＥＬＥＣＴはＮＯＲゲート６
０の両方の入力に論理“０”が与えられて論理“１”に
移行する。低速クロック発生器２２はＬＳＣＬＫおよび
＊ＬＳＣＬＫクロック信号の発生を開始する用意ができ
ている。

【００１５】次の＊ＷＩＮＤＯＷパルスは転送ゲート６
４をイネーブルしてインバータ６２からの論理“０”を
通過させかつインバータ７０の出力に論理“１”を生成
する。インバータ７０からの出力信号はまたインバータ
７４，７６，７８，８０，８２，８４，８６および８８
を通って伝搬し可変長の遅延経路を生成する。インバー
タ７４〜８８は各々例えば０．５ｎｓの遅延を有する。
例えば、インバータ７０からの出力信号はインバータ７
６の出力まで１．０ｎｓ遅延し、インバータ８０の出力
まで２．０ｎｓ遅延し、インバータ８４の出力まで３．
０ｎｓ遅延し、そしてインバータ８８の出力まで４．０
ｎｓだけ遅延する。シフトレジスタ９０および９２はイ
ンバータ１０４，１０６，１０８，１１０および１１２
によって転送ゲート９４，９６，９８，１００および１
０２を制御しＬＳＣＬＫ信号をＨＳＣＬＫクロック信号
と整列するのに必要な適切に遅延された信号をタップ出
力する。例えば、転送ゲート９４をイネーブルすること
によりインバータ７０からノード１１６におけるＮＯＲ
ゲート１１４の第１の入力への出力信号に対し（転送ゲ
ート９４の遅延を無視すると）ゼロ遅延を生じる結果と
なる。前記範囲の他端においては、転送ゲート１０２を
イネーブルすることによりインバータ７０からノード１
１６への出力信号に対し、前と同様に転送ゲート１０２
を通る遅延を無視すると、４．０ｎｓの遅延を生じる結
果となる。

【００１６】シフトレジスタ９０および９２は５ビット
幅でありかつ“００１００”（１つの論理“１”および
残りは論理“０”）の初期パターンを受信する。シフト
レジスタ９０および９２の単一の論理“１”は左入力Ｌ
ＩＮまたは右入力ＲＩＮからの対応する論理“０”の充
填（ｆｉｌｌ）によって右シフトされあるいは左シフト
される。ＮＯＲゲート６０の出力状態は相互に排他的な
方法でシフトレジスタの制御を選択し、これについては
後にさらに説明する。

【００１７】論理“１”のＳＥＬＥＣＴ信号はシフトレ
ジスタ９０に格納されたビットパターンをイネーブルし
てＬＳＣＬＫのロー状態の間に転送ゲート９４〜１０２
を制御する。論理“０”のＳＥＬＥＣＴ信号はシフトレ
ジスタ９２に格納されたビットパターンをイネーブルし
てＬＳＣＬＫのハイ状態の間転送ゲート９４〜１０２を
制御する。上に述べたように、ＳＥＬＥＣＴ信号は現在
論理“１”の出力状態を有している。したがって、シフ
トレジスタ９０のＱ０〜Ｑ４出力における“００１０
０”のビットパターンは転送ゲート９８をイネーブルし
かつ転送ゲート９４，９６，１００および１０２をディ
スエーブルする。インバータ７０からの論理“１”はイ
ンバータ８０の出力へと２．０ｎｓだけ遅延され、かつ
次に転送ゲート９８を通ってＮＯＲゲート１１４の出力
に論理“０”を生成する。ＡＮＤゲート１１８の１つの
入力が論理“０”であれば、その出力におけるＬＳＣＬ
Ｋクロック信号もまた論理“０”である。ＡＮＤゲート
１２０はインバータ１２２および１２４の出力から論理
“１”を受信し論理“１”の＊ＬＳＣＬＫクロック信号
を提供する。ＬＳＣＬＫおよび＊ＬＳＣＬＫクロック信
号はバッファ１２６および１２７によってバッファリン
グされる。したがって、ＬＳＣＬＫのロー状態および＊
ＬＳＣＬＫのハイ状態が第１の＊ＷＩＮＤＯＷパルスに
よってＨＳＣＬＫの立上りエッジにおける遷移と共に理
想的に出力される。

【００１８】＊ＷＩＮＤＯＷが論理“１”に戻った後、
転送ゲート７２は論理“１”をインバータ７０からＮＯ
Ｒゲート６０の第２の入力にわたす。前記ＳＥＬＥＣＴ
信号は論理“０”に移行し、かつインバータ６２の出力
は論理“１”に移行する。次の＊ＷＩＮＤＯＷパルスは
４つのＨＣＬＫサイクル後に発生しかつ転送ゲート６４
を再びイネーブルする。インバータ７０の出力は論理の
“０”に移行する。ＮＯＲゲート６０からの論理“０”
のＳＥＬＥＣＴは“００１００”出力状態を有するシフ
トレジスタ９２を選択し、それによって転送ゲート９８
がインバータ７０からの２．０ｎｓ遅延した論理“０”
をノード１１６にわたすようイネーブルする。ＮＯＲゲ
ート１１４の出力は論理“１”に移行し、かつインバー
タ１２２の出力は論理“０”に移行する。ＡＮＤゲート
１２０の１つの入力が論理“０”であれば、その出力に
おける＊ＬＳＣＬＫクロック信号もまた論理“０”であ
る。ＡＮＤゲート１１８はインバータ１２８およびＮＯ
Ｒゲート１１４から論理“１”を受信し論理“１”のＬ
ＳＣＬＫクロック信号を提供する。ＬＳＣＬＫのハイ状
態および＊ＬＳＣＬＫのロー状態がこのようにして第２
の＊ＷＩＮＤＯＷパルスによってＨＳＣＬＫの立上りエ
ッジに遷移を有し理想的に発生され、それによって１つ
のサイクルを完了する。もしＨＳＣＬＫおよびＬＳＣＬ
Ｋの遷移が整列していなければ、低速クロック発生器２
２は以下に述べるように必要な訂正を行う。ＬＳＣＬＫ
および＊ＬＳＣＬＫクロック信号はオーバラップせずか
つ反対位相である。

【００１９】ＬＳＣＬＫおよび＊ＬＳＣＬＫクロック信
号は局部的な４分割部分においてＨＳＣＬＫクロック信
号に整列されなければならない。本発明の重要な特徴は
バッファリングされたＬＳＣＬＫおよび＊ＬＳＣＬＫク
ロック信号を監視しかつ＊ＷＩＮＤＯＷパルスの間にＨ
ＳＣＬＫクロック信号に対し比較を行なうことが可能な
ことである。制御回路１３０はこの比較を行ないかつそ
の結果をシフトレジスタ９０および９２の値を調整する
ために使用し、これらの値は次に転送ゲート９４〜１０
２およびインバータ７４〜８８を介してＬＳＣＬＫおよ
び＊ＬＳＣＬＫクロック信号の遅延を制御する。シフト
レジスタ９０はＬＳＣＬＫの立下りエッジを制御し、一
方シフトレジスタ９２はＬＳＣＬＫの立上りエッジを制
御する。もしＬＳＣＬＫおよび＊ＬＳＣＬＫクロック信
号がＨＳＣＬＫクロック信号より遅れていれば、対応す
るシフトレジスタにおける論理“１”の位置がより少な
い遅延になるよう左にシフトされる。逆に、もしＬＳＣ
ＬＫおよび＊ＬＳＣＬＫクロック信号がＨＳＣＬＫクロ
ック信号に先行していれば、論理“１”の位置がより多
くの遅延のために右にシフトされる。

【００２０】制御回路１３０が図４および図５に示され
ておりＬＳＣＬＫクロック信号の立下りエッジおよび立
上りエッジを監視するために別個の部分を備えている。
始めに、ＮＡＮＤゲート１３２がＨＳＣＬＫクロック信
号およびＬＳＣＬＫクロック信号を受信するＬＳＣＬＫ
の立下りエッジを監視する場合を考える。ＬＳＣＬＫの
立下りエッジがＨＳＣＬＫの立上りエッジに対しアライ
メントがチェックされる場合に＊ＷＩＮＤＯＷの間ＳＥ
ＬＥＣＴが論理“１”であることを思い起こすべきであ
る。ＳＥＬＥＣＴ信号はインバータ１３４および１３６
を通って依然として論理“１”でありＮＡＮＤゲート１
３２および１５０によるＨＳＣＬＫおよびＬＳＣＬＫの
間の何らかの不整列を検出可能にする。論理“０”のＳ
ＥＬＥＣＴ信号はＮＡＮＤゲート１３２および１５０に
よる検出をディスエーブルする。ＮＡＮＤゲート１３２
の出力信号はＮＡＮＤラッチ１３８〜１４０に印加され
る。ＨＳＣＬＫクロック信号およびＬＳＣＬＫクロック
信号もまたインバータ１４４および１４６によって反転
されかつＮＡＮＤゲート１５０の入力に印加される。＊
ＷＩＮＤＯＷパルスはインバータ１４８によって反転さ
れかつＮＡＮＤゲート１３２および１５０に印加され
る。ＮＡＮＤゲート１５０の出力信号はＮＡＮＤラッチ
１５２〜１５４に印加される。

【００２１】もしＬＳＣＬＫの立下りエッジがＨＳＣＬ
Ｋの立上りエッジより遅れる（時間的に後に発生する）
ことになれば、ＮＡＮＤゲート１３２の全ての入力はＬ
ＳＣＬＫの立下りエッジの前は論理“１”である。論理
“０”パルスはＮＡＮＤゲート１３２の出力に現われ
る。もし論理“０”のパルスが充分な持続時間、例えば
１．０ｎｓ、を有していれば、ＮＡＮＤラッチ１３８〜
１４０はその出力に論理“１”をラッチし、それによっ
てＨＳＣＬＫおよびＬＳＣＬＫクロック信号の不整列を
表示しかつ最終的にシフトレジスタ９０の論理“１”を
左側に１ポジションだけシフトしてＬＳＣＬＫの遅延を
低減することにより訂正動作を開始する。容量１５６お
よび１５８は、それぞれ、ＮＡＮＤゲート１３２および
１５０の出力に結合され応答を遅くしかつＮＡＮＤラッ
チをトリガする前にＨＳＣＬＫおよびＬＳＣＬＫが少な
くとも１．０ｎｓだけ離れることを保証する。

【００２２】ＮＡＮＤラッチ１３８〜１４０の出力に論
理“１”を確立しその立下りエッジにおいて遅延したＬ
ＳＣＬＫクロック信号を示せば、シフトレジスタ９０に
おいて論理“１”を１ポジションだけ左に移動させるこ
とによりＬＳＣＬＫクロック信号の遅延を低減すること
が必要である。したがって、ＮＡＮＤラッチ１３８〜１
４０からの論理“１”は図５のインバータ１６０によっ
て反転されかつＮＯＲゲート１６２の第１の入力に印加
される。ＮＯＲゲート１６２の第２の出力はシフトレジ
スタ９０からＬＯＵＴ信号を受信する。ＬＯＵＴは最も
左のビット位置の論理状態である。もしＬＯＵＴが論理
“０”であれば、シフトレジスタ９０は左にシフトす
る。もしＬＯＵＴが論理“１”であれば、シフトレジス
タ９０は限界に達しておりかつ左にシフトすることがで
きない。シフトレジスタ９０の現在の状態は“００１０
０”であり、したがって、ＬＯＵＴは論理“０”であり
左シフトが可能である。ＮＯＲゲート１６２の入力にお
いて論理“０”であれば、その出力は論理“１”に移行
する。＊ＬＳＣＬＫおよび＊ＷＩＮＤＯＷが論理“１”
である場合は、ＡＮＤゲート１６４はＮＯＲゲート１６
２からおよび図４のＡＮＤゲート１６６から論理“１”
をそれぞれ受信する。Ｃ２制御信号は論理“１”に移行
しシフトレジスタ９０において左シフト動作を開始す
る。シフトレジスタ９０のＱ０〜Ｑ４出力の状態は“０
１０００”に移行し、それによって転送ゲート９６をイ
ネーブルしかつＬＳＣＬＫクロック信号の遅延を１．０
ｎｓだけ低減してＨＳＣＬＫおよびＬＳＣＬＫクロック
信号をより近い整列状態にする。もしＬＳＣＬＫの立下
りエッジおよびＨＳＣＬＫの立上りエッジが依然として
１．０ｎｓより多く不整列となっていれば、ＮＡＮＤラ
ッチ１３８〜１４０は引続く＊ＷＩＮＤＯＷパルスの間
他の論理“１”をラッチし、その結果シフトレジスタ９
０に対する他の左シフトを生じさせる。このプロセスが
ＬＳＣＬＫの立下りエッジおよびＨＳＣＬＫの立上りエ
ッジが１．０ｎｓ内で成立するまで、あるいはシフトレ
ジスタ９０がその動作限界に到達するまで続けられる。
シフトレジスタ９０および９２の幅は意図する用途に対
して適切な調整範囲を提供するよう選択されるべきであ
る。

【００２３】これに対し、ＬＳＣＬＫの立下りエッジが
ＨＳＣＬＫの立上りエッジに先行する（時間的に早く発
生する）場合は、ＮＡＮＤゲート１５０の全ての入力は
ＬＳＣＬＫの立下りエッジの後に論理“１”となるが、
それはＨＳＣＬＫおよびＬＳＣＬＫはインバータ１４４
および１４６によって反転されるからである。論理
“０”のパルスがＮＡＮＤゲート１５０の出力に現われ
る。もし前記論理“０”のパルスが持続時間が少なくと
も１．０ｎｓあれば、ＮＡＮＤラッチ１５２〜１５４は
その出力に論理“１”をラッチし、それによってＨＳＣ
ＬＫおよびＬＳＣＬＫクロック信号の不整列を示しかつ
最終的にシフトレジスタ９０の論理“１”を１ポジショ
ンだけ右にシフトしてＬＳＣＬＫの遅延を増大させるこ
とにより訂正動作を開始する。

【００２４】ＮＡＮＤラッチ１５２〜１５４の出力にお
ける論理“１”はその立下りエッジにおいて先行するＬ
ＳＣＬＫクロック信号を示している。シフトレジスタ９
０の論理“１”を１ポジションだけ右にシフトすること
によりＬＳＣＬＫクロック信号の遅延を増大させること
が必要である。したがって、ＮＡＮＤラッチ１５２〜１
５４からの論理“１”は図５のインバータ１７０によっ
て反転されかつＮＯＲゲート１７２の第１の入力に印加
される。ＮＯＲゲート１７２の第２の入力はシフトレジ
スタ９０からＲＯＵＴ信号を受信する。ＲＯＵＴは最も
右側のビット位置の論理状態である。もしＲＯＵＴが論
理“０”であれば、シフトレジスタ９０は右にシフトす
ることができる。もしＲＯＵＴが論理“１”であれば、
シフトレジスタ９０は限界に到達しておりかつ右にシフ
トできない。もしシフトレジスタ９０の現在の状態が
“００１００”であれば、ＲＯＵＴは論理“０”であり
かつ右シフトは有効である。ＮＯＲゲート１７２の入力
に論理“０”を受けると、その出力は論理“１”に移行
する。＊ＬＳＣＬＫおよび＊ＷＩＮＤＯＷが論理“１”
である場合は、ＡＮＤゲート１７４はＮＯＲゲート１７
２からおよび図４のＡＮＤゲート１６６からそれぞれ論
理“１”を受信する。前記Ｃ１制御信号は論理“１”に
移行しシフトレジスタ９０において右シフト動作を開始
する。シフトレジスタ９０のＱ０〜Ｑ４の出力状態は
“０００１０”に移行し、それによって転送ゲート１０
０をイネーブルしかつＬＳＣＬＫクロック信号の遅延を
１．０ｎｓだけ増大してＨＳＣＬＫおよびＬＳＣＬＫク
ロック信号をより近く整列するようにさせる。もしＬＳ
ＣＬＫの立下りエッジおよびＨＳＣＬＫ立上りエッジが
依然として１．０ｎｓより多く不整列になっていれば、
ＮＡＮＤラッチ１５２〜１５４は引続く＊ＷＩＮＤＯＷ
パルスの間他の論理“１”をラッチし、その結果シフト
レジスタ９０に対する他の右シフトを生じさせる。この
プロセスはＬＳＣＬＫの立下りエッジおよびＨＳＣＬＫ
立上りエッジが１．０ｎｓ内で整列するまで続けられ
る。

【００２５】ＮＡＮＤラッチ１３８〜１４０および１５
２〜１５４はＬＳＣＬＫの立上りエッジがＨＳＣＬＫの
立上りエッジに対しアライメントがチェックされる場合
に次の＊ＷＩＮＤＯＷパルスの後にクリアされる。論理
“１”のＬＳＣＬＫおよび論理“１”の＊ＷＩＮＤＯＷ
がＡＮＤゲート１７６に印加されると、ＮＯＲゲート１
７８の出力に論理“０”が発生する。ＮＡＮＤラッチ１
３８〜１４０および１５２〜１５４の出力は論理“０”
に戻る。

【００２６】制御回路１３０はまた前記ＲＥＳＥＴ信号
がアクティブ論理“１”でありかつ＊ＬＳＣＬＫおよび
＊ＷＩＮＤＯＷが論理“１”であってＡＮＤゲート１６
６の出力を論理“１”にさせる場合にＣ０制御信号をシ
フトレジスタ９０に供給する。ＡＮＤゲート１８０から
の該Ｃ０制御信号はシフトレジスタ９０をその初期状態
“００１００”にリセットする。ＮＯＲゲート１８２は
ＮＯＲゲート１６２および１７２が論理“０”であり
（左シフトまたは右シフト動作がなく、かつリセットが
ない）場合および＊ＬＳＣＬＫ＊ＷＩＮＤＯＷが論理
“１”であってＡＮＤゲート１６６の出力を論理“１”
にさせている場合にＣ３制御信号をアクティベイトす
る。ＡＮＤゲート１８４からのＣ３制御信号はシフトレ
ジスタ９０の現在の状態をリフレッシュする。ＮＯＲゲ
ート６０からのＳＥＬＥＣＴ信号は直接Ｃ４制御信号と
して供給されシフトレジスタ９０のＱ０〜Ｑ４出力を交
互にイネーブルしかつトライステート化する。

【００２７】制御回路１３０の他の部分はＬＳＣＬＫク
ロック信号の立上りエッジを監視してＨＳＣＬＫクロッ
ク信号との総合的なアライメントを維持する。ＮＡＮＤ
ゲート１９２はＨＳＣＬＫクロック信号およびインバー
タ１９４によって反転されたＬＳＣＬＫクロック信号を
受信する。ＬＳＣＬＫの立上りエッジがＨＳＣＬＫの立
上りエッジに対しアライメントがチェックされた場合、
＊ＷＩＮＤＯＷパルスの間前記ＳＥＬＥＣＴ信号は論理
“０”である。ＳＥＬＥＣＴ信号はインバータ１３４に
続き論理“１”となりＮＡＮＤゲート１９２および２０
４によるＨＳＣＬＫおよびＬＳＣＬＫの間の何らかの不
整列の検出を可能にする。論理“１”のＳＥＬＥＣＴ信
号はＮＡＮＤゲート１９２および２０４による検出をデ
ィスエーブルする。ＮＡＮＤゲート１９２の出力はＮＡ
ＮＤラッチ１９８〜２００に印加される。ＬＳＣＬＫク
ロック信号およびＨＳＣＬＫクロック信号は、インバー
タ２０２によって反転され、ＮＡＮＤゲート２０４の入
力に印加される。＊ＷＩＮＤＯＷパルスはインバータ２
０６によって反転されかつＮＡＮＤゲート１９２および
２０４に印加される。ＮＡＮＤゲート２０４の出力信号
はＮＡＮＤラッチ２０８〜２１０に印加される。

【００２８】もしＬＳＣＬＫの立上りエッジがＨＳＣＬ
Ｋの立上りエッジより遅れれば、ＮＡＮＤゲート１９２
の全ての入力は論理“１”となるが、それはＬＳＣＬＫ
がインバータ１９４によって反転されるからである。論
理“０”のパルスがＮＡＮＤゲート１９２の出力に現わ
れる。もし該論理“０”のパルスが少なくとも１．０ｎ
ｓの持続時間を有していれば、ＮＡＮＤラッチ１９８〜
２００はその出力において論理“１”をラッチし、それ
によってＨＳＣＬＫおよびＬＳＣＬＫクロック信号の不
整列を表示し、かつ最終的にシフトレジスタ９２の論理
“１”を１ポジションだけ左にシフトしてＬＳＣＬＫの
遅延を低減することにより訂正動作を開始する。容量２
１２および２１４は、それぞれ、ＮＡＮＤゲート１９２
および２０４の出力に結合することができ、応答を遅く
しかつＮＡＮＤラッチをトリガする前にＨＳＣＬＫおよ
びＬＳＣＬＫが少なくとも１．０ｎｓだけ離れることを
保証する。

【００２９】ＮＡＮＤラッチ１９８〜２００の出力にお
いて論理“１”が出力されその立上りエッジにおけるＬ
ＳＣＬＫクロック信号の遅延を示していれば、シフトレ
ジスタ９２の論理“１”を１ポジションだけ左にシフト
することによりＬＳＣＬＫクロック信号の遅延を低減す
る必要がある。したがって、ＮＡＮＤラッチ１９８〜２
００からの論理“１”は図５のインバータ２１８によっ
て反転されかつＮＯＲゲート２２０の第１の入力に印加
される。ＮＯＲゲート２２０の第２の入力はシフトレジ
スタ９２からＬＯＵＴ信号を受信する。ＬＯＵＴは最も
左のビット位置の論理状態である。もしＬＯＵＴが論理
“０”であれば、シフトレジスタ９２は左にシフトする
ことができる。もしＬＯＵＴが論理“１”であれば、シ
フトレジスタ９２は限界に達しておりかつ左シフトでき
ない。もしシフトレジスタ９２の現在の状態が“００１
００”であれば、ＬＯＵＴは論理“０”でありかつ左シ
フトが可能である。ＮＯＲゲート２２０の入力に論理
“０”があれば、その出力は論理“１”に移行する。Ｌ
ＳＣＬＫおよび＊ＷＩＮＤＯＷが論理“１”である場合
は、ＡＮＤゲート２２２はＮＯＲゲート２２０からおよ
び図４のＡＮＤゲート２２４からそれぞれ論理“１”を
受信する。Ｃ７制御信号は論理“１”に移行してシフト
レジスタ９２における左シフト動作を開始する。シフト
レジスタ９２のＱ０〜Ｑ４出力状態は“０１０００”に
移行し、それによって転送ゲート９６をイネーブルしか
つＬＳＣＬＫクロック信号の遅延を１．０ｎｓだけ低減
しＨＳＣＬＫおよびＬＳＣＬＫクロック信号をより近い
整列状態にする。もしＨＳＣＬＫの立上りエッジおよび
ＬＳＣＬＫの立上りエッジが依然として１．０ｎｓより
多く不整列になっていれば、ＮＡＮＤラッチ１９８〜２
００は引続く＊ＷＩＮＤＯＷパルスの間他の論理“１”
をラッチしその結果シフトレジスタ９２に対する他の左
シフトを生じさせる。このプロセスはＨＳＣＬＫの立上
りエッジおよびＬＳＣＬＫの立上りエッジが１．０ｎｓ
内で整列するまで続けられる。

【００３０】逆に、もしＬＳＣＬＫの立上りエッジがＨ
ＳＣＬＫの立上りエッジより先行していれば、ＮＡＮＤ
ゲート２０４の全ての入力はＬＳＣＬＫの立上りエッジ
の後に論理“１”となり、それはＨＳＣＬＫはインバー
タ２０２によって反転されるからである。論理“０”の
パルスがＮＡＮＤゲート２０４の出力に現われる。もし
該論理“０”のパルスが少なくとも１．０ｎｓの持続時
間を有していれば、ＮＡＮＤラッチ２０８〜２１０はそ
の出力に論理“１”をラッチし、それによってＨＳＣＬ
ＫおよびＬＳＣＬＫクロック信号の不整列を示しかつ結
局シフトレジスタ９２の中の論理“１”を１ポジション
だけ右にシフトしてＬＳＣＬＫの遅延を増大することに
より訂正動作を開始する。

【００３１】ＮＡＮＤラッチ２０８〜２１０の出力にお
ける論理“１”はその立上りエッジにおける先行するＬ
ＳＣＬＫクロック信号を示している。シフトレジスタ９
２における論理“１”を１ポジションだけ右にシフトす
ることによりＬＳＣＬＫクロック信号の遅延を増大させ
る必要がある。したがって、ＮＡＮＤラッチ２０８〜２
１０からの論理“１”が図５のインバータ２２８によっ
て反転されかつＮＯＲゲート２３０の第１の入力に印加
される。ＮＯＲゲート２３０の第２の入力はシフトレジ
スタ９２からＲＯＵＴ信号を受信する。ＲＯＵＴは最も
右のビット位置の論理状態である。もしＲＯＵＴが論理
“０”であれば、シフトレジスタ９２は右にシフトする
ことができる。もしＲＯＵＴが論理“１”であれば、シ
フトレジスタ９２は限界に達しておりかつ右シフトでき
ない。もしシフトレジスタ９２の現在の状態が“００１
００”であれば、ＲＯＵＴは論理“０”でありかつ右シ
フトは有効である。ＮＯＲゲート２３０の入力に論理
“０”があれば、その出力は論理“１”になる。ＬＳＣ
ＬＫおよび＊ＷＩＮＤＯＷが論理“１”である場合に
は、ＡＮＤゲート２３２はＮＯＲゲート２３０からおよ
び図４のＡＮＤゲート２２４からそれぞれ論理“１”を
受信する。Ｃ６制御信号は論理“１”に移行しシフトレ
ジスタ９２において右シフト動作を開始する。シフトレ
ジスタ９２のＱ０〜Ｑ４出力の状態は“０００１０”に
移行しそれによって転送ゲート１００をイネーブルしか
つＬＳＣＬＫクロック信号の遅延を１．０ｎｓだけ増大
しＨＳＣＬＫおよびＬＳＣＬＫクロック信号をより近い
整列状態にする。もしＨＳＣＬＫの立上りエッジおよび
ＬＳＣＬＫの立上りエッジが依然として１．０ｎｓより
多く不整列になっていれば、ＮＡＮＤラッチ２０８〜２
１０は引続く＊ＷＩＮＤＯＷパルスの間他の論理“１”
をラッチしその結果シフトレジスタ９２に対する他の右
シフトが生じる。このプロセスがＨＳＣＬＫの立上りエ
ッジとＬＳＣＬＫの立上りエッジとが１．０ｎｓ内で整
列するまで続けられる。

【００３２】ＮＡＮＤラッチ１９８〜２００および２０
８〜２１０はＬＳＣＬＫの立下りエッジがＨＳＣＬＫの
立上りエッジに対しアライメントチェックされた場合に
次の＊ＷＩＮＤＯＷパルスの後にクリアされる。ＡＮＤ
ゲート２３６に印加される論理“１”の＊ＬＳＣＬＫお
よび論理“１”の＊ＷＩＮＤＯＷによってＮＯＲゲート
２３８の出力に論理“０”が生成される。ＮＡＮＤラッ
チ１９８〜２００および２０８〜２１０の出力は論理ゼ
ロに戻る。

【００３３】制御回路１３０はまた前記ＲＥＳＥＴ信号
がアクティブな論理“１”でありかつ＊ＬＳＣＬＫおよ
び＊ＷＩＮＤＯＷが論理“１”であってＡＮＤゲート１
６６の出力を論理“１”とする場合にシフトレジスタ９
２にＣ５制御信号を提供する。ＡＮＤゲート２４０から
のＣ５制御信号はシフトレジスタ９２を“００１００”
の初期状態にリセットする。ＮＯＲゲート２４２はＮＯ
Ｒゲート２２０および２３０が論理“０”である場合
（左シフトまたは右シフト動作がなく、かつリセット機
能がない場合）および＊ＬＳＣＬＫおよび＊ＷＩＮＤＯ
Ｗが論理“１”であってＡＮＤゲート１６６の出力を論
理“１”にする場合にＣ８制御信号をアクティベイトす
る。ＡＮＤゲート２４４からの前記Ｃ８制御信号はシフ
トレジスタ９２における現在の状態をリフレッシュす
る。インバータ１３４によって反転されたＳＥＬＥＣＴ
信号は直接Ｃ９制御信号として供給されシフトレジスタ
のＱ０〜Ｑ４出力を交互にイネーブルしかつトライステ
ート化する。

【００３４】他の特徴は調整範囲をより大きくするため
に例えば１１またはそれ以上にシフトレジスタ９０およ
び９２を広くし９４〜１０２のような対応する転送ゲー
トおよび７４〜８８のようなインバータを設けることで
ある。低速クロック発生器２２の調整の分解能は７４〜
７６のような２つのインバータの遅延によって決定され
る。したがって、インバータ７４〜８８は調整の分解能
を増大するために遅延が少なくなるようにされる。

【００３５】本発明の特定の実施例が説明されかつ示さ
れたが、当業者にはさらに他の修正および改善を成すこ
とができるであろう。本発明は示された特定の形態に限
定されるものではなくかつ添付の特許請求の範囲によっ
てこの発明の精神および範囲から離れることのない全て
の修正を含むことを意図するものであることが理解され
る。

【００３６】

【発明の効果】以上のように、本発明によれば、異なる
周波数の２つ以上のクロック信号を使用するデジタルシ
ステムなどにおいて、高速クロック信号と低速クロック
信号とを使用ポイントにおいて適切に整列することがで
きる。したがって、データ転送のためにより多くのセッ
トアップ時間およびホールド時間を使用する必要がなく
なり、システムの動作速度および帯域幅に対する制限が
緩和される。

【図面の簡単な説明】

【図１】４つの部分に分割された集積回路を示すブロッ
ク図である。

【図２】図１の回路における反対位相クロック発生器を
示す電気回路図である。

【図３】図１の回路における低速クロック発生器を示す
ブロック回路図である。

【図４】図３の回路における制御回路の詳細を示す電気
回路図である。

【図５】図３の回路における制御回路の詳細を示す電気
回路図である。

【符号の説明】

１０集積回路１２，１８，１９，２０４分割部分１４高速クロック発生器１６反対位相クロック発生器２２，２４，２６低速クロック発生器５８タイムスロットウィンドウ９０，９２シフトレジスタ１３０制御回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者ラニー・エル・パーカーアメリカ合衆国アリゾナ州85202、メサ、ウエスト・ロス・ラゴス 1264

Claims

【特許請求の範囲】

【請求項１】第１および第２のクロック信号を発生す
るための回路であって、前記第１のクロック信号を発生しかつさらに各々実質的
に前記第１のクロック信号の遷移部分を中心とするウィ
ンドウパルスを発生するための第１の手段（１４，５
８）、そして前記ウィンドウパルスの第１の１つを受信
したことに応じて前記第２のクロック信号の第１の状態
を発生しかつ前記ウィンドウパルスの第２の１つを受信
したことに応じて前記第２のクロック信号の第２の状態
を発生し、それによって前記第２のクロック信号の遷移
部分が実質的に前記第１のクロック信号の遷移部分と整
列するようにさせる第２の手段（１６，２２，２４，２
６）、を具備することを特徴とする第１および第２のクロック
信号を発生するための回路。
【請求項２】前記第２の手段は、第１および第２の出力を有する第１のシフトレジスタ
（９０）、制御入力および第１および第２の導電端子を有する第１
の転送ゲート（９４）であって、前記制御入力は前記第
１のシフトレジスタの前記第１の出力に結合されてお
り、前記第１の導電端子は前記第２のクロック信号を受
け、前記第２の導電端子は前記第２のクロック信号を通
過させるための第１のノード（１１６）に結合されてい
るもの、前記第２のクロック信号を受ける入力および出力を有す
る第１のインバータ（７４）、前記第１のインバータの前記出力に結合された入力およ
び出力を有する第２のインバータ（７６）、そして制御
入力と第１および第２の導電端子とを有する第２の転送
ゲート（９６）であって、前記制御入力は前記第１のシ
フトレジスタの前記第２の出力に結合されており、前記
第１の導電端子は前記第２のインバータの前記出力に結
合されており、前記第２の導電端子は前記第１のノード
に接続されているもの、を含むことを特徴とする請求項１に記載の回路。
【請求項３】前記第２の手段はさらに、第１および第２の制御入力と第１および第２の導電端子
とを有する第３の転送ゲート（６４）であって、前記第
１の制御入力は前記ウィンドウパルスを受信するもの、前記ウィンドウパルスを受信する入力と前記第３の転送
ゲートの前記第２の制御入力に結合された出力とを有す
る第３のインバータ（６８）、前記第３の転送ゲートの前記第２の導電端子に接続され
た入力を有しかつ前記第２のクロック信号を提供するた
めの出力を有する第４のインバータ（７０）、第１および第２の制御入力と第１および第２の導電端子
とを有する第４の転送ゲート（７２）であって、前記第
１の制御入力は前記第３のインバータの前記出力に結合
されており、前記第２の制御入力は前記ウィンドウパル
スを受信し、前記第１の導電端子は前記第４のインバー
タの前記出力に結合されているもの、第１および第２の入力と出力とを有する第１のＮＯＲゲ
ート（６０）であって、前記第１の入力は前記第４の転
送ゲートの前記第２の導電端子に結合されており、前記
第２の入力はリセット信号を受信するもの、そして前記
第１のＮＯＲゲートの前記出力に結合された入力を有し
かつ前記第３の転送ゲートの前記第１の導電端子に結合
された出力を有する第５のインバータ（６２）、を含むことを特徴とする請求項２に記載の回路。
【請求項４】第１および第２のクロック信号を発生す
る方法であって、前記第１のクロック信号を発生しかつさらに各々実質的
に前記第１のクロック信号の遷移部分を中心とするウィ
ンドウパルスを発生する段階、そして前記ウィンドウパ
ルスの第１の１つを受信したことに応じて前記第２のク
ロック信号の第１の状態を発生しかつ前記ウィンドウパ
ルスの第２の１つを受信したことに応じて前記第２のク
ロック信号の第２の状態を発生し、それによって前記第
２のクロック信号の遷移部分が実質的に前記第１のクロ
ック信号の遷移部分と整列するようにさせる段階、を具
備することを特徴とする第１および第２のクロック信号
を発生する方法。