KR20230146858A - 오실레이팅 신호 생성 회로 및 이를 이용하는 반도체 장치 - Google Patents
오실레이팅 신호 생성 회로 및 이를 이용하는 반도체 장치 Download PDFInfo
- Publication number
- KR20230146858A KR20230146858A KR1020220045797A KR20220045797A KR20230146858A KR 20230146858 A KR20230146858 A KR 20230146858A KR 1020220045797 A KR1020220045797 A KR 1020220045797A KR 20220045797 A KR20220045797 A KR 20220045797A KR 20230146858 A KR20230146858 A KR 20230146858A
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- oscillating
- circuit
- logic level
- clock
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 40
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 69
- 230000001934 delay Effects 0.000 claims abstract description 47
- 230000007704 transition Effects 0.000 claims description 52
- 230000000630 rising effect Effects 0.000 claims description 27
- 230000001360 synchronised effect Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 28
- 102100031243 Polypyrimidine tract-binding protein 3 Human genes 0.000 description 19
- 101710132760 Polypyrimidine tract-binding protein 3 Proteins 0.000 description 19
- 230000003111 delayed effect Effects 0.000 description 10
- 238000012544 monitoring process Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
- H03K5/134—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices with field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00078—Fixed delay
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Dram (AREA)
Abstract
오실레이팅 신호 생성 회로는 오실레이팅 신호를 클럭 지연 회로를 통해 지연시켜 생성된 제 1 제어 신호에 기초하여 상기 오실레이팅 신호를 제 1 로직 레벨로 구동하고, 상기 오실레이팅 신호를 고정된 지연량만큼 지연시켜 생성된 제 2 제어 신호에 기초하여 상기 오실레이팅 신호를 제 2 로직 레벨로 구동할 수 있다.
Description
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 오실레이팅 신호 생성 회로 및 이를 이용하는 반도체 장치에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 클럭 신호와 데이터를 전송 및 수신하여 서로 통신할 수 있다. 상기 반도체 장치들은 클럭 신호에 동기되어 동작할 수 있다. 상기 클럭 신호는 오실레이터 또는 위상 고정 루프 회로 등으로부터 생성될 수 있다.
반도체 장치들은 시스템 클럭 신호를 수신하여 다양한 동작을 수행할 수 있고, 상기 시스템 클럭 신호를 반도체 장치 내부에서 사용하기 위해 상기 시스템 클럭 신호로부터 복수의 내부 클럭 신호를 생성할 수 있다. 상기 복수의 내부 클럭 신호는 상기 시스템 클럭 신호의 주파수를 분주시켜 생성될 수도 있고, 상기 외부 클럭 신호의 주파수를 증가시켜 생성될 수도 있다. 상기 복수의 내부 클럭 신호는 복수의 클럭 경로를 통해 생성될 수 있다. 일반적으로 상기 복수의 클럭 경로는 동일한 소자 및 구조를 갖도록 설계되지만, 공정 변동 또는 열화에 의해 상기 복수의 클럭 경로 사이에 지연량 스큐가 발생할 수 있다. 상기 복수의 클럭 경로 사이에 지연량 스큐가 발생되면 상기 복수의 내부 클럭 신호 사이의 위상 스큐가 발생하기 때문에 상기 복수의 내부 클럭 신호에 동기하여 수신 및 전송되는 신호의 유효 윈도우 또는 듀레이션이 감소될 수 있다. 따라서, 반도체 장치들은 상기 복수의 내부 클럭 신호들 사이의 위상 스큐를 보정할 수 있는 구성을 구비할 수 있다.
본 발명의 실시예는 클럭 신호의 라이징 에지 및 폴링 에지 중에서 어느 하나의 에지에 의한 타이밍 스큐를 포함하는 오실레이팅 신호를 생성할 수 있는 오실레이팅 신호 생성 회로를 제공할 수 있다.
본 발명의 실시예는 상기 오실레이팅 신호에 기초하여 복수의 클럭 신호 사이의 위상 스큐를 보정할 수 있는 반도체 장치를 제공할 수 있다.
본 발명의 실시 예에 따른 오실레이팅 신호 생성 회로는 오실레이팅 신호를 지연시켜 제 1 제어 신호를 생성하는 제 1 클럭 지연 회로; 상기 오실레이팅 신호를 고정된 지연량만큼 지연시켜 제 2 제어 신호를 생성하는 타이밍 제어 회로; 상기 제 1 제어 신호에 기초하여 상기 오실레이팅 신호를 제 1 로직 레벨로 구동하고, 상기 제 2 제어 신호에 기초하여 상기 오실레이팅 신호를 제 2 로직 레벨로 구동하는 오실레이팅 드라이버를 포함할 수 있다.
본 발명의 실시 예에 따른 오실레이팅 신호 생성 회로는 오실레이팅 신호를 지연시키는 제 1 클럭 지연 회로; 상기 제 1 클럭 지연 회로의 출력 신호를 수신하여 제 1 제어 신호를 생성하는 제 1 타이밍 제어 회로; 상기 오실레이팅 신호를 고정된 지연량만큼 지연시켜 제 2 제어 신호를 생성하는 제 2 타이밍 제어 회로; 및 상기 제 1 제어 신호에 기초하여 상기 오실레이팅 신호를 제 1 로직 레벨로 구동하고, 상기 제 2 제어 신호에 기초하여 상기 오실레이팅 신호를 제 2 로직 레벨로 구동하는 오실레이팅 드라이버를 포함할 수 있다.
본 발명의 실시 예에 따른 오실레이팅 신호 생성 회로는 오실레이팅 신호를 지연시키는 제 1 클럭 지연 회로; 상기 오실레이팅 신호를 지연키는 제 2 클럭 지연 회로; 선택 신호에 기초하여 상기 제 1 및 제 2 클럭 지연 회로의 출력 신호 중 하나를 제 1 제어 신호로 출력하는 선택 회로; 상기 오실레이팅 신호를 고정된 지연량만큼 지연시켜 제 2 제어 신호를 생성하는 타이밍 제어 회로; 및 상기 제 1 및 제 2 제어 신호에 기초하여 상기 오실레이팅 신호를 생성하는 오실레이팅 드라이버를 포함할 수 있다.
본 발명의 실시 예에 따른 오실레이팅 신호 생성 회로는 오실레이팅 신호를 지연시키는 제 1 클럭 지연 회로; 상기 제 1 클럭 지연 회로의 출력에 기초하여 상기 오실레이팅 신호의 라이징 에지 및 폴링 에지 중 하나에 동기되는 셋 펄스 신호를 생성하는 셋 펄스 생성 회로; 상기 셋 펄스 신호를 수신하여 리셋 펄스 신호를 생성하는 리셋 펄스 생성 회로; 및 상기 셋 펄스 신호에 기초하여 상기 오실레이팅 신호를 제 1 로직 레벨로 구동하고, 상기 리셋 펄스 신호에 기초하여 상기 오실레이팅 신호를 제 2 로직 레벨로 구동하는 오실레이팅 드라이버를 포함할 수 있다.
본 발명의 실시 예에 따른 오실레이팅 신호 생성 회로는 오실레이팅 신호를 지연시키는 제 1 클럭 지연 회로; 상기 오실레이팅 신호를 지연시키는 제 2 클럭 지연 회로; 선택 신호에 기초하여 상기 제 1 및 제 2 클럭 지연 회로의 출력 신호 중 하나를 출력하는 선택 회로; 상기 선택 회로의 출력 신호를 수신하여 상기 오실레이팅 신호의 라이징 에지 및 폴링 에지 중 하나에 동기되는 셋 펄스 신호를 생성하는 셋 펄스 신호 생성 회로; 상기 셋 펄스 신호에 기초하여 리셋 펄스 신호를 생성하는 리셋 펄스 생성 회로; 및 상기 셋 펄스 신호 및 상기 리셋 펄스 신호에 기초하여 상기 오실레이팅 신호를 생성하는 오실레이팅 드라이버를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치는 오실레이팅 신호를 지연시켜 제 1 출력 클럭 신호를 생성하는 제 1 클럭 지연 회로; 지연 제어 신호에 기초하여 상기 오실레이팅 신호를 지연시켜 제 2 출력 클럭 신호를 생성하는 제 2 클럭 지연 회로; 상기 제 1 출력 클럭 신호 및 상기 제 2 출력 클럭 신호 중 하나에 기초하여 상기 오실레이팅 신호를 제 2 로직 레벨로부터 제 1 로직 레벨로 천이시키고, 상기 오실레이팅 신호를 고정된 지연량만큼 지연시켜 생성된 신호에 기초하여 상기 오실레이팅 신호를 상기 제 1 로직 레벨로부터 상기 제 2 로직 레벨로 천이시키는 오실레이팅 제어 회로; 및 상기 제 1 클럭 지연 회로를 통해 생성된 상기 오실레이팅 신호와 상기 제 2 클럭 지연 회로를 통해 생성된 상기 오실레이팅 신호에 기초하여 상기 지연 제어 신호를 생성하는 지연 정보 생성 회로를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치는 오실레이팅 신호를 지연시켜 제 1 출력 클럭 신호를 생성하는 제 1 클럭 지연 회로; 지연 제어 신호에 기초하여 상기 오실레이팅 신호를 지연시켜 제 2 출력 클럭 신호를 생성하는 제 2 클럭 지연 회로; 상기 제 1 출력 클럭 신호 및 상기 제 2 출력 클럭 신호 중 하나에 기초하여 셋 펄스 신호를 생성하여 상기 오실레이팅 신호를 제 2 로직 레벨로부터 제 1 로직 레벨로 천이시키고, 상기 셋 펄스 신호에 기초하여 리셋 펄스 신호를 생성하여 상기 오실레이팅 신호를 상기 제 1 로직 레벨로부터 상기 제 2 로직 레벨로 천이시키는 오실레이팅 제어 회로; 및 상기 제 1 클럭 지연 회로를 통해 생성된 상기 오실레이팅 신호와 상기 제 2 클럭 지연 회로를 통해 생성된 상기 오실레이팅 신호에 기초하여 상기 지연 제어 신호를 생성하는 지연 정보 생성 회로를 포함할 수 있다.
본 발명의 실시예는 복수의 클럭 신호 사이의 위상 스큐를 정확하게 보정하여 상기 복수의 클럭 신호에 동기하여 수신 및 전송되는 신호의 유효 윈도우 또는 듀레이션을 증가시킬 수 있고, 반도체 장치의 동작 신뢰성을 향상시킬 수 있다.
도 1 은 본 발명의 실시 예에 따른 오실레이팅 신호 생성 회로의 구성을 보여주는 도면이다.
도 2는 도 1에 도시된 펄스 생성기의 구성을 보여주는 도면이다.
도 3은 도 1에 도시된 오실레이팅 드라이버의 구성을 보여주는 도면이다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 오실레이팅 신호 생성 회로의 동작을 보여주는 타이밍도이다.
도 5는 본 발명의 실시 예에 따른 오실레이팅 신호 생성 회로의 구성을 보여주는 도면이다.
도 6은 도 5에 도시된 펄스 생성기의 구성을 보여주는 도면이다.
도 7은 본 발명의 실시 예에 따른 오실레이팅 신호 생성 회로의 동작을 보여주는 타이밍도이다.
도 8은 본 발명의 실시 예에 따른 오실레이팅 신호 생성 회로의 구성을 보여주는 도면이다.
도 9는 도 8에 도시된 셋 펄스 생성 회로의 구성을 보여주는 도면이다.
도 10은 도 8에 도시된 리셋 펄스 생성 회로의 구성을 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 오실레이팅 신호 생성 회로의 동작을 보여주는 타이밍도이다.
도 12는 본 발명의 실시 예에 따른 반도체 장치의 구성을 보여주는 도면이다.
도 13은 도 12에 도시된 클럭 지연 회로와 오실레이팅 제어 회로의 연결관계를 보여주는 도면이다.
도 14는 도 12에 도시된 클럭 지연 회로와 오실레이팅 제어 회로의 연결관계를 보여주는 도면이다.
도 2는 도 1에 도시된 펄스 생성기의 구성을 보여주는 도면이다.
도 3은 도 1에 도시된 오실레이팅 드라이버의 구성을 보여주는 도면이다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 오실레이팅 신호 생성 회로의 동작을 보여주는 타이밍도이다.
도 5는 본 발명의 실시 예에 따른 오실레이팅 신호 생성 회로의 구성을 보여주는 도면이다.
도 6은 도 5에 도시된 펄스 생성기의 구성을 보여주는 도면이다.
도 7은 본 발명의 실시 예에 따른 오실레이팅 신호 생성 회로의 동작을 보여주는 타이밍도이다.
도 8은 본 발명의 실시 예에 따른 오실레이팅 신호 생성 회로의 구성을 보여주는 도면이다.
도 9는 도 8에 도시된 셋 펄스 생성 회로의 구성을 보여주는 도면이다.
도 10은 도 8에 도시된 리셋 펄스 생성 회로의 구성을 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 오실레이팅 신호 생성 회로의 동작을 보여주는 타이밍도이다.
도 12는 본 발명의 실시 예에 따른 반도체 장치의 구성을 보여주는 도면이다.
도 13은 도 12에 도시된 클럭 지연 회로와 오실레이팅 제어 회로의 연결관계를 보여주는 도면이다.
도 14는 도 12에 도시된 클럭 지연 회로와 오실레이팅 제어 회로의 연결관계를 보여주는 도면이다.
도 1은 본 발명의 실시 예에 따른 오실레이팅 신호 생성 회로(100)의 구성을 보여주는 도면이다. 상기 오실레이팅 신호 생성 회로(100)는 클럭 신호가 전달되는 (propagate) 클럭 지연 회로의 지연량을 모니터링하기 위해 상기 클럭 지연 회로를 통해 오실레이팅 신호(ROD)를 생성할 수 있다. 상기 오실레이팅 신호 생성 회로(100)는 상기 오실레이팅 신호(ROD)의 라이징 에지 및 폴링 에지 중 어느 하나의 에지를 일정한 타이밍에 발생시킬 수 있다. 반면, 상기 오실레이팅 신호 생성 회로(100)는 상기 오실레이팅 신호(ROD)의 라이징 에지 및 폴링 에지 중 다른 하나를 상기 클럭 지연 회로의 지연량에 따라 변화되는 타이밍에 발생시킬 수 있다. 상기 오실레이팅 신호(ROD)의 상기 라이징 에지는 상기 오실레이팅 신호(ROD)가 로우 로직 레벨로부터 하이 로직 레벨로 천이하는 구간을 의미할 수 있고, 상기 오실레이팅 신호(ROD)의 상기 폴링 에지는 상기 오실레이팅 신호(ROD)가 로우 로직 레벨로부터 하이 로직 레벨로 천이하는 구간을 의미할 수 있다. 예를 들어, 상기 오실레이팅 신호 생성 회로(100)는 상기 클럭 지연 회로의 지연량에 따라 상기 오실레이팅 신호(ROD)의 폴링 에지를 생성하고, 상기 폴링 에지가 생성된 시점부터 고정된 시간 이후에 상기 오실레이팅 신호(ROD)의 라이징 에지를 생성할 수 있다. 일 실시 예에서, 상기 오실레이팅 신호 생성 회로(100)는 상기 클럭 지연 회로의 지연량에 따라 상기 오실레이팅 신호(ROD)의 라이징 에지를 생성하고, 상기 라이징 에지가 생성된 시점부터 고정된 시간 이후에 상기 오실레이팅 신호(ROD)의 폴링 에지를 생성할 수 있다. 상기 오실레이팅 신호 생성 회로(100)는 복수의 클럭 지연 회로와 순차적으로 연결되어 상기 오실레이팅 신호(ROD)를 생성할 수 있다. 상기 오실레이팅 신호 생성 회로(100)는 상기 오실레이팅 신호(ROD)의 폴링 에지가 생성된 시점부터 고정된 시간 이후에 상기 오실레이팅 신호(ROD)의 라이징 에지를 생성하므로, 상기 오실레이팅 신호(ROD)의 주기는 상기 복수의 클럭 지연 회로 사이의 지연량 스큐를 정확하게 포함할 수 있다.
도 1을 참조하면, 상기 오실레이팅 신호 생성 회로(100)는 제 1 클럭 지연 회로(111), 타이밍 제어 회로(120) 및 오실레이팅 드라이버(130)를 포함할 수 있다. 상기 제 1 클럭 지연 회로(111)는 상기 오실레이팅 신호(ROD)를 수신하고, 상기 오실레이팅 신호(ROD)를 지연시킬 수 있다. 상기 제 1 클럭 지연 회로(111)는 상기 지연된 오실레이팅 신호를 제 1 제어 신호(RCS)로 제공할 수 있다. 상기 제 1 클럭 지연 회로(111)는 노멀 모드에서 제 1 입력 클럭 신호(CLKI1)를 수신하고, 상기 제 1 입력 클럭 신호(CLKI)를 지연시켜 제 1 출력 클럭 신호(CLKO1)를 생성할 수 있다. 상기 제 1 클럭 지연 회로(111)는 보상 모드에서 상기 오실레이팅 신호(ROD)를 수신하고, 상기 오실레이팅 신호(ROD)를 지연시켜 상기 제 1 출력 클럭 신호(CLKO1)를 생성하며, 상기 제 1 출력 클럭 신호(CLKO1)를 상기 제 1 제어 신호(RCS)로 제공할 수 있다. 상기 제 1 제어 신호(RCS)는 상기 오실레이팅 신호가 제 1 로직 레벨로부터 제 2 로직 레벨로 천이하는 에지에 기초하여 생성될 수 있다. 상기 오실레이팅 신호(ROD)가 상기 제 1 로직 레벨로부터 상기 제 2 로직 레벨로 천이된 시점부터 상기 제 1 클럭 지연 회로(111)의 지연량에 대응하는 시간이 경과하면 상기 제 1 제어 신호(RCS)가 생성될 수 있다. 상기 제 1 로직 레벨은 로우 로직 레벨일 수 있고, 상기 제 2 로직 레벨은 하이 로직 레벨일 수 있다. 일 실시 예에서, 상기 제 1 로직 레벨은 하이 로직 레벨일 수 있고, 상기 제 2 로직 레벨은 로우 로직 레벨일 수 있다. 상기 노멀 모드는 상기 제 1 클럭 지연 회로(111)가 클럭 버퍼로서 동작하는 모드일 수 있고, 상기 보상 모드는 상기 제 1 클럭 지연 회로(111)에 의한 지연량을 모니터링하기 위한 모드일 수 있다. 상기 노멀 모드 및 상기 보상 모드는 인에이블 신호(OSCEN)에 기초하여 결정될 수 있다. 상기 인에이블 신호(OSCEN)가 디스에이블된 상태일 때, 상기 오실레이팅 신호 생성 회로(100)는 노멀 모드로 동작하고, 상기 제 1 클럭 지연 회로(111)는 상기 제 1 입력 클럭 신호(CLKI1)를 지연시켜 상기 제 1 출력 클럭 신호(CLKO1)를 생성할 수 있다. 상기 인에이블 신호(OSCEN)가 인에이블되었을 때, 상기 오실레이팅 신호 생성 회로(100)는 보상 모드로 동작할 수 있고, 상기 제 1 클럭 지연 회로(111)는 상기 오실레이팅 신호(ROD)를 지연시켜 상기 제 1 출력 클럭 신호(CLKO1)를 생성할 수 있다. 상기 제 1 클럭 지연 회로(111)는 순차적으로 직렬로 연결되는 복수의 인버터 또는 복수의 로직 게이트로 구성될 수 있다.
상기 타이밍 제어 회로(120)는 상기 오실레이팅 신호(ROD)를 수신할 수 있다. 상기 타이밍 제어 회로(120)는 상기 오실레이팅 신호(ROD)를 고정된 지연량만큼 지연시켜 제 2 제어 신호(FCS)를 생성할 수 있다. 상기 타이밍 제어 회로(120)는 상기 제 2 로직 레벨로부터 상기 제 1 로직 레벨로 천이하는 상기 오실레이팅 신호의 에지에 기초하여 상기 제 2 제어 신호(FCS)를 생성할 수 있다. 상기 타이밍 제어 회로(120)는 상기 제 2 로직 레벨로부터 상기 제 1 로직 레벨로 천이하는 상기 오실레이팅 신호(ROD)의 에지가 생성된 후 상기 고정된 지연량에 대응하는 시간이 경과하면 상기 제 2 제어 신호(FCS)를 생성할 수 있다. 상기 타이밍 제어 회로(120)는 지연 레플리카(121) 및 펄스 생성기(122)를 포함할 수 있다. 상기 지연 레플리카(121)는 상기 오실레이팅 신호(ROD)를 수신하고, 상기 오실레이팅 신호(ROD)를 상기 고정된 지연량만큼 지연시킬 수 있다. 상기 지연 레플리카(121)는 상기 제 1 클럭 지연 회로(111)를 모델링하여 설계될 수 있다. 따라서, 이상적으로는, 상기 지연 레플리카(121)는 상기 제 1 클럭 지연 회로(111)와 동일한 지연량을 가질 수 있다. 상기 펄스 생성기(122)는 상기 지연 레플리카(121)와 연결되고, 상기 지연 레플리카(121)의 출력 신호를 수신할 수 있다. 상기 펄스 생성기(122)는 상기 지연 레플리카(121)의 출력 신호에 기초하여 상기 제 2 제어 신호(FCS)를 생성할 수 있다.
상기 오실레이팅 드라이버(130)는 상기 제 1 제어 신호(RCS) 및 상기 제 2 제어 신호(FCS)를 수신하고, 상기 제 1 및 제 2 제어 신호(RCS, FCS)에 기초하여 상기 오실레이팅 신호(ROD)를 생성할 수 있다. 상기 오실레이팅 드라이버(130)는 상기 제 1 제어 신호(RCS)에 기초하여 상기 오실레이팅 신호(ROD)를 상기 제 1 로직 레벨로 구동하고, 상기 제 2 제어 신호(FCS)에 기초하여 상기 오실레이팅 신호(ROD)를 상기 제 2 로직 레벨로 구동할 수 있다. 상기 오실레이팅 드라이버(130)는 상기 제 1 제어 신호(RCS)가 인에이블되었을 때 상기 오실레이팅 신호(ROD)를 상기 제 2 로직 레벨로부터 상기 제 1 로직 레벨로 천이시킬 수 있고, 상기 제 2 제어 신호(FCS)가 인에이블되었을 때 상기 오실레이팅 신호(ROD)를 상기 제 1 로직 레벨로부터 상기 제 2 로직 레벨로 천이시킬 수 있다. 상기 오실레이팅 드라이버(130)는 제 1 전원전압(VH) 및 제 2 전원전압(VL)을 수신하고, 상기 제 1 전원전압(VH) 및 제 2 전원전압(VL)에 기초하여 상기 오실레이팅 신호(ROD)를 생성할 수 있다. 상기 제 1 전원전압(VH)은 상기 제 2 전원전압(VL)보다 높은 전압 레벨을 가질 수 있다. 상기 제 1 전원전압(VH)의 전압 레벨은 하이 로직 레벨로 판단될 수 있도록 충분히 높을 수 있다. 상기 제 2 전원전압(VL)의 전압 레벨은 로우 로직 레벨로 판단될 수 있도록 충분히 낮을 수 있다. 상기 오실레이팅 드라이버(130)는 상기 제 1 제어 신호(RCS)에 기초하여 상기 오실레이팅 신호(ROD)를 상기 제 2 전원전압(VL)의 전압 레벨로 구동하고 상기 제 2 제어 신호(FCS)에 기초하여 상기 오실레이팅 신호(ROD)를 상기 제 1 전원전압(VH)의 전압 레벨로 구동할 수 있다. 상기 오실레이팅 드라이버(130)는 상기 인에이블 신호(OSCEN)를 더 수신할 수 있다. 상기 인에이블 신호(OSCEN)가 인에이블되었을 때, 상기 오실레이팅 드라이버(130)는 활성화될 수 있고, 상기 오실레이팅 드라이버(130)는 상기 제 1 및 제 2 제어 신호(RCS, FCS)에 기초하여 상기 오실레이팅 신호(ROD)를 생성할 수 있다. 상기 인에이블 신호(OSCEN)가 디스에이블되었을 때, 상기 오실레이팅 드라이버(130)는 비활성화될 수 있고, 상기 제 1 및 제 2 제어 신호(RCS, FCS)에 무관하게 상기 오실레이팅 신호(ROD)를 특정 로직 레벨로 고정시킬 수 있다. 예를 들어, 상기 오실레이팅 신호(ROD)를 디스에이블시킬 수 있다.
상기 오실레이팅 신호 생성 회로(100)는 제 2 클럭 지연 회로(112) 및 선택 회로(140)를 더 포함할 수 있다. 상기 제 2 클럭 지연 회로(112)는 상기 오실레이팅 신호(ROD)를 수신하고, 상기 오실레이팅 신호(ROD)를 지연시킬 수 있다. 상기 제 2 클럭 지연 회로(112)는 상기 노멀 모드에서 제 2 입력 클럭 신호(CLKI2)를 수신하고, 상기 제 2 입력 클럭 신호(CLKI2)를 지연시켜 제 2 출력 클럭 신호(CLKO2)를 생성할 수 있다. 상기 제 2 클럭 지연 회로(112)는 상기 보상 모드에서 상기 오실레이팅 신호(ROD)를 수신하고, 상기 오실레이팅 신호(ROD)를 지연시켜 상기 제 2 출력 클럭 신호(CLKO2)를 생성하며, 상기 제 2 출력 클럭 신호(CLKO2)를 상기 선택 회로(140)로 제공할 수 있다. 상기 인에이블 신호(OSCEN)가 디스에이블된 상태일 때, 상기 오실레이팅 신호 생성 회로(100)는 노멀 모드로 동작하고, 상기 제 2 클럭 지연 회로(112)는 상기 제 2 입력 클럭 신호(CLKI2)를 지연시켜 상기 제 2 출력 클럭 신호(CLKO2)를 생성할 수 있다. 상기 인에이블 신호(OSCEN)가 인에이블되었을 때, 상기 오실레이팅 신호 생성 회로(100)는 보상 모드로 동작할 수 있고, 상기 제 2 클럭 지연 회로(112)는 상기 오실레이팅 신호(ROD)를 지연시켜 상기 제 2 출력 클럭 신호(CLKO2)를 생성할 수 있다. 상기 제 2 클럭 지연 회로(112)는 순차적으로 직렬로 연결되는 복수의 인버터 또는 복수의 로직 게이트로 구성될 수 있다. 상기 제 2 클럭 지연 회로(112)는 상기 제 1 클럭 지연 회로(111)와 실질적으로 동일한 구성을 가질 수 있다. 상기 지연 레플리카(121)는 상기 제 1 클럭 지연 회로(111) 및 제 2 클럭 지연 회로(112) 중 적어도 하나를 모델링하여 설계될 수 있다.
상기 선택 회로(140)는 상기 제 1 및 제 2 클럭 지연 회로(111, 112)와 연결될 수 있다. 상기 선택 회로(140)는 상기 제 1 및 제 2 출력 클럭 신호(CLKO1, CLKO2)를 상기 제 1 및 제 2 클럭 지연 회로(111, 112)의 출력 신호로서 수신할 수 있다. 상기 선택 회로(140)는 선택 신호(SEL)를 더 수신할 수 있다. 상기 선택 회로(140)는 상기 선택 신호(SEL)에 기초하여 상기 제 1 및 제 2 클럭 지연 회로(111, 112)의 출력 신호 중 하나를 상기 제 1 제어 신호(RCS)로서 출력할 수 있다. 상기 선택 신호(SEL)는 상기 보상 모드에서 상기 제 1 및 제 2 클럭 지연 회로(111, 112)의 지연량을 순차적으로 모니터링하기 위한 제어 신호일 수 있다. 예를 들어, 상기 선택 신호(SEL)가 제 1 로직 레벨일 때, 상기 선택 회로(140)는 상기 제 1 출력 클럭 신호(CLKO1)를 상기 제 1 제어 신호(RCS)로서 출력할 수 있다. 상기 선택 신호(SEL)가 제 2 로직 레벨일 때, 상기 선택 회로(140)는 상기 제 2 출력 클럭 신호(CLKO2)를 상기 제 1 제어 신호(RCS)로서 출력할 수 있다. 상기 선택 회로(140)에 의해 상기 제 1 출력 클럭 신호(CLKO1)가 선택되었을 때, 상기 오실레이팅 신호 생성 회로(100)는 상기 제 1 클럭 지연 회로(111)의 지연량이 반영된 상기 오실레이팅 신호(ROD)를 생성할 수 있다. 상기 선택 회로(140)에 의해 상기 제 2 출력 클럭 신호(CLKO2)가 선택되었을 때, 상기 오실레이팅 신호 생성 회로(100)는 상기 제 2 클럭 지연 회로(112)의 지연량이 반영된 상기 오실레이팅 신호(ROD)를 생성할 수 있다. 상기 선택 신호(SEL)는 어떠한 임의의 제어 신호를 사용할 수 있다. 예를 들어, 상기 인에이블 신호(OSCEN)가 인에이블되어 상기 오실레이팅 신호 생성 회로(100)가 상기 보상 모드로 동작할 때, 상기 선택 신호(SEL)의 초기 레벨은 상기 제 1 로직 레벨일 수 있다. 상기 제 1 클럭 지연 회로(111)와 연결되어 생성된 상기 오실레이팅 신호(ROD)에 대한 모니터링이 종료되면 상기 선택 신호(SEL)의 로직 레벨은 상기 제 2 로직 레벨로 천이할 수 있다. 상기 선택 신호(SEL)는 상기 인에이블 신호(OSCEN)가 디스에이블되면 초기화될 수 있다.
도 2는 도 1에 도시된 펄스 생성기(122)의 구성을 보여주는 도면이다. 도 2를 참조하면, 상기 펄스 생성기(122)는 제 1 인버터(122-1), 지연기(122-2), 제 2 인버터(122-3) 및 낸드 게이트(122-4)를 포함할 수 있다. 상기 제 1 인버터(122-1)는 도 1의 상기 지연 레플리카(121)의 출력 신호를 수신하고, 상기 지연 레플리카(121) 출력 신호를 반전 구동할 수 있다. 상기 지연기(122-2)는 상기 제 1 인버터(122-1)의 출력을 수신하고, 상기 제 1 인버터(122-1)의 출력을 지연시킬 수 있다. 상기 제 2 인버터(122-3)는 상기 지연기(122-2)의 출력을 수신하고, 상기 지연기(122-2)의 출력을 반전 구동할 수 있다. 상기 낸드 게이트(122-4)는 상기 제 1 인버터(122-1)의 출력 및 상기 제 2 인버터(122-3)의 출력을 수신하여 상기 제 2 제어 신호(FCS)를 출력할 수 있다. 상기 펄스 생성기(122)는 상기 지연 레플리카(121)의 출력이 하이 로직 레벨로부터 로우 로직 레벨로 천이했을 때 상기 지연기(122-2)의 지연량에 대응하는 펄스 폭을 갖는 로우 로직 레벨의 펄스 신호를 상기 제 2 제어 신호(FCS)로 생성할 수 있다.
도 3은 도 1에 도시된 오실레이팅 드라이버(130)의 구성을 보여주는 도면이다. 도 3을 참조하면, 상기 오실레이팅 드라이버(130)는 풀업 트랜지스터(131), 풀다운 트랜지스터(132), 낸드 게이트(133), 제 1 인버터(134) 및 제 2 인버터(135)를 포함할 수 있다. 상기 풀업 트랜지스터(131)는 상기 제 2 제어 신호(FCS)에 기초하여 구동 노드(DN)를 상기 제 1 전원전압(VH)으로 구동할 수 있다. 상기 풀업 트랜지스터(131)는 P 채널 모스 트랜지스터일 수 있다. 일 실시 예에서, 상기 풀업 트랜지스터(131)는 N 채널 모스 트랜지스터로 구현될 수도 있다. 상기 풀업 트랜지스터(131)의 소스는 상기 제 1 전원전압(VH)을 수신하고, 상기 풀업 트랜지스터(131)의 드레인은 상기 구동 노드(DN)와 연결될 수 있다. 상기 풀업 트랜지스터(131)의 게이트는 상기 제 2 제어 신호(FCS)를 수신할 수 있다. 상기 풀업 트랜지스터(131)는 상기 제 2 제어 신호(FCS)가 로우 로직 레벨로 인에이블되었을 때 상기 구동 노드(DN)를 상기 제 1 전원전압(VH)으로 구동할 수 있다. 상기 풀다운 트랜지스터(132)는 상기 제 1 제어 신호(RCS)에 기초하여 상기 구동 노드(DN)를 상기 제 2 전원전압(VL)으로 구동할 수 있다. 상기 풀다운 트랜지스터(132)는 N 채널 모스 트랜지스터일 수 있다. 상기 풀다운 트랜지스터(132)의 드레인은 상기 구동 노드(DN)와 연결될 수 있고, 상기 풀다운 트랜지스터(132)의 소스는 상기 제 2 전원전압(VL)을 수신할 수 있다. 상기 풀다운 트랜지스터(132)의 게이트는 상기 제 1 제어 신호(RCS)를 수신할 수 있다. 상기 풀다운 트랜지스터(132)는 상기 제 1 제어 신호(RCS)가 하이 로직 레벨로 인에이블되었을 때 상기 구동 노드(DN)를 상기 제 2 전원전압(VL)으로 구동할 수 있다. 상기 낸드 게이트(133)는 상기 구동 노드(DN)와 연결되어 상기 구동 노드(DN)의 신호를 수신할 수 있다. 상기 낸드 게이트(133)는 상기 구동 노드(DN)의 신호와 상기 인에이블 신호(OSCEN)를 수신할 수 있다. 상기 낸드 게이트(133)는 상기 인에이블 신호(OSCEN)가 하이 로직 레벨로 인에이블되었을 때 상기 구동 노드(DN)의 신호를 반전 구동할 수 있다. 상기 낸드 게이트(133)의 출력은 래치 노드(LN)와 연결될 수 있다. 일 실시 예에서, 상기 오실레이팅 드라이버(130)는 상기 인에이블 신호(OSCEN)를 수신하지 않을 수 있고, 상기 낸드 게이트(133)는 인버터로 대체될 수 있다. 상기 제 1 인버터(134)는 상기 래치 노드(LN)와 상기 구동 노드(DN) 사이에 연결될 수 있다. 상기 제 1 인버터(134)는 상기 래치 노드(LN)의 신호를 반전 구동하여 반전 구동된 신호를 상기 구동 노드(DN)로 출력할 수 있다. 상기 제 1 인버터(134)는 상기 낸드 게이트(133)와 함께 반전 래치를 형성하여 상기 구동 노드(DN) 및 래치 노드(LN)의 로직 레벨을 유지시킬 수 있다. 상기 제 2 인버터(135)는 상기 래치 노드(LN)의 신호를 수신하고, 상기 래치 노드(LN)의 신호를 반전 구동하여 상기 오실레이팅 신호(ROD)를 출력할 수 있다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 오실레이팅 신호 생성 회로(100)의 동작을 보여주는 타이밍도이다. 도 1 내지 도 4b를 참조하여 본 발명의 실시 예에 따른 오실레이팅 신호 생성 회로(100)의 동작을 설명하면 다음과 같다. 도 4a에서, 상기 인에이블 신호(OSCEN)가 인에이블되면 상기 선택 신호(SEL)가 제 1 로직 레벨을 가질 수 있고, 상기 오실레이팅 신호 생성 회로(100)는 상기 제 1 클럭 지연 회로(111)를 통해 상기 오실레이팅 신호(ROD)를 생성할 수 있다. 설명의 편의를 위해, 상기 제 1 클럭 지연 회로(111)와 연결되어 생성되는 오실레이팅 신호(ROD)를 제 1 오실레이팅 신호(ROD1)라고 지칭한다. 상기 제 1 클럭 지연 회로(111)는 상기 제 1 오실레이팅 신호(ROD1)를 지연시켜 상기 제 1 출력 클럭 신호(CLKO1)를 생성하고, 상기 선택 회로(140)는 상기 제 1 출력 클럭 신호(CLKO1)를 상기 제 1 제어 신호(RCS)로 제공할 수 있다. 상기 제 1 제어 신호(RCS)는 상기 제 1 오실레이팅 신호(ROD1)가 상기 로우 로직 레벨로부터 상기 하이 로직 레벨로 천이된 후 상기 제 1 클럭 지연 회로(111)의 지연량(TD1)에 대응하는 시간 동안 지연되어 하이 로직 레벨로 인에이블될 수 있다. 상기 제 1 제어 신호(RCS)는 상기 제 1 오실레이팅 신호(ROD1)의 하이 펄스 구간에 대응하는 시간 동안 인에이블될 수 있다. 상기 오실레이팅 드라이버(130)는 상기 제 1 제어 신호(RCS)에 기초하여 상기 구동 노드(DN)를 상기 제 2 전원전압(VL)으로 구동하여 상기 제 1 오실레이팅 신호(ROD1)를 하이 로직 레벨로부터 로우 로직 레벨로 천이시킬 수 있다. 상기 낸드 게이트(133) 및 상기 제 1 인버터(134)는 상기 제 1 오실레이팅 신호(ROD1)의 로직 레벨을 로우 로직 레벨로 유지시킬 수 있다. 상기 타이밍 제어 회로(120)의 상기 지연 레플리카(121)는 상기 제 1 오실레이팅 신호(ROD1)를 지연시키고, 상기 펄스 생성기(122)는 상기 지연 레플리카(121)의 출력에 기초하여 로우 로직 레벨로 천이되는 상기 제 2 제어 신호(FCS)를 생성할 수 있다. 상기 제 2 제어 신호(FCS)는 상기 제 1 오실레이팅 신호(ROD1)가 하이 로직 레벨로부터 로우 로직 레벨로 천이된 후 상기 지연 레플리카(121)의 지연량(TDR)에 대응하는 시간 및 상기 펄스 생성기(122)의 지연량(α)에 대응하는 시간 동안 지연되어 로우 로직 레벨로 인에이블될 수 있다. 상기 오실레이팅 드라이버(130)는 상기 제 2 제어 신호(FCS)에 기초하여 상기 구동 노드(DN)를 상기 제 1 전원전압(VH)으로 구동하여 상기 제 1 오실레이팅 신호(ROD1)를 로우 로직 레벨로부터 하이 로직 레벨로 천이시킬 수 있다. 상기 낸드 게이트(133) 및 상기 제 1 인버터(134)는 상기 제 1 오실레이팅 신호(ROD1)의 로직 레벨을 하이 로직 레벨로 유지시킬 수 있다. 따라서, 상기 제 1 오실레이팅 신호(ROD1)의 하이 레벨 펄스 구간은 상기 제 1 클럭 지연 회로(111)의 지연량(TD1)에 대응할 수 있고, 상기 제 1 오실레이팅 신호(ROD1)의 로우 레벨 펄스 구간은 상기 지연 레플리카의 지연량(TDR)과 상기 펄스 생성기의 지연량 (α)의 합 (TDR+α)에 대응할 수 있다.
상기 제 1 클럭 지연 회로(111)와 연결되어 상기 오실레이팅 신호(ROD)가 생성된 후, 상기 선택 신호(SEL)는 제 2 로직 레벨로 변화될 수 있고, 상기 오실레이팅 신호 생성 회로(100)는 상기 제 2 클럭 지연 회로(112)를 통해 상기 오실레이팅 신호(ROD)를 생성할 수 있다. 상기 제 2 클럭 지연 회로(112)와 연결되어 생성되는 오실레이팅 신호(ROD)를 제 2 오실레이팅 신호(ROD2)로 지칭한다. 상기 제 2 클럭 지연 회로(112)는 상기 제 2 오실레이팅 신호(ROD2)를 지연시켜 상기 제 2 출력 클럭 신호(CLKO2)를 생성하고, 상기 선택 회로(140)는 상기 제 2 출력 클럭 신호(CLKO2)를 상기 제 1 제어 신호(RCS)로 제공할 수 있다. 상기 제 1 제어 신호(RCS)는 상기 제 2 오실레이팅 신호(ROD2)가 상기 로우 로직 레벨로부터 상기 하이 로직 레벨로 천이된 후 상기 제 2 클럭 지연 회로(112)의 지연량(TD2)에 대응하는 시간 동안 지연되어 하이 로직 레벨로 인에이블될 수 있다. 상기 제 1 제어 신호(RCS)는 상기 제 2 오실레이팅 신호(ROD2)의 하이 펄스 구간에 대응하는 시간 동안 인에이블될 수 있다. 상기 오실레이팅 드라이버(130)는 상기 제 1 제어 신호(RCS)에 기초하여 상기 구동 노드(DN)를 상기 제 2 전원전압(VL)으로 구동하여 상기 제 2 오실레이팅 신호(ROD2)를 하이 로직 레벨로부터 로우 로직 레벨로 천이시킬 수 있다. 상기 낸드 게이트(133) 및 상기 제 1 인버터(134)는 상기 제 2 오실레이팅 신호(ROD2)의 로직 레벨을 로우 로직 레벨로 유지시킬 수 있다. 상기 타이밍 제어 회로(120)의 상기 지연 레플리카(121)는 상기 제 2 오실레이팅 신호(ROD2)를 지연시키고, 상기 펄스 생성기(122)는 상기 지연 레플리카(121)의 출력에 기초하여 로우 로직 레벨로 천이되는 상기 제 2 제어 신호(FCS)를 생성할 수 있다. 상기 제 2 제어 신호(FCS)는 상기 제 2 오실레이팅 신호(ROD2)가 하이 로직 레벨로부터 로우 로직 레벨로 천이된 후 상기 지연 레플리카(121)의 지연량(TDR)에 대응하는 시간 및 상기 펄스 생성기(122)의 지연량(α)에 대응하는 시간 동안 지연되어 로우 로직 레벨로 인에이블될 수 있다. 상기 오실레이팅 드라이버(130)는 상기 제 2 제어 신호(FCS)에 기초하여 상기 구동 노드(DN)를 상기 제 1 전원전압(VH)으로 구동하여 상기 제 2 오실레이팅 신호(ROD2)를 로우 로직 레벨로부터 하이 로직 레벨로 천이시킬 수 있다. 상기 낸드 게이트(133) 및 상기 제 1 인버터(134)는 상기 제 2 오실레이팅 신호(ROD2)의 로직 레벨을 하이 로직 레벨로 유지시킬 수 있다. 따라서, 상기 제 2 오실레이팅 신호(ROD2)의 하이 레벨 펄스 구간은 상기 제 2 클럭 지연 회로(112)의 지연량(TD2)에 대응할 수 있고, 상기 제 2 오실레이팅 신호(ROD2)의 로우 레벨 펄스 구간은 상기 지연 레플리카(121)의 지연량(TDR)과 상기 펄스 생성기(122)의 지연량(α)의 합(TDR+α)에 대응할 수 있다.
상기 제 1 오실레이팅 신호(ROD1)와 상기 제 2 오실레이팅 신호(ROD2)를 비교할 때, 상기 제 1 및 제 2 오실레이팅 신호(ROD1, ROD2)의 하이 레벨 펄스 구간은 상기 제 1 클럭 지연 회로(111)의 지연량(TD1) 및 상기 제 2 클럭 지연 회로(112)의 지연량(TD2)에 기초하여 각각 변화되는 반면, 상기 제 1 및 제 2 오실레이팅 신호(ROD1, ROD2)의 로우 레벨 펄스 구간은 상기 지연 레플리카(121) 및 상기 펄스 생성기(122)의 지연량의 합(TDR+α)으로 서로 동일하다. 따라서, 상기 제 1 및 제 2 오실레이팅 신호(ROD1, ROD2)가 로우 로직 레벨로 천이된 시점부터 하이 로직 레벨로 천이되는 시점까지의 시간은 상기 제 1 및 제 2 클럭 지연 회로(111, 112) 사이의 지연량 스큐와 무관하게 일정할 수 있다. 일반적으로, 반도체 장치는 클럭 신호의 라이징 에지와 폴링 에지 중 적어도 하나의 에지에 동기할 수 있다. 예를 들어, 반도체 장치가 클럭 신호의 라이징 에지를 기준으로 상기 클럭 신호에 동기된다면, 상기 폴링 에지의 타이밍은 상기 라이징 에지의 타이밍보다 중요하지 않을 수 있다. 상기 오실레이팅 신호 생성 회로(100)는 상기 오실레이팅 신호(ROD)가 로우 로직 레벨로 천이된 시점부터 하이 로직 레벨로 천이되는 시점까지의 시간을 일정하게 설정하여 상기 제 1 및 제 2 출력 클럭 신호(CLKO1, CLKO2)의 폴링 에지 사이의 타이밍 스큐가 상기 오실레이팅 신호(ROD)에 포함되지 않도록 할 수 있다. 반면, 상기 제 1 및 제 2 클럭 지연 회로(111, 112)의 지연량에 따라 상기 오실레이팅 신호(ROD)가 하이 로직 레벨로 천이된 시점부터 로우 로직 레벨로 천이되는 시점까지의 시간이 변화되도록 함으로써 상기 제 1 및 제 2 출력 클럭 신호(CLKO1, CLKO2)의 라이징 에지 사이의 타이밍 스큐만이 상기 오실레이팅 신호(ROD)에 포함되도록 할 수 있다.
도 4b를 참조하면, 상기 제 1 클럭 지연 회로(111)가 복수의 인버터로 구성될 때, A 경로 (점선으로 표시됨)는 제 1 출력 클럭 신호(CLKO1)의 폴링 에지와 상기 오실레이팅 신호(ROD)의 라이징 에지를 생성하는 경로일 수 있고, B 경로 (일점쇄선으로 표시됨)는 상기 제 1 출력 클럭 신호(CLKO1)의 라이징 에지와 상기 오실레이팅 신호(ROD)의 폴링 에지를 생성하는 경로일 수 있다. 상기 A 경로에 포함되는 트랜지스터가 열화되고, 상기 B 경로에 포함되는 트랜지스터는 열화되지 않은 상황을 가정하자. 상기 A 경로에 배치되는 트랜지스터에 열화가 발생한 경우, 도 4b에 도시된 것과 같이, 종래 기술에 따라 생성된 제 1 오실레이팅 신호(ROD1')는 상대적으로 짧은 하이 레벨 구간과 상대적으로 긴 로우 레벨 구간을 가질 것이다. 반면, 본 발명의 실시 예에 따른 상기 오실레이팅 신호 생성 회로(100)는 상기 제 1 오실레이팅 신호(ROD1)의 라이징 에지를 상기 지연 레플리카(121)를 포함하는 상기 타이밍 제어 회로(120)에 의해 생성할 수 있다. 상기 제 2 클럭 지연 회로(112)는 열화 되지 않았기 때문에, 종래 기술에 따라 생성된 제 2 오실레이팅 신호(ROD2')의 하이 레벨 구간과 로우 레벨 구간은 실질적으로 동일할 수 있다. 본 발명의 실시 예에 따른 상기 오실레이팅 신호 생성 회로(100)는 상기 제 2 오실레이팅 신호(ROD2)의 라이징 에지를 상기 지연 레플리카(121)를 포함하는 상기 타이밍 제어 회로(120)에 의해 생성할 수 있다. 따라서, 제 1 클럭 지연 회로(111)만이 열화되더라도, 본 발명의 실시 예에 따라 생성된 제 1 및 제 2 오실레이팅 신호(ROD1, ROD2)의 주기는 실질적으로 동일할 수 있다. 즉, 상기 제 1 클럭 지연 회로(111)와 상기 제 2 클럭 지연 회로(112)에 의해 발생되는 폴링 에지 사이에 타이밍 스큐가 발생하더라도, 상기 오실레이팅 신호 생성 회로(100)는 상기 폴링 에지의 타이밍 스큐가 상기 오실레이팅 신호(ROD)에 포함되지 않도록 하고, 상기 라이징 에지의 타이밍 스큐만이 상기 오실레이팅 신호(ROD)에 포함되도록 한다. 따라서, 상기 오실레이팅 신호 생성 회로(100)는 상기 제 1 및 제 2 지연 클럭 회로(111, 112)에 의해 발생되는 라이징 에지 사이의 타이밍 스큐만을 정확하게 감지하여 제 1 및 제 2 지연 클럭 회로(111, 112)의 위상 스큐가 효율적으로 보정될 수 있도록 한다.
도 5는 본 발명의 실시 예에 따른 오실레이팅 신호 생성 회로(200)의 구성을 보여주는 도면이다. 도 5를 참조하면, 상기 오실레이팅 신호 생성 회로(200)는 제 1 클럭 지연 회로(211), 제 1 타이밍 제어 회로(250), 제 2 타이밍 제어 회로(220) 및 오실레이팅 드라이버(230)를 포함할 수 있다. 상기 제 2 타이밍 제어 회로는 지연 레플리카(221) 및 펄스 생성기(222)를 포함할 수 있다. 상기 제 1 클럭 지연 회로(211), 상기 제 2 타이밍 제어 회로(220) 및 상기 오실레이팅 드라이버(230)는 각각 도 1에 도시된 상기 제 1 클럭 지연 회로(111), 상기 타이밍 제어 회로(120) 및 상기 오실레이팅 드라이버(130)와 실질적으로 동일한 구성요소일 수 있고, 동일한 구성요소에 대한 중복되는 설명은 생략하기로 한다. 상기 제 1 타이밍 제어 회로(250)는 상기 제 1 클럭 지연 회로(211)의 출력 신호를 수신하고, 상기 제 1 클럭 지연 회로(211)의 출력 신호에 기초하여 상기 제 1 제어 신호(RCS)를 생성할 수 있다. 상기 제 1 타이밍 제어 회로(250)는 상기 제 2 로직 레벨로부터 상기 제 1 로직 레벨로 천이하는 상기 오실레이팅 신호(ROD)의 에지에 기초하여 상기 제 1 제어 신호(RCS)를 생성할 수 있다. 상기 제 1 타이밍 제어 회로(250)는 펄스 생성기(222)를 포함할 수 있다. 상기 펄스 생성기(222)는 상기 제 1 출력 클럭 신호(CLKO1)를 수신하고, 상기 제 1 출력 클럭 신호(CLKO1)에 기초하여 상기 제 1 제어 신호(RCS)를 생성할 수 있다. 상기 오실레이팅 신호 생성 회로(200)는 제 2 클럭 지연 회로(212) 및 선택 회로(240)를 더 포함할 수 있다. 상기 제 2 클럭 지연 회로(212) 및 상기 선택 회로(240)는 도 1에 도시된 상기 제 2 클럭 지연 회로(112) 및 상기 선택 회로(140)와 실질적으로 동일한 구성일 수 있다. 상기 제 1 타이밍 제어 회로(250)는 상기 선택 회로(240)의 출력 신호(241)에 기초하여 상기 제 1 제어 신호(RCS)를 생성할 수 있다. 도 1에 도시된 상기 오실레이팅 신호 생성 회로(100)는 상기 제 1 및 제 2 클럭 지연 회로(111, 112) 중 하나에 의해 지연된 오실레이팅 신호(ROD)를 상기 제 1 제어 신호(RCS)로 직접 제공할 수 있는 반면, 상기 오실레이팅 신호 생성 회로(200)는 상기 제 2 제어 신호(FCS)와 유사하게 상기 제 1 및 제 2 클럭 지연 회로(211, 212) 중 하나에 의해 지연된 오실레이팅 신호(ROD)로부터 펄스 형태의 제 1 제어 신호(RSC)를 생성할 수 있다.
도 6은 도 5에 도시된 펄스 생성기(251)의 구성을 보여주는 도면이다. 도 6을 참조하면, 상기 펄스 생성기(251)는 제 1 인버터(251-1), 지연기(251-2), 제 2 인버터(251-3) 및 노어 게이트(251-4)를 포함할 수 있다. 상기 제 1 인버터(251-1)는 상기 선택 회로(240)의 출력 신호(241)를 수신하고, 상기 선택 회로(240)의 출력 신호(241)를 반전 구동할 수 있다. 상기 지연기(251-2)는 상기 제 1 인버터(251-1)의 출력을 수신하고, 상기 제 1 인버터(251-1)의 출력을 지연시킬 수 있다. 상기 제 2 인버터(251-3)는 상기 지연기(251-2)의 출력을 수신하고, 상기 지연기(251-2)의 출력을 반전 구동할 수 있다. 상기 노어 게이트(251-4)는 상기 제 1 인버터(251-1)의 출력 및 상기 제 2 인버터(251-3)의 출력을 수신하여 상기 제 1 제어 신호(RCS)를 출력할 수 있다. 상기 펄스 생성기(251)는 상기 선택 회로(240)의 출력 신호(241)가 로우 로직 레벨로부터 하이 로직 레벨로 천이했을 때 상기 지연기(251-2)의 지연량에 대응하는 펄스 폭을 갖는 하이 로직 레벨의 펄스 신호를 상기 제 1 제어 신호(RCS)로 생성할 수 있다.
도 7은 도 6에 도시된 오실레이팅 신호 생성 회로(200)의 동작을 보여주는 타이밍도이다. 도 6 및 도 7을 참조하여 본 발명의 실시예에 따른 오실레이팅 신호 생성 회로(200)의 동작을 설명하면 다음과 같다. 상기 인에이블 신호(OSCEN)가 인에이블되면 상기 선택 신호(SEL)가 제 1 로직 레벨을 가질 수 있고, 상기 오실레이팅 신호 생성 회로(200)는 상기 제 1 클럭 지연 회로(211)를 통해 상기 오실레이팅 신호(ROD)를 생성할 수 있다. 상기 제 1 클럭 지연 회로(211)는 상기 오실레이팅 신호(ROD)를 지연시켜 상기 제 1 출력 클럭 신호(CLKO1)를 생성하고, 상기 선택 회로(240)는 상기 제 1 출력 클럭 신호(CLKO1)를 상기 출력 신호(241)로서 상기 제 1 타이밍 제어 회로(250)로 제공할 수 있다. 상기 제 1 타이밍 제어 회로(250)는 상기 오실레이팅 신호(ROD)가 상기 로우 로직 레벨로부터 상기 하이 로직 레벨로 천이된 후 상기 제 1 클럭 지연 회로(211)의 지연량(TD1)에 대응하는 시간이 경과하면 하이 로직 레벨로 인에이블되는 상기 제 1 제어 신호(RCS)를 생성할 수 있다. 상기 제 1 제어 신호(RCS)는 상기 펄스 생성기(251)에 의해 펄스 형태로 인에이블될 수 있다. 상기 오실레이팅 드라이버(230)는 상기 제 1 제어 신호(RCS)에 기초하여 상기 오실레이팅 신호(ROD)를 하이 로직 레벨로부터 로우 로직 레벨로 천이시킬 수 있다. 상기 제 2 타이밍 제어 회로(220)의 상기 지연 레플리카(221)는 상기 오실레이팅 신호(ROD)를 지연시키고, 상기 펄스 생성기(222)는 상기 지연 레플리카(221)의 출력에 기초하여 로우 로직 레벨로 천이되는 상기 제 2 제어 신호(FCS)를 생성할 수 있다. 상기 제 2 제어 신호(FCS)는 상기 오실레이팅 신호(ROD)가 하이 로직 레벨로부터 로우 로직 레벨로 천이된 후 상기 지연 레플리카(221)의 지연량(TDR)에 대응하는 시간 및 상기 펄스 생성기(222)의 지연량(α)에 대응하는 시간 동안 지연되어 로우 로직 레벨로 인에이블될 수 있다. 상기 오실레이팅 드라이버(230)는 상기 제 2 제어 신호(FCS)에 기초하여 상기 오실레이팅 신호(ROD)를 로우 로직 레벨로부터 하이 로직 레벨로 천이시킬 수 있다. 따라서, 상기 오실레이팅 신호(ROD)의 하이 레벨 펄스 구간은 상기 제 1 클럭 지연 회로(211)의 지연량(TD1)에 대응할 수 있고, 상기 오실레이팅 신호(ROD)의 로우 레벨 펄스 구간은 상기 지연 레플리카(221)의 지연량과 상기 펄스 생성기(222)의 지연량의 합(TDR+α)에 대응할 수 있다. 도 1과 같이, 상기 제 1 및 제 2 클럭 지연 회로(111, 112)의 출력 신호를 상기 제 1 제어 신호(RCS)로 직접적으로 제공하는 경우, 상기 지연 레플리카(121)의 지연량 설정에 제약이 생길 수 있다. 상기 지연 레플리카(121)의 지연량이 제 1 및 제 2 클럭 지연 회로(111, 112)의 지연량보다 적은 경우, 제 1 제어 신호(RCS)가 디스에이블되기 전에 제 2 제어 신호(FCS)가 인에이블되는 상황이 발생될 수 있기 때문이다. 제 1 및 제 2 제어 신호(RCS, FCS)의 인에이블 구간이 중첩되면 오실레이팅 드라이버(130)가 상기 오실레이팅 신호(ROD)를 정상적으로 구동하기 어려워질 수 있다. 하지만, 도 5에 도시된 상기 제 1 타이밍 제어 회로(250)는 상기 제 2 제어 신호(FCS)와 마찬가지로 상기 제 1 제어 신호(RCS)를 펄스 형태로 생성할 수 있으므로, 상기 지연 레플리카(221)의 지연량 설정에 대한 제약을 제거 또는 감소시킬 수 있다.
도 8은 본 발명의 실시 예에 따른 오실레이팅 신호 생성 회로(300)의 구성을 보여주는 도면이다. 도 8을 참조하면, 상기 오실레이팅 신호 생성 회로(300)는 제 1 클럭 지연 회로(311), 셋 펄스 생성 회로(320), 리셋 펄스 생성 회로(330) 및 오실레이팅 드라이버(340)를 포함할 수 있다. 상기 제 1 클럭 지연 회로(311)는 도 1에 도시된 상기 제 1 클럭 지연 회로(111)와 실질적으로 동일한 구성요소일 수 있고, 제 1 클럭 지연 회로(311)에 대한 설명은 생략하기로 한다. 상기 셋 펄스 생성 회로(320)는 상기 제 1 클럭 지연 회로(311)의 출력 신호를 수신하고, 상기 제 1 클럭 지연 회로(311)의 출력 신호에 기초하여 셋 펄스 신호(SET)를 생성할 수 있다. 상기 셋 펄스 생성 회로(320)는 상기 제 1 클럭 지연 회로(311)의 출력 신호에 기초하여 상기 오실레이팅 신호(ROD)의 라이징 에지 및 폴링 에지 중 하나에 동기되는 상기 셋 펄스 신호(SET)를 생성할 수 있다. 예를 들어, 상기 셋 펄스 생성 회로(320)는 상기 제 1 클럭 지연 회로(311)의 출력 신호를 수신하여 제 1 로직 레벨로부터 제 2 로직 레벨로 천이하는 상기 오셀레이팅 신호(ROD)의 에지에 기초하여 상기 셋 펄스 신호(SET)를 생성할 수 있다. 상기 셋 펄스 생성 회로(320)는 상기 오실레이팅 신호(ROD)의 에지가 생성된 후, 상기 제 1 클럭 지연 회로(311)의 지연량에 대응하는 시간이 경과하면 상기 셋 펄스 신호(SET)를 생성할 수 있다. 상기 리셋 펄스 생성 회로(330)는 상기 셋 펄스 생성 회로(320)로부터 상기 셋 펄스 신호(SET)를 수신할 수 있다. 상기 리셋 펄스 생성 회로(330)는 상기 셋 펄스 신호(SET)에 기초하여 리셋 펄스 신호(RST)를 생성할 수 있다. 상기 리셋 펄스 생성 회로(330)는 상기 셋 펄스 신호(SET)가 디스에이블되는 시점에 상기 리셋 펄스 신호(RST)를 인에이블시킬 수 있다.
상기 오실레이팅 드라이버(340)는 상기 셋 펄스 신호(SET) 및 상기 리셋 펄스 신호(RST)를 수신하고, 상기 셋 펄스 신호(SET) 및 상기 리셋 펄스 신호(RST)에 기초하여 상기 오실레이팅 신호(ROD)를 생성할 수 있다. 상기 오실레이팅 드라이버(340)는 상기 셋 펄스 신호(SET)에 기초하여 상기 오실레이팅 신호(ROD)를 상기 제 1 로직 레벨로 구동하고, 상기 리셋 펄스 신호(RST)에 기초하여 상기 오실레이팅 신호(RDO)를 상기 제 2 로직 레벨로 구동할 수 있다. 상기 오실레이팅 드라이버(340)는 상기 셋 펄스 신호(SET)가 인에이블되었을 때 상기 오실레이팅 신호를 상기 제 2 로직 레벨로부터 상기 제 1 로직 레벨로 천이시킬 수 있고, 상기 리셋 펄스 신호(RST)가 인에이블되었을 때 상기 오실레이팅 신호(ROD)를 상기 제 1 로직 레벨로부터 상기 제 2 로직 레벨로 천이시킬 수 있다. 상기 오실레이팅 드라이버(340)는 제 1 전원전압(VH) 및 제 2 전원전압(VL)을 수신하고, 상기 제 1 전원전압(VH) 및 제 2 전원전압(VL)에 기초하여 상기 오실레이팅 신호(ROD)를 생성할 수 있다. 상기 오실레이팅 드라이버(340)는 상기 셋 펄스 신호(SET)에 기초하여 상기 오실레이팅 신호(ROD)를 상기 제 2 전원전압(VL)의 전압 레벨로 구동하고 상기 리셋 펄스 신호(RST)에 기초하여 상기 오실레이팅 신호(ROD)를 상기 제 1 전원전압(VH)의 전압 레벨로 구동할 수 있다. 상기 오실레이팅 드라이버(340)는 상기 인에이블 신호(OSCEN)를 더 수신할 수 있다. 상기 인에이블 신호(OSCEN)가 인에이블되었을 때, 상기 오실레이팅 드라이버(340)는 활성화될 수 있고, 상기 오실레이팅 드라이버(340)는 상기 셋 펄스 신호(SET) 및 상기 리셋 펄스 신호(RST)에 기초하여 상기 오실레이팅 신호(ROD)를 생성할 수 있다. 상기 인에이블 신호(OSCEN)가 디스에이블되었을 때, 상기 오실레이팅 드라이버(340)는 비활성화될 수 있고, 상기 셋 펄스 신호(SET) 및 상기 리셋 펄스 신호(RST)에 무관하게 상기 오실레이팅 신호(ROD)를 특정 로직 레벨로 고정시킬 수 있다. 상기 제 1 제어 신호(RCS) 대신 상기 셋 펄스 신호(SET)를 수신하고 상기 제 2 제어 신호(FCS) 대신 상기 리셋 펄스 신호(RST)를 수신하는 것을 제외하고, 상기 오실레이팅 드라이버(340)는 도 3에 도시된 오실레이팅 드라이버(130)와 동일한 구성을 가질 수 있다.
상기 오실레이팅 신호 생성 회로(300)는 제 2 클럭 지연 회로(312) 및 선택 회로(350)를 더 포함할 수 있다. 상기 제 2 클럭 지연 회로(312) 및 상기 선택 회로(350)는 각각 도 1에 도시된 상기 제 2 클럭 지연 회로(112) 및 상기 선택 회로(140)와 실질적으로 동일한 구성요소일 수 있고, 동일한 구성요소에 대한 중복되는 설명은 생략하기로 한다. 상기 오실레이팅 신호 생성 회로(300)가 상기 선택 회로(350)를 구비했을 때, 상기 셋 펄스 신호 생성 회로(320)는 상기 선택 회로(350)의 출력 신호(351)를 수신하고, 상기 선택 회로(350)의 출력 신호(351)에 기초하여 상기 셋 펄스 신호(SET)를 생성할 수 있다. 상기 오실레이팅 신호 생성 회로(300)에서, 상기 셋 펄스 신호(SET)가 생성되는 타이밍은 상기 제 1 및 제 2 클럭 지연 회로(311, 312)의 지연량에 의존하는 반면, 상기 리셋 펄스 신호(RST)는 상기 셋 펄스 신호(SET)가 디스에이블되는 타이밍에 일정하게 인에이블될 수 있다. 따라서, 상기 오실레이팅 신호(ROD)는 상기 제 1 및 제 2 클럭 지연 회로(311, 312)에 의해 발생되는 폴링 에지 사이의 타이밍 스큐를 포함하지 않고, 상기 제 1 및 제 2 클럭 지연 회로(311, 312)에 의해 발생되는 라이징 에지 사이의 타이밍 스큐만을 포함하는 상기 오실레이팅 신호(ROD)를 생성할 수 있다.
도 9는 도 8에 도시된 상기 셋 펄스 생성 회로(320)의 구성을 보여주는 도면이다. 도 9를 참조하면, 상기 셋 펄스 생성 회로(320)는 제 1 인버터(321), 지연기(322), 제 2 인버터(323) 및 노어 게이트(324)를 포함할 수 있다. 상기 제 1 인버터(321)는 상기 선택 회로(350)의 출력 신호(351)를 수신하고, 상기 선택 회로(350)의 출력 신호(351)를 반전 구동할 수 있다. 상기 지연기(322)는 상기 제 1 인버터(321)의 출력을 수신하고, 상기 제 1 인버터(321)의 출력을 지연시킬 수 있다. 상기 제 2 인버터(323)는 상기 지연기(322)의 출력을 수신하고, 상기 지연기(322)의 출력을 반전 구동할 수 있다. 상기 노어 게이트(324)는 상기 제 1 인버터(321)의 출력 및 상기 제 2 인버터(323)의 출력을 수신하여 상기 셋 펄스 신호(SET)를 출력할 수 있다. 상기 셋 펄스 생성 회로(320)는 상기 선택 회로(350)의 출력 신호(351)가 하이 로직 레벨로부터 로우 로직 레벨로 천이했을 때 상기 지연기(322)의 지연량에 대응하는 펄스 폭을 갖는 하이 로직 레벨의 펄스 신호를 상기 셋 펄스 신호(SET)로 생성할 수 있다.
도 10은 도 8에 도시된 리셋 펄스 생성 회로(330)의 구성을 보여주는 도면이다. 도 10을 참조하면, 상기 리셋 펄스 생성 회로는 제 1 인버터(331), 지연기(332), 제 2 인버터(333) 및 낸드 게이트(334)를 포함할 수 있다. 상기 제 1 인버터(331)는 상기 셋 펄스 신호(SET)를 수신하고, 상기 셋 펄스 신호(SET)를 반전 구동할 수 있다. 상기 지연기(332)는 상기 제 1 인버터(331)의 출력을 수신하고, 상기 제 1 인버터(331)의 출력을 지연시킬 수 있다. 상기 제 2 인버터(333)는 상기 지연기(332)의 출력을 수신하고, 상기 지연기(332)의 출력을 반전 구동할 수 있다. 상기 낸드 게이트(334)는 상기 제 1 인버터(331)의 출력 및 상기 제 2 인버터(333)의 출력을 수신하여 상기 리셋 펄스 신호(RST)를 출력할 수 있다. 상기 리셋 펄스 생성 회로(330)는 상기 셋 펄스 신호(SET)가 하이 로직 레벨로부터 로우 로직 레벨로 천이했을 때 상기 지연기(332)의 지연량에 대응하는 펄스 폭을 갖는 로우 로직 레벨의 펄스 신호를 상기 리셋 펄스 신호(RST)로 생성할 수 있다.
도 11은 본 발명의 실시예에 따른 오실레이팅 신호 생성 회로(300)의 동작을 보여주는 타이밍도이다. 도 8 내지 도 11을 참조하면, 상기 인에이블 신호(OSCEN)가 인에이블되면 상기 선택 신호(SEL)가 제 1 로직 레벨을 가질 수 있고, 상기 오실레이팅 신호 생성 회로(300)는 상기 제 1 클럭 지연 회로(311)를 통해 상기 오실레이팅 신호(ROD)를 생성할 수 있다. 상기 제 1 클럭 지연 회로(311)는 상기 오실레이팅 신호(ROD)를 지연시켜 상기 제 1 출력 클럭 신호(CLKO1)를 생성하고, 상기 선택 회로(350)는 상기 제 1 출력 클럭 신호(CLKO1)를 상기 셋 펄스 생성 회로(320)로 제공할 수 있다. 상기 셋 펄스 생성 회로(320)는 상기 오실레이팅 신호(ROD)가 상기 로우 로직 레벨로부터 상기 하이 로직 레벨로 천이된 후 상기 제 1 클럭 지연 회로(311)의 지연량(TD1)에 대응하는 시간이 경과된 후 하이 로직 레벨로 인에이블되는 상기 셋 펄스 신호(SET)를 생성할 수 있다. 상기 오실레이팅 드라이버(340)는 상기 셋 펄스 신호(SET)에 기초하여 상기 오실레이팅 신호(ROD)를 하이 로직 레벨로부터 로우 로직 레벨로 천이시킬 수 있다. 상기 리셋 펄스 생성 회로(330)는 상기 셋 펄스 신호(SET)가 디스에이블되는 시점에 로우 로직 레벨로 인에이블되는 상기 리셋 펄스 신호(RST)를 생성할 수 있다. 상기 오실레이팅 드라이버(340)는 상기 리셋 펄스 신호(RST)에 기초하여 상기 상기 오실레이팅 신호(ROD)를 로우 로직 레벨로부터 하이 로직 레벨로 천이시킬 수 있다. 따라서, 상기 오실레이팅 신호(ROD)의 하이 레벨 펄스 구간은 상기 제 1 클럭 지연 회로(311)의 지연량(TD1)에 대응할 수 있고, 상기 오실레이팅 신호(ROD)의 로우 레벨 펄스 구간은 상기 상기 셋 펄스 신호(SET)의 펄스 폭에 대응할 수 있다.
도 12는 본 발명의 실시 예에 따른 반도체 장치(400)의 구성을 보여주는 도면이다. 도 12를 참조하면, 상기 반도체 장치(400)는 적어도 2개의 클럭 지연 회로, 오실레이팅 제어 회로(430) 및 지연 정보 생성 회로(440)를 포함할 수 있다. 도 12에서 상기 반도체 장치(400)는 4개의 클럭 지연 회로를 포함하는 것을 예시하였으나, 클럭 지연 회로의 개수를 한정하려는 의도는 아니다. 상기 반도체 장치(400)는 제 1 내지 제 4 클럭 지연 회로(411, 412, 413, 414)를 포함할 수 있다. 상기 제 1 클럭 지연 회로(411)는 제 1 위상 클럭 신호(ICLK) 및 오실레이팅 신호(ROD)를 수신하고 제 1 출력 클럭 신호(ICLKO)를 생성할 수 있다. 상기 제 1 클럭 지연 회로(411)는 노멀 모드에서 상기 제 1 위상 클럭 신호(ICLK)를 지연시켜 상기 제 1 출력 클럭 신호(ICLKO)를 생성하고, 보상 모드에서 상기 오실레이팅 신호(ROD)를 지연시켜 상기 제 1 출력 클럭 신호(ICLKO)를 생성할 수 있다. 상기 제 1 클럭 지연 회로(411)는 고정된 지연량을 가질 수 있다. 일 실시 예에서, 상기 제 1 클럭 지연 회로(411)는 가변되는 지연량을 가질 수도 있다. 상기 제 1 클럭 지연 회로(411)는 인에이블 신호(OSCEN)를 더 수신할 수 있다. 상기 제 1 클럭 지연 회로(411)는 상기 인에이블 신호(OSCEN)가 디스에이블된 상태일 때 상기 제 1 위상 클럭 신호(ICLK)를 지연시켜 상기 제 1 출력 클럭 신호(ICLKO)를 생성할 수 있다. 상기 제 1 클럭 지연 회로(411)는 상기 인에이블 신호(OSCEN)가 인에이블되었을 때 상기 오실레이팅 신호(ROD)를 지연시켜 상기 제 1 출력 클럭 신호(ICLKO)를 생성할 수 있다.
상기 제 2 클럭 지연 회로(412)는 제 2 위상 클럭 신호(QCLK) 및 상기 오실레이팅 신호(ROD)를 수신하고 제 2 출력 클럭 신호(QCLKO)를 생성할 수 있다. 상기 제 2 클럭 지연 회로(412)는 상기 노멀 모드에서 상기 제 2 위상 클럭 신호(QCLK)를 지연시켜 상기 제 2 출력 클럭 신호(QCLKO)를 생성하고, 상기 보상 모드에서 상기 오실레이팅 신호(ROD)를 지연시켜 상기 제 2 출력 클럭 신호(QCLKO)를 생성할 수 있다. 상기 제 2 클럭 지연 회로(412)는 제 1 지연 제어 신호(DQC)를 수신할 수 있다. 상기 제 2 클럭 지연 회로(412)의 지연량은 상기 제 1 지연 제어 신호(DQC)에 기초하여 변화될 수 있다. 상기 제 2 클럭 지연 회로(412)는 인에이블 신호(OSCEN)를 더 수신할 수 있다. 상기 제 2 클럭 지연 회로(412)는 상기 인에이블 신호(OSCEN)가 디스에이블된 상태일 때 상기 제 2 위상 클럭 신호(QCLK)를 지연시켜 상기 제 2 출력 클럭 신호(QCLKO)를 생성할 수 있다. 상기 제 2 클럭 지연 회로(412)는 상기 인에이블 신호(OSCEN)가 인에이블되었을 때 상기 오실레이팅 신호(ROD)를 지연시켜 상기 제 2 출력 클럭 신호(QCLKO)를 생성할 수 있다.
상기 제 3 클럭 지연 회로(413)는 제 3 위상 클럭 신호(IBCLK) 및 상기 오실레이팅 신호(ROD)를 수신하고 제 3 출력 클럭 신호(IBCLKO)를 생성할 수 있다. 상기 제 3 클럭 지연 회로(413)는 상기 노멀 모드에서 상기 제 3 위상 클럭 신호(IBCLK)를 지연시켜 상기 제 3 출력 클럭 신호(IBCLKO)를 생성하고, 상기 보상 모드에서 상기 오실레이팅 신호(ROD)를 지연시켜 상기 제 3 출력 클럭 신호(IBCLKO)를 생성할 수 있다. 상기 제 3 클럭 지연 회로(413)는 제 2 지연 제어 신호(DIBC)를 수신할 수 있다. 상기 제 3 클럭 지연 회로(413)의 지연량은 상기 제 2 지연 제어 신호(DIBC)에 기초하여 변화될 수 있다. 상기 제 3 클럭 지연 회로(413)는 인에이블 신호(OSCEN)를 더 수신할 수 있다. 상기 제 3 클럭 지연 회로(413)는 상기 인에이블 신호(OSCEN)가 디스에이블된 상태일 때 상기 제 3 위상 클럭 신호(IBCLK)를 지연시켜 상기 제 3 출력 클럭 신호(IBCLKO)를 생성할 수 있다. 상기 제 3 클럭 지연 회로(413)는 상기 인에이블 신호(OSCEN)가 인에이블되었을 때 상기 오실레이팅 신호(ROD)를 지연시켜 상기 제 3 출력 클럭 신호(IBCLKO)를 생성할 수 있다.
상기 제 4 클럭 지연 회로(414)는 제 4 위상 클럭 신호(QBCLK) 및 상기 오실레이팅 신호(ROD)를 수신하고 제 4 출력 클럭 신호(QBCLKO)를 생성할 수 있다. 상기 제 4 클럭 지연 회로(414)는 상기 노멀 모드에서 상기 제 4 위상 클럭 신호(QBCLK)를 지연시켜 상기 제 4 출력 클럭 신호(QBCLKO)를 생성하고, 상기 보상 모드에서 상기 오실레이팅 신호(ROD)를 지연시켜 상기 제 4 출력 클럭 신호(QBCLKO)를 생성할 수 있다. 상기 제 4 클럭 지연 회로(414)는 제 3 지연 제어 신호(DQBC)를 수신할 수 있다. 상기 제 4 클럭 지연 회로(414)의 지연량은 상기 제 3 지연 제어 신호(DQBC)에 기초하여 변화될 수 있다. 상기 제 4 클럭 지연 회로(414)는 인에이블 신호(OSCEN)를 더 수신할 수 있다. 상기 제 4 클럭 지연 회로(414)는 상기 인에이블 신호(OSCEN)가 디스에이블된 상태일 때 상기 제 4 위상 클럭 신호(QBCLK)를 지연시켜 상기 제 4 출력 클럭 신호(QBCLKO)를 생성할 수 있다. 상기 제 4 클럭 지연 회로(414)는 상기 인에이블 신호(OSCEN)가 인에이블되었을 때 상기 오실레이팅 신호(ROD)를 지연시켜 상기 제 4 출력 클럭 신호(QBCLKO)를 생성할 수 있다.
상기 제 1 내지 제 4 위상 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)는 순차적으로 일정한 위상 차이를 가질 수 있다. 예를 들어, 상기 제 1 위상 클럭 신호(ICLK)는 상기 제 2 위상 클럭 신호(QCLK)보다 90도만큼 앞선 위상을 가질 수 있고, 상기 제 2 위상 클럭 신호(QCLK)는 상기 제 3 위상 클럭 신호(IBCLK)보다 90도만큼 앞선 위상을 가질 수 있다. 상기 제 3 위상 클럭 신호(IBCLK)는 상기 제 4 위상 클럭 신호(QBCLK)보다 90도만큼 앞선 위상을 가질 수 있고, 상기 제 4 위상 클럭 신호(QBCLK)는 상기 제 1 위상 클럭 신호(ICLK)보다 90도만큼 앞선 위상을 가질 수 있다. 상기 반도체 장치(400)는 멀티 페이즈 클럭 신호 생성 회로(420)를 더 포함할 수 있다. 상기 멀티 페이즈 클럭 생성 회로(420)는 클럭 신호 쌍(CLK, CLKB)에 기초하여 상기 제 1 내지 제 4 위상 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)를 생성할 수 있다. 상기 멀티 페이즈 클럭 생성 회로(420)는 상기 클럭 신호 쌍(CLK, CLKB)의 위상을 보정하거나 상기 클럭 신호 쌍(CLK, CLKB)의 주파수를 분주하여 위상 차이를 갖는 복수의 위상 클럭 신호를 생성할 수 있는 어떠한 클럭 생성 회로도 포함할 수 있다. 예를 들어, 상기 멀티 페이즈 클럭 생성 회로(420)는 지연 고정 루프 회로, 위상 고정 루프 회로, 위상 보간 (interpolation) 회로 및 주파수 분주 회로 중 적어도 하나 이상을 포함할 수 있다.
상기 제 1 내지 제 4 클럭 지연 회로(411, 412, 413, 414)는 실질적으로 동일한 구조를 가질 수 있고, 이상적으로 동일한 지연량을 가질 수 있다. 하지만, 로컬 공정 변동 및 열화에 의해 상기 제 1 내지 제 4 클럭 지연 회로(411, 412, 413, 414)의 실제 지연량은 서로 달라질 수 있다. 상기 제 1 내지 제 4 클럭 지연 회로(411, 412, 413, 414)의 지연량이 서로 다른 경우, 상기 제 1 내지 제 4 위상 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)로부터 생성되는 제 1 내지 제 4 출력 클럭 신호(ICLKO, QCLKO, IBCLKO, QBCLKO) 사이의 위상 차이가 90도만큼 일정하게 유지되기 어려우므로, 상기 제 1 내지 제 4 출력 클럭 신호(ICLKO, QCLKO, IBCLKO, QBCLKO)에 동기되는 신호의 유효 윈도우 또는 듀레이션은 감소될 수 있다. 상기 반도체 장치(400)는 상기 제 1 내지 제 4 클럭 지연 회로(411, 412, 413, 414) 사이의 지연량 스큐를 보상하기 위해 상기 보상 모드로 동작할 수 있고, 상기 보상 모드 중에 상기 제 1 내지 제 4 클럭 지연 회로(411, 412, 413, 414)의 지연량을 모니터링하여 적어도 상기 제 2 내지 제 4 클럭 지연 회로(412, 413, 414)의 지연량을 변화시킬 수 있다. 예를 들어, 상기 제 1 클럭 지연 회로(411)는 기준 지연 회로일 수 있고 상기 제 1 클럭 지연 회로(411)의 지연량이 기준 지연량이 될 수 있다. 상기 반도체 장치(400)는 상기 제 2 내지 제 4 클럭 지연 회로(412, 413, 414)의 지연량을 상기 제 1 클럭 지연 회로(411)의 지연량과 각각 비교하고, 상기 제 2 내지 제 4 클럭 지연 회로(412, 413, 414)의 지연량을 각각 상기 제 1 클럭 지연 회로(411)의 지연량과 동일하게 설정하여 상기 제 1 내지 제 4 클럭 지연 회로(411, 412, 413, 414) 사이의 지연량 스큐를 보정할 수 있다. 상기 반도체 장치(400)는 상기 제 1 내지 제 4 클럭 지연 회로(411, 412, 413, 414) 사이의 지연량 스큐를 보정하기 위해 상기 오실레이팅 제어 회로(430) 및 상기 지연 정보 생성 회로(440)를 포함할 수 있다.
상기 오실레이팅 제어 회로(430)는 상기 제 1 내지 제 4 클럭 지연 회로(411, 412, 413, 414)로부터 상기 제 1 내지 제 4 출력 클럭 신호(ICLKO, QCLKO, IBCLKO, QBCLKO)를 각각 수신할 수 있다. 상기 오실레이팅 제어 회로(430)는 상기 제 1 내지 제 4 클럭 지연 회로(411, 412, 413, 414)와 순차적으로 연결되어 상기 제 1 내지 제 4 클럭 지연 회로(411, 412, 413, 414)의 지연량에 따라 상기 오실레이팅 신호(ROD)를 생성할 수 있다. 상기 오실레이팅 제어 회로(430)는 상기 제 1 내지 제 4 출력 클럭 신호(ICLKO, QCLKO, IBCLKO, QBCLKO) 중 하나를 선택하고, 선택된 출력 클럭 신호에 기초하여 상기 오실레이팅 신호(ROD)를 생성할 수 있다. 일 실시 예에서, 상기 오실레이팅 제어 회로(430)는 상기 제 1 내지 제 4 출력 클럭 신호(ICLKO, QCLKO, IBCLKO, QBCLKO) 중 하나에 기초하여 상기 오실레이팅 신호(ROD)를 제 2 로직 레벨로부터 제 1 로직 레벨로 천이시킬 수 있다. 상기 오실레이팅 제어 회로(430)는 상기 오실레이팅 신호(ROD)를 고정된 지연량만큼 지연시켜 생성된 신호에 기초하여 상기 오실레이팅 신호(ROD)를 상기 제 1 로직 레벨로부터 상기 제 2 로직 레벨로 천이시킬 수 있다. 일 실시 예에서, 상기 오실레이팅 제어 회로(430)는 상기 제 1 내지 제 4 출력 클럭 신호(ICLKO, QCLKO, IBCLKO, QBCLKO) 중 하나에 기초하여 셋 펄스 신호(SET)를 생성하여 상기 오실레이팅 신호(ROD)를 제 2 로직 레벨로부터 제 1 로직 레벨로 천이시킬 수 있다. 상기 오실레이팅 제어 회로(430)는 상기 셋 펄스 신호(SET)에 기초하여 리셋 펄스 신호(RST)를 생성하여 상기 오실레이팅 신호(ROD)를 상기 제 1 로직 레벨로부터 상기 제 2 로직 레벨로 천이시킬 수 있다. 상기 오실레이팅 제어 회로(430)는 상기 인에이블 신호(OSCEN)를 수신할 수 있다. 상기 오실레이팅 제어 회로(430)는 상기 인에이블 신호(OSCEN)에 기초하여 활성화될 수 있다. 상기 오실레이팅 제어 회로(430)는 상기 인에이블 신호(OSCEN)가 인에이블되었을 때, 상기 제 1 내지 4 클럭 지연 회로(411, 412, 413, 414) 중 하나와 연결되어 상기 오실레이팅 신호(ROD)를 생성할 수 있다. 도 1, 도 5 및 도 8에 도시된 상기 오실레이팅 신호 생성 회로(100, 200, 300)의 적어도 일부 구성요소들은 상기 오실레이팅 제어 회로(430)로 적용될 수 있다. 도 1에 도시된 상기 오실레이팅 신호 생성 회로(100)가 상기 오실레이팅 제어 회로(430)로 적용될 때, 상기 오실레이팅 제어 회로(430)는 상기 선택 회로(140), 상기 타이밍 제어 회로(120) 및 상기 오실레이팅 드라이버(130)를 포함할 수 있다. 도 5에 도시된 상기 오실레이팅 신호 생성 회로(200)가 상기 오실레이팅 제어 회로(430)로 적용될 때, 상기 오실레이팅 제어 회로(430)는 상기 선택 회로(240), 상기 제 1 타이밍 제어 회로(250), 상기 제 2 타이밍 제어 회로(220) 및 상기 오실레이팅 드라이버(230)를 포함할 수 있다. 도 8에 도시된 상기 오실레이팅 신호 생성 회로(300)가 상기 오실레이팅 제어 회로(430)로 적용될 때, 상기 오실레이팅 제어 회로(430)는 상기 선택 회로(350), 상기 셋 펄스 생성 회로(320), 상기 리셋 펄스 생성 회로(330) 및 상기 오실레이팅 드라이버(340)를 포함할 수 있다. 다만, 상기 선택 회로(140, 240, 350)를 제어하기 위해 입력되는 상기 선택 신호(SEL)는 상기 제 1 내지 제 4 출력 클럭 신호(ICLKO, QCLKO, IBCLKO, QBCLKO) 중 하나를 선택하기 위해 복수 비트를 포함하도록 수정될 수 있다.
상기 지연 정보 생성 회로(440)는 상기 오실레이팅 제어 회로(430)와 연결되어 상기 오실레이팅 신호(ROD)를 수신할 수 있다. 상기 지연 정보 생성 회로(440)는 상기 오실레이팅 신호(ROD)에 기초하여 상기 제 1 지연 제어 신호(DQC), 상기 제 2 지연 제어 신호(DIBC) 및 상기 제 3 지연 제어 신호(DQBC)를 생성할 수 있다. 상기 지연 정보 생성 회로(440)는 상기 제 1 내지 제 4 클럭 지연 회로(411, 412, 413, 414) 각각에 대한 지연 정보를 생성할 수 있다. 예를 들어, 상기 지연 정보 생성 회로(440)는 상기 제 1 클럭 지연 회로(411)와 연결되어 상기 제 1 출력 클럭 신호(ICLKO)로부터 생성된 상기 오실레이팅 신호(ROD)에 기초하여 제 1 지연 정보를 생성할 수 있다. 상기 지연 정보 생성 회로(440)는 상기 제 2 클럭 지연 회로(412)와 연결되어 상기 제 2 출력 클럭 신호(QCLKO)로부터 생성된 상기 오실레이팅 신호(ROD)에 기초하여 제 2 지연 정보를 생성할 수 있다. 상기 지연 정보 생성 회로(440)는 상기 제 3 클럭 지연 회로(413)와 연결되어 상기 제 3 출력 클럭 신호(IBCLKO)로부터 생성된 상기 오실레이팅 신호(ROD)에 기초하여 제 3 지연 정보를 생성할 수 있다. 상기 지연 정보 생성 회로(440)는 상기 제 4 클럭 지연 회로(414)와 연결되어 상기 제 4 출력 클럭 신호(QBCLK)로부터 생성된 상기 오실레이팅 신호(ROD)에 기초하여 제 4 지연 정보를 생성할 수 있다. 상기 지연 정보 생성 회로(440)는 상기 제 1 지연 정보를 상기 제 2 내지 제 4 지연 정보와 각각 비교 및 연산하고, 비교 및 연산 결과에 따라 상기 제 1 내지 제 3 지연 제어 신호(DQC, DIBC, DQBC)를 각각 생성할 수 있다. 상기 지연 정보 생성 회로(440)는 상기 제 2 지연 정보와 상기 제 1 지연 정보를 비교 및 연산하여 상기 제 1 지연 제어 신호(DQC)를 생성하고, 상기 제 1 지연 제어 신호(DQC)를 상기 제 2 클럭 지연 회로(412)로 제공할 수 있다. 상기 제 1 지연 제어 신호(DQC)는 상기 제 2 지연 정보와 상기 제 1 지연 정보 사이의 차이에 기초하여 생성될 수 있고, 상기 제 1 지연 제어 신호(DQC)에 기초하여 상기 제 2 클럭 지연 회로(412)의 지연량은 상기 제 1 클럭 지연 회로(411)의 지연량과 실질적으로 동일해질 수 있다. 상기 지연 정보 생성 회로(440)는 상기 제 3 지연 정보와 상기 제 1 지연 정보를 비교 및 연산하여 상기 제 2 지연 제어 신호(DIBC)를 생성하고, 상기 제 2 지연 제어 신호(DIBC)를 상기 제 3 클럭 지연 회로(413)로 제공할 수 있다. 상기 제 2 지연 제어 신호(DIBC)는 상기 제 3 지연 정보와 상기 제 1 지연 정보 사이의 차이에 기초하여 생성될 수 있고, 상기 제 2 지연 제어 신호(DIBC)에 기초하여 상기 제 3 클럭 지연 회로(413)의 지연량은 상기 제 1 클럭 지연 회로(411)의 지연량과 실질적으로 동일해질 수 있다. 상기 지연 정보 생성 회로(440)는 상기 제 4 지연 정보와 상기 제 1 지연 정보를 비교 및 연산하여 상기 제 3 지연 제어 신호(DQBC)를 생성하고, 상기 제 3 지연 제어 신호(DQBC)를 상기 제 4 클럭 지연 회로(414)로 제공할 수 있다. 상기 제 3 지연 제어 신호(DQBC)는 상기 제 4 지연 정보와 상기 제 1 지연 정보 사이의 차이에 기초하여 생성될 수 있고, 상기 제 3 지연 제어 신호(DQBC)에 기초하여 상기 제 4 클럭 지연 회로(414)의 지연량은 상기 제 1 클럭 지연 회로(411)의 지연량과 실질적으로 동일해질 수 있다. 상기 제 1 내지 제 3 지연 제어 신호(DQC, DIBC, DQBC)는 복수 비트를 포함하는 디지털 신호일 수도 있고, 다양한 전압 레벨을 갖는 아날로그 신호일 수도 있다.
도 13은 도 12에 도시된 제 1 내지 제 4 클럭 지연 회로(411, 412, 413, 414)와 상기 오실레이팅 제어 회로(430)의 연결관계를 보여주는 도면이다. 도 13을 참조하면, 상기 제 1 클럭 지연 회로(411)는 제 1 스위치(411-1) 및 고정 지연 라인(411-2)을 포함할 수 있다. 상기 제 1 스위치(411-1)는 상기 인에이블 신호(OSCEN)에 기초하여 상기 제 1 위상 클럭 신호(ICLK) 및 상기 오실레이팅 신호(ROD) 중 하나를 상기 고정 지연 라인(411-2)으로 제공할 수 있다. 상기 제 1 스위치(411-1)는 상기 인에이블 신호(OSCEN)가 디스에이블 상태일 때 상기 제 1 위상 클럭 신호(ICLK)를 상기 고정 지연 라인(411-2)으로 제공하고, 상기 인에이블 신호(OSCEN)가 인에이블되었을 때 상기 오실레이팅 신호(ROD)를 상기 고정 지연 라인(411-2)으로 제공할 수 있다. 상기 고정 지연 라인(411-2)은 고정된 지연량을 가질 수 있다. 상기 고정 지연 라인(411-2)은 상기 제 1 스위치(411-1)의 출력 신호를 지연시켜 상기 제 1 출력 클럭 신호(ICLKO)를 출력할 수 있다. 일 실시 예에서, 상기 고정 지연 라인(411-2)은 가변 지연 라인으로 대체될 수도 있다.
상기 제 2 클럭 지연 회로(412)는 제 2 스위치(412-1) 및 가변 지연 라인(412-2)을 포함할 수 있다. 상기 제 2 스위치(412-1)는 상기 인에이블 신호(OSCEN)에 기초하여 상기 제 2 위상 클럭 신호(QCLK) 및 상기 오실레이팅 신호(ROD) 중 하나를 상기 가변 지연 라인(412-2)으로 제공할 수 있다. 상기 제 2 스위치(412-1)는 상기 인에이블 신호(OSCEN)가 디스에이블 상태일 때 상기 제 2 위상 클럭 신호(QCLK)를 상기 가변 지연 라인(412-2)으로 제공하고, 상기 인에이블 신호(OSCEN)가 인에이블되었을 때 상기 오실레이팅 신호(ROD)를 상기 가변 지연 라인(412-2)으로 제공할 수 있다. 상기 가변 지연 라인(412-2)은 상기 제 1 지연 제어 신호(DQC)를 수신하고, 상기 제 1 지연 제어 신호(DQC)에 기초하여 상기 가변 지연 라인(412-2)의 지연량이 변화될 수 있다. 상기 가변 지연 라인(412-2)은 상기 제 2 스위치(412-1)의 출력 신호를 가변 지연시켜 상기 제 2 출력 클럭 신호(QCLKO)를 출력할 수 있다.
상기 제 3 클럭 지연 회로(413)는 제 3 스위치(413-1) 및 가변 지연 라인(413-2)을 포함할 수 있다. 상기 제 3 스위치(413-1)는 상기 인에이블 신호(OSCEN)에 기초하여 상기 제 3 위상 클럭 신호(IBCLK) 및 상기 오실레이팅 신호(ROD) 중 하나를 상기 가변 지연 라인(413-2)으로 제공할 수 있다. 상기 제 3 스위치(413-1)는 상기 인에이블 신호(OSCEN)가 디스에이블 상태일 때 상기 제 3 위상 클럭 신호(IBCLK)를 상기 가변 지연 라인(413-2)으로 제공하고, 상기 인에이블 신호(OSCEN)가 인에이블되었을 때 상기 오실레이팅 신호(ROD)를 상기 가변 지연 라인(413-2)으로 제공할 수 있다. 상기 가변 지연 라인(413-2)은 상기 제 2 지연 제어 신호(DIBC)를 수신하고, 상기 제 2 지연 제어 신호(DIBC)에 기초하여 상기 가변 지연 라인(413-2)의 지연량이 변화될 수 있다. 상기 가변 지연 라인(413-2)은 상기 제 3 스위치(413-1)의 출력 신호를 가변 지연시켜 상기 제 3 출력 클럭 신호(IBCLKO)를 출력할 수 있다.
상기 제 4 클럭 지연 회로(414)는 제 4 스위치(414-1) 및 가변 지연 라인(414-2)을 포함할 수 있다. 상기 제 4 스위치(414-1)는 상기 인에이블 신호(OSCEN)에 기초하여 상기 제 4 위상 클럭 신호(QBCLK) 및 상기 오실레이팅 신호(ROD) 중 하나를 상기 가변 지연 라인(414-2)으로 제공할 수 있다. 상기 제 4 스위치(414-1)는 상기 인에이블 신호(OSCEN)가 디스에이블 상태일 때 상기 제 4 위상 클럭 신호(QBCLK)를 상기 가변 지연 라인(414-2)으로 제공하고, 상기 인에이블 신호(OSCEN)가 인에이블되었을 때 상기 오실레이팅 신호(ROD)를 상기 가변 지연 라인(414-2)으로 제공할 수 있다. 상기 가변 지연 라인(414-2)은 상기 제 3 지연 제어 신호(DQBC)를 수신하고, 상기 제 3 지연 제어 신호(DQBC)에 기초하여 상기 가변 지연 라인(414-2)의 지연량이 변화될 수 있다. 상기 가변 지연 라인(414-2)은 상기 제 4 스위치(414-1)의 출력 신호를 가변 지연시켜 상기 제 4 출력 클럭 신호(QBCLKO)를 출력할 수 있다.
상기 오실레이팅 제어 회로(430)는 도 1 및 도 5에 도시된 오실레이팅 신호 생성 회로(100, 200)의 구성 중에서 적어도 일부를 포함할 수 있다. 상기 오실레이팅 제어 회로(430)는 선택 회로(510), 제 2 타이밍 제어 회로(520) 및 오실레이팅 드라이버(530)를 포함할 수 있다. 상기 선택 회로(510)는 상기 제 1 내지 제 4 출력 클럭 신호(ICLKO, QCLKO, IBCLKO, QBCLKO)를 수신하고, 상기 선택 신호(SEL)에 기초하여 상기 제 1 내지 제 4 출력 클럭 신호(ICLKO, QCLKO, IBCLKO, QBCLKO) 중 하나를 출력할 수 있다. 상기 선택 회로(510)는 상기 제 1 내지 제 4 출력 클럭 신호(ICLKO, QCLKO, IBCLKO, QBCLKO) 중 하나를 상기 제 1 제어 신호(RCS)로 제공할 수 있다. 상기 오실레이팅 제어 회로(430)는 제 1 타이밍 제어 회로(540)를 더 포함할 수 있다. 상기 제 1 타이밍 제어 회로(540)는 상기 선택 회로(510)의 출력 신호에 기초하여 펄스 형태로 인에이블되는 상기 제 1 제어 신호(RCS)를 생성할 수 있다. 상기 제 1 타이밍 제어 회로(540)는 상기 제 2 로직 레벨로부터 상기 제 1 로직 레벨로 천이하는 상기 오실레이팅 신호(ROD)의 에지에 기초하여 상기 제 1 제어 신호(RCS)를 생성할 수 있다. 상기 제 1 타이밍 제어 회로(540)는 상기 오실레이팅 신호(ROD)가 제 2 로직 레벨로부터 제 1 로직 레벨로 천이된 후, 상기 제 1 내지 제 4 클럭 지연 회로(411, 412, 413, 414) 중 하나의 지연량에 대응하는 시간이 경과하면 상기 제 1 제어 신호(RCS)를 인에이블 시킬 수 있다. 상기 제 1 타이밍 제어 회로(540)는 상기 선택 회로(510)의 출력 신호에 기초하여 상기 제 1 제어 신호(RCS)를 생성하는 펄스 생성기(541)를 포함할 수 있다. 상기 제 2 타이밍 제어 회로(520)는 상기 오실레이팅 신호(ROD)를 수신하고, 상기 오실레이팅 신호(ROD)를 고정된 지연량만큼 지연시켜 상기 제 2 제어 신호(FCS)를 생성할 수 있다. 상기 제 2 타이밍 제어 회로(520)는 상기 오실레이팅 신호(ROD)에 기초하여 펄스 형태로 인에이블되는 상기 제 2 제어 신호(FCS)를 생성할 수 있다. 상기 제 2 타이밍 제어 회로(520)는 상기 제 1 로직 레벨로부터 상기 제 2 로직 레벨로 천이하는 상기 오실레이팅 신호(ROD)의 에지에 기초하여 상기 제 2 제어 신호(FCS)를 생성할 수 있다. 상기 제 2 타이밍 제어 회로(520)는 상기 오실레이팅 신호(ROD)가 제 1 로직 레벨로부터 상기 제 2 로직 레벨로 천이된 후, 상기 고정된 지연량에 대응하는 지연 시간이 경과하면 상기 제 2 제어 신호(FCS)를 인에이블시킬 수 있다. 상기 제 2 타이밍 제어 회로(520)는 지연 레플리카(521) 및 펄스 생성기(522)를 포함할 수 있다. 상기 지연 레플리카(521)는 상기 오실레이팅 신호(ROD)를 수신하고, 상기 오실레이팅 신호(ROD)를 고정된 지연량만큼 지연시킬 수 있다. 상기 펄스 생성기(522)는 상기 지연 레플리카(521)의 출력 신호에 기초하여 상기 제 2 제어 신호(FCS)를 생성할 수 있다. 상기 오실레이팅 드라이버(530)는 상기 제 1 및 제 2 제어 신호(RCS, FCS)를 수신하고, 상기 제 1 및 제 2 제어 신호(RCS, FCS)에 기초하여 상기 오실레이팅 신호(ROD)를 생성할 수 있다. 상기 오실레이팅 드라이버(530)는 상기 제 1 제어 신호(RCS)에 기초하여 상기 오실레이팅 신호(ROD)를 상기 제 2 로직 레벨로부터 상기 제 1 로직 레벨로 천이시킬 수 있다. 상기 오실레이팅 드라이버(530)는 상기 제 2 제어 신호(FCS)에 기초하여 상기 오실레이팅 신호(ROD)를 상기 제 1 로직 레벨로부터 상기 제 2 로직 레벨로 천이시킬 수 있다. 상기 오실레이팅 신호(ROD)는 상기 제 1 내지 제 4 클럭 지연 회로(411, 412, 413, 414)로 피드백될 수 있고, 상기 제 2 타이밍 제어 회로(520) 및 상기 지연 정보 생성 회로(440)로 제공될 수 있다.
도 14는 도 12에 도시된 제 1 내지 제 4 클럭 지연 회로(411, 412, 413, 414)와 상기 오실레이팅 제어 회로(430)의 연결관계를 보여주는 도면이다. 도 14를 참조하면, 상기 오실레이팅 제어 회로(430)는 선택 회로(610), 셋 펄스 생성 회로(620), 리셋 펄스 생성 회로(630) 및 오실레이팅 드라이버(640)를 포함할 수 있다. 상기 선택 회로(610)는 상기 제 1 내지 제 4 출력 클럭 신호(ICLKO, QCLKO, IBCLKO, QBCLKO)를 수신하고, 상기 선택 신호(SEL)에 기초하여 상기 제 1 내지 제 4 출력 클럭 신호(ICLKO, QCLKO, IBCLKO, QBCLKO) 중 하나를 출력할 수 있다. 상기 셋 펄스 생성 회로(620)는 상기 선택 회로(610)의 출력 신호를 수신할 수 있다. 상기 셋 펄스 생성 회로(620)는 상기 선택 회로(610)의 출력 신호에 기초하여 상기 셋 펄스 신호(SET)를 생성할 수 있다. 상기 셋 펄스 생성 회로(620)는 상기 오실레이팅 신호(ROD)의 라이징 에지 및 폴링 에지 중 어느 하나에 동기되는 상기 셋 펄스 신호(SET)를 생성할 수 있다. 예를 들어, 상기 셋 펄스 생성 회로(620)는 상기 오실레이팅 신호(ROD)의 라이징 에지에 동기되는 상기 셋 펄스 신호(SET)를 생성할 수 있다. 상기 셋 펄스 생성 회로(620)는 상기 오실레이팅 신호(ROD)가 상기 로우 로직 레벨로부터 하이 로직 레벨로 천이한 후, 상기 제 1 내지 제 4 클럭 지연 회로(411, 412, 413, 414) 중 하나의 지연량에 대응하는 시간이 경과되면 상기 셋 펄스 신호(SET)를 인에이블시킬 수 있다. 상기 리셋 펄스 생성 회로(630)는 상기 셋 펄스 신호(SET)를 수신하고, 상기 셋 펄스 신호(SET)에 기초하여 상기 리셋 펄스 신호(RST)를 생성할 수 있다. 상기 리셋 펄스 생성 회로(430)는 상기 셋 펄스 신호(SET)가 디스에이블되는 시점에 상기 리셋 펄스 신호(RST)를 인에이블시킬 수 있다. 상기 오실레이팅 드라이버(640)는 상기 셋 펄스 신호(SET) 및 상기 리셋 펄스 신호(RST)를 수신하고, 상기 셋 펄스 신호(SET) 및 상기 리셋 펄스 신호(RST)에 기초하여 상기 오실레이팅 신호(ROD)를 생성할 수 있다. 상기 오실레이팅 드라이버(640)는 상기 셋 펄스 신호(SET)에 기초하여 상기 오실레이팅 신호(ROD)를 상기 제 2 로직 레벨로부터 상기 제 1 로직 레벨로 천이시킬 수 있다. 상기 오실레이팅 드라이버(640)는 상기 리셋 펄스 신호(RST)에 기초하여 상기 오실레이팅 신호(ROD)를 상기 제 1 로직 레벨로부터 상기 제 2 로직 레벨로 천이시킬 수 있다. 상기 오실레이팅 신호(ROD)는 상기 제 1 내지 제 4 클럭 지연 회로(411, 412, 413, 414)로 피드백될 수 있고, 상기 지연 정보 생성 회로(440)로 제공될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (39)
- 오실레이팅 신호를 지연시켜 제 1 제어 신호를 생성하는 제 1 클럭 지연 회로;
상기 오실레이팅 신호를 고정된 지연량만큼 지연시켜 제 2 제어 신호를 생성하는 타이밍 제어 회로;
상기 제 1 제어 신호에 기초하여 상기 오실레이팅 신호를 제 1 로직 레벨로 구동하고, 상기 제 2 제어 신호에 기초하여 상기 오실레이팅 신호를 제 2 로직 레벨로 구동하는 오실레이팅 드라이버를 포함하는 오실레이팅 신호 생성 회로. - 제 1 항에 있어서,
상기 타이밍 제어 회로는, 상기 오실레이팅 신호를 상기 고정된 지연량만큼 지연시키는 지연 레플리카; 및
상기 지연 레플리카의 출력 신호를 수신하고, 상기 제 2 로직 레벨로부터 상기 제 1 로직 레벨로 천이하는 상기 오실레이팅 신호의 에지에 기초하여 상기 제 2 제어 신호를 생성하는 제 1 펄스 생성기를 포함하는 오실레이팅 신호 생성 회로. - 제 2 항에 있어서,
상기 지연 레플리카는 상기 제 1 클럭 지연 회로를 모델링하여 설계되는 오실레이팅 신호 생성 회로. - 제 1 항에 있어서,
상기 제 1 클럭 지연 회로의 출력 신호를 수신하고, 상기 제 1 로직 레벨로부터 상기 제 2 로직 레벨로 천이하는 상기 오실레이팅 신호의 에지에 기초하여 상기 제 1 제어 신호를 생성하는 제 2 펄스 생성기를 더 포함하는 오실레이팅 신호 생성 회로. - 제 1 항에 있어서,
상기 오실레이팅 신호를 지연시키는 제 2 클럭 지연 회로; 및
선택 신호에 기초하여 상기 제 1 및 제 2 클럭 지연 회로의 출력 신호 중 하나를 제 1 제어 신호로 출력하는 선택 회로를 더 포함하는 오실레이팅 신호 생성 회로. - 제 5 항에 있어서,
상기 선택 회로의 출력 신호를 수신하여 상기 제 1 로직 레벨로부터 상기 제 2 로직 레벨로 천이하는 상기 오실레이팅 신호의 에지에 기초하여 상기 제 1 제어 신호를 생성하는 제 2 펄스 생성기를 더 포함하는 오실레이팅 신호 생성 회로. - 오실레이팅 신호를 지연시키는 제 1 클럭 지연 회로;
상기 제 1 클럭 지연 회로의 출력 신호를 수신하여 제 1 제어 신호를 생성하는 제 1 타이밍 제어 회로;
상기 오실레이팅 신호를 고정된 지연량만큼 지연시켜 제 2 제어 신호를 생성하는 제 2 타이밍 제어 회로; 및
상기 제 1 제어 신호에 기초하여 상기 오실레이팅 신호를 제 1 로직 레벨로 구동하고, 상기 제 2 제어 신호에 기초하여 상기 오실레이팅 신호를 제 2 로직 레벨로 구동하는 오실레이팅 드라이버를 포함하는 오실레이팅 신호 생성 회로. - 제 7 항에 있어서,
상기 제 1 타이밍 제어 회로는, 상기 제 1 클럭 지연 회로의 출력 신호를 수신하여 상기 제 1 로직 레벨로부터 상기 제 2 로직 레벨로 천이하는 상기 오실레이팅 신호의 에지에 기초하여 상기 제 1 제어 신호를 생성하는 제 1 펄스 생성기를 포함하는 오실레이팅 신호 생성 회로. - 제 7 항에 있어서,
상기 제 2 타이밍 제어 회로는, 상기 오실레이팅 신호를 상기 고정된 지연량만큼 지연시키는 지연 레플리카; 및
상기 지연 레플리카의 출력 신호를 수신하고, 상기 제 2 로직 레벨로부터 상기 제 1 로직 레벨로 천이하는 상기 오실레이팅 신호의 에지에 기초하여 상기 제 2 제어 신호를 생성하는 제 2 펄스 생성기를 포함하는 오실레이팅 신호 생성 회로. - 제 9 항에 있어서,
상기 지연 레플리카는 상기 제 1 클럭 지연 회로를 모델링하여 설계되는 오실레이팅 신호 생성 회로. - 제 7 항에 있어서,
상기 오실레이팅 신호를 지연시키는 제 2 클럭 지연 회로;
선택 신호에 기초하여 상기 제 1 클럭 지연 회로의 출력 신호 및 상기 제 2 클럭 지연 회로의 출력 신호 중 하나를 선택적으로 출력하는 선택 회로를 더 포함하고,
상기 제 1 타이밍 제어 회로는 상기 선택 회로의 출력 신호에 기초하여 상기 제 1 제어 신호를 생성하는 오실레이팅 신호 생성 회로. - 오실레이팅 신호를 지연시키는 제 1 클럭 지연 회로;
상기 오실레이팅 신호를 지연키는 제 2 클럭 지연 회로;
선택 신호에 기초하여 상기 제 1 및 제 2 클럭 지연 회로의 출력 신호 중 하나를 제 1 제어 신호로 출력하는 선택 회로;
상기 오실레이팅 신호를 고정된 지연량만큼 지연시켜 제 2 제어 신호를 생성하는 타이밍 제어 회로; 및
상기 제 1 및 제 2 제어 신호에 기초하여 상기 오실레이팅 신호를 생성하는 오실레이팅 드라이버를 포함하는 오실레이팅 신호 생성 회로. - 제 12 항에 있어서,
상기 타이밍 제어 회로는, 상기 오실레이팅 신호는 고정된 지연량만큼 지연시키는 지연 레플리카; 및
상기 지연 레플리카의 출력 신호를 수신하여 제 2 로직 레벨로부터 제 1 로직 레벨로 천이하는 상기 오실레이팅 신호의 에지에 기초하여 상기 제 2 제어 신호를 생성하는 제 1 펄스 생성기를 포함하는 오실레이팅 신호 생성 회로. - 제 13 항에 있어서,
상기 지연 레플리카는 상기 제 1 및 제 2 클럭 지연 회로 중 적어도 하나를 모델링하여 설계되는 오실레이팅 신호 생성 회로. - 제 13 항에 있어서,
상기 선택 회로의 출력 신호를 수신하여 상기 제 1 로직 레벨로부터 상기 제 2 로직 레벨로 천이하는 상기 오실레이팅 신호의 에지에 기초하여 상기 제 1 제어 신호를 생성하는 제 2 펄스 생성기를 더 포함하는 오실레이팅 신호 생성 회로. - 제 12 항에 있어서,
상기 오실레이팅 드라이버는 상기 제 1 제어 신호에 기초하여 상기 오실레이팅 신호를 제 1 로직 레벨로 구동하고, 상기 제 2 제어 신호에 기초하여 상기 오실레이팅 신호를 제 2 로직 레벨로 구동하는 오실레이팅 신호 생성 회로. - 오실레이팅 신호를 지연시키는 제 1 클럭 지연 회로;
상기 제 1 클럭 지연 회로의 출력에 기초하여 상기 오실레이팅 신호의 라이징 에지 및 폴링 에지 중 하나에 동기되는 셋 펄스 신호를 생성하는 셋 펄스 생성 회로;
상기 셋 펄스 신호를 수신하여 리셋 펄스 신호를 생성하는 리셋 펄스 생성 회로; 및
상기 셋 펄스 신호에 기초하여 상기 오실레이팅 신호를 제 1 로직 레벨로 구동하고, 상기 리셋 펄스 신호에 기초하여 상기 오실레이팅 신호를 제 2 로직 레벨로 구동하는 오실레이팅 드라이버를 포함하는 오실레이팅 신호 생성 회로. - 제 17 항에 있어서,
상기 리셋 펄스 신호는 상기 셋 펄스 신호가 디스에이블되는 시점에 인에이블되는 오실레이팅 신호 생성 회로. - 제 17 항에 있어서,
상기 오실레이팅 신호를 지연시키는 제 2 클럭 지연 회로; 및
선택 신호에 기초하여 상기 제 1 클럭 지연 회로의 출력 신호 및 상기 제 2 클럭 지연 회로의 출력 신호 중 하나를 선택적으로 출력하는 선택 회로를 더 포함하고,
상기 셋 펄스 생성 회로는 상기 선택 회로의 출력 신호에 기초하여 상기 셋 펄스 신호를 생성하는 오실레이팅 신호 생성 회로. - 오실레이팅 신호를 지연시키는 제 1 클럭 지연 회로;
상기 오실레이팅 신호를 지연시키는 제 2 클럭 지연 회로;
선택 신호에 기초하여 상기 제 1 및 제 2 클럭 지연 회로의 출력 신호 중 하나를 출력하는 선택 회로;
상기 선택 회로의 출력 신호를 수신하여 상기 오실레이팅 신호의 라이징 에지 및 폴링 에지 중 하나에 동기되는 셋 펄스 신호를 생성하는 셋 펄스 신호 생성 회로;
상기 셋 펄스 신호에 기초하여 리셋 펄스 신호를 생성하는 리셋 펄스 생성 회로; 및
상기 셋 펄스 신호 및 상기 리셋 펄스 신호에 기초하여 상기 오실레이팅 신호를 생성하는 오실레이팅 드라이버를 포함하는 오실레이팅 신호 생성 회로. - 제 20 항에 있어서,
상기 리셋 펄스 신호는 상기 셋 펄스 신호가 디스에이블되는 시점에 인에이블되는 오실레이팅 신호 생성 회로. - 제 20 항에 있어서,
상기 오실레이팅 드라이버는 상기 셋 펄스 신호에 기초하여 상기 오실레이팅 신호를 제 1 로직 레벨로 구동하고, 상기 리셋 펄스 신호에 기초하여 상기 오실레이팅 신호를 제 2 로직 레벨로 구동하는 오실레이팅 신호 생성 회로. - 오실레이팅 신호를 지연시켜 제 1 출력 클럭 신호를 생성하는 제 1 클럭 지연 회로;
지연 제어 신호에 기초하여 상기 오실레이팅 신호를 지연시켜 제 2 출력 클럭 신호를 생성하는 제 2 클럭 지연 회로;
상기 제 1 출력 클럭 신호 및 상기 제 2 출력 클럭 신호 중 하나에 기초하여 상기 오실레이팅 신호를 제 2 로직 레벨로부터 제 1 로직 레벨로 천이시키고, 상기 오실레이팅 신호를 고정된 지연량만큼 지연시켜 생성된 신호에 기초하여 상기 오실레이팅 신호를 상기 제 1 로직 레벨로부터 상기 제 2 로직 레벨로 천이시키는 오실레이팅 제어 회로; 및
상기 제 1 클럭 지연 회로를 통해 생성된 상기 오실레이팅 신호와 상기 제 2 클럭 지연 회로를 통해 생성된 상기 오실레이팅 신호에 기초하여 상기 지연 제어 신호를 생성하는 지연 정보 생성 회로를 포함하는 반도체 장치. - 제 23 항에 있어서,
상기 제 1 클럭 지연 회로는, 노멀 모드에서 제 1 위상 클럭 신호를 지연시켜 상기 제 1 출력 클럭 신호를 생성하고,
보상 모드에서 상기 오실레이팅 신호를 지연시켜 상기 제 1 출력 클럭 신호를 생성하는 반도체 장치. - 제 24 항에 있어서,
상기 제 2 클럭 지연 회로는, 상기 노멀 모드에서 상기 제 2 위상 클럭 신호를 지연시켜 상기 제 2 출력 클럭 신호를 생성하고,
상기 보상 모드에서 상기 오실레이팅 신호를 지연시켜 상기 제 2 출력 클럭 신호를 생성하는 반도체 장치. - 제 23 항에 있어서,
상기 오실레이팅 제어 회로는, 선택 신호에 기초하여 상기 제 1 및 제 2 출력 클럭 신호 중 하나를 제 1 제어 신호로 출력하는 선택 회로;
상기 오실레이팅 신호를 상기 고정된 지연량만큼 지연시켜 제 2 제어 신호를 생성하는 타이밍 제어 회로; 및
상기 제 1 제어 신호에 기초하여 상기 오실레이팅 신호를 제 2 로직 레벨로부터 상기 제 1 로직 레벨로 천이시키고, 상기 제 2 제어 신호에 기초하여 상기 오실레이팅 신호를 상기 제 1 로직 레벨로부터 상기 제 2 로직 레벨로 천이시키는 오실레이팅 드라이버를 포함하는 반도체 장치. - 제 26 항에 있어서,
상기 타이밍 제어 회로는 상기 오실레이팅 신호를 고정된 지연량만큼 지연시키는 지연 레플리카; 및
상기 지연 레플리카의 출력 신호를 수신하여 상기 제 2 로직 레벨로부터 상기 제 1 로직 레벨로 천이하는 상기 오실레이팅 신호의 에지에 기초하여 상기 제 2 제어 신호를 생성하는 제 1 펄스 생성기를 포함하는 반도체 장치. - 제 27 항에 있어서,
상기 지연 레플리카는 상기 제 1 및 제 2 클럭 지연 회로 중 적어도 하나를 모델링하여 설계되는 반도체 장치. - 제 26 항에 있어서,
상기 선택 회로의 출력 신호에 기초하여 상기 제 1 로직 레벨로부터 상기 제 2 로직 레벨로 천이하는 상기 오실레이팅 신호의 에지에 기초하여 상기 제 1 제어 신호를 생성하는 제 2 펄스 생성기를 더 포함하는 반도체 장치. - 제 23 항에 있어서,
상기 오실레이팅 제어 회로는, 선택 신호에 기초하여 상기 제 1 및 제 2 출력 클럭 신호 중 하나를 출력하는 선택 회로;
상기 선택 회로의 출력 신호에 기초하여 제 1 제어 신호를 생성하는 제 1 타이밍 제어 회로;
상기 오실레이팅 신호를 상기 고정된 지연량만큼 지연시켜 제 2 제어 신호를 생성하는 제 2 타이밍 제어 회로; 및
상기 제 1 제어 신호에 기초하여 상기 오실레이팅 신호를 제 2 로직 레벨로부터 상기 제 1 로직 레벨로 천이시키고, 상기 제 2 제어 신호에 기초하여 상기 오실레이팅 신호를 상기 제 1 로직 레벨로부터 상기 제 2 로직 레벨로 천이시키는 오실레이팅 드라이버를 포함하는 반도체 장치. - 제 30 항에 있어서,
상기 제 1 타이밍 제어 회로는, 상기 제 1 클럭 지연 회로의 출력 신호를 수신하여 상기 제 1 로직 레벨로부터 상기 제 2 로직 레벨로 천이하는 상기 오실레이팅 신호의 에지에 기초하여 상기 제 1 제어 신호를 생성하는 제 1 펄스 생성기를 포함하는 반도체 장치. - 제 30 항에 있어서,
상기 제 2 타이밍 제어 회로는, 상기 오실레이팅 신호를 상기 고정된 지연량만큼 지연시키는 지연 레플리카; 및
상기 지연 레플리카의 출력 신호를 수신하고, 상기 제 2 로직 레벨로부터 상기 제 1 로직 레벨로 천이하는 상기 오실레이팅 신호의 에지에 기초하여 상기 제 2 제어 신호를 생성하는 제 2 펄스 생성기를 포함하는 반도체 장치. - 제 32 항에 있어서,
상기 지연 레플리카는 상기 제 1 및 제 2 클럭 지연 회로 중 적어도 하나를 모델링하여 설계되는 반도체 장치. - 오실레이팅 신호를 지연시켜 제 1 출력 클럭 신호를 생성하는 제 1 클럭 지연 회로;
지연 제어 신호에 기초하여 상기 오실레이팅 신호를 지연시켜 제 2 출력 클럭 신호를 생성하는 제 2 클럭 지연 회로;
상기 제 1 출력 클럭 신호 및 상기 제 2 출력 클럭 신호 중 하나에 기초하여 셋 펄스 신호를 생성하여 상기 오실레이팅 신호를 제 2 로직 레벨로부터 제 1 로직 레벨로 천이시키고, 상기 셋 펄스 신호에 기초하여 리셋 펄스 신호를 생성하여 상기 오실레이팅 신호를 상기 제 1 로직 레벨로부터 상기 제 2 로직 레벨로 천이시키는 오실레이팅 제어 회로; 및
상기 제 1 클럭 지연 회로를 통해 생성된 상기 오실레이팅 신호와 상기 제 2 클럭 지연 회로를 통해 생성된 상기 오실레이팅 신호에 기초하여 상기 지연 제어 신호를 생성하는 지연 정보 생성 회로를 포함하는 반도체 장치. - 제 34 항에 있어서,
상기 제 1 클럭 지연 회로는, 노멀 모드에서 제 1 위상 클럭 신호를 지연시켜 상기 제 1 출력 클럭 신호를 생성하고,
보상 모드에서 상기 오실레이팅 신호를 지연시켜 상기 제 1 출력 클럭 신호를 생성하는 반도체 장치. - 제 35 항에 있어서,
상기 제 2 클럭 지연 회로는, 상기 노멀 모드에서 상기 제 2 위상 클럭 신호를 지연시켜 상기 제 2 출력 클럭 신호를 생성하고,
상기 보상 모드에서 상기 오실레이팅 신호를 지연시켜 상기 제 2 출력 클럭 신호를 생성하는 반도체 장치. - 제 34 항에 있어서,
상기 오실레이팅 제어 회로는, 선택 신호에 기초하여 상기 제 1 및 제 2 출력 클럭 신호 중 하나를 출력하는 선택 회로;
상기 선택 회로의 출력 신호를 수신하여 상기 오실레이팅 신호의 라이징 에지 및 폴링 에지 중 하나에 동기되는 셋 펄스 신호를 생성하는 셋 펄스 생성 회로;
상기 셋 펄스 신호에 기초하여 리셋 펄스 신호를 생성하는 리셋 펄스 생성 회로; 및
상기 셋 펄스 신호 및 상기 리셋 펄스 신호에 기초하여 상기 오실레이팅 신호를 생성하는 오실레이팅 드라이버를 포함하는 반도체 장치. - 제 37 항에 있어서,
상기 리셋 펄스 신호는 상기 셋 펄스 신호가 디스에이블되는 시점에 인에이블되는 반도체 장치. - 제 37 항에 있어서,
상기 오실레이팅 드라이버는 상기 셋 펄스 신호에 기초하여 상기 오실레이팅 신호를 제 1 로직 레벨로 구동하고, 상기 리셋 펄스 신호에 기초하여 상기 오실레이팅 신호를 제 2 로직 레벨로 구동하는 반도체 장치.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220045797A KR20230146858A (ko) | 2022-04-13 | 2022-04-13 | 오실레이팅 신호 생성 회로 및 이를 이용하는 반도체 장치 |
| US17/899,030 US20230336166A1 (en) | 2022-04-13 | 2022-08-30 | Oscillating signal generating circuit and a semiconductor apparatus using the same |
| TW112105550A TW202341662A (zh) | 2022-04-13 | 2023-02-16 | 振盪訊號產生電路及使用其的半導體裝置 |
| CN202310182099.0A CN116913338A (zh) | 2022-04-13 | 2023-02-20 | 振荡信号生成电路及使用其的半导体装置 |
| DE102023104287.4A DE102023104287A1 (de) | 2022-04-13 | 2023-02-22 | Oszillationssignal-erzeugungsschaltung und eine halbleitervorrichtung unter verwendung derselben |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220045797A KR20230146858A (ko) | 2022-04-13 | 2022-04-13 | 오실레이팅 신호 생성 회로 및 이를 이용하는 반도체 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230146858A true KR20230146858A (ko) | 2023-10-20 |
Family
ID=88191609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220045797A KR20230146858A (ko) | 2022-04-13 | 2022-04-13 | 오실레이팅 신호 생성 회로 및 이를 이용하는 반도체 장치 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20230336166A1 (ko) |
| KR (1) | KR20230146858A (ko) |
| CN (1) | CN116913338A (ko) |
| DE (1) | DE102023104287A1 (ko) |
| TW (1) | TW202341662A (ko) |
-
2022
- 2022-04-13 KR KR1020220045797A patent/KR20230146858A/ko unknown
- 2022-08-30 US US17/899,030 patent/US20230336166A1/en active Pending
-
2023
- 2023-02-16 TW TW112105550A patent/TW202341662A/zh unknown
- 2023-02-20 CN CN202310182099.0A patent/CN116913338A/zh active Pending
- 2023-02-22 DE DE102023104287.4A patent/DE102023104287A1/de active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| TW202341662A (zh) | 2023-10-16 |
| US20230336166A1 (en) | 2023-10-19 |
| CN116913338A (zh) | 2023-10-20 |
| DE102023104287A1 (de) | 2023-10-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6987408B2 (en) | Digital delay locked loop and control method thereof | |
| US6111446A (en) | Integrated circuit data latch driver circuit | |
| US6157229A (en) | Skew compensation device | |
| KR102222622B1 (ko) | 지연 고정 루프 회로 | |
| JP5149076B2 (ja) | 遅延固定ループ | |
| KR100295674B1 (ko) | 아날로그 혼용 디지탈 디엘엘 | |
| US7876139B2 (en) | Semiconductor device and operating method thereof | |
| US6815985B2 (en) | Clock divider and method for dividing a clock signal in a DLL circuit | |
| US7710171B2 (en) | Delayed locked loop circuit | |
| US20100208542A1 (en) | Clock divider and clock dividing method for a dll circuit | |
| US7688123B2 (en) | Delay apparatus, and delay locked loop circuit and semiconductor memory apparatus using the same | |
| KR20060095260A (ko) | 반도체 기억 소자의 지연 고정 루프 회로 및 그 제어 방법 | |
| CN112468138A (zh) | 延迟线、延迟锁定环电路和使用它们的半导体装置 | |
| US9484931B2 (en) | Delay locked loop circuit and operation method thereof | |
| KR100525096B1 (ko) | Ｄｌｌ 회로 | |
| WO2020223844A1 (en) | Double data rate circuit and data generation method implementing precise duty cycle control | |
| KR20230146858A (ko) | 오실레이팅 신호 생성 회로 및 이를 이용하는 반도체 장치 | |
| KR100929655B1 (ko) | 듀티 사이클 보정회로 및 이를 구비한 지연고정루프회로 | |
| JPH0746121A (ja) | クロック信号を同期する回路および方法 | |
| KR100507854B1 (ko) | 가속화 모드를 구비한 레지스터 제어 지연고정루프 | |
| KR20210029400A (ko) | 지연 라인, 지연 고정 루프 회로 및 이를 이용하는 반도체 장치 | |
| US11916558B1 (en) | DDR phy parallel clock paths architecture | |
| WO2024129272A1 (en) | Ddr phy parallel clock paths architecture | |
| KR100399973B1 (ko) | 레지스터 제어 지연고정루프의 지연 모니터 및 그의 지연라인 제어 방법 | |
| KR20210029402A (ko) | 지연 라인, 지연 고정 루프 회로 및 이를 이용하는 반도체 장치 |