KR20060095260A - 반도체 기억 소자의 지연 고정 루프 회로 및 그 제어 방법 - Google Patents
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Abstract
Description
Claims (6)
- 외부 클럭과 피드백 클럭의 위상을 비교하기 위한 위상 검출부; 및상기 위상 검출부로부터 출력되는 비교 신호와 제1 및 제2 제어신호 - 상기 제1 및 제2 제어신호는 상기 외부 클럭을 분주시켜 생성되는 1분주 클럭 내 서로 다른 타이밍에서 인에이블되는 클럭임 - 를 이용하여 상기 외부 클럭의 록킹 상태를 확인할 수 있는 록킹 신호를 출력하기 위한 로우 패스 필터를 가진 모드 발생부를 포함하는 레지스터 제어형 지연 고정 루프 회로.
- 제1항에 있어서, 상기 로우 패스 필터를 가진 모드 발생부는,상기 제1 및 제2 제어신호가 순차적으로 인가되는 동안 상기 비교 신호가 동일한 제1 논리 상태를 유지하다가 이후 제2 논리 상태로 천이하면 상기 록킹 신호를 출력하는 레지스터 제어형 지연 고정 루프 회로.
- 제2항에 있어서, 상기 로우 패스 필터를 가진 모드 발생부는,상기 제1 제어신호를 클럭단으로 입력받고, 상기 비교신호를 데이터단으로 입력받기 위한 제1 디플립플롭;상기 제2 제어신호를 클럭단으로 입력받고, 상기 비교신호를 데이터단으로 입력받기 위한 제2 디플립플롭;상기 제1 및 제2 디플립플롭의 출력을 입력으로 하는 노아 게이트;상기 제1 제어신호에 제어되는 제1 엔모스 트랜지스터;상기 비교신호에 제어되고, 상기 제1 엔모스 트랜지스터와 직렬연결된 제2 엔모스 트랜지스터;상기 노아 게이트의 출력에 제어되고, 상기 제2 엔모스 트랜지스터와 직렬연결된 제3 엔모스 트랜지스터;상기 제1 및 제2 디플립플롭을 리셋시키기 위한 리셋신호의 반전신호에 제어되고, 상기 제3 엔모스 트랜지스터와 전원전압 사이에 직렬연결된 피모스 트랜지스터; 및상기 제3 엔모스 트랜지스터의 드레인측과 연결되어 상기 록킹 신호를 출력하기 위한 래치를 포함하는 레지스터 제어형 지연 고정 루프 회로.
- 제3항에 있어서,상기 외부 클럭과 외부 반전 클럭을 입력받아 상기 외부 클럭의 라이징 에지에 동기되는 제1 내부 클럭을 출력하기 위한 제1 입력 버퍼;상기 외부 클럭과 외부 반전 클럭을 입력받아 상기 외부 클럭의 폴링 에지에 동기되는 제2 내부 클럭을 출력하기 위한 제2 입력 버퍼;하기 제2 거친 지연 라인으로부터 출력되는 최대 쉬프트 비트 신호에 제어되어 상기 제1 및 제2 내부 클럭 중 어느 하나를 선택하여 출력하기 위한 멀티플렉서;상기 멀티플렉서로부터 출력되는 내부 클럭을 거친 지연시키고, 대략 최저 동작 주파수의 절반에 해당하는 길이를 갖는 제1 거친 지연 라인; 및상기 멀티플렉서로부터 출력되는 내부 클럭을 거친 지연시키고, 상기 제1 거친 지연 라인의 길이보다 1 단위지연소자만큼 더 긴 제2 거친 지연 라인을 포함하는 레지스터 제어형 지연 고정 루프 회로.
- 외부 클럭과 피드백 클럭의 위상을 비교하여 비교신호를 출력하는 제1 단계; 및상기 비교 신호와 제1 및 제2 제어신호 - 상기 제1 및 제2 제어신호는 상기 외부 클럭을 분주시켜 생성되는 1분주 클럭 내 서로 다른 타이밍에서 인에이블되는 클럭임 - 를 이용하여 상기 외부 클럭의 록킹 상태를 확인할 수 있는 록킹 신호를 출력하는 제2 단계를 포함하는 레지스터 제어형 지연 고정 루프 회로의 제어 방법.
- 제5항에 있어서, 상기 제1 단계는,상기 제1 및 제2 제어신호가 순차적으로 인가되는 동안 상기 비교 신호가 동일한 제1 논리 상태를 유지하다가 이후 제2 논리 상태로 천이하면 상기 록킹 신호를 출력하는 레지스터 제어형 지연 고정 루프 회로의 제어 방법.
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