JPH05217366A - ダイナミック型半導体メモリ - Google Patents
ダイナミック型半導体メモリInfo
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- JPH05217366A JPH05217366A JP4019234A JP1923492A JPH05217366A JP H05217366 A JPH05217366 A JP H05217366A JP 4019234 A JP4019234 A JP 4019234A JP 1923492 A JP1923492 A JP 1923492A JP H05217366 A JPH05217366 A JP H05217366A
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- 230000010355 oscillation Effects 0.000 claims abstract description 7
- 230000006870 function Effects 0.000 claims description 8
- 230000002093 peripheral effect Effects 0.000 abstract description 5
- 101150103383 phiA gene Proteins 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】 出荷時に行われるセルフリフレッシュテスト
に要する時間を格段に低減でき、大幅なコストダウンが
可能になるダイナミック型半導体メモリを実現する。 【構成】 従来公知の疑似ＳＲＡＭの内部回路にセルフ
リフレッシュの機能テストモードを設定するためのテス
ト信号入力回路２０を設ける。また、このテスト信号入
力回路２０によりテストモードが設定されると、セルフ
リフレッシュを行うリフレッシュカウンタ１９等の周辺
回路にセルフリフレッシュのための出力信号φAを出力
する切替回路２１を設ける。ここで、切替回路２１はテ
ストモードが設定されると、発振回路１７の出力信号φ
Tに相当する周期の短い出力信号φAをリフレッシュカウ
ンタ１９等の周辺回路に与える。すなわち、切替回路２
１はテストモードが設定されると、セルフリフレッシュ
のための出力信号を周期の長い分周回路１８の出力信号
φTから周期の短い発振回路１７の出力信号φTに切り替
える。
に要する時間を格段に低減でき、大幅なコストダウンが
可能になるダイナミック型半導体メモリを実現する。 【構成】 従来公知の疑似ＳＲＡＭの内部回路にセルフ
リフレッシュの機能テストモードを設定するためのテス
ト信号入力回路２０を設ける。また、このテスト信号入
力回路２０によりテストモードが設定されると、セルフ
リフレッシュを行うリフレッシュカウンタ１９等の周辺
回路にセルフリフレッシュのための出力信号φAを出力
する切替回路２１を設ける。ここで、切替回路２１はテ
ストモードが設定されると、発振回路１７の出力信号φ
Tに相当する周期の短い出力信号φAをリフレッシュカウ
ンタ１９等の周辺回路に与える。すなわち、切替回路２
１はテストモードが設定されると、セルフリフレッシュ
のための出力信号を周期の長い分周回路１８の出力信号
φTから周期の短い発振回路１７の出力信号φTに切り替
える。
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミック型半導体
メモリ（ＤＲＡＭ）に関し、より詳しくは、例えば出荷
時に行われるセルフリフレッシュの機能テストに要する
時間を短縮できるようになったダイナミック型半導体メ
モリに関する。
メモリ（ＤＲＡＭ）に関し、より詳しくは、例えば出荷
時に行われるセルフリフレッシュの機能テストに要する
時間を短縮できるようになったダイナミック型半導体メ
モリに関する。
【０００２】
【従来の技術】図２は従来の疑似ＳＲＡＭの内部回路を
示す。メモリアレイ１は行方向に複数本配線されたワー
ド線と列方向に複数本配線されたビット線との交点にマ
トリクス状に配設された多数のメモリセルで構成され
る。
示す。メモリアレイ１は行方向に複数本配線されたワー
ド線と列方向に複数本配線されたビット線との交点にマ
トリクス状に配設された多数のメモリセルで構成され
る。
【０００３】メモリアレイ１に対するデータの書き込み
は、以下のようにして行われる。マイクロプロセッサよ
りアドレス・バスを介して行アドレスバッファ２および
列アドレスバッファ３にアドレス信号が入力されると、
アドレスマルチプレクサ４および行デコーダ５により該
当するワード線が選択され、続いて列デコーダ６により
該当するビット線が選択され、これで選択されたワード
線とビット線との交点に位置するメモリセルが選択され
る。
は、以下のようにして行われる。マイクロプロセッサよ
りアドレス・バスを介して行アドレスバッファ２および
列アドレスバッファ３にアドレス信号が入力されると、
アドレスマルチプレクサ４および行デコーダ５により該
当するワード線が選択され、続いて列デコーダ６により
該当するビット線が選択され、これで選択されたワード
線とビット線との交点に位置するメモリセルが選択され
る。
【０００４】Ｉ／Ｏ８にはデータ・バスが接続されてお
り、該データ・バスを介して書き込み用のデータが転送
されて来る。転送されて来たデータは、データ入力回路
９、Ｉ／Ｏセレクタ１０を介して選択されたメモリセル
に書き込まれる。
り、該データ・バスを介して書き込み用のデータが転送
されて来る。転送されて来たデータは、データ入力回路
９、Ｉ／Ｏセレクタ１０を介して選択されたメモリセル
に書き込まれる。
【０００５】一方、データの読み出しは以下のようにし
て行われる。上記同様にして該当するメモリセルが選択
されると、該メモリセルに書き込まれたデータがセンス
アンプ７により読み出される。読み出されたデータは、
Ｉ／Ｏセレクタ１０、データ出力回路１１およびＩ／Ｏ
８を介してデータ・バスに送信され、これでデータの読
み出しが行われる。
て行われる。上記同様にして該当するメモリセルが選択
されると、該メモリセルに書き込まれたデータがセンス
アンプ７により読み出される。読み出されたデータは、
Ｉ／Ｏセレクタ１０、データ出力回路１１およびＩ／Ｏ
８を介してデータ・バスに送信され、これでデータの読
み出しが行われる。
【０００６】上記したデータの書き込み／読み出しの動
作タイミングは、マイクロプロセッサから与えられる制
御信号によって制御される。すなわち、この疑似ＳＲＡ
Ｍのライト／リード・イネーブル端子Ｗ／Ｒにマイクロ
プロセッサよりデータライト信号が入力され、該データ
ライト信号がＮＯＲゲート１２を通してデータ入力回路
９に与えられると、そのタイミングで該当するアドレス
のメモリセルに対するデータの書き込みが行われるよう
になっている。
作タイミングは、マイクロプロセッサから与えられる制
御信号によって制御される。すなわち、この疑似ＳＲＡ
Ｍのライト／リード・イネーブル端子Ｗ／Ｒにマイクロ
プロセッサよりデータライト信号が入力され、該データ
ライト信号がＮＯＲゲート１２を通してデータ入力回路
９に与えられると、そのタイミングで該当するアドレス
のメモリセルに対するデータの書き込みが行われるよう
になっている。
【０００７】一方、マイクロプロセッサよりライト／リ
ード・イネーブル端子Ｗ／Ｒにデータリード信号が入力
され、かつアウトプット・イネーブル端子ＯＥ＃にデー
タ出力信号が入力され、両信号がＮＯＲゲート１３を通
してデータ出力回路１１に与えられると、その時点で該
当するアドレスのメモリセルからのデータの読み出しが
行われる。
ード・イネーブル端子Ｗ／Ｒにデータリード信号が入力
され、かつアウトプット・イネーブル端子ＯＥ＃にデー
タ出力信号が入力され、両信号がＮＯＲゲート１３を通
してデータ出力回路１１に与えられると、その時点で該
当するアドレスのメモリセルからのデータの読み出しが
行われる。
【０００８】上記の構成に加えて、この疑似ＳＲＡＭに
は、メモリアレイ１に一旦書き込まれたデータが揮発す
るのを防止するために以下に示すセルフリフレッシュ動
作を行うセルフリフレッシュ手段が設けられている。以
下にこのセルフリフレッシュ手段の構成を、図３を参照
しつつその動作と共に説明する。
は、メモリアレイ１に一旦書き込まれたデータが揮発す
るのを防止するために以下に示すセルフリフレッシュ動
作を行うセルフリフレッシュ手段が設けられている。以
下にこのセルフリフレッシュ手段の構成を、図３を参照
しつつその動作と共に説明する。
【０００９】図３（ａ）に示すように、マイクロプロセ
ッサよりチップ・イネーブル端子ＣＥ＃に入力されるチ
ップ・イネーブル信号バーＣＥが”Ｌ”レベルになり、
その後、リフレッシュ・イネーブル端子ＲＦＳＨ＃にマ
イクロプロセッサより与えられるリフレッシュ・イネー
ブル信号ＲＦＳＨが一定期間以上”Ｌ”レベルになると
（図３（ｂ）参照）、その時点でメモリアレイ１のセル
フリフレッシュが開始される。
ッサよりチップ・イネーブル端子ＣＥ＃に入力されるチ
ップ・イネーブル信号バーＣＥが”Ｌ”レベルになり、
その後、リフレッシュ・イネーブル端子ＲＦＳＨ＃にマ
イクロプロセッサより与えられるリフレッシュ・イネー
ブル信号ＲＦＳＨが一定期間以上”Ｌ”レベルになると
（図３（ｂ）参照）、その時点でメモリアレイ１のセル
フリフレッシュが開始される。
【００１０】チップ・イネーブル信号バーＣＥはクロッ
ク入力バッファ１５を介してリフレッシュコントロール
１６に与えられる。リフレッシュコントロール１６に
は、またＮＡＮＤゲート１４を通して該チップ・イネー
ブル信号バーＣＥとリフレッシュ・イネーブル信号ＲＦ
ＳＨとの論理をとった出力信号が与えられるようになっ
ている。
ク入力バッファ１５を介してリフレッシュコントロール
１６に与えられる。リフレッシュコントロール１６に
は、またＮＡＮＤゲート１４を通して該チップ・イネー
ブル信号バーＣＥとリフレッシュ・イネーブル信号ＲＦ
ＳＨとの論理をとった出力信号が与えられるようになっ
ている。
【００１１】リフレッシュコントロール１６は、両信号
が与えられると、そのタイミングで発振回路（内部発振
回路）１７の発振動作を開始し、周期ｔTのパルス信号
φTを出力させる（図３（ｃ）参照）。このパルス信号
φTは分周回路１８によって周期ｔRに分周され、図３
（ｄ）に示すパルス信号φRとなってリフレッシュカウ
ンタ１９等の周辺回路に送られる。
が与えられると、そのタイミングで発振回路（内部発振
回路）１７の発振動作を開始し、周期ｔTのパルス信号
φTを出力させる（図３（ｃ）参照）。このパルス信号
φTは分周回路１８によって周期ｔRに分周され、図３
（ｄ）に示すパルス信号φRとなってリフレッシュカウ
ンタ１９等の周辺回路に送られる。
【００１２】従って、セルフリフレッシュ時には、メモ
リセルのリフレッシュは周期ｔRで順次行われる。ここ
で、周期ｔrと周期ｔRの関係は通常、ｔR＝２n×ｔrに
なっており、ｎ＝７〜８あたりが適当とされているが、
最近ではセルフリフレッシュ時の電流を極力減らすため
にｎをできるだけ大きな値に設定するようになって来て
いる。
リセルのリフレッシュは周期ｔRで順次行われる。ここ
で、周期ｔrと周期ｔRの関係は通常、ｔR＝２n×ｔrに
なっており、ｎ＝７〜８あたりが適当とされているが、
最近ではセルフリフレッシュ時の電流を極力減らすため
にｎをできるだけ大きな値に設定するようになって来て
いる。
【００１３】また、この種の疑似ＳＲＡＭは出荷テスト
の際、セルフリフレッシュを行うことによってメモリア
レイ１が誤動作しないかどうかを確認するために、実際
にセルフリフレッシュを行って動作の確認が行われる。
の際、セルフリフレッシュを行うことによってメモリア
レイ１が誤動作しないかどうかを確認するために、実際
にセルフリフレッシュを行って動作の確認が行われる。
【００１４】
【発明が解決しようとする課題】ところで、出荷テスト
時にセルフリフレッシュを行う時間は、セルフリフレッ
シュによって全てのメモリセルが最低一回リフレッシュ
される時間、すなわち、全メモリセルのセルフリフレッ
シュをアドレス毎に順次行わせるためのアドレス指令を
発するリフレッシュカウンタ１９のアドレスが一周して
元に戻る時間となる。
時にセルフリフレッシュを行う時間は、セルフリフレッ
シュによって全てのメモリセルが最低一回リフレッシュ
される時間、すなわち、全メモリセルのセルフリフレッ
シュをアドレス毎に順次行わせるためのアドレス指令を
発するリフレッシュカウンタ１９のアドレスが一周して
元に戻る時間となる。
【００１５】このため、１ＭＤＲＡＭの場合は、５１２
アドレスで全てのメモリセルのリフレッシュが完了する
ので、それに要する時間は５１２×ｔRとなる。また、
４ＭＤＲＡＭの場合は１０２４アドレスであるので、１
０２４×ｔRとさらに長くなる。実際に低消費電力の疑
似ＳＲＡＭでは、ｔRは数１００μＳ以上にも達してお
り、一回のセルフリフレッシュテストを行うのに、数１
０ｍＳから数１００ｍＳの時間を要するのが現状であ
る。これは直接テスト時間を引き伸ばすため、デバイス
の製造コストを増大させる要因になって来ている。
アドレスで全てのメモリセルのリフレッシュが完了する
ので、それに要する時間は５１２×ｔRとなる。また、
４ＭＤＲＡＭの場合は１０２４アドレスであるので、１
０２４×ｔRとさらに長くなる。実際に低消費電力の疑
似ＳＲＡＭでは、ｔRは数１００μＳ以上にも達してお
り、一回のセルフリフレッシュテストを行うのに、数１
０ｍＳから数１００ｍＳの時間を要するのが現状であ
る。これは直接テスト時間を引き伸ばすため、デバイス
の製造コストを増大させる要因になって来ている。
【００１６】本発明はこのような従来技術の問題点を解
決するものであり、出荷時に行われるセルフリフレッシ
ュテストに要する時間を格段に低減でき、大幅なコスト
ダウンが可能になるダイナミック型半導体メモリを提供
することを目的とする。
決するものであり、出荷時に行われるセルフリフレッシ
ュテストに要する時間を格段に低減でき、大幅なコスト
ダウンが可能になるダイナミック型半導体メモリを提供
することを目的とする。
【００１７】
【課題を解決するための手段】本発明のダイナミック型
半導体メモリは、複数の行選択線および複数の列選択線
と、該行選択線と該列選択線の交点に配設された記憶保
持動作の必要なメモリセルと、発振回路と、該発振回路
の出力信号の周波数を分周する分周回路とを有し、かつ
リフレッシュコントロールクロックを外部から受け、該
リフレッシュコントロールクロックが一定時間以上活性
化された場合に、活性状態が継続されている期間中、該
分周回路から出力される信号の周波数に従って、内部行
アドレスカウンタから出力されるアドレスの示す行選択
につながるメモリセルを順次リフレッシュするセルフリ
フレッシュ機能を有するダイナミック型半導体メモリに
おいて、外部からセルフリフレッシュ機能のテストを命
じるテスト信号が与えられると、該テスト信号を受け付
けてテストモードを設定するモード設定手段と、テスト
モードが設定されると、該分周回路の出力信号の代わり
に該発振回路の出力信号を選択し、該出力信号の周波数
に従って該メモリセルのセルフリフレッシュを行うセル
フリフレッシュ手段とを備えてなり、そのことにより上
記目的が達成される。
半導体メモリは、複数の行選択線および複数の列選択線
と、該行選択線と該列選択線の交点に配設された記憶保
持動作の必要なメモリセルと、発振回路と、該発振回路
の出力信号の周波数を分周する分周回路とを有し、かつ
リフレッシュコントロールクロックを外部から受け、該
リフレッシュコントロールクロックが一定時間以上活性
化された場合に、活性状態が継続されている期間中、該
分周回路から出力される信号の周波数に従って、内部行
アドレスカウンタから出力されるアドレスの示す行選択
につながるメモリセルを順次リフレッシュするセルフリ
フレッシュ機能を有するダイナミック型半導体メモリに
おいて、外部からセルフリフレッシュ機能のテストを命
じるテスト信号が与えられると、該テスト信号を受け付
けてテストモードを設定するモード設定手段と、テスト
モードが設定されると、該分周回路の出力信号の代わり
に該発振回路の出力信号を選択し、該出力信号の周波数
に従って該メモリセルのセルフリフレッシュを行うセル
フリフレッシュ手段とを備えてなり、そのことにより上
記目的が達成される。
【００１８】
【作用】上記のようにテストモードが設定されると、分
周回路の出力信号の代わりに発振回路の出力信号を選択
し、この出力信号の周波数に従ってメモリセルのセルフ
リフレッシュを行う場合は、該分周回路の出力信号の周
波数に従ってセルフリフレッシュを行う場合に比べてセ
ルフリフレッシュに要する時間を大幅に短縮できる。
周回路の出力信号の代わりに発振回路の出力信号を選択
し、この出力信号の周波数に従ってメモリセルのセルフ
リフレッシュを行う場合は、該分周回路の出力信号の周
波数に従ってセルフリフレッシュを行う場合に比べてセ
ルフリフレッシュに要する時間を大幅に短縮できる。
【００１９】
【実施例】以下に本発明の実施例を説明する。図１は本
発明ダイナミック型半導体メモリの内部回路を示す。メ
モリアレイ１は行方向に複数本配線されたワード線と列
方向に複数本配線されたビット線との交点にマトリクス
状に配設された多数のメモリセルで構成される。
発明ダイナミック型半導体メモリの内部回路を示す。メ
モリアレイ１は行方向に複数本配線されたワード線と列
方向に複数本配線されたビット線との交点にマトリクス
状に配設された多数のメモリセルで構成される。
【００２０】メモリアレイ１に対するデータの書き込み
は、以下のようにして行われる。マイクロプロセッサよ
りアドレス・バスを介して行アドレスバッファ２および
列アドレスバッファ３にアドレス信号が入力されると、
アドレスマルチプレクサ４および行デコーダ５により該
当するワード線が選択され、続いて列デコーダ６により
該当するビット線が選択され、これで選択されたワード
線とビット線との交点に位置するメモリセルが選択され
る。
は、以下のようにして行われる。マイクロプロセッサよ
りアドレス・バスを介して行アドレスバッファ２および
列アドレスバッファ３にアドレス信号が入力されると、
アドレスマルチプレクサ４および行デコーダ５により該
当するワード線が選択され、続いて列デコーダ６により
該当するビット線が選択され、これで選択されたワード
線とビット線との交点に位置するメモリセルが選択され
る。
【００２１】Ｉ／Ｏ８にはデータ・バスが接続されてお
り、該データ・バスを介して書き込み用のデータが転送
されて来る。転送されて来たデータは、データ入力回路
９、Ｉ／Ｏセレクタ１０を介して選択されたメモリセル
に書き込まれる。
り、該データ・バスを介して書き込み用のデータが転送
されて来る。転送されて来たデータは、データ入力回路
９、Ｉ／Ｏセレクタ１０を介して選択されたメモリセル
に書き込まれる。
【００２２】一方、データの読み出しは以下のようにし
て行われる。上記同様にして該当するメモリセルが選択
されると、該メモリセルに書き込まれたデータがセンス
アンプ７により読み出される。読み出されたデータは、
Ｉ／Ｏセレクタ１０、データ出力回路１１およびＩ／Ｏ
８を介してデータ・バスに送信され、これでデータの読
み出しが行われる。
て行われる。上記同様にして該当するメモリセルが選択
されると、該メモリセルに書き込まれたデータがセンス
アンプ７により読み出される。読み出されたデータは、
Ｉ／Ｏセレクタ１０、データ出力回路１１およびＩ／Ｏ
８を介してデータ・バスに送信され、これでデータの読
み出しが行われる。
【００２３】上記したデータの書き込み／読み出しの動
作タイミングは、マイクロプロセッサから与えられる制
御信号によって制御される。すなわち、この疑似ＳＲＡ
Ｍのライト／リード・イネーブル端子Ｗ／Ｒにマイクロ
プロセッサよりデータライト信号が入力され、該データ
ライト信号がＮＯＲゲート１２を通してデータ入力回路
９に与えられると、そのタイミングで該当するアドレス
のメモリセルに対するデータの書き込みが行われるよう
になっている。
作タイミングは、マイクロプロセッサから与えられる制
御信号によって制御される。すなわち、この疑似ＳＲＡ
Ｍのライト／リード・イネーブル端子Ｗ／Ｒにマイクロ
プロセッサよりデータライト信号が入力され、該データ
ライト信号がＮＯＲゲート１２を通してデータ入力回路
９に与えられると、そのタイミングで該当するアドレス
のメモリセルに対するデータの書き込みが行われるよう
になっている。
【００２４】一方、マイクロプロセッサよりライト／リ
ード・イネーブル端子Ｗ／Ｒにデータリード信号が入力
され、かつアウトプット・イネーブル端子ＯＥ＃にデー
タ出力信号が入力され、両信号がＮＯＲゲート１３を通
してデータ出力回路１１に与えられると、その時点で該
当するアドレスのメモリセルからのデータの読み出しが
行われる。
ード・イネーブル端子Ｗ／Ｒにデータリード信号が入力
され、かつアウトプット・イネーブル端子ＯＥ＃にデー
タ出力信号が入力され、両信号がＮＯＲゲート１３を通
してデータ出力回路１１に与えられると、その時点で該
当するアドレスのメモリセルからのデータの読み出しが
行われる。
【００２５】以上の構成は上記した従来の疑似ＳＲＡＭ
の内部構成と同様である。また、本発明ダイナミック型
半導体メモリには、同様にメモリアレイ１に一旦書き込
まれたデータが揮発するのを防止するセルフリフレッシ
ュ手段が設けられている。このセルフリフレッシュ手段
には、上記同様のリフレッシュコントロール１６、発振
回路１７、分周回路１８およびリフレッシュカウンタ１
９等が設けられている。発振回路１７は上記同様にリフ
レッシュコントロール１６からの指令により、周期ｔT
のパルス信号φTを出力する。また、分周回路１８も上
記同様に発振回路１７の出力信号を周期ｔRに分周した
パルス信号φRを出力する。なお、その余りの構成につ
いては、対応する部分に同一の符号を付して説明を省略
する。
の内部構成と同様である。また、本発明ダイナミック型
半導体メモリには、同様にメモリアレイ１に一旦書き込
まれたデータが揮発するのを防止するセルフリフレッシ
ュ手段が設けられている。このセルフリフレッシュ手段
には、上記同様のリフレッシュコントロール１６、発振
回路１７、分周回路１８およびリフレッシュカウンタ１
９等が設けられている。発振回路１７は上記同様にリフ
レッシュコントロール１６からの指令により、周期ｔT
のパルス信号φTを出力する。また、分周回路１８も上
記同様に発振回路１７の出力信号を周期ｔRに分周した
パルス信号φRを出力する。なお、その余りの構成につ
いては、対応する部分に同一の符号を付して説明を省略
する。
【００２６】このような構成に加えて、本発明ダイナミ
ック型半導体メモリのセルフリフレッシュ手段には、テ
スト信号入力回路２０および切替回路２１が設けられて
おり、該切替回路２１には発振回路１７からのパルス信
号φTおよび分周回路１８からのパルス信号φRが与えら
れるようになっている。以下にその構成を動作と共に説
明する。
ック型半導体メモリのセルフリフレッシュ手段には、テ
スト信号入力回路２０および切替回路２１が設けられて
おり、該切替回路２１には発振回路１７からのパルス信
号φTおよび分周回路１８からのパルス信号φRが与えら
れるようになっている。以下にその構成を動作と共に説
明する。
【００２７】テスト信号入力回路２０はセルフリフレッ
シュ機能のテストを行う場合に本発明ダイナミック型半
導体メモリにテストモードを設定するためのものであ
る。より具体的には、ＴＥＳＴ信号を生成し、該ＴＥＳ
Ｔ信号が”Ｈ”レベルの場合にセルフリフレッシュ機能
のテストモードが設定され、”Ｌ”レベルの場合はそれ
以外のモードが設定されるようになっている。
シュ機能のテストを行う場合に本発明ダイナミック型半
導体メモリにテストモードを設定するためのものであ
る。より具体的には、ＴＥＳＴ信号を生成し、該ＴＥＳ
Ｔ信号が”Ｈ”レベルの場合にセルフリフレッシュ機能
のテストモードが設定され、”Ｌ”レベルの場合はそれ
以外のモードが設定されるようになっている。
【００２８】本実施例においては、外部よりテスト信号
をテストパッドに入力することでＴＥＳＴ信号を”Ｈ”
レベル又は”Ｌ”レベルにコントロールする構成をとっ
ているが、テストパットを用いることができない場合
は、テスト信号入力回路２０として高電位検出回路を用
いればよい。
をテストパッドに入力することでＴＥＳＴ信号を”Ｈ”
レベル又は”Ｌ”レベルにコントロールする構成をとっ
ているが、テストパットを用いることができない場合
は、テスト信号入力回路２０として高電位検出回路を用
いればよい。
【００２９】テスト信号入力回路２０により生成された
ＴＥＳＴ信号は切替回路２１に与えられるようになって
いる。切替回路２１は、ＡＮＤゲート２１０、ＮＡＮＤ
ゲート２１１およびＩＮＶ−ＮＡＮＤゲート２１２で構
成され、発振回路１７からのパルス信号φT、分周回路
１８からのパルス信号φRおよびテスト信号入力回路２
０からのＴＥＳＴ信号の排他的論理和をとり、ＴＥＳＴ
信号が”Ｌ”レベルの場合は、リフレッシュカウンタ１
９等の周辺回路に分周回路１８の出力φRに相当する周
期の長い出力信号φAを与える。従って、ＴＥＳＴ信号
が”Ｌ”レベルであり、セルフリフレッシュのテストモ
ードが設定されていない場合は、従来同様の長い周期の
セルフリフレッシュが行われる。
ＴＥＳＴ信号は切替回路２１に与えられるようになって
いる。切替回路２１は、ＡＮＤゲート２１０、ＮＡＮＤ
ゲート２１１およびＩＮＶ−ＮＡＮＤゲート２１２で構
成され、発振回路１７からのパルス信号φT、分周回路
１８からのパルス信号φRおよびテスト信号入力回路２
０からのＴＥＳＴ信号の排他的論理和をとり、ＴＥＳＴ
信号が”Ｌ”レベルの場合は、リフレッシュカウンタ１
９等の周辺回路に分周回路１８の出力φRに相当する周
期の長い出力信号φAを与える。従って、ＴＥＳＴ信号
が”Ｌ”レベルであり、セルフリフレッシュのテストモ
ードが設定されていない場合は、従来同様の長い周期の
セルフリフレッシュが行われる。
【００３０】一方、テストモードが設定され、”Ｈ”レ
ベルのＴＥＳＴ信号が与えられると、切替回路２１はリ
フレッシュカウンタ１９等の周辺回路に発振回路１７の
出力φTに相当する周期の短い出力信号φAを与える。従
って、テストモードが設定されると、セルフリフレッシ
ュはφTの周期（ｔr）で行われるため、セルフリフレッ
シュの期間は非常に短くなり、セルフリフレッシュの機
能テストが短時間で行われる。それ故、本発明によれ
ば、出荷時に必要なセルフリフレッシュの機能テストを
短時間で行えるので、デバイスのコストダウンに大いに
寄与できる。
ベルのＴＥＳＴ信号が与えられると、切替回路２１はリ
フレッシュカウンタ１９等の周辺回路に発振回路１７の
出力φTに相当する周期の短い出力信号φAを与える。従
って、テストモードが設定されると、セルフリフレッシ
ュはφTの周期（ｔr）で行われるため、セルフリフレッ
シュの期間は非常に短くなり、セルフリフレッシュの機
能テストが短時間で行われる。それ故、本発明によれ
ば、出荷時に必要なセルフリフレッシュの機能テストを
短時間で行えるので、デバイスのコストダウンに大いに
寄与できる。
【００３１】
【発明の効果】以上の本発明ダイナミック型半導体メモ
リは、テストモードが設定されると、分周回路の出力信
号の代わりに発振回路の出力信号を選択し、この出力信
号の周波数に従ってメモリセルのセルフリフレッシュを
行う構成をとるので、分周回路の出力信号の周波数に従
ってセルフリフレッシュを行う場合に比べてセルフリフ
レッシュに要する時間を大幅に短縮できる。従って、出
荷時に多大なテスト時間を要することがなく、その分、
製造能率の向上が図れるので、コストダウンに大いに寄
与できる利点がある。
リは、テストモードが設定されると、分周回路の出力信
号の代わりに発振回路の出力信号を選択し、この出力信
号の周波数に従ってメモリセルのセルフリフレッシュを
行う構成をとるので、分周回路の出力信号の周波数に従
ってセルフリフレッシュを行う場合に比べてセルフリフ
レッシュに要する時間を大幅に短縮できる。従って、出
荷時に多大なテスト時間を要することがなく、その分、
製造能率の向上が図れるので、コストダウンに大いに寄
与できる利点がある。
【図１】本発明ダイナミック型半導体メモリの内部回路
を示すブロック図。
を示すブロック図。
【図２】従来の疑似ＳＲＡＭの内部回路を示すブロック
図。
図。
【図３】図２に示す疑似ＳＲＡＭの動作タイミングを示
すタイミングチャート。
すタイミングチャート。
１ メモリセルアレイ ４ アドレスマルチプレクサ ５ 行デコーダ ６ 列デコーダ １６ リフレッシュコントロール １７ 発振回路 １８ 分周回路 １９ リフレッシュカウンタ ２０ テスト信号入力回路 ２１ 切替回路 φT 発振回路の出力パルス信号 φR 分周回路の出力パルス信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 8728−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｖ
Claims (1)
- 【請求項１】複数の行選択線および複数の列選択線と、
該行選択線と該列選択線の交点に配設された記憶保持動
作の必要なメモリセルと、発振回路と、該発振回路の出
力信号の周波数を分周する分周回路とを有し、かつリフ
レッシュコントロールクロックを外部から受け、該リフ
レッシュコントロールクロックが一定時間以上活性化さ
れた場合に、活性状態が継続されている期間中、該分周
回路から出力される信号の周波数に従って、内部行アド
レスカウンタから出力されるアドレスの示す行選択につ
ながるメモリセルを順次リフレッシュするセルフリフレ
ッシュ機能を有するダイナミック型半導体メモリにおい
て、 外部からセルフリフレッシュ機能のテストを命じるテス
ト信号が与えられると、該テスト信号を受け付けてテス
トモードを設定するモード設定手段と、 テストモードが設定されると、該分周回路の出力信号の
代わりに該発振回路の出力信号を選択し、該出力信号の
周波数に従って該メモリセルのセルフリフレッシュを行
うセルフリフレッシュ手段とを備えたダイナミック型半
導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4019234A JPH05217366A (ja) | 1992-02-04 | 1992-02-04 | ダイナミック型半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4019234A JPH05217366A (ja) | 1992-02-04 | 1992-02-04 | ダイナミック型半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05217366A true JPH05217366A (ja) | 1993-08-27 |
Family
ID=11993700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4019234A Pending JPH05217366A (ja) | 1992-02-04 | 1992-02-04 | ダイナミック型半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05217366A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05342862A (ja) * | 1992-06-04 | 1993-12-24 | Mitsubishi Electric Corp | ダイナミックランダムアクセスメモリ装置 |
| WO2002019339A1 (fr) * | 2000-08-31 | 2002-03-07 | Nec Corporation | Dispositif de memoire a semiconducteurs, son procede de verification et circuit de verification |
| KR100522312B1 (ko) * | 2000-12-19 | 2005-10-18 | (주)이엠엘에스아이 | 슈도우 에스램의 셀프 리프레쉬 정지 장치 |
| US7449965B2 (en) | 2004-12-30 | 2008-11-11 | Hynix Semiconductor Inc. | Self refresh oscillator and oscillation signal generation method of the same |
| US7567102B2 (en) | 2005-02-28 | 2009-07-28 | Hynix Semiconductor, Inc. | Delay locked loop circuit in semiconductor device and its control method |
-
1992
- 1992-02-04 JP JP4019234A patent/JPH05217366A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05342862A (ja) * | 1992-06-04 | 1993-12-24 | Mitsubishi Electric Corp | ダイナミックランダムアクセスメモリ装置 |
| WO2002019339A1 (fr) * | 2000-08-31 | 2002-03-07 | Nec Corporation | Dispositif de memoire a semiconducteurs, son procede de verification et circuit de verification |
| US7035154B2 (en) | 2000-08-31 | 2006-04-25 | Nec Electronics Corporation | Semiconductor memory device and its test method as well as test circuit |
| KR100522312B1 (ko) * | 2000-12-19 | 2005-10-18 | (주)이엠엘에스아이 | 슈도우 에스램의 셀프 리프레쉬 정지 장치 |
| US7449965B2 (en) | 2004-12-30 | 2008-11-11 | Hynix Semiconductor Inc. | Self refresh oscillator and oscillation signal generation method of the same |
| US7567102B2 (en) | 2005-02-28 | 2009-07-28 | Hynix Semiconductor, Inc. | Delay locked loop circuit in semiconductor device and its control method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980817 |