JP2003068075A

JP2003068075A - 半導体記憶装置

Info

Publication number: JP2003068075A
Application number: JP2001257987A
Authority: JP
Inventors: Shuichi Horibatake; 修一堀畑; Masato Suwa; 真人諏訪
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-08-28
Filing date: 2001-08-28
Publication date: 2003-03-07

Abstract

(57)【要約】【課題】一部のメモリ領域のみをリフレッシュ対象と
するセルフリフレッシュモードを備えるとともに、リフ
レッシュ対象となる一部のメモリ領域を高い自由度で指
定できる半導体記憶装置の構成を提供する。【解決手段】クロック信号（ＣＬＫ）の活性化タイミ
ングにおけるコマンド制御信号（／ＲＡＳ，／ＣＡＳ，
／ＷＥ，ＣＬＫ）の所定の組合せに応答して、セルフリ
フレッシュモードに移行するためのセルフリフレッシュ
エントリサイクルが実行される。リフレッシュ動作の対
象となる一部のメモリ領域は、セルフリフレッシュエン
トリサイクルにおける一部のアドレスビット（Ａｍ〜Ａ
ｎ）に応じて選択される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には、リフレッシュ動作が必要な半
導体記憶装置に関する。

【０００２】

【従来の技術】電子機器の小型化および低消費電力化に
伴い、このような電子機器に搭載される半導体記憶装置
に対しても、低消費電力化の要求が厳しくなっている。
特に、ダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）は、常にデータ保持のためのリフレッシュ動作
が必要であるため、外部との間でデータ入出力を実行し
ないスタンバイモードにおいても、記憶情報を保持する
ために、リフレッシュ動作を実行する必要がある。この
結果、ＤＲＡＭの消費電力は、他の半導体記憶装置と比
較して大きくなってしまうため、バッテリ駆動を前提と
する携帯型の電子機器に搭載することは困難であった。

【０００３】従来のＤＲＡＭにおいては、電池バックア
ップ期間等に対応するスタンバイモードとして、記憶情
報を保持するためのいわゆるセルフリフレッシュモード
が備えられている。

【０００４】図６は、従来の同期型ＤＲＡＭにおけるセ
ルフリフレッシュモードへのエントリを説明するタイミ
ングチャートである。

【０００５】図６を参照して、従来の同期型半導体記憶
装置（ＳＤＲＡＭ）に対しては、クロック信号ＣＬＫに
同期したタイミングで、ロウアドレスストローブ信号／
ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライ
トイネーブル信号／ＷＥおよびクロックイネーブル信号
ＣＫＥ等のコマンド制御信号が入力される。

【０００６】半導体記憶装置に対するコマンドは、クロ
ック信号ＣＬＫの活性化タイミングにおける、これらの
コマンド制御信号の組合せによって与えられる。たとえ
ば、セルフリフレッシュエントリサイクルにおいて、／
ＲＡＳ＝／ＣＡＳ＝ＣＫＥ＝“Ｌ”レベルであり、かつ
／ＷＥ＝“Ｈ”レベルに設定されて、セルフリフレッシ
ュモードへのエントリコマンドが与えられる。セルフリ
フレッシュモードへのエントリサイクルにおいては、ア
ドレス信号ＡＤＤの各ビットは、“Don't Care”とさ
れ、半導体記憶装置の動作に影響を及ぼさない。

【０００７】セルフリフレッシュモード中において、ク
ロックイネーブル信号ＣＫＥは、モードの状態を保持す
るために、“Ｌ”レベルに位置される。セルフリフレッ
シュモード中においては、クロックイネーブル信号ＣＫ
Ｅ以外の信号群は、“Don'tCare”となって、半導体記
憶装置の内部動作に影響を及ぼさない。

【０００８】セルフリフレッシュエクジットエントリサ
イクルにおいては、クロックイネーブル信号ＣＫＥの
“Ｌ”レベルから“Ｈ”レベルへの変化に応答して、半
導体記憶装置は、セルフリフレッシュモードから通常モ
ードへ復帰する。

【０００９】リフレッシュ動作時には、リフレッシュ対
象となるメモリセルの各々において、データの読出、増
幅および再書込が周期的に実行されて、記憶データが保
持される。一般的に、リフレッシュ動作は、各ワード線
ごとに実行される。セルフリフレッシュモードでは、ワ
ード線の選択をＤＲＡＭ内部で自動的に切換えて、リフ
レッシュ動作を所定のリフレッシュ周期ごとに順次実行
する。以下においては、リフレッシュ動作時においてワ
ード線を選択するための行アドレスを「リフレッシュロ
ウアドレス」とも称する。

【００１０】図７は、従来のセルフリフレッシュモード
におけるリフレッシュロウアドレスの生成を説明するブ
ロック図である。

【００１１】図７を参照して、リフレッシュ回路５００
は、リフレッシュアドレスを構成するリフレッシュロウ
アドレスビットＲＦＡ０〜ＲＦＡ１０を生成する。メモ
リセルアレイＭＡは、行列状に配置された複数のメモリ
セルを有する。行アドレスデコーダＲＤは、入力された
行アドレスに応じて、メモリセル行の選択を実行する。

【００１２】通常動作時においては、行アドレスデコー
ダＲＤは、外部からの入力アドレスを構成するロウアド
レスビットＲＡ０〜ＲＡ１０に応答して、メモリセルア
レイＭＡにおける行選択を実行する。一方、セルフリフ
レッシュモードを含むリフレッシュ動作時においては、
行アドレスデコーダＲＤは、リフレッシュ回路５００か
らのリフレッシュロウアドレスビットＲＦＡ０〜ＲＦＡ
１０に応じて、メモリセルアレイＭＡにおける行選択を
実行する。

【００１３】リフレッシュ回路５００は、セルフリフレ
ッシュ周期制御回路５１０と、セルフリフレッシュコン
トロール回路５２０と、リフレッシュアドレス発生回路
５３０とを含む。セルフリフレッシュ周期制御回路５１
０は、パルス信号ＳＦＰＤを生成する。パルス信号ＳＦ
ＰＤは、メモリセルアレイＭＡ内の各メモリセルにおい
てデータ保持を保証可能なリフレッシュ間隔と、メモリ
セルアレイＭＡ内のメモリセル行数とを考慮して定めれ
られる所定のリフレッシュ周期ごとに活性化される。

【００１４】セルフリフレッシュコントロール回路５２
０は、パルス信号ＳＦＰＤに応答して活性化されるリフ
レッシュ信号ＲＥＦを生成する。リフレッシュアドレス
発生回路５３０は、リフレッシュ信号ＲＥＦの活性化に
応答して、リフレッシュアドレスを更新して、リフレッ
シュ対象となるメモリセル行を順に切換える。具体的に
は、リフレッシュロウアドレスビットＲＦＡ０〜ＲＦＡ
１０が、リフレッシュ信号ＲＥＦに応答してカウントア
ップされていく。

【００１５】図８は、リフレッシュアドレス発生回路５
３０の構成を示すブロック図である。

【００１６】図８を参照して、リフレッシュアドレス発
生回路５３０は、リフレッシュロウアドレスビットＲＦ
Ａ０〜ＲＦＡ１０にそれぞれ対応して設けられるリフレ
ッシュアドレスカウンタ５４０〜５５０を有する。

【００１７】最下位ビットに対応するリフレッシュアド
レスカウンタ５４０は、リフレッシュ信号ＲＥＦの活性
化に応答してカウントアップを実行して、カウントデー
タをリフレッシュロウアドレスビットＲＦＡ０として出
力する。キャリーが生じた場合は、上位ビット側のリフ
レッシュアドレスカウンタ５４１に対して伝達されるキ
ャリー信号を活性化する。

【００１８】リフレッシュアドレスカウンタ５４１〜５
５０は、各々が、リフレッシュ信号ＲＥＦおよび、下位
ビット側のフレッシュアドレスカウンタからのキャリー
信号の活性化に応答したカウントアップを実行して、リ
フレッシュロウアドレスビットＲＦＡ１〜ＲＦＡ１０を
それぞれ出力する。最上位ビットに対応するリフレッシ
ュアドレスカウンタ５５０を除いた、リフレッシュアド
レスカウンタ５４１〜５４９の各々も、キャリーが生じ
た場合は、上位ビット側のリフレッシュアドレスカウン
タに対して伝達されるキャリー信号を活性化する。

【００１９】これにより、セルフリフレッシュモードに
おいては、所定のリフレッシュ周期ごとに、各メモリセ
ル行を順番に選択することによって、ＤＲＡＭ内の全メ
モリ領域を対象としたリフレッシュ動作を自動的に実行
できる。

【００２０】

【発明が解決しようとする課題】このように、従来のセ
ルフリフレッシュモードは、ＤＲＡＭ内の全メモリ領
域、すなわち全ての行アドレスをリフレッシュ動作の対
象としていたため、リフレッシュ周期は、（最大リフレ
ッシュ時間）／（行アドレス数）で決定される。ここ
で、最大リフレッシュ時間は、各メモリセルにおいてデ
ータ保持が可能な最大のリフレッシュ間隔で定義され
る。

【００２１】スタンバイモードにおける消費電流に占め
るリフレッシュ動作電流の割合は大きく、スタンバイモ
ードにおける平均消費電流Ｉｃａは、概略的には、下式
で示される。

【００２２】Ｉｃａ＝Ｉｒｆｕ／ｔｒｆ＋Ｉｏ・・・（１）ここで、Ｉｒｆｕは、１回のリフレッシュ動作ごとの消
費電流を示し、ｔｒｆは、リフレッシュ周期を示し、Ｉ
ｏは、スタンバイモードにおけるリフレッシュ動作以外
での消費電流を示す。

【００２３】したがって、スタンバイモード時における
低消費電力化には、リフレッシュ周期を長くすれば効果
がある。しかしながら、リフレッシュ周期を長くして低
消費電力化を図るには、記憶データ保持を保証する観点
から限界がある。

【００２４】このような問題を解決するため、セルフリ
フレッシュモードにおいて、全メモリ領域を対象として
リフレッシュ動作を実行するのではなく、一部のメモリ
領域をに対象としてリフレッシュ動作を実行する構成
が、たとえば特開２０００−２９８９８２に開示されて
いる。特に、低消費電力タイプの同期型ＤＲＡＭ（ＳＤ
ＲＡＭ）において、このような機能が採用されている。

【００２５】以下、本明細書においては、一部のメモリ
領域を対象としたセルフリフレッシュを「パーシャルセ
ルフリフレッシュ」と称する。これに対して、全部のメ
モリ領域を対象としたセルフリフレッシュ動作を「通常
セルフリフレッシュ」と称する。

【００２６】たとえば、行アドレス数が４０９６であ
り、６４（ｍｓ）ごとに４０９６回のリフレッシュが必
要であるＤＲＡＭを考えれば、全体の半分のメモリ領域
に対してのみ記憶データ保持を保証するパーシャルセル
フリフレッシュを行なえば、リフレッシュ周期は、通常
セルフリフレッシュの場合の１／２でよいことになる。
このため、セルフリフレッシュ時における平均消費電流
も、約半分に低減することができる。

【００２７】しかしながら、既に提案されているパーシ
ャルセルフリフレッシュモードにおいては、ＤＲＡＭの
電源オン時に行なうモードレジスタセットコマンドにお
いて、リフレッシュ動作の対象となる一部のメモリ領域
を指定する構成が採用されている。したがって、パーシ
ャルセルフリフレッシュにおけるリフレッシュ対象を変
更するためには、モードレジスタセットコマンドを独立
して実行する必要があった。すなわち、リフレッシュ対
象の選択を高い自由度の下で実行できないという問題が
あった。

【００２８】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、一部
のメモリ領域のみをリフレッシュ対象とするセルフリフ
レッシュモードを備えるとともに、リフレッシュ対象と
なる一部のメモリ領域を高い自由度で指定できる半導体
記憶装置の構成を提供することである。

【００２９】

【課題を解決するための手段】この発明に従う半導体記
憶装置は、記憶データを保持するために定期的にリフレ
ッシュ動作を必要とする半導体記憶装置であって、記憶
データを保持するための、行列状に配置される複数のメ
モリセルを含むメモリセルアレイを備える。メモリセル
アレイは、複数のメモリ領域に分割される。半導体記憶
装置は、リフレッシュ起動指示に応答して、メモリセル
アレイ全体を対象としてリフレッシュ動作を実行する第
１のリフレッシュモードおよび、メモリセルアレイのう
ちの一部のメモリ領域を対象としてリフレッシュ動作を
実行する第２のリフレッシュモードのいずれかを実行す
るためのリフレッシュ制御部をさらに備える。リフレッ
シュ制御部は、リフレッシュ起動指示とともに入力され
る選択信号に応じて、第２のリフレッシュモードにおけ
る一部のメモリ領域を選択する。

【００３０】好ましくは、リフレッシュ起動指示は、半
導体記憶装置に指示される複数のコマンドの一つとして
与えられ、選択信号は、メモリセル選択のためのアドレ
ス信号の一部ビットとして与えられる。

【００３１】好ましくは、複数のメモリ領域は、行アド
レスに応じて分割され、選択信号は、行アドレスを示す
ための複数のビットのうちの一部ビットに相当する。

【００３２】さらに好ましくは、リフレッシュ制御部
は、リフレッシュ周期を決定するためのリフレッシュ周
期制御回路と、リフレッシュ動作の対象となるメモリセ
ル行を指定するためのリフレッシュ行アドレスを発生す
るリフレッシュアドレス発生回路と、リフレッシュ起動
指示とともに入力される一部ビットを保持するためのア
ドレス保持回路とを含む。リフレッシュ行アドレスは、
複数のリフレッシュロウアドレスビットを含み、リフレ
ッシュアドレス発生回路は、第１のリフレッシュモード
においては、複数のリフレッシュロウアドレスビットに
よって選択可能なメモリセル行のうちの１つをリフレッ
シュ周期に応答して順番に指定するように、リフレッシ
ュアドレスを生成する。リフレッシュアドレス発生回路
は、第２のリフレッシュモードにおいては、一部のメモ
リ領域を選択するための一部のリフレッシュロウアドレ
スビットをアドレス保持回路に保持された一部ビットに
基づいて固定するとともに、残りのリフレッシュロウア
ドレスビットによって選択可能なメモリセル行のうちの
１つをリフレッシュ周期に応答して順番に指定するよう
に、リフレッシュアドレスを生成する。

【００３３】また、さらに好ましくは、リフレッシュ制
御部は、リフレッシュ動作の実行周期を決定するための
リフレッシュ周期制御回路と、リフレッシュ動作の対象
となるメモリセル行を指定するリフレッシュ行アドレス
を、実行周期に応答して順次発生するためのリフレッシ
ュアドレス発生回路とを含む。リフレッシュ周期制御回
路は、第１のリフレッシュモードに対応したリフレッシ
ュ周期を有する第１のパルス信号を発生するパルス発生
回路と、第２のリフレッシュモード時に動作する分周回
路とを含む。分周回路は、動作時において、第１のパル
ス信号を分周して第２のリフレッシュモードに対応した
リフレッシュ周期を有する第２のパルス信号を生成す
る。

【００３４】あるいは、さらに好ましくは、半導体記憶
装置は、メモリセル列にそれぞれ対応して配置される複
数のセンスアンプと、複数のセンスアンプに対する動作
電源電圧の供給を制御するためのセンスアンプ給電制御
回路と、各々が動作電源電圧を伝達するための複数の電
源供給配線とをさらに備える。複数のセンスアンプは、
複数の電源供給配線のそれぞれから動作電源電圧を受け
る複数のセンスアンプグループに分割され、センスアン
プ給電制御回路は、第２のリフレッシュモードにおい
て、複数の電源供給配線の一部に対して動作電源電圧の
供給を停止する。

【００３５】また、好ましくは、複数のメモリ領域は、
列アドレスに応じて分割され、半導体記憶装置は、メモ
リセル列にそれぞれ対応して配置される複数のセンスア
ンプと、複数のセンスアンプに対する動作電源電圧の供
給を制御するためのセンスアンプ給電制御回路と、複数
のメモリ領域にそれぞれ対応して設けられ、各々が、対
応するメモリ領域に属するセンスアンプの各々に対して
動作電源電圧を伝達するための複数の電源供給配線とを
さらに備える。センスアンプ給電制御回路は、第２のリ
フレッシュモードにおいて、複数の電源供給配線のうち
の、一部のメモリ領域に対応する少なくとも１本に対し
て動作電源電圧を供給する。

【００３６】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳細に説明する。なお、図中
における同一符号は、同一または相当部分を示すものと
する。

【００３７】［実施の形態１］図１は、本発明の実施の
形態１に従う半導体記憶装置１の全体構成を示す概略ブ
ロック図である。

【００３８】図１を参照して、実施の形態１に従う半導
体記憶装置１は、アドレス端子２と、コマンド制御信号
端子４と、データ端子６と、アドレスバッファ７と、コ
ントロール回路８とを有する。

【００３９】アドレス端子２は、（ｎ＋１）ビットのア
ドレスビットＡ０〜Ａｎ（ｎ：自然数）で構成される、
メモリセル選択のためのアドレス信号ＡＤＤの入力を受
ける。なお、アドレスビットＡ０〜Ａｎについて、アド
レスビットＡ０を最下位ビットとし、アドレスビットＡ
ｎを最上位ビットとする。

【００４０】コマンド制御信号端子４は、クロック信号
ＣＬＫ、およびコマンド制御信号ＣＳＧの入力を受け
る。コマンド制御信号ＣＳＧには、ロウアドレスストロ
ーブ信号／ＲＡＳ、コラムアドレスストローブ信号／Ｃ
ＡＳ、ライトイネーブル信号／ＷＥ、クロックイネーブ
ル信号ＣＫＥ等が含まれる。

【００４１】なお、本発明の実施の形態においてはは、
本発明に従う半導体記憶装置の代表例として、同期型の
ＤＲＡＭを示しているが、本願発明は、非同期型のメモ
リに対しても適用することが可能である。

【００４２】データ端子６は、読出データおよび書込デ
ータを外部との間で授受する。アドレスバッファ７は、
アドレス端子２に入力されたアドレス信号ＡＤＤを受け
て、半導体記憶装置１の他の内部回路に対して伝達す
る。

【００４３】コントロール回路８は、クロック信号ＣＬ
Ｋの活性化タイミングにおけるコマンド制御信号ＣＳＧ
の信号レベルによって与えられるコマンドを実行するた
めに、半導体記憶装置１の全体動作を制御する。

【００４４】半導体記憶装置１は、さらに、メモリセル
アレイ１０と、行デコーダ２０と、列デコーダ２５と、
センスアンプ帯３０と、データ入出力回路４０と、セル
フリフレッシュ回路５０と、アドレスセレクタ５５とを
備える。

【００４５】メモリセルアレイ１０は、行列状に配置さ
れた複数のメモリセルを有する。メモリセルアレイ１０
においては、メモリセルの各行に対応してワード線ＷＬ
が配置され、メモリセルの各列に対応して、ビット線対
ＢＬＰが配置される。

【００４６】また、メモリセルアレイ１０は、センスア
ンプ帯３０によって、たとえば２つの領域１０ａおよび
１０ｂに分割されている。センスアンプ帯３０は、各メ
モリセル列に対応して設けられるセンスアンプ（図示せ
ず）を含む。各メモリセル列において、１個のセンスア
ンプが、センスアンプ帯３０を挟んだ２つの領域１０
ａ，１０ｂにそれぞれ配置されるビット線対ＢＬＰａお
よびＢＬＰｂによって共有される。図１においては、代
表的に、領域１０ａおよび１０ｂのそれぞれにおいて、
１個ずつのメモリセルＭＣおよび対応するワード線およ
びビット線対の配置が示される。また、メモリセルアレ
イ１０が３個以上の領域に分割されるように、センスア
ンプ帯３０を配置してもよい。

【００４７】行デコーダ２０は、ロウアドレスビットＲ
Ａ０〜ＲＡｎで構成されるロウアドレスＲＡに応答し
て、メモリセルアレイ１０内における行選択を実行す
る。メモリセルアレイ１０全体では、２⁽ⁿ⁺¹⁾個のメモ
リセル行が配置されている。列デコーダ２５は、アドレ
スバッファ７から伝達されるコラムアドレスＣＡに応答
して、メモリセルアレイ１０内における列選択を実行す
る。

【００４８】データ入出力回路４０は、アドレス信号Ａ
ＤＤによって選択されたメモリセルからの読出データを
データ端子６から外部に出力するとともに、データ端子
６に入力された書込データを選択されたメモリセルに書
込む。データ入出力回路４０は、選択されたメモリセル
列に対応する、センスアンプおよびビット線対を介し
て、選択されたメモリセルとの間で、データ読出動作お
よびデータ書込動作を実行する。

【００４９】セルフリフレッシュ回路５０は、セルフリ
フレッシュモードにおいて、セルフリフレッシュの対象
となるメモリセル行を示すためのリフレッシュロウアド
レスを構成するリフレッシュロウアドレスビットＲＦＡ
０〜ＲＦＡｎを生成する。アドレスセレクタ５５は、ア
ドレスバッファ７から入力されたアドレスビットＡ０〜
Ａｎと、セルフリフレッシュ回路から伝達されたリフレ
ッシュロウアドレスビットＲＦＡ０〜ＲＦＡｎを受け
て、モードに応じた一方をロウアドレスビットＲＡ０〜
ＲＡｎとして行デコーダ２０に対して出力する。

【００５０】これにより、通常動作モード時には、アド
レス端子２に入力されたアドレス信号ＡＤＤに基づい
て、メモリセルアレイ１０内でワード線が選択的に活性
化される。一方、セルフリフレッシュモード時には、セ
ルフリフレッシュ回路５０によって生成されたリフレッ
シュロウアドレスに基づいて、メモリセルアレイ１０内
でワード線が選択的に活性化される。

【００５１】図２は、実施の形態１に従うセルフリフレ
ッシュモードへのエントリを説明するタイミングチャー
トである。

【００５２】図２を参照して、図６に示したセルフリフ
レッシュモードへのエントリと同様に、クロック信号Ｃ
ＬＫの活性化タイミングにおけるコマンド制御信号の所
定の組合せ（／ＲＡＳ＝／ＣＡＳ＝ＣＫＥ＝“Ｌ”レベ
ル、かつ／ＷＥ＝“Ｈ”レベル）に応答して、セルフリ
フレッシュモードへのエントリコマンドが与えられる。

【００５３】実施の形態１に従うセルフリフレッシュモ
ードへのエントリサイクルにおいては、アドレスビット
Ａ０〜Ａｎのうちの上位側のＬビット（Ｌ：Ｌ＝ｎ−ｍ
＋１で示される自然数）を構成する一部ビットＡｍ〜Ａ
ｎ（ｍ：ｎより小さい自然数）は“Valid（有効）”と
されて、セルフリフレッシュ対象となるメモリ領域を選
択する。一方、残りのアドレスビットＡ０〜Ａｍ−１
は、“Don't Care”とされて、半導体記憶装置の内部動
作に影響を及ぼさない。

【００５４】すなわち、実施の形態１に従うセルフリフ
レッシュモードにおいては、メモリセルアレイ１０は、
行アドレスに応じて、２^L個の行アドレス領域（メモリ
領域）に分割される。セルフリフレッシュモードへのエ
ントリコマンドとともに入力されるＬ個のアドレスビッ
トＡｍ〜Ａｎによって、これらの行アドレス領域の１つ
を選択できる。

【００５５】以下、本実施の形態においては、ｎ＝１
０、ｍ＝８であり、Ｌ＝３である場合について説明す
る。すなわち、パーシャルセルフリフレッシュを実行す
る場合には、８（＝２^L）個の行アドレス領域のうち
の、セルフリフレッシュモードエントリサイクルに入力
されたアドレスビットＡｍ〜Ａｎに応じて選択された１
つがリフレッシュ対象となる。その他の７個、すなわち
（２^L−１）個の行アドレス領域は、セルフリフレッシ
ュモード中、リフレッシュ対象とならず、これらの行ア
ドレス領域における記憶データ保持は保証されない。

【００５６】セルフリフレッシュモード中においては、
従来のセルフリフレッシュモードと同様に、クロックイ
ネーブル信号ＣＫＥは、モードの状態を保持するために
“Ｌ”レベルに維持され、その他の信号群は、“Don't
Care”となって、半導体記憶装置の内部動作に影響を及
ぼさない。また、セルフリフレッシュエクジットエント
リサイクルについても、従来のセルフリフレッシュモー
ドと同様であるので、詳細な説明は繰り返さない。

【００５７】なお、セルフリフレッシュモードへのエン
トリコマンドがクロック信号ＣＬＫとは無関係に与えら
れる非同期型メモリにおいても同様に、セルフリフレッ
シュモードへのエントリコマンドを表わす制御信号とと
もに、アドレスビットＡｍ〜Ａｎ等の他の信号を用い
て、パーシャルセルフリフレッシュの対象となるメモリ
領域の指定を入力できる。

【００５８】再び図１を参照して、セルフリフレッシュ
回路５０は、セルフリフレッシュ周期制御回路６０と、
セルフリフレッシュコントロール回路７０と、リフレッ
シュアドレス発生回路８０とを備える。コントロール回
路８は、図２に示したエントリコマンドに応答して、セ
ルフリフレッシュコントロール回路７０に対して、セル
フリフレッシュの実行を指示する。

【００５９】セルフリフレッシュコントロール回路７０
は、セルフリフレッシュモード中において、内部に保持
された情報に応じて、パーシャルセルフリフレッシュ信
号ＰＳＥＬＦを生成する。パーシャルセルフリフレッシ
ュ信号ＰＳＥＬＦは、パーシャルセルフリフレッシュを
実行する場合に“Ｈ”レベルに設定され、通常セルフリ
フレッシュを実行する場合に“Ｌ”レベルに設定され
る。

【００６０】セルフリフレッシュモードにおいて、パー
シャルセルフリフレッシュおよび通常セルフリフレッシ
ュを選択するための情報は、たとえばモードレジスタセ
ットコマンド時に入力して、半導体記憶装置内部で保持
する構成とすることができる。あるいは、ヒューズ素子
等のリンク素子を用いて、この情報をセルフリフレッシ
ュコントロール回路７０内に不揮発的に記憶してもよ
い。

【００６１】セルフリフレッシュコントロール回路７０
は、リフレッシュ対象選択指示記憶部７５を含む。アド
レスバッファ７は、セルフリフレッシュエントリサイク
ルにおいて、アドレスビットＡｍ〜Ａｎをリフレッシュ
対象選択指示記憶部７５に伝達する。リフレッシュ対象
選択指示記憶部７５は、アドレスバッファ７から伝達さ
れたアドレスビットＡｍ〜Ａｎを、リフレッシュ対象選
択ビットＳＡｍ〜ＳＡｎとして記憶するとともに、リフ
レッシュアドレス発生回路８０に対して出力する。

【００６２】セルフリフレッシュ周期制御回路６０は、
パーシャルセルフリフレッシュ信号ＰＳＥＬＦに応じ
て、所定のリフレッシュ周期で活性化されるパルス信号
ＰＳＦＰＤを出力する。

【００６３】図３は、セルフリフレッシュ周期制御回路
６０の構成を示すブロック図である。

【００６４】図３を参照して、セルフリフレッシュ周期
制御回路６０は、周期発生回路６５と、分周回路６８と
を含む。

【００６５】周期発生回路６５は、図７に示されるセル
フリフレッシュ周期制御回路５１０と同様の機能を有
し、全メモリセル行をリフレッシュ対象とした場合に必
要な周期、すなわち通常セルフリフレッシュに対応した
リフレッシュ周期で活性化されるパルス信号ＳＦＰＤを
生成する。

【００６６】パーシャルセルフリフレッシュ信号ＰＳＥ
ＬＦが“Ｌ”レベルに設定される通常フリフレッシュ時
には、分周回路６８は動作を停止して、パルス信号ＰＳ
ＦＰＤは、パルス信号ＳＦＰＤと同様の周期で活性化さ
れる。

【００６７】分周回路６８は、パーシャルセルフリフレ
ッシュ信号ＰＳＥＬＦが“Ｈ”レベルに設定されるパー
シャルセルフリフレッシュ時に動作して、パルス信号Ｓ
ＦＰＤを２^L倍に分周して、パルス信号ＰＳＦＰＤを生
成する。すなわち、２^L個に分割された行アドレス領域
のうちの１個をリフレッシュ対象とすることによって、
リフレッシュ周期は、通常セルフリフレッシュ時の２^L
倍に延ばすことができる。これにより、セルフリフレッ
シュモード時、すなわちスタンバイモードにおける平均
消費電力を、１／２^Lに削減することができる。

【００６８】再び図１を参照して、セルフリフレッシュ
コントロール回路７０は、セルフリフレッシュ周期制御
回路６０からのパルス信号ＰＳＦＰＤに応答して、リフ
レッシュ信号ＲＥＦを周期的に活性化する。リフレッシ
ュアドレス発生回路８０は、セルフリフレッシュコント
ロール回路７０からの、パーシャルセルフリフレッシュ
信号ＰＳＥＬＦ、リフレッシュ信号ＲＥＦおよびリフレ
ッシュ対象選択ビットＳＡｍ〜ＳＡｎを受けて、セルフ
リフレッシュモードにおける行選択を実行するためのリ
フレッシュロウアドレスビットＲＦＡ０〜ＲＦＡｎを生
成する。

【００６９】図４は、リフレッシュアドレス発生回路８
０の構成を示すブロック図である。図４を参照して、リ
フレッシュアドレス発生回路８０は、リフレッシュアド
レスカウンタ９０〜１００と、キャリー伝達停止部１０
８〜１１０と、論理演算部１１８〜１２０とを含む。リ
フレッシュアドレスカウンタ９０〜１００は、リフレッ
シュロウアドレスビットＲＦＡ０〜ＲＦＡ１０に対応し
てそれぞれ設けられる。

【００７０】最下位ビットに対応するリフレッシュアド
レスカウンタ９０は、リフレッシュ信号ＲＥＦの活性化
に応答してカウントアップを実行して、カウントデータ
をリフレッシュロウアドレスビットＲＦＡ０として出力
する。キャリーが生じた場合は、上位ビット側のリフレ
ッシュアドレスカウンタ９１に対して伝達されるキャリ
ー信号を活性化する。

【００７１】リフレッシュアドレスカウンタ９１〜１０
０は、各々が、リフレッシュ信号ＲＥＦおよび、下位ビ
ット側のリフレッシュアドレスカウンタからのキャリー
信号の活性化に応答したカウントアップを実行する。最
上位ビットに対応するリフレッシュアドレスカウンタ１
００を除いた、リフレッシュアドレスカウンタ９１〜９
９の各々も、キャリーが生じた場合は、上位ビット側の
リフレッシュアドレスカウンタに対して伝達されるキャ
リー信号を活性化する。

【００７２】したがって、リフレッシュアドレスカウン
タ９０〜９７は、図８に示したリフレッシュアドレスカ
ウンタ５４０〜５４７と同様に動作して、それぞれのカ
ウントデータをリフレッシュロウアドレスビットＲＦＡ
０〜ＲＦＡ７としてそれぞれ出力する。したがって、セ
ルフリフレッシュエントリサイクルにおいて“Don'tCar
e”とされるアドレスビットＡ０〜Ａ７に対応するロウ
アドレスビットは、図８に示したリフレッシュアドレス
発生回路と同様に、リフレッシュ周期ごとにカウントア
ップに応じて更新される。

【００７３】次に、リフレッシュロウアドレスビットＲ
ＦＡ８〜ＲＦＡ１０の生成について説明する。リフレッ
シュロウアドレスビットＲＦＡ８〜ＲＦＡ１０の各々は
同様にして生成されるため、以下においては、リフレッ
シュロウアドレスビットＲＦＡ８を生成するためのリフ
レッシュアドレスカウンタ９８、キャリー伝達停止部１
０８および論理演算部１１８の動作について説明する。

【００７４】キャリー伝達停止部１０８は、リフレッシ
ュアドレスカウンタ９７からのキャリー信号とパーシャ
ルセルフリフレッシュ信号ＰＳＥＬＦの反転信号とのＡ
ＮＤ論理演算結果を、リフレッシュアドレスカウンタ９
８に伝達する。

【００７５】リフレッシュアドレスカウンタ９８は、キ
ャリー伝達停止部１０８を介して伝達されるリフレッシ
ュアドレスカウンタ９７からのキャリー信号と、リフレ
ッシュ信号ＲＥＦに応答したカウントアップを実行し
て、カウントデータＣＴ８を生成する。

【００７６】論理演算部１１８は、リフレッシュアドレ
スカウンタ９８のカウントデータＣＴ８とパーシャルセ
ルフリフレッシュ信号ＰＳＥＬＦのＮＯＲ演算結果を出
力する論理ゲート１３０と、パーシャルセルフリフレッ
シュ信号ＰＳＥＬＦの反転信号とリフレッシュ対象選択
ビットＳＡ８とのＮＯＲ演算結果を出力する論理ゲート
１３１と、論理ゲート１３０および１３１の出力間にお
けるＮＯＲ演算結果をリフレッシュロウアドレスビット
ＲＦＡ８として出力する論理ゲート１３２とを含む。

【００７７】パーシャルセルフリフレッシュ信号ＰＳＥ
ＬＦが“Ｈ”レベルに設定されるパーシャルセルフリフ
レッシュ時においては、キャリー伝達停止部１０８の出
力は“Ｌ”レベルに固定される。したがって、セルフリ
フレッシュモードにおいて、リフレッシュアドレスカウ
ンタ９８に対する、下位ビット側からのキャリー信号の
伝達は停止される。

【００７８】また、論理演算部１１８において、パーシ
ャルセルフリフレッシュ時には、論理ゲート１３０の出
力は“Ｌ”レベルに固定される。また、論理ゲート１３
１および１３２の各々は、インバータとして動作する。
したがって、リフレッシュロウアドレスビットＲＦＡ８
は、リフレッシュ対象選択ビットＳＡ８に基づいて固定
される。

【００７９】リフレッシュロウアドレスビットＲＦＡ９
およびＲＦＡ１０も、リフレッシュロウアドレスビット
ＲＦＡ８と同様に生成されて、リフレッシュ対象選択ビ
ットＳＡ９およびＳＡ１０にそれぞれ基づいて固定され
る。

【００８０】一方、パーシャルセルフリフレッシュ信号
ＰＳＥＬＦが“Ｌ”レベルに設定される通常セルフリフ
レッシュ時においては、キャリー伝達停止部１０８は、
下位側のリフレッシュアドレスカウンタ９７からのキャ
リー信号を停止することなくそのまま伝達する。したが
って、リフレッシュアドレスカウンタ９８のカウントデ
ータＣＴ８は、図８に示した従来のリフレッシュアドレ
スカウンタ５４８と同様に生成される。

【００８１】論理演算部１１８においては、論理ゲート
１３１の出力が“Ｈ”レベルに固定される一方で、論理
ゲート１３０および１３２は、それぞれインバータとし
て動作する。したがって、リフレッシュロウアドレスビ
ットＲＦＡ８は、リフレッシュアドレスカウンタ９８の
カウントデータＣＴ８を反映したものとなる。

【００８２】リフレッシュロウアドレスビットＲＦＡ９
およびＲＦＡ１０も、リフレッシュロウアドレスビット
ＲＦＡ８と同様に生成されて、図８に示したリフレッシ
ュアドレスカウンタと同様に動作するリフレッシュアド
レスカウンタ９９および１００によってそれぞれ生成さ
れるカウントデータＣＴ９およびＣＴ１０を反映して設
定される。

【００８３】したがって、パーシャルセルフリフレッシ
ュ時においては、リフレッシュロウアドレスビットＲＦ
Ａ０〜ＲＦＡ７（“Don't Care”に対応）が一定周期で
順次カウントアップされるのに対し、リフレッシュロウ
アドレスビットＲＦＡ８〜ＲＦＡ１０（“Valid”に対
応）は、セルフリフレッシュエントリサイクルにおいて
入力されたアドレスビットに基づいて固定される。

【００８４】この結果、リフレッシュロウアドレスビッ
トＲＦＡ８〜ＲＦＡ１０によって選択された行アドレス
領域を対象として、選択された行アドレス領域内におい
て、リフレッシュロウアドレスビットＲＦＡ０〜ＲＦＡ
７によって選択可能な各ワード線を順次活性化して、リ
フレッシュ動作を実行できる。

【００８５】一方、通常セルフリフレッシュ時において
は、リフレッシュロウアドレスビットＲＦＡ８〜ＲＦＡ
１０についても、図７に示されたリフレッシュアドレス
発生回路５３０と同様に生成することができる。この結
果、従来の技術と同様に、全メモリセル行を対象とした
リフレッシュ動作を実行することができる。

【００８６】このように、実施の形態１に従う構成によ
れば、セルフリフレッシュモードにおいて、メモリセル
アレイ全体を対象とする通常セルフリフレッシュと、メ
モリセルアレイの一部のみを対象とするパーシャルセル
フリフレッシュとを、パーシャルセルフリフレッシュ信
号ＰＳＥＬＦに応じて選択的に実行できる。

【００８７】さらに、セルフリフレッシュエントリサイ
クルにおいて、パーシャルセルフリフレッシュの対象と
なるメモリ領域（行アドレス領域）を都度指定できるの
で、低消費電力のセルフリフレッシュモードを実現する
とともに、メモリセルアレイ全体を高い自由度で使用す
ることができる。

【００８８】あるいは、セルフリフレッシュモードにお
いて通常セルフリフレッシュおよびパーシャルセルフリ
フレッシュのいずれを実行するかを指定する情報を、セ
ルフリフレッシュエントリサイクルにおいて、他のアド
レスビット等を用いてアドレスビットＡｍ〜Ａｎと同様
に入力する構成とすることもできる。この場合には、セ
ルフリフレッシュモードへのエントリ時に、パーシャル
セルフリフレッシュを実行するか否かの選択と、パーシ
ャルセルフリフレッシュの対象となる一部のメモリ領域
の選択との両方を都度実行することができる。

【００８９】［実施の形態２］実施の形態２において
は、メモリセルアレイ１０のメモリセル列を、列アドレ
スに応じてＫ個（Ｋ：自然数）の列アドレス領域に分割
し、これらの列アドレス領域を選択的にリフレッシュ動
作の対象とする構成について説明する。

【００９０】図５は、本発明の実施の形態２に従うメモ
リセルアレイの構成を示す概念図である。

【００９１】図５を参照して、実施の形態２に従う構成
においては、メモリセルアレイ１０は、列アドレスに応
じて複数の列アドレス領域に分割される。図５において
は、一例として、Ｋ＝２であり、メモリセルアレイ１０
が、列アドレス領域ＣＡＲ１およびＣＡＲ２に分割され
る場合を示している。

【００９２】既に説明したように、各メモリセル列に対
応して、センスアンプ帯３０にセンスアンプＳＡが配置
される。これらのセンスアンプＳＡに対する動作電源電
圧の供給は、列アドレス領域ごとに実行される。

【００９３】センスアンプ給電制御回路１５０は、電源
供給配線ＰＳ１およびＰＳ２に対する動作電源電圧の供
給を制御する。電源供給配線ＰＳ１は、列アドレス領域
ＣＡＲ１に属するセンスアンプに対して動作電源電圧を
伝達する。電源供給配線ＰＳ２は、列アドレス領域ＣＡ
Ｒ２に属するセンスアンプに対して動作電源電圧を伝達
する。

【００９４】パーシャルリフレッシュ時以外には、セン
スアンプ給電制御回路１５０は、電源供給配線ＰＳ１お
よびＰＳ２の両方に動作電源電圧を供給する。すなわ
ち、通常動作時および通常セルフリフレッシュ時には、
センスアンプ帯３０の各センスアンプＳＡに対して、動
作電源電圧が供給される。

【００９５】パーシャルリフレッシュ時には、センスア
ンプ給電制御回路１５０は、電源供給配線ＰＳ１に対し
てのみ動作電源電圧を供給し、電源供給配線ＰＳ２に対
する動作電源電圧の供給を中止する。これにより、列ア
ドレス領域ＣＡＲ２を、パーシャルセルフリフレッシュ
時において、リフレッシュ対象から外すことができる。
この結果、セルフリフレッシュモードにおける、すなわ
ちスタンバイモードにおけるピーク消費電流を抑制する
ことが可能となる。

【００９６】なお、図５においては、パーシャルセルフ
リフレッシュ時にリフレッシュ対象とされる列アドレス
領域（ＣＡＲ１）が固定されている構成について示した
が、たとえば、実施の形態１で説明した行アドレス領域
の選択と同様に、セルフリフレッシュエントリサイクル
において、アドレスビットの一部を用いてリフレッシュ
対象となる列アドレス領域の選択指示を入力することも
可能である。

【００９７】また、実施の形態１および２を組合せて、
一部の行アドレス領域を選択するとともに、選択された
行アドレス領域のうちの一部の列アドレス領域のみをリ
フレッシュ対象として、パーシャルリフレッシュを実行
してもよい。このような構成とすれば、セルフリフレッ
シュモード時における、すなわちスタンバイモード時に
おける平均消費電流およびピーク消費電流の両方を抑制
することが可能である。

【００９８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００９９】

【発明の効果】請求項１に記載の半導体記憶装置は、一
部のメモリ領域のみを対象とするリフレッシュ動作（パ
ーシャルセルフリフレッシュ）によってセルフリフレッ
シュモード、すなわちスタンバイモードにおける消費電
流を低減できる。さらに、パーシャルリフレッシュにお
いてリフレッシュ対象となる一部のメモリ領域を、セル
フリフレッシュへのエントリ時に合わせて選択できるの
で、高い自由度でメモリセルアレイ全体を使用できる。

【０１００】請求項２に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置が奏する効果に加えて、リ
フレッシュ動作の起動指示および、パーシャルリフレッ
シュにおいて対象となる一部のメモリ領域に関する選択
信号とを、専用の信号を新たに設けることなく外部から
入力できる。

【０１０１】請求項３に記載の半導体記憶装置は、セル
フリフレッシュモードにおいて一部のメモリセル行に対
応するメモリ領域のみをリフレッシュ対象とするので、
請求項１に記載の半導体記憶装置が奏する効果に加え
て、スタンバイモードにおける平均消費電流を低減でき
る。

【０１０２】請求項４に記載の半導体記憶装置は、請求
項３に記載の半導体記憶装置が奏する効果に加えて、共
通のリフレッシュアドレス発生回路を用いて、メモリセ
ル全体を対象とするリフレッシュ動作（通常セルフリフ
レッシュ）と、パーシャルセルフリフレッシュとの両方
に対応して、リフレッシュロウアドレスを生成すること
ができる。

【０１０３】請求項５に記載の半導体記憶装置は、請求
項３に記載の半導体記憶装置が奏する効果に加えて、共
通のリフレッシュ周期制御回路を用いて、通常セルフリ
フレッシュおよびパーシャルセルフリフレッシュの両方
に対応して、リフレッシュ周期を決定できる。

【０１０４】請求項６に記載の半導体記憶装置は、セル
フリフレッシュモードにおいて、選択されたメモリ領域
の一部のメモリセル列のみをリフレッシュ対象とするの
で、請求項３に記載の半導体記憶装置が奏する効果に加
えて、スタンバイモードにおけるピーク消費電流を低減
できる。

【０１０５】請求項７に記載の半導体記憶装置は、セル
フリフレッシュモードにおいて一部のメモリセル列のみ
をリフレッシュ対象とするので、請求項１に記載の半導
体記憶装置が奏する効果に加えて、スタンバイモードに
おけるピーク消費電流を低減できる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に従う半導体記憶装置
１の全体構成を示す概略ブロック図である。

【図２】実施の形態１に従うセルフリフレッシュモー
ドへのエントリを説明するタイミングチャートである。

【図３】図１に示されるセルフリフレッシュ周期制御
回路の構成を示すブロック図である。

【図４】図１に示されるリフレッシュアドレス発生回
路の構成を示すブロック図である。

【図５】本発明の実施の形態２に従うメモリセルアレ
イの構成を示す概念図である。

【図６】従来のＤＲＡＭにおけるセルフリフレッシュ
モードへのエントリを説明するタイミングチャートであ
る。

【図７】従来のセルフリフレッシュモードにおけるリ
フレッシュロウアドレスの生成を説明するブロック図で
ある。

【図８】図７に示されるリフレッシュアドレス発生回
路５３０の構成を示すブロック図である。

【符号の説明】

１０メモリセルアレイ、２０行デコーダ、２５列
デコーダ、３０センスアンプ帯、５０セルフリフレ
ッシュ回路、６０セルフリフレッシュ周期制御回路、
６５周期発生回路、６８分周回路、７０セルフリ
フレッシュコントロール回路、８０リフレッシュアド
レス発生回路、５５アドレスセレクタ、９０〜１００
リフレッシュアドレスカウンタ、１０８，１０９，１
１０キャリー伝達停止部、１１８，１１９，１２０
論理演算部、１５０センスアンプ給電制御回路、Ａ０
〜Ａｎアドレスビット、ＲＡ０〜ＲＡｎロウアドレ
スビット、ＲＦＡ０〜ＲＦＡｎリフレッシュロウアド
レスビット、ＰＳ１，ＰＳ２電源供給配線、ＳＡセ
ンスアンプ。

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5M024 AA79 BB22 BB39 EE05 EE09 EE13 EE17 EE22 EE24 EE29 FF25 PP01 PP02 PP07

Claims

【特許請求の範囲】

【請求項１】記憶データを保持するために定期的にリ
フレッシュ動作を必要とする半導体記憶装置であって、前記記憶データを保持するための、行列状に配置される
複数のメモリセルを含むメモリセルアレイを備え、前記メモリセルアレイは、複数のメモリ領域に分割さ
れ、リフレッシュ起動指示に応答して、前記メモリセルアレ
イ全体を対象として前記リフレッシュ動作を実行する第
１のリフレッシュモードおよび、前記メモリセルアレイ
のうちの一部のメモリ領域を対象として前記リフレッシ
ュ動作を実行する第２のリフレッシュモードのいずれか
を実行するためのリフレッシュ制御部をさらに備え、前記リフレッシュ制御部は、前記リフレッシュ起動指示
とともに入力される選択信号に応じて、前記第２のリフ
レッシュモードにおける前記一部のメモリ領域を選択す
る、半導体記憶装置。
【請求項２】前記リフレッシュ起動指示は、前記半導
体記憶装置に指示される複数のコマンドの一つとして与
えられ、前記選択信号は、メモリセル選択のためのアドレス信号
の一部ビットとして与えられる、請求項１に記載の半導
体記憶装置。
【請求項３】前記複数のメモリ領域は、行アドレスに
応じて分割され、前記選択信号は、前記行アドレスを示すための複数のビ
ットのうちの一部ビットに相当する、請求項１に記載の
半導体記憶装置。
【請求項４】前記リフレッシュ制御部は、リフレッシュ周期を決定するためのリフレッシュ周期制
御回路と、前記リフレッシュ動作の対象となるメモリセル行を指定
するためのリフレッシュ行アドレスを発生するリフレッ
シュアドレス発生回路と、前記リフレッシュ起動指示とともに入力される前記一部
ビットを保持するためのアドレス保持回路とを含み、前記リフレッシュ行アドレスは、複数のリフレッシュロ
ウアドレスビットを含み、前記リフレッシュアドレス発生回路は、前記第１のリフ
レッシュモードにおいては、前記複数のリフレッシュロ
ウアドレスビットによって選択可能なメモリセル行のう
ちの１つを前記リフレッシュ周期に応答して順番に指定
するように、前記リフレッシュアドレスを生成し、前記リフレッシュアドレス発生回路は、前記第２のリフ
レッシュモードにおいては、前記一部のメモリ領域を選
択するための一部のリフレッシュロウアドレスビットを
前記アドレス保持回路に保持された前記一部ビットに基
づいて固定するとともに、残りのリフレッシュロウアド
レスビットによって選択可能なメモリセル行のうちの１
つを前記リフレッシュ周期に応答して順番に指定するよ
うに、前記リフレッシュアドレスを生成する、請求項３
に記載の半導体記憶装置。
【請求項５】前記リフレッシュ制御部は、前記リフレッシュ動作の実行周期を決定するためのリフ
レッシュ周期制御回路と、前記リフレッシュ動作の対象となるメモリセル行を指定
するリフレッシュ行アドレスを、前記実行周期に応答し
て順次発生するためのリフレッシュアドレス発生回路と
を含み、前記リフレッシュ周期制御回路は、前記第１のリフレッシュモードに対応したリフレッシュ
周期を有する第１のパルス信号を発生するパルス発生回
路と、前記第２のリフレッシュモード時に動作する分周回路と
を含み、前記分周回路は、動作時において、前記第１のパルス信
号を分周して前記第２のリフレッシュモードに対応した
リフレッシュ周期を有する第２のパルス信号を生成す
る、請求項３に記載の半導体記憶装置。
【請求項６】メモリセル列にそれぞれ対応して配置さ
れる複数のセンスアンプと、前記複数のセンスアンプに対する動作電源電圧の供給を
制御するためのセンスアンプ給電制御回路と、各々が前記動作電源電圧を伝達するための複数の電源供
給配線とをさらに備え、前記複数のセンスアンプは、前記複数の電源供給配線の
それぞれから前記動作電源電圧を受ける複数のセンスア
ンプグループに分割され、前記センスアンプ給電制御回路は、前記第２のリフレッ
シュモードにおいて、前記複数の電源供給配線の一部に
対して前記動作電源電圧の供給を停止する、請求項３に
記載の半導体記憶装置。
【請求項７】前記複数のメモリ領域は、列アドレスに
応じて分割され、前記半導体記憶装置は、メモリセル列にそれぞれ対応して配置される複数のセン
スアンプと、前記複数のセンスアンプに対する動作電源電圧の供給を
制御するためのセンスアンプ給電制御回路と、前記複数のメモリ領域にそれぞれ対応して設けられ、各
々が、対応するメモリ領域に属するセンスアンプの各々
に対して前記動作電源電圧を伝達するための複数の電源
供給配線とをさらに備え、前記センスアンプ給電制御回路は、前記第２のリフレッ
シュモードにおいて、前記複数の電源供給配線のうち
の、前記一部のメモリ領域に対応する少なくとも１本に
対して前記動作電源電圧を供給する、請求項１に記載の
半導体記憶装置。