CN101276640B - 半导体存储器、系统及半导体存储器的操作方法 - Google Patents

半导体存储器、系统及半导体存储器的操作方法 Download PDF

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Abstract

本发明公开了半导体存储器、系统及半导体存储器的操作方法。指示对刷新操作的允许/禁止的局部刷新信息被根据外部输入来设置，并被作为局部设置信号而输出。刷新请求信号被周期性地输出，该刷新请求信号对应于刷新操作被允许的存储器块。在局部刷新信息被外部输入改变的时间段中，屏蔽局部设置信号以允许对所有存储器块的刷新操作。因此，即使当改变局部刷新信息的定时与刷新请求信号的发生定时重叠时，也可以防止响应于刷新请求的刷新操作的禁止。结果，可以安全地执行刷新操作，并可以防止半导体存储器的误动作。

Description

半导体存储器、系统及半导体存储器的操作方法
技术领域
本发明涉及一种具有动态存储单元的半导体存储器并涉及一种系统。
背景技术
近来，利用电池操作的便携设备例如移动电话正得到普及。要求安装在这种便携设备中的半导体存储器低功耗，以使得电池能够使用较长的时间。此外，在近来的便携设备中，经常处理大量的图像数据、音乐文件等。这些便携设备的工作存储器正从存储容量小且每比特成本高的SRAM置换成存储容量大且每比特成本低的DRAM。与此同时，便携设备需要低功耗的DRAM。
为了降低功耗，研发了具有局部自刷新模式的DRAM(例如，见日本未审查的专利申请公布No.2003-68075)。这种类型的DRAM具有在自刷新模式期间改变被执行刷新操作的局部刷新区域的大小的功能。另外，在具有各种功能的便携设备中，保留的数据量对于每个操作功能是不同的。
具有自刷新模式的DRAM和内部自动执行刷新操作的伪(pseudo)SRAM具有周期性地产生刷新请求的振荡器。例如，通过用设置指令重写模式寄存器中的位值(bit value)来设置局部刷新区域。刷新请求与设置指令的供给定时异步发生。因此，当通过设置指令改变局部刷新区域的定时与刷新请求的发生定时重叠时，担心在应该执行刷新操作的区域中没有执行刷新操作。因而，保留在存储单元中的数据消失。换言之，半导体存储器误动作。
发明内容
刷新设置电路根据外部输入来设置指示对每个存储器块的刷新操作的允许/禁止的局部刷新信息，并输出所设置的局部刷新信息作为局部设置信号。刷新请求发生电路周期性地输出刷新请求信号，该刷新请求信号对应于由局部设置信号对存储器块指示允许的该存储器块。刷新地址计数器响应于刷新请求信号而产生刷新地址信号，该刷新地址信号指示被执行刷新操作的存储单元。操作控制电路响应于刷新请求信号而对一个存储器块执行刷新操作。滤波电路在局部刷新信息被外部输入改变的时间段中，屏蔽来自刷新设置电路的局部设置信号，并向刷新请求发生电路输出指示对所有存储器块的刷新操作的允许的局部设置信号。
附图说明
图1示出了第一实施例的半导体存储器。
图2示出了第一实施例的系统。
图3示出了图1中所示的模式寄存器和滤波电路的细节。
图4示出了第一实施例的局部刷新区域。
图5示出了图3中所示的模式寄存器和滤波电路的操作。
图6示出了第一实施例的存储器的操作。
图7示出了第二实施例的半导体存储器。
图8示出了图7中所示的刷新选择电路的细节。
图9示出了第二实施例的存储器的操作。
图10示出了第三实施例的半导体存储器。
图11示出了图10中所示的模式寄存器、滤波电路和同步电路的细节。
图12示出了图11中所示的模式寄存器、滤波电路和同步电路的操作。
图13示出了第四实施例的半导体存储器。
图14示出了第五实施例的半导体存储器。
图15示出了图14中所示的刷新选择电路的细节。
图16示出了第五实施例的局部刷新区域。
图17示出了第六实施例的半导体存储器。
图18示出了模式寄存器的另一例子。
图19示出了图18中所示的模式寄存器、滤波电路和同步电路的操作。
具体实施方式
下面，将利用附图描述实施例。在附图中，以粗线示出的每条信号线由多条线构成。与粗线连接的一部分块由多个电路构成。信号被传输通过的每条信号线用与信号名称相同的标号指示。以“/”开始的每个信号指示负逻辑。以“Z”结尾的每个信号指示正逻辑。附图中的每个双圆指示外部端子。
图1示出了第一实施例的半导体存储器MEM。半导体存储器MEM例如是伪SRAM类型的FCRAM(快速循环RAM)。伪SRAM具有DRAM的存储单元和SRAM的接口，并在芯片内自动执行刷新操作。半导体存储器MEM例如与时钟信号CLK同步操作。注意，本发明可以应用于时钟异步型半导体存储器和时钟同步型半导体存储器。
半导体存储器MEM具有指令译码器10、模式寄存器12、滤波电路FLT、振荡器14、分频器16和18、熔丝电路20、测试电路22、选择器24、具有判优器ARB的操作控制电路26、刷新地址计数器28、地址缓冲器/锁存器30、地址选择器32、数据输入/输出缓冲器34、数据控制电路36和包括存储器块BLK(BLK0-3)的存储器核心38。此外，存储器MEM与图2所示的CPU一起形成存储系统SYS。
指令译码器10接收用于执行存储器核心38的访问操作的指令信号CMD，并输出根据指令信号CMD的逻辑电平所识别的指令作为读指令信号RD、写指令信号WR或模式寄存器设置信号MRS。读指令信号RD和写指令信号WR是用于对存储器核心38执行访问操作的外部访问请求AREQZ。例如，指令信号CMD由芯片使能信号/CE、输出使能信号/OE和写使能信号/WE构成。
根据与模式寄存器设置信号MRS(模式寄存器设置指令)一起提供的地址信号CAD(外部输入信号)的位值来设置模式寄存器12。通过模式寄存器12来设置局部刷新区域PREFA。另外，模式寄存器12可以设置存储器MEM的操作规范，例如突发长度BL和数据等待时间CL。局部刷新区域PREFA是被执行刷新操作的存储器块BLK，并由局部设置信号PSET00、PSET01指示。用图4说明局部刷新区域PREFA。突发长度BL是响应于一条写指令WR而由数据端子DQ接收的数据输入的数目，并且是响应于一条读指令RD而从数据端子DQ输出的数据输出的数目。数据等待时间CL是从接收读指令RD到输出第一读数据DQ的周期数目。
滤波电路FLT输出在模式寄存器12中设置的局部设置信号PSET00,01作为局部设置信号PSET0-1。然而，当锁存器LT中的局部刷新信息被通过模式寄存器设置指令MRS(外部输入)改变时，滤波电路FLT屏蔽来自模式寄存器12(图3中所示的锁存器LT)的局部设置信号PSET00,01，并将局部设置信号PSET0-1的值设置成这样的值，所述值指示允许对所有存储器块BLK0-3的刷新操作。
振荡器14以预定的周期(例如1μs)输出振荡信号OSC。分频器16(刷新发生电路)将振荡信号OSC分频，并周期性地产生参考刷新请求信号RREQ0Z(例如10μs)。可以根据来自选择器24的调整信号来改变参考刷新请求信号RREQ0Z的频率。分频器18根据局部设置信号PSET0-1将刷新请求信号RREQ0Z分频，并周期性地产生刷新请求信号RREQZ。振荡器14和分频器16、18作为刷新请求发生电路来操作，该电路周期性地输出刷新请求信号RREQZ，该刷新请求信号RREQZ与由局部设置信号PSET0-1向存储器块BLK指示允许的该存储器块BLK相对应。
熔丝电路20具有被编程以修调刷新请求信号RREQ0Z的频率的熔丝。在通过LSI测试器等评估了存储器MEM的电特性之后在测试过程中实现修调，以将刷新请求信号RREQ0Z的频率设置成最优。测试电路22输出测试信号，该测试信号用于临时改变分频器16的分频比(divideratio)，而不管熔丝电路20的编程状态。测试电路22在存储器MEM被模式寄存器12等设置成测试模式期间操作，并保留与测试模式指令一起供给的地址信号CAD的值。
选择器24在测试电路22未被使用时选择熔丝电路20的设置值，并将其作为调整信号输出到分频器16。另外，选择器24在测试电路22被使用时屏蔽熔丝电路20的设置值，选择为测试电路22所设置的设置值，并将所选择的值作为调整信号输出到分频器16。例如，在存储器MEM的测试过程中，利用测试电路22获得用于将刷新请求信号RREQ0Z的频率设置成最优的调整信号的值，并根据所获得的值对熔丝电路20编程。
操作控制电路26输出操作控制信号(字线激活信号WLZ、灵敏放大器激活信号LEZ、列选择信号CLZ和预充电控制信号BRS)，以使得存储器核心38响应于读指令信号RD或写指令信号WR来执行读操作或写操作，或者使得存储器核心38响应于刷新请求信号RREQZ来执行刷新操作。在存储器块BLK0-3之一中执行读操作、写操作和刷新操作。字线激活信号WLZ控制字线WL的激活定时，灵敏放大器激活信号LEZ控制灵敏放大器SA的激活定时。列选择信号CLZ控制列开关CSW的开/关定时，预充电控制信号BRS控制预充电电路PRE的通/断定时。
当外部访问请求AREQZ(读指令RD或写指令WR)与刷新请求RREQZ冲突时，操作控制电路26的判优器ARB决定它们中哪一个应该被给予优先级。例如，判优器ARB在同时接收到外部访问请求AREQZ(读指令RD或写指令WR)和刷新请求RREQZ时将优先级给予刷新请求RREQZ，并将刷新信号REFZ激活预定的时间段。响应于读指令RD的读操作被延缓直到响应于刷新请求RREQZ的刷新操作完成并且刷新信号REFZ被去活(inactivate)。相反，当刷新请求RREQZ被在读操作期间提供时，响应于刷新请求RREQZ的刷新操作被延缓直到读操作完成。此时，响应于读操作的完成，刷新信号REFZ被激活预定的时间段。同样情况也适用于写指令WR。
刷新地址计数器28顺次更新刷新地址信号RRAD(RRAD0-5)，刷新地址信号RRAD(RRAD0-5)指示响应于刷新请求信号RREQZ而被执行刷新操作的存储单元MC。此时，在与刷新请求信号RREQZ相对应的内部行地址信号IRAD(刷新地址)被提供给存储器核心38之后，刷新地址信号RRAD被更新。因此，可以防止在执行刷新操作时刷新地址信号RRAD的改变，并可以防止存储器核心38的误动作。
将被更新的刷新地址信号RRAD的范围根据局部设置信号PSET0-1而改变。地址缓冲器/锁存器30通过外部端子接收地址信号AD，并将所接收的地址作为行地址信号RAD和列地址信号CAD而输出。提供行地址信号RAD用于选择字线。提供列地址信号CAD用于选择与多个位构成的数据端子DQ相对应的多组位线BL、/BL。地址选择器32在刷新信号REFZ被激活期间选择用于执行刷新操作的刷新地址信号RRAD，在刷新信号REFZ被去活期间选择用于执行读操作或写操作的行地址信号RAD，并将所选择的信号作为内部行地址信号IRAD输出到存储器核心38。
数据输入/输出缓冲器34通过数据端子DQ接收写数据信号，并将所接收的数据信号作为内部数据信号IDQ输出。另外，数据输入/输出缓冲器34从存储单元MC接收读数据信号，并将所接收的数据信号输出到数据端子DQ。在写操作期间，数据控制电路36将内部数据信号IDQ(写数据)从串行转换成并行，并将经转换的信号输出到数据总线DB。在读操作期间，数据控制电路36将数据总线DB上的读数据从并行转换成串行，并将经转换的数据作为内部数据信号IDQ输出到数据总线DB。例如，数据总线DB的位宽是数据端子DQ的位宽的两倍(16位数据端子DQ和32位数据总线)。
存储器核心38具有四个存储器块BLK0-3、行译码器RDEC、预充电电路PRE、灵敏放大器SA、列开关CSW、列译码器CDEC、读放大器RA和写放大器WA。存储器块BLK0-3中的每个存储器块具有多个动态存储单元MC、以一个方向布置且耦合到存储单元MC的多条字线WL以及以垂直于所述一个方向的方向布置且耦合到存储单元MC的多个位线对BL、/BL。存储单元MC中的每个存储单元具有用于将数据保持为电荷的电容器和用于将电容器的一端耦合到位线BL(或/BL)之一的传输晶体管。电容器的另一端耦合到预充电电压线。传输晶体管的栅极连接到字线WL之一。通过选择字线WL，执行读操作、写操作和刷新操作之一。
在这个例子中，共用位线对BL、/BL被连线通过存储器块BLK0-3，预充电电路PRE、灵敏放大器SA等被存储器块BLK0-3共享。然而，可以为存储器块BLK0-3中的每个存储器块来布置预充电电路PRE和灵敏放大器SA。另外，可以为存储器块BLK0-3共同布置读放大器RA和写放大器WA以及列译码器CDEC的一部分。
行地址译码器RDEC将内部行地址信号IRAD译码，以选择字线WL之一。在存储单元MC未被访问期间，预充电电路PRE同步于预充电控制信号BRS而将位线对BL、/BL耦合到预充电电压线。灵敏放大器SA将读到位线对BL、/BL上的数据信号的信号量的差放大。列地址译码器CDEC将列地址信号CAD译码，以选择数据信号被输入到其中/数据信号被从其输出的位线对BL、/BL。列开关CSW将与列地址信号CAD相对应的位线BL、/BL耦合到读放大器RA和写放大器WA。在读访问操作期间，读放大器RA放大通过列开关CSW所输出的互补读数据。在写访问操作期间，写放大器WA放大通过数据总线DB所提供的互补写数据，并将放大后的数据提供到位线对BL、/BL。
图2示出了第一实施例的系统SYS。系统SYS例如是诸如移动电话之类的便携设备，并具有系统板SBRD，用于控制便携设备操作的封装中系统SiP(系统级封装)被安装在该系统板SBRD中。SiP具有图1所示的存储器MEM、访问存储器MEM的存储器控制器MCNT、闪存FLASH、访问闪存FLASH的闪存控制器FCNT、控制整个系统的CPU(系统控制器)等等。CPU、存储器控制器MCNT和闪存控制器FCNT通过系统总线SBUS彼此耦合，并与系统时钟信号SCLK同步地操作。当存储器MEM或闪存FLASH与时钟信号CLK同步地操作时，系统时钟信号SCLK被作为时钟信号CLK提供到存储器MEM或闪存FLASH。SiP可以通过外部总线耦合到更高的系统。
例如，在这个系统SYS中，当上电时，存储在闪存FLASH中的程序和数据被转移到存储器MEM中。此后，CPU执行转移到存储器MEM的程序以实现系统SYS的功能，并读/写保留在存储器MEM中的数据。CPU输出用于访问存储器MEM的访问请求和写数据信号WDT，并从存储器MEM接收读数据信号RDT。另外，CPU输出用于访问闪存FLASH的访问请求。CPU不输出刷新请求，因此不能识别存储器MEM执行刷新操作的定时。换言之，存储器MEM在未通过CPU识别的情况下自动地执行刷新操作。
图3示出了图1中所示的模式寄存器12和滤波电路FLT的细节。注意，图中的模式寄存器12只示出了用于设置局部刷新区域PREFA的电路。图中省略了用于设置突发长度BL和数据等待时间CL的电路。模式寄存器12具有延迟电路DLY1和两个接收列地址信号CAD(CAD0-1)的锁存器LT(刷新设置电路)。延迟电路DLY1延迟模式寄存器设置信号MRS，并输出延迟设置信号DMRS。两个锁存器电路LT同步于延迟设置信号DMRS而锁存由列地址信号CAD0-1(外部输入)指示的局部刷新信息，并保留锁存的值作为设置图4中所示的局部刷新区域PREFA的值。锁存电路LT将所保留的值作为局部设置信号PSET00、PSET10输出。
滤波电路FLT具有脉冲宽度扩展电路PLSE和两个分别与锁存器LT相对应的AND(与)电路。脉冲宽度扩展电路PLSE具有延迟电路DLY2和NOR(或非)门。脉冲宽度扩展电路PLSE扩展脉冲形式的模式寄存器设置信号MRS的下降沿，并输出具有相反逻辑的信号作为全部刷新信号AREFX。在模式寄存器设置信号MRS被激活成高逻辑电平的时间段中，全部刷新信号AREFX被激活成低逻辑电平。
在全部刷新信号AREFX被去活(高逻辑电平)期间，两个AND电路输出局部设置信号PSET00-10作为局部设置信号PSET0-1。另外，在全部刷新信号AREFX被激活(低逻辑电平)期间，AND电路将局部设置信号PSET0-1固定为低逻辑电平。因此，在模式寄存器设置指令MRS被提供的预定时间段中，局部设置信号PSET0-1被固定为低逻辑电平，而不管保留在锁存器LT中的值。因此，在模式寄存器12的锁存器LT的所设置时间段中，所有存储器块BLK0-3都被设置成局部刷新区域PREFA。
图4示出了第一实施例的局部刷新区域PREFA。由阴影指示的存储器块BLK是允许执行刷新操作的局部刷新区域PREFA。对于由空白区指示的存储器块BLK，刷新操作被禁止。局部刷新区域PREFA越大，可保留的数据量越大，并且功耗越大。相反，局部刷新区域PREFA越小，可保留的量越小，并且功耗越小。
当由模式寄存器设置指令MRS设置的局部设置信号PSET0-1的值都为低逻辑电平L时，所有的存储器块BLK被设置成局部刷新区域PREFA(全部)。当局部设置信号PSET0-1的值都被设置成高逻辑电平H时，禁止对所有存储器块BLK0-3的刷新操作(无)。当局部设置信号PSET0-1的值为H、L时，存储器块BLK0-1被设置成局部刷新区域PREFA(1/2)。当局部设置信号PSET0-1的值为L、H时，只有存储器块BLK0被设置成局部刷新区域PREFA(1/4)。
注意，通过行地址信号IRAD中的两位IRAD4-5来选择存储器块BLK0-3。当行地址信号IRAD4-5的值为L、L时，选中存储器块BLK0。相似地，当行地址信号IRAD4-5的值为H、L/L、H/H、H时，分别选中存储器块BLK1/BLK2/BLK3。
图5示出了图3中所示的模式寄存器12和滤波电路FLT的操作。在图5所示的例子中，局部刷新区域PREFA被预先设置成1/2。具体地，执行刷新操作，以将数据保留在存储器块BLK0-1中。通过模式寄存器设置指令MRS，将局部刷新区域PREFA从1/2改变到1/4。
当芯片使能信号/CE、写使能信号/WE和输出使能信号/OE为低逻辑电平时，模式寄存器设置信号MRS被激活(图5(a))。响应于模式寄存器设置信号MRS，延迟设置信号DMRS和全部刷新信号AREFX被输出(图5(b、c))。为了将局部刷新区域PREFA设置成1/4，列地址信号CAD0-1改变成电平L、H。然而，在这个例子中，列地址线CAD0的负载大于列地址线CAD1。因此，地址线CAD0从电平H向电平L的改变迟于地址线CAD1从电平L向电平H的改变。结果，在列地址信号CAD0-1中，出现电平H、H的时间段(图5(d))。在延迟设置信号DMRS处于高逻辑电平期间，图3中所示的锁存器LT输出列地址信号CAD0-1的电平作为局部设置信号PSET00、PSET10(图5(e))，并同步于延迟设置信号DMRS的下降沿而锁存列地址信号CAD0-1的电平(图5(f))。
在本发明之前，直接从图3中所示的锁存器LT输出局部设置信号PSET0-1。因此，当局部设置信号PSET0-1的电平都为电平H时，局部刷新区域PREFA被设置成“无”，并且存储器块BLK0-3的刷新操作被临时禁止(图5(g))。图1中所示的分频器18屏蔽在“无”时间段中所接收的刷新请求信号RREQ0Z，并且不激活刷新请求信号RREQZ(图5(h))。结果，不执行响应于刷新请求信号RREQ0Z的刷新操作。
当与刷新请求信号RREQ0Z相对应的刷新地址信号RRAD指示存储器块BLK0时，对存储器块BLK0的刷新操作被遗漏一次。存储器块BLK0是当局部刷新区域PREFA被改变成1/4时被执行刷新操作以保留数据的块。因此，在刷新操作被遗漏的存储单元MC中，数据被丢失，直到下一刷新操作被执行。
另一方面，在这个实施例中，在列地址信号CAD0-1都被改变到电平H的时间段中，全部刷新信号AREFX是激活的，并且局部设置信号PSET0-1被强制固定为低逻辑电平L而不管锁存器LT中所保持的电平(图5(i))。因此，在这个时间段中，局部刷新区域PREFA被临时设置成“全部”。因此，响应于刷新请求信号RREQ0Z而输出刷新请求信号RREQZ，并执行对存储器块BLK的刷新操作(图5(j))。局部刷新区域PREFA同步于全部刷新信号AREFX的上升沿而从“1/2”切换到“1/4”(图5(k))。
图6示出了第一实施例的存储器MEM的操作。当局部设置信号PSET0-1的电平为L、L时，存储器块BLK0-3被设置成局部刷新区域PREFA(全部)。在这种情况下，图1中所示的分频器18同步于刷新请求信号RREQ0Z而输出刷新请求信号RREQZ。当局部设置信号PSET0-1处于电平L、L时，图1中所示的刷新地址计数器28同步于刷新请求信号RREQZ而顺次改变刷新地址信号RRAD5-4。于是，同步于刷新请求信号RREQZ，顺次执行对存储器块BLK0-3的刷新操作。在图6中，REFBLK指示被执行刷新操作的存储器块BLK的数目。此外，如图9所示，顺次输出刷新地址信号RRAD3-0。具体地，刷新地址计数器28的低阶位被分配用于选择存储器块BLK0-3，刷新地址计数器28的高阶位被分配用于选择存储器块BLK0-3中的每个存储器块的字线WL。于是，根据刷新地址信号RRAD3-0选择耦合到被执行刷新操作的存储单元MC的字线WL。
当局部设置信号PSET0-1的电平为H、L时，存储器块BLK0-1被设置成局部刷新区域PREFA(1/2)。在这种情况下，分频器18将刷新请求信号RREQ0Z二分频，并将其输出作为刷新请求信号RREQZ。当局部设置信号PSET0-1处于电平H、L时，刷新地址计数器28将刷新地址信号RRAD5固定为低逻辑电平L。因此，只有刷新地址信号RRAD4同步于刷新请求信号RREQZ而顺次改变。于是，同步于刷新请求信号RREQZ，顺次执行对存储器块BLK0-1的刷新操作。
当局部设置信号PSET0-1的电平为L、H时，只有存储器块BLK0被设置成局部刷新区域PREFA(1/4)。在这种情况下，分频器18将刷新请求信号RREQ0Z四分频，并将其输出作为刷新请求信号RREQZ。当局部设置信号PSET0-1处于电平L、H时，刷新地址计数器28将刷新地址信号RRAD4-5固定为低逻辑电平L。因此，同步于刷新请求信号RREQZ而顺次执行对存储器块BLK0的刷新操作。
当局部设置信号PSET0-1的电平是H、H时，不设置局部刷新区域PREFA(无)。在这种情况下，分频器18禁止刷新请求信号RREQZ的输出。当局部设置信号PSET0-1处于电平H、H时，刷新地址计数器28将刷新地址信号RRAD4-5保持为低逻辑电平L或高逻辑电平H。因此，禁止对所有存储器块BLK0-3的刷新操作。换言之，刷新块REFBLK不存在。因此，刷新地址计数器28根据局部设置信号PSET0-1来固定刷新地址信号RRAD4-5的至少一位的逻辑。
在这个实施例中，当局部刷新区域PREFA改变时，所产生的刷新地址信号RRAD根据刷新请求信号RREQZ的周期改变而改变。因此，每个存储单元MC的刷新周期变得恒定，而不依赖于局部刷新区域PREFA的大小。因此，保留在局部刷新区域PREFA所包括的存储单元MC中的数据将不会消失。
如上，在第一实施例中，在设置模式寄存器设置指令MRS期间，即使当通过模式寄存器12改变局部刷新信息的定时与刷新请求信号RREQZ的出现定时重叠时，也可以防止刷新操作的屏蔽。具体地，在与模式寄存器设置指令MRS一起提供的地址信号CAD0-1的电平由于偏斜(skew)等而不稳定、并且局部刷新信息未被确定的时间段中，局部刷新区域PREFA被强制设置为“全部”。因此，可以防止必要的刷新操作的禁止，并可以防止破坏保留在存储单元MC中的数据。结果，可以防止存储器MEM的误动作。
分频器18的分频比根据局部设置信号PSET0-1而被改变，刷新地址信号RRAD中的至少一位的逻辑根据局部设置信号PSET0-1而被固定。因此，能够只对根据局部设置信号PSET0-1的存储器块BLK(＝局部刷新区域PREFA)顺次执行刷新操作。
图7示出了本发明的第二实施例。与第一实施例中所说明的元件相同的元件被给予相同的标号，并且其详细描述被省略。在这个实施例中，代替第一实施例中的刷新地址计数器28，形成刷新地址计数器28A。此外，删除第一实施例中的分频器18，添加刷新选择电路40A。其它结构与第一实施例中的结构相同。例如，这个实施例的系统SYS具有与图2中相同的结构。局部刷新区域PREFA与图4中相同。
刷新选择电路40A具有基于刷新地址信号RRAD4-5和局部设置信号PSET0-1的值(局部刷新区域PREFA)来屏蔽刷新请求信号RREQZ的功能。不管局部设置信号PSET0-1的值，刷新地址计数器28A都同步于刷新请求信号RREQ0Z而顺次更新刷新地址信号RRAD(RRAD0-5)。
图8示出了图7所示的刷新选择电路40A的细节。刷新选择电路40A具有NAND(与非)门、AND电路AND1-4、OR(或)电路OR1以及NOR门。当局部设置信号PSET0-1指示“H、H(无)”时，NAND门将刷新屏蔽信号RMSKX激活成低电平。在刷新屏蔽信号RMSKX被激活期间，AND电路AND1屏蔽刷新请求信号RREQ0Z。通过NAND门和AND电路AND1，具有处于图4中所示的状态“无”的空白区的存储器块BLK的刷新操作被屏蔽。
当局部设置信号PSET1指示“H”且刷新地址信号RRAD4处于高逻辑电平时，AND电路AND2输出高逻辑电平以屏蔽刷新请求信号RREQZ。具体地，当局部刷新区域PREFA包括“1/4”时，对存储器块BLK1、BLK3的刷新操作被禁止。
当局部设置信号PSET0或PSET1处于高逻辑电平时，换言之，当局部刷新区域PREFA不是“全部”时，OR电路OR1输出高逻辑电平。当局部刷新区域PREFA不是被设置成“全部”，并且刷新地址信号RRAD5处于高逻辑电平时，AND电路AND3输出高逻辑电平，以便屏蔽刷新请求信号RREQZ。换言之，当局部刷新区域PREFA包括“1/2”或“1/4”时，对存储器块BLK2、BLK3的刷新操作被禁止。
NOR门响应于来自AND电路AND2或AND3的高逻辑电平将刷新使能信号RENZ去活成低逻辑电平，并响应于来自AND电路AND2和AND3的低逻辑电平将刷新使能信号RENZ激活为高逻辑电平。在刷新使能信号RENZ被激活期间，AND电路AND4输出通过AND电路AND1所供给的刷新请求信号RREQ0Z作为刷新请求信号RREQZ。此外，在刷新使能信号RENZ被去活期间，AND电路AND4屏蔽响应于刷新请求信号RREQ0Z的刷新请求信号RREQZ的输出。通过OR门、AND电路AND2-3和NOR电路，对具有处于图4中所示的状态“1/2”和状态“1/4”的空白区的存储器块BLK的刷新操作被屏蔽。
图9示出了第二实施例的存储器MEM的操作。在这个实施例中，刷新地址计数器28A响应于刷新请求信号RREQ0Z而顺次更新刷新地址信号RRAD0-5。其它操作与第一实施例(图6)中相同。类似于第一实施例，在与刷新请求信号RREQ0Z相对应的内部行地址信号IRAD(刷新地址)被提供给存储器核心38之后，更新刷新地址信号RRAD0-5。
如上，也在第二实施例中，可以获得与上述第一实施例中相同的效果。此外，在这个实施例中，根据局部设置信号PSET0-1和刷新地址信号RRAD4-5来屏蔽参考刷新请求信号RREQ0Z的脉冲的一部分，未被屏蔽的剩余脉冲被作为刷新请求信号RREQZ输出。因此，响应于刷新请求信号RREQZ，仅对根据局部设置信号PSET0-1的存储器块BLK(＝局部刷新区域PREFA)的刷新操作可以被顺次执行。
图10示出了本发明的第三实施例。与第一和第二实施例中所说明的元件相同的元件被给予相同的标号，并且其详细说明被省略。在这个实施例中，在第一实施例的滤波电路FLT与分频器18和刷新地址计数器28之间形成同步电路SYNC。其它结构与第一实施例中相同。具体地，半导体存储器MEM例如是伪SRAM类型的FCRAM(快速循环RAM)。例如，这个实施例的系统SYS具有与图2中相同的结构。局部刷新区域PREFA与图4中的相同。
图11示出了图10中所示的模式寄存器12、滤波电路FLT和同步电路SYNC的细节。模式寄存器12和滤波电路FLT与第一实施例(图3)中的相同。
同步电路SYNC具有一对串联耦合的用于输出局部设置信号PSET0的主从触发器MSF/F以及一对串联耦合的用于输出局部设置信号PSET1的主从触发器MSF/F。每个触发器MSF/F在刷新请求信号RREQ0Z处于高逻辑电平期间接收输入信号，同步于刷新请求信号RREQ0Z的下降沿而锁存所接收的输入信号的值，并输出锁存的值。
前级触发器MSF/F锁存来自AND电路的局部设置信号PS00、PS01，并输出锁存的值作为局部设置信号LPS0、LPS1。后级触发器MSF/F锁存局部设置信号LPS0、LPS1，并输出锁存的值作为局部设置信号PSET0-1。因此，同步于刷新请求信号RREQ0Z(＝RREQZ)来输出局部设置信号PSET0-1。
图12示出了图11中所示的模式寄存器12、滤波电路FLT和同步电路SYNC的操作。直到锁存器LT的输出(PS0、PS1)之前的波形与第一实施例(图5)中相同。在这个例子中，刷新请求信号RREQ0Z几乎与全部刷新信号AREFX的上升沿在相同的定时发生。将模式寄存器设置指令MRS提供给存储器MEM的定时和刷新请求信号RREQ0Z的发生定时是异步的，因而以预定的可能性发生图12中所示的状态。
前级触发器MSF/F在局部设置信号PS0-1从“全部”改变到“1/4”时，同步于刷新请求信号RREQ0Z的下降沿而操作。因此，触发器MSF/F输出指示“全部”或“1/4”的局部设置信号LPS0-1(图12(a))。同步于刷新请求信号RREQ0Z的下一下降沿，前级触发器MSF/F输出指示“1/4”的局部设置信号LPS0-1(图12(b))，后级触发器MSF/F输出指示“全部”或“1/4”的局部设置信号PSET0-1(图12(d))。
同步于刷新请求信号RREQ0Z的下一下降沿，后级触发器MSF/F输出指示“1/4”的局部设置信号PSET0-1(图12(d))。因此，响应于来自模式寄存器设置指令MRS的第三刷新请求信号RREQ0Z，将局部刷新区域PREFA设置为“1/4”。发生第三刷新请求信号RREQ0Z所需的时间段例如是30μs。存储单元MC保持数据所需的刷新操作的最大周期例如是32ms。因此，刷新操作的30μs的延迟并不影响存储器操作。
在这种方式下，在刷新请求信号RREQ0Z以及与刷新请求信号RREQ0Z同步的RREQZ的脉冲输出之后，改变局部设置信号PSET0-1。因此，可以防止在刷新请求信号RREQZ的脉冲被输出期间局部设置信号PSET0-1的切换，并可以防止刷新请求信号RREQZ的脉冲的输出由于切换而在中间停止。当刷新请求信号RREQZ的脉冲宽度较短时，操作控制电路26不能正确地接收刷新请求信号RREQZ，因而担心不能执行正确的刷新操作。
注意，类似于第一实施例，在与刷新请求信号RREQZ相对应的内部行地址信号IRAD被提供到存储器核心38之后，刷新地址计数器28更新刷新地址信号RRAD。另外，在这个实施例中，在局部设置信号PSET0-1切换之后更新刷新地址信号RRAD(图12(e))。因此，可以防止与刷新请求信号RREQ0Z、RREQZ相对应的刷新地址信号RRAD的偏差。
如上，也在第三实施例中，可以获得与上述的第一和第二实施例中相同的效果。另外，在这个实施例中，通过使得与刷新请求信号RREQ0Z的发生异步发生的局部刷新区域PREFA的改变与刷新请求信号RREQ0Z同步，可以防止刷新区域PREFA在分频器18的切换操作期间改变。换言之，通过总是在刷新请求信号RREQ0Z的发生定时之后切换局部设置信号PSET0-1，可以防止局部设置信号PSET0-1的切换定时与刷新请求信号RREQZ的发生定时重叠。结果，可以防止从分频器18输出的刷新请求信号RREQZ的脉冲宽度变窄，并可以防止存储器MEM的误动作。
图13示出了本发明的第四实施例。与第一、第二和第三实施例中所说明的元件相同的元件被给予相同的标号，并且其详细描述被省略。在这个实施例中，在第二实施例的滤波电路FLT和刷新选择电路40A之间形成与第三实施例中的同步电路SYNC相同的同步电路SYNC。其它结构与第二实施例中的相同。具体地，半导体存储器MEM例如是伪SRAM类型的FCRAM(快速循环RAM)。例如，这个实施例的系统SYS具有与图2中相同的结构。局部刷新区域PREFA与图4中的相同。
在这个实施例中，通过使得与刷新请求信号RREQ0Z的发生异步发生的局部刷新区域PREFA的改变与刷新请求信号RREQ0Z同步，可以防止刷新区域PREFA在刷新选择电路40A的操作期间改变。换言之，通过总是在刷新请求信号RREQ0Z的发生定时之后切换局部设置信号PSET0-1，可以防止局部设置信号PSET0-1的切换定时与刷新请求信号RREQZ的发生定时重叠。
另一方面，当局部设置信号PSET0-1的切换定时与刷新请求信号RREQZ的发生定时重叠时，刷新请求信号RREQZ的输出可能在中间停止。在这种情况下，刷新请求信号RREQZ的脉冲宽度变短，并且操作控制电路26不能正确地接收刷新请求信号RREQZ，因此，担心不能执行正确的刷新操作。具体地，在图8所示的刷新选择电路40A中，当刷新地址信号RRAD4-5中的至少一个处于高逻辑电平时，换言之，当刷新块REFBLK是存储器块BLK1-3中的一个时，局部刷新区域PREFA从“全部”改变到“1/4”可能导致刷新请求信号RREQZ的脉冲在中间停止。更具体地，当在刷新请求信号RREQ0Z由于从“全部”到“1/4”的改变而被激活的同时图8中所示的AND电路AND2或AND3的输出改变到高逻辑电平时，刷新使能信号RENZ被去活。在这种情况下，AND电路AND4在中间停止的刷新请求信号RREQZ的输出。如上，也在第四实施例中，可以获得与第一、第二和第三实施例中相同的效果。
图14示出了本发明的第五实施例。与第一和第二实施例中所说明的元件相同的元件被给予相同的标号，并且其详细描述被省略。在这个实施例中，代替第二实施例中的模式寄存器12和刷新选择电路40A，形成模式寄存器12D和刷新选择电路40D。其它结构与第二实施例中相同。具体地，半导体存储器MEM例如是伪SRAM类型的FCRAM(快速循环RAM)。例如，这个实施例的系统SYS具有与图2中相同的结构。然而，局部刷新区域PREFA与图4中的不同。
模式寄存器12D输出局部设置信号PSET0-1以及用于置换局部刷新区域PREFA的局部选择信号PSEL4-5。因此，为了设置局部选择信号PSEL4-5的逻辑值，模式寄存器12D接收比第一和第二实施例中大两位的列地址信号CAD。
刷新选择电路40D根据局部设置信号PSET0-1和局部选择信号PSEL4-5来识别局部刷新区域PREFA，并且仅同步于与局部刷新区域PREFA相对应的刷新请求信号PREQ0Z而输出刷新请求信号RREQZ。
图15示出了图14所示的刷新选择电路40D的细节。刷新选择电路40D具有分别耦合到AND电路AND2、AND3的输入的逻辑门EOR1、EOR2。逻辑门EOR1计算行地址信号RRAD4和局部选择信号PSEL4的异或。逻辑门EOR2计算行地址信号RRAD5和局部选择信号PSEL5的异或。其它结构与第二实施例中的刷新选择电路40A(图8)相同。
图16示出了第五实施例的局部刷新区域PREFA。由阴影指示的存储器块BLK是被执行刷新操作的局部刷新区域PREFA。在空白区指示的存储器块BLK中，禁止刷新操作。
在这个实施例中，当局部刷新区域PREFA被设置为“1/2”时，局部刷新区域PREFA被设置为这样的存储器块BLK：与局部选择信号PSEL5的逻辑具有相同逻辑的刷新地址信号RRAD5被分配给这些存储器块BLK。例如，当局部选择信号PSEL4处于L电平时，局部刷新区域PREFA被设置为存储器块BLK0-4。
相似地，当局部刷新区域PREFA被设置为“1/4”时，局部刷新区域PREFA被设置为这样的存储器块BLK：与局部选择信号PSEL4-5的逻辑具有相同逻辑的刷新地址信号RRAD4-5被分配给这些存储器块BLK。例如，当局部选择信号PSEL4-5处于H电平、L电平时，局部刷新区域PREFA被设置为存储器块BLK1。
如上，也在第五实施例中，可以获得与上述第一和第二实施例相同的效果。此外，在这个实施例中，在局部刷新区域PREFA可以被置换的存储器MEM中，可以防止对必要的刷新操作的屏蔽，并可以防止保留在存储单元MC中的数据的消失。也就是说，可以防止存储器MEM的误动作。
图17示出了本发明的第六实施例。与第一实施例中所说明的元件相同的元件被给予相同的标号，并且其详细描述被省略。在这个实施例中，设置到模式寄存器12(图3)中的锁存器LT的值(局部刷新区域PREFA)不是通过地址信号CAD供给而是通过专用的局部设置端子PSET供给。其它结构与第一实施例中相同。具体地，半导体存储器MEM例如是伪SRAM类型的FCRAM(快速循环RAM)。例如，这个实施例中的系统SYS除了具有用于向局部设置端子PSET提供局部设置信号(外部输入)的信号线之外，具有与图2相同的结构。局部刷新区域PREFA与图4中的相同。如上，也在第六实施例中，可以获得与上述第一实施例中相同的效果。
注意，在第三和第四实施例中，说明了同步于刷新请求信号RREQ0Z来操作在同步电路SYNC中形成的主从触发器MSF/F的例子。本发明不限于这些实施例。例如，如图18所示，可以同步于振荡信号OSC来操作触发器MSF/F。
图19示出了图18中所示的模式寄存器12、滤波电路FLT以及同步电路SYNC的操作。振荡信号OSC的周期例如是1μs，这是刷新请求信号RREQ0Z的周期(10μs)的十分之一。因此，滤波电路FLT2可以在第二刷新请求信号RREQ0Z发生之前将局部设置信号PSET0-1设置为“1/4”。
在上述实施例中，说明了将本发明应用于伪SRAM类型的FCRAM的例子。本发明不限于这些实施例。例如，本发明可以应用于具有自刷新模式的DRAM。在这种情况下，DRAM可以为时钟异步类型和时钟同步类型中的任一种。
在上述实施例中，说明了通过在系统板SBRD上安装封装中系统SiP来形成系统SYS的例子。本发明不限于这些实施例。例如，可以通过在系统板SBRD上安装SoC(片上系统)来形成系统SYS，所述SoC包括至少CPU、存储器控制器MCNT、和闪存控制器FCNT。
这些实施例的提出是为了即使当刷新请求和局部刷新区域的改变重叠时也通过安全地执行刷新操作来防止半导体存储器的误动作。
根据实施例的一方面，刷新设置电路根据外部输入来设置指示对每个存储器块的刷新操作的允许/禁止的局部刷新信息，并输出所设置的局部刷新信息作为局部设置信号。刷新请求发生电路周期性地输出刷新请求信号，该刷新请求信号由局部设置信号对存储器块指示允许的该存储器块。刷新地址计数器响应于刷新请求信号而产生刷新地址信号，该刷新地址信号指示被执行刷新操作的存储器块。操作控制电路响应于刷新请求信号而执行对一个存储器块的刷新操作。滤波电路在局部刷新信息被外部输入改变的时间段中屏蔽来自刷新设置电路的局部设置信号，并向刷新请求发生电路输出指示对所有存储器块的刷新操作的允许的局部设置信号。因此，在刷新设置电路的设置期间，可以防止响应于未确定的局部刷新信息的刷新请求而禁止刷新操作。换言之，即使当刷新设置电路改变局部刷新信息的定时与刷新请求信号的发生定时重叠时，也可以安全地响应于刷新请求信号而执行对存储器块的刷新操作。结果，可以防止半导体存储器的误动作。
例如，刷新请求发生电路具有刷新发生电路和分频器。刷新发生电路周期性地产生参考刷新请求信号。分频器根据局部设置信号的值将参考刷新请求信号的分频，并输出分频后的信号作为刷新请求信号。此外，刷新地址计数器根据局部设置信号来固定刷新地址信号的至少一位的逻辑。或者，刷新请求发生电路具有刷新发生电路和刷新选择电路。刷新选择电路根据局部设置信号和刷新地址信号来屏蔽参考刷新请求信号的一部分脉冲，并输出未被屏蔽的剩余脉冲作为刷新请求信号。因此，响应于刷新请求信号，仅对与局部设置信号相对应的存储器块的刷新操作被顺次执行。
例如，同步电路将来自滤波电路的局部设置信号与参考刷新请求信号同步，并向刷新请求发生电路输出同步后的信号。因此，局部设置信号可以总是在参考刷新请求信号的发生定时之后切换。换言之，可以防止局部设置信号的切换定时与刷新请求信号的发生定时重叠。例如，通过局部设置信号的切换，可以防止刷新请求信号的脉冲在被输出期间的屏蔽。因此，可以安全地执行刷新操作，并且可以防止半导体存储器的误动作。
从详细说明中，实施例的许多特征和优点是明显的，因此，权利要求意在覆盖实施例的所有这种落入其精神和范围内的特征和优点。此外，由于许多修改和变化对本领域技术人员来说是容易进行的，因此不希望将本发明的实施例限于所示出和描述的具体的构造和操作，而可以认为所有适当的修改和等同物都落入本发明的范围内。

Claims (24)

1.一种半导体存储器，包括：
多个存储器块，每个存储器块具有动态存储单元；
刷新设置电路，其根据外部输入来设置指示对每个存储器块的刷新操作的允许/禁止的局部刷新信息，并输出所设置的局部刷新信息作为局部设置信号；
刷新请求发生电路，其周期性地输出刷新请求信号，该刷新请求信号对应于由所述局部设置信号对存储器块指示允许的该存储器块；
刷新地址计数器，其响应于所述刷新请求信号而产生刷新地址信号，该刷新地址信号指示被执行所述刷新操作的存储单元；
操作控制电路，其响应于所述刷新请求信号而对一个存储器块执行所述刷新操作；和
滤波电路，其在所述局部刷新信息被所述外部输入改变的时间段中，屏蔽来自所述刷新设置电路的所述局部设置信号，并向所述刷新请求发生电路输出指示对所有存储器块的刷新操作的允许的局部设置信号。
2.如权利要求1所述的半导体存储器，其中：
所述刷新请求发生电路包括
刷新发生电路，其周期性地产生参考刷新请求信号，和
分频器，其根据所述局部设置信号的值将所述参考刷新请求信号分频，并输出分频后的信号作为所述刷新请求信号；并且
所述刷新地址计数器根据所述局部设置信号来固定所述刷新地址信号中的至少一位的逻辑。
3.如权利要求1所述的半导体存储器，其中
所述刷新请求发生电路包括：
刷新发生电路，其周期性地产生参考刷新请求信号；和
刷新选择电路，其根据所述局部设置信号和所述刷新地址信号来屏蔽所述参考刷新请求信号的一部分脉冲，并输出未被屏蔽的剩余脉冲作为所述刷新请求信号。
4.如权利要求2或3所述的半导体存储器，进一步包括
同步电路，其将来自所述滤波电路的所述局部设置信号与所述参考刷新请求信号同步，并向所述刷新请求发生电路输出同步后的信号。
5.如权利要求4所述的半导体存储器，其中
所述同步电路包括一对串联耦合的触发器，这对串联耦合的触发器用于同步于所述参考刷新请求信号而顺次锁存所述局部设置信号。
6.如权利要求4所述的半导体存储器，其中
所述同步电路在所述刷新地址计数器响应于所述刷新请求信号而切换所述刷新地址信号之前输出所述局部设置信号。
7.如权利要求1所述的半导体存储器，进一步包括
模式寄存器，所述半导体存储器的操作规范被根据外部输入而设置在该模式寄存器中，其中
所述刷新设置电路形成在所述模式寄存器中。
8.如权利要求1所述的半导体存储器，进一步包括
专用端子，其接收所述局部刷新信息作为所述外部输入。
9.一种包括半导体存储器和控制器的系统，所述控制器向半导体存储器输出访问请求，其中：
所述半导体存储器包括：
多个存储器块，每个存储器块具有动态存储单元，
刷新设置电路，其根据外部输入来设置指示对每个存储器块的刷新操作的允许/禁止的局部刷新信息，并输出所设置的局部刷新信息作为局部设置信号，
刷新请求发生电路，其周期性地输出刷新请求信号，该刷新请求信号对应于由所述局部设置信号对存储器块指示允许的该存储器块，
刷新地址计数器，其响应于所述刷新请求信号而产生刷新地址信号，该刷新地址信号指示被执行所述刷新操作的存储单元，
操作控制电路，其响应于所述刷新请求信号而对一个存储器块执行所述刷新操作，和
滤波电路，其在所述局部刷新信息被所述外部输入改变的时间段中，屏蔽来自所述刷新设置电路的所述局部设置信号，并向所述刷新请求发生电路输出指示对所有存储器块的刷新操作的允许的局部设置信号；并且
所述控制器对所述半导体存储器设置所述局部刷新信息。
10.如权利要求9所述的系统，其中：
所述刷新请求发生电路包括
刷新发生电路，其周期性地产生参考刷新请求信号，和
分频器，其根据所述局部设置信号的值将所述参考刷新请求信号分频，并输出分频后的信号作为所述刷新请求信号；并且
所述刷新地址计数器根据所述局部设置信号来固定所述刷新地址信号中的至少一位的逻辑。
11.如权利要求9所述的系统，其中
所述刷新请求发生电路包括：
刷新发生电路，其周期性地产生参考刷新请求信号；和
刷新选择电路，其根据所述局部设置信号和所述刷新地址信号来屏蔽所述参考刷新请求信号的一部分脉冲，并输出未被屏蔽的剩余脉冲作为所述刷新请求信号。
12.如权利要求10或11所述的系统，其中
所述半导体存储器进一步包括同步电路，该同步电路将来自所述滤波电路的所述局部设置信号与所述参考刷新请求信号同步，并向所述刷新请求发生电路输出同步后的信号。
13.如权利要求12所述的系统，其中，
所述同步电路包括一对串联耦合的触发器，这对串联耦合的触发器用于同步于所述参考刷新请求信号而顺次锁存所述局部设置信号。
14.如权利要求12所述的系统，其中，
所述同步电路在所述刷新地址计数器响应于所述刷新请求信号而切换所述刷新地址信号之前输出所述局部设置信号。
15.如权利要求9所述的系统，其中，
所述半导体存储器进一步包括模式寄存器，所述半导体存储器的操作规范被根据外部输入而设置在所述模式寄存器中，其中，
所述刷新设置电路形成在所述模式寄存器中。
16.如权利要求9所述的系统，其中，
所述半导体存储器进一步包括专用端子，该专用端子接收所述局部刷新信息作为所述外部输入。
17.一种半导体存储器的操作方法，所述半导体存储器包括多个存储器块，每个存储器块具有动态存储单元并响应于来自外部的访问请求信号和内部产生的刷新请求信号而操作，所述方法包括：
根据外部输入来设置指示对每个存储器块的刷新操作的允许/禁止的局部刷新信息，并输出所设置的局部刷新信息作为局部设置信号；
周期性地输出刷新请求信号，该刷新请求信号对应于由所述局部设置信号对存储器块指示允许的该存储器块；
响应于所述刷新请求信号而产生刷新地址信号，该刷新地址信号指示被执行所述刷新操作的存储单元；
响应于所述刷新请求信号而对一个存储器块执行所述刷新操作；和
在所述局部刷新信息被所述外部输入改变的时间段中，屏蔽所述局部设置信号以允许对所有存储器块的刷新操作。
18.如权利要求17所述的半导体存储器的操作方法，进一步包括：
周期性地产生参考刷新请求信号；
根据所述局部设置信号的值将所述参考刷新请求信号分频，并输出分频后的信号作为所述刷新请求信号；以及
根据所述局部设置信号来固定所述刷新地址信号中的至少一位的逻辑。
19.如权利要求17所述的半导体存储器的操作方法，进一步包括：
周期性地产生参考刷新请求信号；
根据所述局部设置信号和所述刷新地址信号来屏蔽所述参考刷新请求信号的一部分脉冲；和
输出未被屏蔽的剩余脉冲作为所述刷新请求信号。
20.如权利要求18或19所述的半导体存储器的操作方法，进一步包括：将所述局部设置信号与所述参考刷新请求信号同步。
21.如权利要求20所述的半导体存储器的操作方法，进一步包括：同步于所述参考刷新请求信号而顺次锁存所述局部设置信号。
22.如权利要求20所述的半导体存储器的操作方法，进一步包括：在响应于所述刷新请求信号而切换所述刷新地址信号之前输出所述局部设置信号。
23.如权利要求17所述的半导体存储器的操作方法，进一步包括：将所述局部刷新信息设置到模式寄存器，所述半导体存储器的操作规范被设置在所述模式寄存器中。
24.如权利要求17所述的半导体存储器的操作方法，进一步包括：通过专用端子接收所述局部刷新信息作为所述外部输入。
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