CN102655022B - 半导体存储器件的刷新控制电路和方法 - Google Patents

半导体存储器件的刷新控制电路和方法 Download PDF

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Abstract

本发明公开了一种半导体存储器件的刷新控制电路和方法。所述刷新控制电路包括：刷新控制器，所述刷新控制器被配置成响应于指示刷新模式的开始的刷新模式进入信号和具有刷新模式信息的模式确定信号，来控制刷新信号在一个刷新周期期间被使能的次数；刷新计数器，所述刷新计数器被配置成响应于在激活模式下被使能的激活信号，通过对所述刷新信号进行计数，来输出用于刷新操作的行地址；以及行地址译码器，所述行地址译码器被配置成将所述行地址译码以产生用于对单元阵列内的字线进行顺序访问的行地址选择信号。

Description

半导体存储器件的刷新控制电路和方法
技术领域
本发明的示例性实施例涉及一种半导体存储器件，更具体而言涉及一种半导体存储器件的刷新控制电路和方法。
背景技术
存储器件例如动态随机存取存储器(DRAM)器件包括多个单位单元，所述多个单位单元每个都具有一个晶体管和一个电容器，且数据初步储存在电容器中。然而，由于在存储器件中，形成在半导体衬底之上的电容器并没有完全与其周围电断开，因此储存在电容器中的数据可能被放电，因而可能无法保持数据。简言之，会出现泄漏电流且可能会破坏存储器单元的数据。为了解决这种问题，存储器件周期性地执行刷新操作以保持储存在电容器中的电荷。
具有刷新操作模式的存储器件在基于外部命令顺序地改变内部地址的同时执行刷新操作。换言之，当存储器件基于外部命令而进入刷新操作模式时，根据按预定的周期顺序地增加的行地址来选择存储器单元的字线。储存在与选中的字线相对应的电容器中的电荷被感测放大器放大，然后再次被储存在电容器中。经过一系列的刷新过程，储存的数据被保持而不被破坏。
刷新操作大体分为自刷新操作和自动刷新操作。根据自刷新操作，外部控制器发送刷新初始化信号，且器件执行刷新操作直到器件接收到刷新终止信号为止。根据自动刷新操作，外部控制器在正常操作期间发送刷新命令，且器件相应地执行刷新操作。这里，自刷新操作和自动刷新操作都是在器件接收命令之后内部计数器产生地址时执行的，并且每当器件接收请求时，所述地址顺序地增加。
根据自刷新操作，根据内部确定的周期来周期性地执行刷新操作。在本文中，对电容器再充电的周期被称为刷新周期，且刷新周期是基于单元的电容容量(condensingcapacity)和消失时间(exterminationtime)来确定的。
根据半导体器件具有约4k/64ms的刷新周期的自动刷新操作，当在64毫秒(ms)内接收到4096个自动刷新命令时，计数器顺序地在内部将所有的单元刷新。
图1是说明现有的用于控制自动刷新操作的半导体存储器件的框图。
如图所示，现有的用于控制刷新操作的半导体存储器件100包括命令发生器110、刷新计数器120，行地址译码器130和单元阵列140。
命令发生器110响应于时钟CLK，将从半导体存储器件的外部输入的外部命令CSB、RASB、CASB和WEB进行译码，以产生内部命令REF和ACT。这里，外部命令“CSB”表示芯片选择信号，外部命令“RASB”表示行地址选通信号。外部命令“CASB”表示列地址选通信号，且外部命令“WEB”表示写入使能信号。此外，内部命令“REF”表示刷新信号，内部命令“ACT”表示激活信号。
刷新计数器120响应于从命令发生器110输出的激活信号ACT对刷新信号REF进行计数，并输出刷新地址RA<0:N>，使得单元阵列140中所有的字线顺序地被访问。
行地址译码器130对在刷新操作模式期间在刷新计数器120中产生的刷新地址RA<0:N>进行译码，并产生用于选择行地址的行地址选择信号BX_ADD以执行刷新操作。
单元阵列140基于行地址选择信号BX_ADD通过执行刷新操作保留储存的电荷，因而防止数据丢失。
下面参照图1描述一种现有的用于控制半导体存储器件的刷新操作的方法。
首先，命令发生器110在进入激活模式之后将激活模式信号ACTMD使能。这里，自动刷新计数器120响应于从命令发生器110输出的激活信号ACT对刷新信号REF进行计数，并输出刷新地址RA<0:N>。行地址译码器130对从自动刷新计数器120输出的刷新地址RA<0:N>进行译码，并产生用于选择行地址的行地址选择信号BX_ADD以执行刷新操作。因此，单元阵列140通过响应于行地址选择信号BX_ADD执行刷新操作来保留储存的电荷，且防止数据丢失。这里，执行一个刷新行周期时间tRFC的刷新操作。
上面描述的基于外部命令执行自动刷新操作的方法不仅可以对所有的单元一直采用预定的保持时间，而且还可以通过改变刷新地址的顺序来改变产生的噪声量。因此，其对于单元筛选是有用的。
然而，现有的自动刷新操作是以基于所有的单元都具有相同的保持特性这一假设所确定的平均保持时间而确定的周期来执行的。因此，尽管保持时间不充足的单元需要以比所述确定的周期短的刷新周期来执行刷新操作，但是现有的刷新方法却还是根据基于平均保持时间而确定的周期来执行刷新操作，并且因此数据会丢失。
发明内容
本发明的一个示例性实施例涉及一种半导体存储器件的刷新控制电路和方法，所述刷新控制电路和方法可以通过在一个刷新行周期时间tRFC期间执行两次刷新操作来减少PVT变化的影响以减少绝对延迟持续时间的大小。
本发明的另一个示例性实施例涉及一种半导体存储器件的刷新控制电路和方法，所述刷新控制电路和方法可以通过在内部以4K/32ms的速率执行刷新操作来增强具有短保持能力的单元以提高生产率，尽管自动刷新操作是根据以8K/64ms的速率从外部输入的外部命令而执行的。
本发明的再一个示例性实施例涉及一种半导体存储器件的刷新控制电路和方法，所述刷新控制电路和方法可以在不增加刷新周期时间的同时减少刷新操作所需的峰值电流。
根据本发明的一个示例性实施例，一种半导体存储器件的刷新控制电路包括：刷新控制器，所述刷新控制器被配置成响应于指示刷新模式的开始的刷新模式进入信号和具有刷新模式信息的模式确定信号，来控制刷新信号在一个刷新周期期间被使能的次数；刷新计数器，所述刷新计数器被配置成通过响应于在激活模式下被使能的激活信号对所述刷新信号进行计数来输出刷新操作的行地址；以及行地址译码器，所述行地址译码器被配置成对所述行地址进行译码以产生用于顺序地访问单元阵列内的字线的行地址选择信号。
根据本发明的另一个示例性实施例，一种控制半导体存储器件的刷新操作的方法包括以下步骤：响应于指示刷新模式的开始的刷新模式进入信号和具有刷新模式信息的模式确定信号来确定刷新信号在一个刷新周期期间被使能的次数；通过响应于在激活模式下被使能的激活信号对所述刷新信号进行计数，来输出用于刷新操作的行地址；以及通过对所述行地址进行译码以产生用于顺序地访问单元阵列内的字线的行地址选择信号。
附图说明
图1是说明现有的用于控制自动刷新操作的半导体存储器件的框图。
图2是说明根据本发明的一个示例性实施例的用于控制刷新操作的半导体存储器件的框图。
图3是图2所示的刷新控制器的框图。
图4是图3所示的刷新信号发生单元的电路图。
图5是图3所示的刷新使能持续时间信号发生部件的电路图。
图6是图3所示的双刷新信号发生部件的电路图。
图7A和图7B是描述根据本发明的一个示例性实施例的半导体存储器件的刷新操作控制方法的时序图。
具体实施方式
下面将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，并且不应当被理解为限于本文所提出的实施例。确切地说，提供这些实施例是为了使本说明书清楚且完整，并且将会向本领域技术人员完全传达本发明的范围。在本说明书中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。
图2是说明根据本发明的一个示例性实施例的用于控制刷新操作的半导体存储器件的框图。
如图所示，用于控制刷新操作的半导体存储器件200包括命令发生器210、刷新控制器220、刷新计数器230、行地址译码器260和单元阵列270。
命令发生器210响应于时钟CLK将从半导体存储器件外部输入的外部命令CSB、RASB、CASB和WEB进行译码以产生内部命令MD_DET、ACT和AFACT。
这里，外部命令“CSB”表示存储器半导体芯片选择信号，外部命令“RASB”表示行地址选通信号。外部命令“RASB”用作启动DRAM器件的操作的芯片使能信号。外部命令“CASB”表示列地址选通信号，外部命令“CASB”指示施加列地址给DRAM器件的列地址。外部命令“WEB”表示写入使能信号，且确定是将数据写入DRAM器件还是从DRAM器件读取数据。
此外，在内部命令之中，内部命令“ACT”表示激活信号。内部命令“AFACT”表示刷新模式进入信号。内部命令“MD_DET”表示模式确定信号。激活信号ACT是当半导体存储器件处于激活模式时被使能的信号。刷新模式进入信号AFACT是在半导体存储器件进入刷新模式时被使能的信号。模式确定信号MD_DET在正常刷新模式期间被禁止，而在半导体存储器件进入双刷新模式时被使能。
刷新控制器220将刷新信号REF使能以便执行初次刷新操作。刷新信号REF响应于从命令发生器210输出的刷新模式进入信号AFACT而被使能。此外，刷新控制器220在命令发生器210输出的模式确定信号MD_DET被使能时，感测初次刷新操作的终止时刻，并且再次将刷新信号REF使能以便执行二次刷新操作。
刷新计数器230响应于从命令发生器210输出的激活信号ACT来对刷新信号REF进行计数，并输出刷新地址RA<0:N>，使得单元阵列270中的所有字线可以被顺序地访问。
行地址译码器260通过将刷新计数器230输出的刷新地址RA<0:N>译码，来产生行地址选择信号BX_ADD。
单元阵列270通过基于行地址选择信号BX_ADD执行刷新操作来保持储存的电荷，因而防止数据丢失。
根据本发明的一个示例性实施例，半导体存储器件在刷新模式进入信号AFACT被使能并指示进入刷新模式时，将刷新信号REF使能并执行刷新操作。
这里，在模式确定信号MD_DET被禁止的正常刷新模式的情况下，在正常刷新模式下执行一次刷新操作。另一方面，当模式确定信号MD_DET被使能且半导体存储器件进入双刷新模式(doublerefreshmode)时，执行初次刷新操作，然后在感测到初步刷新操作的终止之后，再次将刷新信号REF使能以执行二次刷新操作。
如上所述，所述半导体存储器件的特征在于，当所述半导体存储器件进入双刷新模式时，以预定的时间间隔来执行初次刷新操作和二次刷新操作。这里，初次刷新操作和二次刷新操作是在一个自动刷新行周期时间tRFC期间执行的。例如，当响应于从外部输入的外部命令而执行的自动刷新操作中的自动刷新行周期时间tRFC为7.8μs时，在内部执行的自动刷新操作中的自动刷新行周期时间tRFC为7.8μs的一半，即3.9μs。
因此，通过在一个自动刷新行周期时间tRFC期间执行两次刷新操作以减少绝对延迟的大小，来最小化PVT变化的影响，并且通过增强保持能力相对较短的的单元来提高生产率。
图3是图2所示的刷新控制器220的内部框图。
参见图3，刷新控制器220包括刷新信号发生单元310、双刷新操作控制单元330、和刷新终止感测单元350。
刷新信号发生单元310在刷新模式进入信号AFACT和双刷新信号AFACT2ND中的至少一个被使能时将刷新信号REF使能，而通过感测刷新操作终止时刻并响应于被使能的空闲信号PIDL将刷新信号REF禁止。此外，当刷新信号REF被使能时，刷新信号发生单元310以预定的延迟时间将激活脉冲信号FACT<0:7>的各个信号顺序地使能并输出。这里，激活脉冲信号FACT<0:7>的信号是用于分别将相应的存储体使能的信号。刷新信号发生单元310响应于复位信号RESET将刷新信号REF初始化。
当刷新模式进入信号AFACT被使能时，双刷新操作控制单元330基于模式确定信号MD_DET确定是否将双刷新信号AFACT2ND使能。
具体地，双刷新操作控制单元330包括刷新使能持续时间发生部件332和双刷新信号发生部件334。刷新使能持续时间发生部件332在刷新模式进入信号AFACT被使能时基于模式确定信号MD_DET将刷新使能持续时间信号REF_EN使能，而基于双刷新信号AFACT2ND将刷新使能持续时间信号REF_EN禁止。此外，刷新使能持续时间发生部件332响应于复位信号RESET将刷新使能持续时间信号REF_EN初始化。
双刷新信号发生部件334响应于刷新使能持续时间信号REF_EN和刷新信号REF将双刷新信号AFACT2ND使能。具体而言，双刷新信号发生部件334感测刷新信号REF的禁止，并且在刷新使能持续时间信号REF_EN被使能时以预定的时间间隔来将双刷新信号AFACT2ND使能。
刷新终止感测单元350接收激活脉冲信号FACT<0:7>，并且输出空闲信号PIDL，所述空闲信号PIDL在激活信号ACT被使能的激活模式下在刷新操作的终止时被使能。
具体而言，刷新终止感测单元350包括存储体地址信号发生部件352和空闲信号发生部件354。
存储体地址信号发生部件352在激活信号ACT被使能的激活模式下产生存储体地址RACT<0:7>。存储体地址RACT<0:7>响应于激活脉冲信号FACT<0:7>的使能而被使能，而响应于预充电脉冲信号PRE<0:7>的使能而被禁止。这里，预充电脉冲信号PRE<0:7>的信号是用于分别将相应的存储体使能的信号。
空闲信号发生单元354感测存储体地址RACT<0:7>中的最后的地址信号从使能转变为禁止的时刻，且当刷新信号REF被使能时在刷新操作期间将空闲信号PIDL使能。
图4是图3所示的刷新信号发生单元310的电路图。
参见图4，刷新信号发生单元310包括第一或非门NOR1、第二或非门NOR2、第一锁存器LAT1和第一缓冲器BUF1。第一或非门NOR1对刷新模式进入信号AFACT和双刷新信号AFACT2ND执行逻辑运算，并输出逻辑运算结果。第二或非门NOR2对空闲信号PIDL和复位信号RESET执行逻辑运算，并输出逻辑运算结果。第一锁存器LAT1锁存并输出第一或非门NOR1的输出和第二或非门NOR2的输出。第一缓冲器BUF1将第一锁存器LAT1的输出缓冲并将其输出作为刷新信号REF。第一缓冲器BUF1可以包括偶数个反相器。
具体而言，第一锁存器LAT1可以是被配置为具有与非门的RS锁存器。在这种情况下，当第一或非门NOR1的输出处于逻辑低电平且第二或非门NOR2的输出处于逻辑高电平时，即当刷新模式进入信号AFACT和双刷新信号AFACT2ND中的至少一个被使能为逻辑高电平并且空闲信号PIDL和刷新信号REF两者都被禁止为逻辑低电平时，第一锁存器LAT1输出逻辑高电平的信号。另一方面，当第一或非门NOR1的输出处于逻辑高电平且第二或非门NOR2的输出为逻辑低电平时，即当刷新模式进入信号AFACT和双刷新信号AFACT2ND两者都处于逻辑低电平并且空闲信号PIDL和刷新信号REF中的至少一个被使能为逻辑高电平时，第一锁存器LAT1输出逻辑低电平的信号。此外，当第一或非门NOR1和第二或非门NOR2的输出都为逻辑高电平时，即当刷新模式进入信号AFACT、双刷新信号AFACT2ND、空闲信号PIDL和刷新信号REF都处于逻辑低电平时，维持先前的状态。
上述的刷新信号发生单元310在刷新模式进入信号AFACT和双刷新信号AFACT2ND中的至少一个被使能时将刷新信号REF使能，而当空闲信号PIDL被使能时将刷新信号REF禁止。以此方式，刷新信号发生单元310在刷新信号REF被使能了预定的时间时维持某个持续时间。这里，刷新信号REF被使能的持续时间对应于激活模式期间所有的存储体都被刷新的时间。
尽管图中未示出，当刷新信号REF被使能时，刷新信号发生单元310将激活脉冲信号FACT<0:7>顺序地使能，以具有用于以脉冲的形成输出使能的信号的另外的电路。
图5是图3所示的刷新使能持续时间信号发生部件332的电路图。
参见图5，刷新使能持续时间发生部件332包括第一与非门NAND1、第三或非门NOR3、第二锁存器LAT2和第二缓冲器BUF2。第一与非门NAND1对模式确定信号MD_DET和刷新模式进入信号AFACT执行逻辑运算。第三或非门NOR3对双刷新信号AFACT2ND和复位信号RESET执行逻辑运算。第二锁存器LAT2锁存并输出第一与非门NAND1和第三或非门NOR3的输出。第二缓冲器BUF2将第二锁存器LAT2的输出缓冲并将其输出作为刷新使能持续时间信号REF_EN。第二缓冲器BUF2可以由偶数个反相器形成。
第二锁存器LAT2可以是被配置为具有与非门的RS锁存器。在这种情况下，当第一与非门NAND1的输出处于逻辑低电平且第三或非门NOR3的输出处于逻辑高电平时，即当模式确定信号MD_DET和刷新模式进入信号AFACT两者都被使能为逻辑高电平且双刷新信号AFACT2ND和复位信号RESET两者都被禁止为逻辑低电平时，第二锁存器LAT2输出逻辑高电平的信号。另一方面，当第一与非门NAND1的输出处于逻辑高电平且第三或非门NOR3的输出处于逻辑低电平时，即，当模式确定信号MD_DET和刷新模式进入信号AFACT中的至少一个处于逻辑低电平且双刷新信号AFACT2ND和复位信号RESET中的至少一个被使能为逻辑高电平时，第二锁存器LAT2输出逻辑低电平的信号。此外，当第一与非门NAND1和第三或非门NOR3的输出都处于逻辑高电平时，则维持先前的状态。
如上所述，刷新使能持续时间发生部件332在模式确定信号MD_DET和刷新模式进入信号AFACT两者都被使能时将刷新使能持续时间信号REF_EN使能，而在双刷新信号AFACT2ND被使能时将刷新使能持续时间信号REF_EN禁止。
因此，刷新使能持续时间信号REF_EN具有在初次刷新操作开始的时刻被使能而在二次刷新操作开始的时刻被禁止的操作持续时间。
图6是图3所示的双刷新信号发生部件334的电路图。
参见图6，双刷新信号发生部件334包括第二与非门NAND2、第一脉冲发生器620、以及第二脉冲发生器640。第二与非门NAND2对刷新使能持续时间信号REF_EN和刷新信号REF执行逻辑运算并输出逻辑运算结果。第一脉冲发生器620响应于第二与非门NAND2的输出来确定双刷新信号AFACT2ND被使能的时刻。第二脉冲发生器640响应于第一脉冲发生器620的输出来确定被使能的双刷新信号AFACT2ND的使能持续时间。
具体而言，第一脉冲发生器620包括延迟器622、第三与非门NAND3、以及第一反相器INV1。延迟器622包括RC延迟器和反相器，并且将输入的信号延迟预定的时间。第三与非门NAND3和第一反相器INV1对延迟器622的输入和输出执行逻辑“与”运算。因此，第一脉冲发生器620可以确定双刷新信号AFACT2ND的使能时刻。
第二脉冲发生器640包括延迟器642、第四与非门NAND4和第二反相器INV2。延迟器642包括RC延迟器和反相器，且将输入的信号延迟预定的时间。第四与非门NAND4和第二反相器INV2对延迟器642的输入和输出执行逻辑“与”运算。因此，第二脉冲发生器640可以确定双刷新信号AFACT2ND的使能时刻。
这里，第一脉冲发生器620的延迟器622的反相器的数目可以是偶数，而第二脉冲发生器640的延迟器642的反相器的数目可以是奇数。另外，延迟器622中的反相器的数目可以比延迟器642的反相器的数目大，使得延迟器622可以具有比延迟器642大的延迟量。
如上所述，双刷新信号发生部件334在刷新使能持续时间信号REF_EN被使能时感测刷新信号REF的禁止，且在从刷新信号REF被禁止的时刻开始经过与延迟器622的延迟时间相对应的时间之后，双刷新信号发生部件334产生双刷新信号AFACT2ND，所述双刷新信号AFACT2ND在对应于延迟器642的延迟时间的持续时间期间被使能。
图7A和图7B是描述根据本发明的一个示例性实施例的半导体存储器件的刷新操作控制方法的时序图。图7A示出半导体存储器件的正常刷新模式，而图7B示出半导体存储器件的双刷新模式。
下面参照图2至图7B来描述根据本发明的一个示例性实施例的控制半导体存储器件的刷新操作的方法。
参见图7A，命令发生器210响应于时钟CLK将从半导体存储器件的外部输入的外部命令CSB、RASB、CASB和WEB译码，并且在半导体存储器件进入激活模式之后输出刷新模式进入信号AFACT。这里，由于模式确定信号MD_DET不被使能，因此半导体存储器件进入正常刷新模式。
刷新控制器220的刷新信号发生单元310响应于刷新模式进入信号AFACT的使能而将刷新信号REF使能，并以使激活脉冲信号FACT<0:7>的信号以预定的延迟时间间隔被顺序地使能的方式输出被使能的刷新信号REF。因此，刷新终止感测单元350的存储体地址信号发生部件352产生响应于激活脉冲信号FACT<0:7>的使能而被使能且响应于预充电脉冲信号PRE<0:7>的使能而被禁止的存储体地址RACT<0:7>。
另外，刷新计数器230接收被使能的刷新信号REF并输出刷新地址RA<0:N>，使得单元阵列270中的所有字线可以顺序地被访问。行地址译码器260通过将刷新地址RA<0:N>译码来产生行地址选择信号BX_ADD。单元阵列270基于行地址选择信号BX_ADD执行刷新操作。
随后，空闲信号发生单元354感测存储体地址RACT<0:7>中的最后的地址信号从使能变为禁止的时刻，并且将空闲信号PIDL使能。结果，刷新信号发生单元310将刷新信号REF禁止，以终止刷新操作。
这里，在模式确定信号MD_DET被禁止的正常刷新模式下，刷新控制器220的刷新使能持续时间发生部件332不将刷新使能持续时间信号REF_EN使能，因为模式确定信号MD_DET被禁止。因此，由于双刷新信号AFACT2ND在一个自动刷新行周期时间tRFC期间不被使能，因此在正常刷新模式下执行一次刷新操作。
参见图7B，在半导体存储器件进入激活模式之后，命令发生器210响应于时钟CLK而将从半导体存储器件的外部输入的外部命令CSB、RASB、CASB和WEB译码，并且将刷新模式进入信号AFACT使能并输出。这里，由于模式确定信号MD_DET被使能，因此图中示出双刷新模式的情况。
刷新控制器22的刷新信号发生单元310响应于刷新模式进入信号AFACT的使能而将刷新信号REF使能，并且行地址译码260通过将刷新地址RA<0:N>译码来产生行地址选择信号BX_ADD，单元阵列270响应于行地址选择信号BX_ADD执行初次刷新操作。此处，在本发明的一个示例性实施例中，为了在一个刷新行周期时间tRFC期间执行两次刷新操作，双刷新模式期间的刷新操作可以以分堆刷新操作(piledrefreshoperation)的形式来执行。例如，当核心区由8个存储体形成时，通过将存储体划分成对来执行分对刷新操作。换言之，存储体0和存储体4、存储体1和存储体5、存储体2和存储体6、以及存储体3和存储体7依次被激活。
此外，在模式确定信号MD_DET被使能的双刷新模式下，刷新使能持续时间发生部件332将刷新使能持续时间信号REF_EN使能。
随后，当初次刷新操作完成时，刷新终止感测单元350感测激活脉冲信号FACT<0:7>的被顺序使能的信号中的最后的地址信号从使能变为禁止的时刻，并将空闲信号PIDL使能。因此，刷新信号发生单元310将刷新信号REF禁止。双刷新信号发生部件334在刷新使能持续时间信号REF_EN被使能时感测刷新信号REF的禁止，并以预定的时间间隔来将双刷新信号AFACT2ND使能。
当双刷新信号AFACT2ND被使能时，刷新信号发生单元310再次将刷新信号REF使能。这里，刷新控制器220的刷新使能持续时间发生部件332响应于双刷新信号AFACT2ND而将刷新使能持续时间信号REF_EN禁止。行地址译码器260将刷新地址RA<0:N>译码以产生行地址选择信号BX_ADD，且单元阵列270响应于行地址选择信号BX_ADD来执行二次刷新操作。
此外，响应于从刷新控制器220的刷新信号发生单元310输出的激活脉冲信号FACT<0:7>和预充电脉冲信号PRE<0:7>，刷新终止感测单元350的存储体地址信号发生部件352产生存储体地址RACT<0:7>，且空闲信号发生单元354在存储体地址RACT<0:7>完成的时刻将空闲信号PIDL使能。当空闲信号PIDL被使能时，刷新信号发生单元310将刷新信号REF禁止以终止二次刷新操作。
因此，在本发明的双刷新模式下，双刷新信号AFACT2ND在自动刷新行周期时间tRFC期间被使能一次，使得可以在初次刷新操作之后执行二次刷新操作。
根据本发明的上述技术，半导体存储器件的刷新控制电路和方法在刷新模式期间可以通过在一个刷新周期期间执行两次刷新操作以减少绝对延迟的大小，来减小PVT变化的影响。
此外，半导体存储器件的刷新控制电路和方法可以通过在内部以4K/32ms的速率执行刷新操作来增强保持能力相对较短的单元以提高生产率，尽管自动刷新操作是根据以8K/64ms的速率从外部输入的外部命令来执行的。
另外，所述半导体存储器件的刷新控制电路和方法可以减小刷新操作所需的峰值电流，同时不会增加刷新周期时间。
虽然已结合具体的实施例描述了本发明，但是对于本领域技术人员而言明显的是，在不脱离所附权利要求所限定的本发明的主旨和范围的情况下，可以进行各种变化和修改。

Claims (18)

1.一种半导体存储器件的刷新控制电路，包括：
刷新控制器，所述刷新控制器被配置成响应于指示刷新模式的开始的刷新模式进入信号和具有刷新模式信息的模式确定信号，来控制刷新信号在一个刷新周期期间被使能的次数；
刷新计数器，所述刷新计数器被配置成通过响应于在激活模式下被使能的激活信号对所述刷新信号进行计数，来输出用于刷新操作的行地址；以及
行地址译码器，所述行地址译码器被配置成将所述行地址译码以产生用于对单元阵列内的字线进行顺序访问的行地址选择信号。
2.如权利要求1所述的刷新控制电路，其中，所述刷新控制器包括：
刷新操作控制单元，所述刷新操作控制单元被配置成在所述刷新模式进入信号被使能时基于所述模式确定信号来判断是否将双刷新信号使能；
刷新终止感测单元，所述刷新终止感测单元被配置成当所述刷新信号被使能时，对存储体地址进行计数并输出在刷新操作完成时的时刻被使能的空闲信号；以及
刷新信号发生单元，所述刷新信号发生单元被配置成当所述刷新模式进入信号和所述双刷新信号中的至少一个被使能时将所述刷新信号使能，而响应于所述空闲信号将所述刷新信号禁止。
3.如权利要求2所述的刷新控制电路，其中，所述刷新信号发生单元包括：
逻辑门，所述逻辑门被配置成对所述刷新模式进入信号和所述双刷新信号执行“或非”运算；
RS锁存器，所述RS锁存器基于所述逻辑门的输出而被设定，而响应于所述空闲信号而被复位；以及
缓冲器，所述缓冲器被配置成将所述RS锁存器的输出缓冲，并输出缓冲了的输出作为所述刷新信号。
4.如权利要求2所述的刷新控制电路，其中，当所述刷新信号被使能时，所述刷新信号发生单元输出以预定的延迟时间被顺序使能以将对应的存储体使能的激活脉冲信号。
5.如权利要求4所述的刷新控制电路，其中，所述刷新终止感测单元包括：
存储体地址信号发生部件，所述存储体地址信号发生部件被配置成当所述激活信号被使能时，响应于所述激活脉冲信号的使能而将所述存储体地址使能，而响应于将相应的存储体预充电的预充电脉冲信号的使能而将存储体地址禁止；以及
空闲信号发生部件，所述空闲信号发生部件被配置成当所述刷新信号被使能时，通过感测所述存储体地址中最后的地址信号从使能变为禁止的时刻来输出所述空闲信号。
6.如权利要求2所述的刷新控制电路，其中，所述刷新操作控制单元包括：
刷新使能持续时间发生部件，所述刷新使能持续时间发生部件被配置成当所述刷新模式进入信号被使能时，响应于所述模式确定信号将刷新使能持续时间信号使能，而响应于所述双刷新信号将所述刷新使能持续时间信号禁止；以及
双刷新信号发生部件，所述双刷新信号发生部件被配置成基于所述刷新使能持续时间信号和所述刷新信号来将所述双刷新信号使能并输出。
7.如权利要求6所述的刷新控制电路，其中，所述刷新使能持续时间发生部件包括：
逻辑门，所述逻辑门被配置成对所述模式确定信号和所述刷新模式进入信号执行“与非”运算；
RS锁存器，所述RS锁存器基于所述逻辑门的输出而被设置，而响应于所述双刷新信号而被复位；以及
缓冲器，所述缓冲器被配置成将所述RS锁存器的输出缓冲，并输出缓冲了的输出作为所述刷新使能持续时间信号。
8.如权利要求6所述的刷新控制电路，其中，所述双刷新信号发生部件包括：
第一逻辑门，所述第一逻辑门被配置成对所述刷新使能持续时间信号和所述刷新信号执行“与非”运算；
第一脉冲发生器，所述第一脉冲发生器被配置成确定所述双刷新信号响应于所述逻辑门的输出而被使能的时刻；以及
第二脉冲发生器，所述第二脉冲发生器被配置成确定所述使能的双刷新信号响应于所述第一脉冲发生器的输出而被使能的时刻。
9.如权利要求8所述的刷新控制电路，其中，所述第一脉冲发生器和所述第二脉冲发生器每个都包括：
延迟器，所述延迟器被配置成将输入的信号延迟预定的时间；以及
第二逻辑门，所述第二逻辑门被配置成对所述延迟器的输入/输出执行“与”运算。
10.如权利要求9所述的刷新控制电路，其中，所述第一脉冲发生器的延迟器包括RC延迟器和偶数个反相器，且所述第二脉冲发生器的延迟器包括RC延迟器和奇数个反相器。
11.如权利要求9所述的刷新控制电路，其中，所述第一脉冲发生器的延迟器具有比所述第二脉冲发生器的延迟器大的延迟量。
12.如权利要求1所述的刷新控制电路，还包括：
命令发生器，所述命令发生器被配置成通过响应于时钟将外部命令译码来产生所述模式确定信号、所述刷新模式进入信号和所述激活信号。
13.一种半导体存储器件的刷新操作的控制方法，包括以下步骤：
响应于指示刷新模式的开始的刷新模式进入信号和具有刷新模式信息的模式确定信号，来控制刷新信号在一个刷新周期期间被使能的次数；
通过响应于在激活模式下被使能的激活信号对所述刷新信号进行计数，来输出用于刷新操作的行地址；以及
通过将所述行地址译码来产生用于对单元阵列内的字线进行顺序访问的行地址选择信号。
14.如权利要求13所述的方法，其中，确定所述刷新信号的使能次数的步骤包括以下步骤：
当所述刷新模式进入信号被使能时，基于所述模式确定信号来确定是否将双刷新信号使能；
当所述刷新信号被使能时，对存储体地址计数，并输出在刷新操作完成时的时刻被使能的空闲信号；以及
产生当所述刷新模式进入信号和所述双刷新信号中的至少一个被使能时被使能而响应于所述空闲信号被禁止的所述刷新信号。
15.如权利要求14所述的方法，其中，产生所述刷新信号的步骤包括以下步骤：
当所述刷新信号被使能时输出激活脉冲信号，所述激活脉冲信号以预定的延迟时间被延迟以将相应的存储体使能。
16.如权利要求14所述的方法，其中，输出所述空闲信号的步骤包括以下步骤：
当所述激活信号被使能时产生所述存储体地址，所述存储体地址响应于所述激活脉冲信号的使能被使能而响应于将相应的存储体预充电的预充电脉冲信号的使能被禁止；以及
当所述刷新信号被使能时，通过感测所述存储体地址的最后的地址信号从使能变为禁止的时刻，来将所述空闲信号使能并输出。
17.如权利要求14所述的方法，其中，确定是否将所述双刷新信号使能的步骤包括以下步骤：
当所述刷新模式进入信号被使能时，产生刷新使能持续时间信号，所述刷新使能持续时间信号响应于所述模式确定信号而被使能且响应于所述双刷新信号而被禁止；以及
基于所述刷新使能持续时间信号和所述刷新信号，将所述双刷新信号使能并输出。
18.如权利要求13的方法，还包括以下步骤：
通过响应于时钟将外部命令译码来产生所述模式确定信号、所述刷新模式进入信号和所述激活信号。
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