KR102159119B1 - 반도체 메모리 장치 - Google Patents
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Abstract
커맨드, 리프레쉬 제어 신호, 및 뱅크 액티브 신호에 응답하여 예비 뱅크 액티브 신호 및 싱글 뱅크 리프레쉬 신호를 생성하는 액티브 제어부; 및 상기 예비 뱅크 액티브 신호 및 상기 싱글 뱅크 리프레쉬 신호 중 어느 하나라도 인에이블되면 상기 뱅크 액티브 신호를 인에이블시키는 신호 조합부를 포함한다.
Description
본 발명은 반도체집적 회로에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하고, 저장된 데이터를 출력하도록 구성된다. 반도체 메모리 장치는 휘발성 메모리와 비휘발성 메모리로 구분된다.
휘발성 메모리는 비휘발성 메모리와는 달리 저장된 데이터를 유지하기 위하여 특정 동작을 수행한다. 예를 들어, 커패시터와 트랜지스터로 구성된 메모리 셀을 포함하는 반도체 메모리 장치는 저장된 데이터를 유지하기 위하여 리프레쉬라는 특정 동작을 주기적으로 수행한다.
본 발명은 리프레쉬 동작을 지원하는 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 커맨드, 리프레쉬 제어 신호, 및 뱅크 액티브 신호에 응답하여 예비 뱅크 액티브 신호 및 싱글 뱅크 리프레쉬 신호를 생성하는 액티브 제어부; 및 상기 예비 뱅크 액티브 신호 및 상기 싱글 뱅크 리프레쉬 신호 중 어느 하나라도 인에이블되면 상기 뱅크 액티브 신호를 인에이블시키는 신호 조합부를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 복수개의 뱅크; 및 커맨드에 응답하여 리프레쉬 동작 및 액티브 동작을 판단하고, 리프레쉬 동작일 경우 리프레쉬 제어 신호에 응답하여 올 뱅크 리프레쉬 동작 또는 싱글 뱅크 리프레쉬 동작을 결정하며, 상기 복수개의 뱅크 중 어느 하나라도 활성화되었을 경우 상기 올 뱅크 리프레쉬 동작의 수행을 방지하는 액티브 제어부를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 액티브시 뱅크 어드레스에 응답하여 뱅크를 활성화시키는 예비 뱅크 액티브 신호를 생성하는 뱅크 액티브 제어부; 및 하나의 뱅크만을 리프레쉬시킬 경우 상기 뱅크 어드레스에 따라 리프레쉬시킬 뱅크를 선택하고, 리프레쉬 동작을 수행하게 하는 싱글 뱅크 리프레쉬 신호를 인에이블시키되, 리프레쉬 동작을 수행할 뱅크가 활성화되어 있다면 상기 싱글 뱅크 리프레쉬 신호를 디스에이블시키는 싱글 뱅크 리프레쉬 제어부를 포함한다.
본 발명에 따른 반도체 메모리 장치는 정상적인 리프레쉬 동작을 지원할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도,
도 2는 도 1의 액티브 제어부의 구성도,
도 3은 도 2의 리프레쉬 판단부의 구성도,
도 4는 도 2의 뱅크 액티브 제어부의 구성도,
도 5는 도 2의 싱글 뱅크 리프레쉬 제어부의 구성도,
도 6은 도 2의 뱅크 활성화 여부 판단부의 구성도이다.
도 2는 도 1의 액티브 제어부의 구성도,
도 3은 도 2의 리프레쉬 판단부의 구성도,
도 4는 도 2의 뱅크 액티브 제어부의 구성도,
도 5는 도 2의 싱글 뱅크 리프레쉬 제어부의 구성도,
도 6은 도 2의 뱅크 활성화 여부 판단부의 구성도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 1에 도시된 바와 같이, 액티브 제어부(100), 신호 조합부(200), 및 뱅크 그룹(300)을 포함한다.
상기 액티브 제어부(100)는 커맨드(CMD), 리프레쉬 제어 신호(REF_c), 제 1 내지 제 8 뱅크 어드레스(BA<0:7>), 및 제 1 내지 제 8 뱅크 액티브 신호(RACT<0:7>)에 응답하여 제 1 내지 제 8 예비 뱅크 액티브 신호(ACT_pre<0:7>) 및 제 1 내지 제 8 싱글 뱅크 리프레쉬 신호(SB_REF<0:7>)를 생성한다. 예를 들어, 상기 액티브 제어부(100)는 상기 커맨드(CMD)에 응답하여, 리프레쉬 동작, 액티브 동작, 및 프리차지 동작을 판단하고, 상기 리프레쉬 동작일 경우 상기 리프레쉬 제어 신호(REF_c)에 응답하여 올 뱅크 리프레쉬 동작 또는 싱글 뱅크 리프레쉬 동작을 결정하며, 뱅크들(301~308) 중 하나라도 활성화 되어 있으면 상기 올 뱅크 리프레쉬 동작 수행을 방지한다. 또한 상기 액티브 제어부(100)는 싱글 뱅크 리프레쉬 동작시 활성화된 뱅크와 리프레쉬 동작을 수행할 뱅크가 다른 경우 상기 싱글 리프레쉬 동작을 수행하고, 활성화된 뱅크와 리프레쉬 동작을 수행할 뱅크가 동일한 경우 상기 싱글 리프레쉬 동작의 수행을 방지한다. 더욱 상세히 설명하면, 상기 액티브 제어부(100)는 리프레쉬 동작을 수행하도록 하는 상기 커맨드(CMD)가 입력되면 상기 리프레쉬 제어 신호(REF_c)에 응답하여 올 뱅크 리프레쉬 동작 및 싱글 뱅크 리프레쉬 동작을 판단하고, 판단 결과에 따라 상기 제 1 내지 제 8 예비 뱅크 액티브 신호(ACT_pre<0:7>)를 생성하거나 상기 제 1 내지 제 8 싱글 뱅크 리프레쉬 신호(SB_REF<0:7>)를 생성한다. 이때, 상기 액티브 제어부(100)는 올 뱅크 리프레쉬 동작시 상기 제 1 내지 제 8 예비 뱅크 액티브 신호(ACT_pre<0:7>)를 생성하고, 싱글 뱅크 리프레쉬 동작시 상기 제 1 내지 제 8 싱글 뱅크 리프레쉬 신호(SB_REF<0:7>)를 생성한다. 상기 액티브 제어부(100)는 올 뱅크 리프레쉬 동작시 상기 제 1 내지 제 8 예비 뱅크 액티브 신호(ACT_pre<0:7>)를 생성할 경우 상기 제 1 내지 제 8 뱅크 액티브 신호(RACT<0:7>) 중 어느 하나라도 인에이블되어 있으면 올 뱅크 리프레쉬 동작은 중지, 즉 상기 제 1 내지 제 8 예비 뱅크 액티브 신호(ACT_pre<0:7>)는 생성되지 않는다. 또한 상기 액티브 제어부(100)는 싱글 뱅크 리프레쉬 동작시 상기 제 1 내지 제 8 뱅크 어드레스(BA<0:7>)에 응답하여 상기 제 1 내지 제 8 싱글 뱅크 리프레쉬 신호(SB_REF<0:7>)를 생성한다. 상기 액티브 제어부(100)는 상기 제 1 내지 제 8 싱글 뱅크 리프레쉬 신호(SB_REF<0:7>) 중 하나가 리프레쉬 동작시킬 뱅크가 이미 활성화된 뱅크라면 해당하는 싱글 뱅크 리프레쉬 신호의 생성을 중지한다.
상기 신호 조합부(200)는 상기 제 1 내지 제 8 예비 뱅크 액티브 신호(ACT_pre<0:7>) 및 상기 제 1 내지 제 8 싱글 뱅크 리프레쉬 신호(SB_REF<0:7>) 중 하나라도 인에이블되면 상기 제 1 내지 제 8 뱅크 액티브 신호(RACT<0:7>)를 인에이블시킨다. 예를 들어, 상기 신호 조합부(200)는 상기 제 1 예비 뱅크 액티브 신호(ACT_pre<0>) 및 상기 제 1 싱글 뱅크 리프레쉬 신호(SB_REF<0>) 중 하나가 인에이블되면 상기 제 1 뱅크 액티브 신호(RACT<0>)를 인에이블시킨다. 상기 신호 조합부(200)는 상기 제 2 예비 뱅크 액티브 신호(ACT_pre<1>) 및 상기 제 2 싱글 뱅크 리프레쉬 신호(SB_REF<1>) 중 하나가 인에이블되면 상기 제 2 뱅크 액티브 신호(RACT<1>)를 인에이블시킨다. 상기 신호 조합부(200)는 상기 제 3 예비 뱅크 액티브 신호(ACT_pre<2>) 및 상기 제 3 싱글 뱅크 리프레쉬 신호(SB_REF<2>) 중 하나가 인에이블되면 상기 제 3 뱅크 액티브 신호(RACT<2>)를 인에이블시킨다. 상기 신호 조합부(200)는 상기 제 4 예비 뱅크 액티브 신호(ACT_pre<3>) 및 상기 제 4 싱글 뱅크 리프레쉬 신호(SB_REF<3>) 중 하나가 인에이블되면 상기 제 4 뱅크 액티브 신호(RACT<3>)를 인에이블시킨다. 상기 신호 조합부(200)는 상기 제 5 예비 뱅크 액티브 신호(ACT_pre<4>) 및 상기 제 5 싱글 뱅크 리프레쉬 신호(SB_REF<4>) 중 하나가 인에이블되면 상기 제 5 뱅크 액티브 신호(RACT<4>)를 인에이블시킨다. 상기 신호 조합부(200)는 상기 제 6 예비 뱅크 액티브 신호(ACT_pre<5>) 및 상기 제 6 싱글 뱅크 리프레쉬 신호(SB_REF<5>) 중 하나가 인에이블되면 상기 제 6 뱅크 액티브 신호(RACT<5>)를 인에이블시킨다. 상기 신호 조합부(200)는 상기 제 7 예비 뱅크 액티브 신호(ACT_pre<6>) 및 상기 제 7 싱글 뱅크 리프레쉬 신호(SB_REF<6>) 중 하나가 인에이블되면 상기 제 7 뱅크 액티브 신호(RACT<6>)를 인에이블시킨다. 상기 신호 조합부(200)는 상기 제 8 예비 뱅크 액티브 신호(ACT_pre<7>) 및 상기 제 8 싱글 뱅크 리프레쉬 신호(SB_REF<7>) 중 하나가 인에이블되면 상기 제 8 뱅크 액티브 신호(RACT<7>)를 인에이블시킨다. 상기 신호 조합부(200)는 오어 게이트(OR gate)로 구성될 수 있다.
상기 뱅크 그룹(300)은 제 1 내지 제 8 뱅크(301, 302, 303, 304, 305, 306, 307, 308)를 포함한다. 상기 제 1 내지 제 8 뱅크(301~308)는 상기 제 1 내지 제 8 뱅크 액티브 신호(RACT<0:7>)에 응답하여 선택적으로 활성화된다. 예를 들어, 상기 제 1 뱅크(301)는 상기 제 1 뱅크 액티브 신호(RACT<0>)가 인에이블되면 활성화된다. 상기 제 2 뱅크(302)는 상기 제 2 뱅크 액티브 신호(RACT<1>)가 인에이블되면 활성화된다. 상기 제 3 뱅크(303)는 상기 제 3 뱅크 액티브 신호(RACT<2>)가 인에이블되면 활성화된다. 상기 제 4 뱅크(304)는 상기 제 4 뱅크 액티브 신호(RACT<3>)가 인에이블되면 활성화된다. 상기 제 5 뱅크(305)는 상기 제 5 뱅크 액티브 신호(RACT<4>)가 인에이블되면 활성화된다. 상기 제 6 뱅크(306)는 상기 제 6 뱅크 액티브 신호(RACT<5>)가 인에이블되면 활성화된다. 상기 제 7 뱅크(307)는 상기 제 7 뱅크 액티브 신호(RACT<6>)가 인에이블되면 활성화된다. 상기 제 8 뱅크(308)는 상기 제 8 뱅크 액티브 신호(RACT<7>)가 인에이블되면 활성화된다.
상기 액티브 제어부(100)는 도 2에 도시된 바와 같이, 커맨드 디코더(110), 리프레쉬 판단부(120), 뱅크 액티브 제어부(130), 싱글 뱅크 리프레쉬 제어부(140), 뱅크 활성화 여부 판단부(150), 및 리프레쉬 카운터(160)를 포함한다.
상기 커맨드 디코더(110)는 상기 커맨드(CMD)에 응답하여 액티브 신호(ACT), 리프레쉬 신호(REF), 및 프리차지 신호(PCG)를 생성한다. 예를 들어, 상기 커맨드 디코더(110)는 상기 커맨드(CMD)를 디코딩하여 액티브 동작시 상기 액티브 신호(ACT)를 인에이블시키고, 리프레쉬 동작시 상기 리프레쉬 신호(REF)를 인에이블시키며, 프리차지 동작시 상기 프리차지 신호(PCG)를 인에이블시킨다.
상기 리프레쉬 판단부(120)는 상기 리프레쉬 신호(REF), 상기 리프레쉬 제어 신호(REF_c) 및 아이들 신호(IDLE)에 응답하여 올 뱅크 리프레쉬 지시 신호(AFACT), 및 싱글 뱅크 리프레쉬 지시 신호(REFACT) 중 하나를 인에이블시킨다. 예를 들어, 상기 리프레쉬 판단부(120)는 상기 리프레쉬 신호(REF) 및 상기 리프레쉬 제어 신호(REF_c)에 응답하여 올 뱅크 리프레쉬 동작 또는 싱글 뱅크 리프레쉬 동작을 판단하고, 판단 결과에 따라 올 뱅크 리프레쉬 동작 또는 싱글 뱅크 리프레쉬 동작을 수행하도록 한다. 이때, 상기 리프레쉬 판단부(120)는 올 뱅크 리프레쉬 동작을 판단할 경우 상기 아이들 신호(IDLE)에 응답하여 올 뱅크 리프레쉬 동작의 수행 여부를 결정한다. 더욱 상세히 설명하면, 상기 리프레쉬 판단부(120)는 상기 리프레쉬 신호(REF), 상기 리프레쉬 제어 신호(REF_c) 및 상기 아이들 신호(IDLE)가 모두 인에이블되면 상기 올 뱅크 리프레쉬 지시 신호(AFACT)를 인에이블시킨다. 상기 리프레쉬 판단부(120)는 상기 리프레쉬 신호(REF), 및 상기 리프레쉬 제어 신호(REF_c)가 인에이블될 경우 상기 아이들 신호(IDLE)가 디스에이블되면 상기 올 뱅크 리프레쉬 지시 신호(AFACT)를 디스에이블시킨다. 리프레쉬 동작시 상기 올 뱅크 리프레쉬 지시 신호(AFACT)가 디스에이블되면 상기 제 1 내지 제 8 예비 뱅크 액티브 신호(ACT_pre<0:7>)가 인에이블되는 것이 방지된다. 또한 상기 리프레쉬 판단부(120)는 상기 리프레쉬 신호(REF)가 인에이블되고 상기 리프레쉬 제어 신호(REF_c)가 디스에이블되면 상기 싱글 뱅크 리프레쉬 지시 신호(REFACT)를 인에이블시킨다.
상기 뱅크 액티브 제어부(130)는 상기 액티브 신호(ACT), 상기 제 1 내지 제 8 뱅크 어드레스(BA<0:7>), 제 1 내지 제 8 리프레쉬 카운팅 신호(FACT<0:7>) 및 상기 프리차지 신호(PCG)에 응답하여 상기 제 1 내지 제 8 예비 뱅크 액티브 신호(ACT_pre<0:7>)를 생성한다. 예를 들어, 상기 뱅크 액티브 제어부(130)는 액티브 동작시 상기 제 1 내지 제 8 뱅크 어드레스(BA<0:7>)에 응답하여 상기 제 1 내지 제 8 예비 뱅크 액티브 신호(ACT_pre<0:7>)를 생성한다. 더욱 상세히 설명하면, 상기 뱅크 액티브 제어부(130)는 상기 액티브 신호(ACT)가 인에이블되면 상기 제 1 내지 제 8 뱅크 어드레스(BA<0:7>)를 상기 제 1 내지 제 8 예비 뱅크 액티브 신호(ACT_pre<0:7>)로서 래치하고 출력한다. 또한 상기 뱅크 액티브 제어부(130)는 리프레쉬 동작시 상기 제 1 내지 제 8 리프레쉬 카운팅 신호(FACT<0:7>)에 응답하여 상기 제 1 내지 제 8 예비 뱅크 액티브 신호(ACT_pre<0:7>)를 생성한다. 더욱 상세히 설명하면, 상기 뱅크 액티브 제어부(130)는 올 뱅크 리프레쉬 동작시 생성되는 상기 제 1 내지 제 8 리프레쉬 카운팅 신호(FACT<0:7>)를 상기 제 1 내지 제 8 예비 뱅크 액티브 신호(ACT_pre<0:7>)로서 래치하고 출력한다.
상기 싱글 뱅크 리프레쉬 제어부(140)는 상기 싱글 뱅크 리프레쉬 지시 신호(REFACT), 상기 제 1 내지 제 8 뱅크 어드레스(BA<0:7>) 및 상기 제 1 내지 제 8 예비 뱅크 액티브 신호(ACT_pre<0:7>)에 응답하여 상기 제 1 내지 제 8 싱글 뱅크 리프레쉬 신호(SB_REF<0:7>)를 생성한다. 예를 들어, 상기 싱글 뱅크 리프레쉬 제어부(140)는 상기 싱글 뱅크 리프레쉬 지시 신호(REFACT)가 인에이블되면 상기 제 1 내지 제 8 뱅크 어드레스(BA<0:7>)를 상기 제 1 내지 제 8 싱글 뱅크 리프레쉬 신호(SB_REF<0:7>)로서 래치되고 출력된다. 이때, 상기 싱글 뱅크 리프레쉬 제어부(140)는 상기 제 1 내지 제 8 예비 뱅크 액티브 신호(ACT_pre<0:7>)에 응답하여 상기 제 1 내지 제 8 싱글 뱅크 리프레쉬 신호(SB_REF<0:7>)의 출력이 방지된다. 더욱 상세히 설명하면, 상기 싱글 뱅크 리프레쉬 제어부(140)는 상기 제 1 예비 뱅크 액티브 신호(ACT_pre<0>)가 인에이블되어 있을 경우 상기 제 1 싱글 뱅크 리프레쉬 신호(SB_REF<0>)의 출력을 방지 즉, 상기 제 1 싱글 뱅크 리프레쉬 신호(SB_REF<0>)를 디스에이블시킨다. 상기 싱글 뱅크 리프레쉬 제어부(140)는 상기 제 2 예비 뱅크 액티브 신호(ACT_pre<1>)가 인에이블되어 있을 경우 상기 제 2 싱글 뱅크 리프레쉬 신호(SB_REF<1>)의 출력을 방지 즉, 상기 제 2 싱글 뱅크 리프레쉬 신호(SB_REF<1>)를 디스에이블시킨다. 상기 싱글 뱅크 리프레쉬 제어부(140)는 상기 제 3 예비 뱅크 액티브 신호(ACT_pre<2>)가 인에이블되어 있을 경우 상기 제 3 싱글 뱅크 리프레쉬 신호(SB_REF<2>)의 출력을 방지 즉, 상기 제 3 싱글 뱅크 리프레쉬 신호(SB_REF<2>)를 디스에이블시킨다. 상기 싱글 뱅크 리프레쉬 제어부(140)는 상기 제 4 예비 뱅크 액티브 신호(ACT_pre<3>)가 인에이블되어 있을 경우 상기 제 4 싱글 뱅크 리프레쉬 신호(SB_REF<3>)의 출력을 방지 즉, 상기 제 4 싱글 뱅크 리프레쉬 신호(SB_REF<3>)를 디스에이블시킨다. 상기 싱글 뱅크 리프레쉬 제어부(140)는 상기 제 5 예비 뱅크 액티브 신호(ACT_pre<4>)가 인에이블되어 있을 경우 상기 제 5 싱글 뱅크 리프레쉬 신호(SB_REF<4>)의 출력을 방지 즉, 상기 제 5 싱글 뱅크 리프레쉬 신호(SB_REF<4>)를 디스에이블시킨다. 상기 싱글 뱅크 리프레쉬 제어부(140)는 상기 제 6 예비 뱅크 액티브 신호(ACT_pre<5>)가 인에이블되어 있을 경우 상기 제 6 싱글 뱅크 리프레쉬 신호(SB_REF<5>)의 출력을 방지 즉, 상기 제 6 싱글 뱅크 리프레쉬 신호(SB_REF<5>)를 디스에이블시킨다. 상기 싱글 뱅크 리프레쉬 제어부(140)는 상기 제 7 예비 뱅크 액티브 신호(ACT_pre<6>)가 인에이블되어 있을 경우 상기 제 7 싱글 뱅크 리프레쉬 신호(SB_REF<6>)의 출력을 방지 즉, 상기 제 7 싱글 뱅크 리프레쉬 신호(SB_REF<6>)를 디스에이블시킨다. 상기 싱글 뱅크 리프레쉬 제어부(140)는 상기 제 8 예비 뱅크 액티브 신호(ACT_pre<7>)가 인에이블되어 있을 경우 상기 제 8 싱글 뱅크 리프레쉬 신호(SB_REF<7>)의 출력을 방지 즉, 상기 제 8 싱글 뱅크 리프레쉬 신호(SB_REF<7>)를 디스에이블시킨다.
상기 뱅크 활성화 여부 판단부(150)는 상기 제 1 내지 제 8 뱅크(301~308) 중 어느 하나의 뱅크라도 활성화되어 있으면 상기 아이들 신호(IDLE)를 디스에이블시킨다. 상기 뱅크 활성화 여부 판단부(150)는 상기 제 1 내지 제 8 뱅크(301~308)가 모두 비활성화되어 있으면 상기 아이들 신호(IDLE)를 인에이블시킨다. 예를 들어, 상기 뱅크 활성화 여부 판단부(150)는 상기 제 1 내지 제 8 뱅크 액티브 신호(RACT<0:7>) 중 하나라도 인에이블되면 상기 아이들 신호(IDLE)를 디스에이블시킨다. 상기 뱅크 활성화 여부 판단부(150)는 상기 제 1 내지 제 8 뱅크 액티브 신호(RACT<0:7>)가 모두 디스에이블되면 상기 아이들 신호(IDLE)를 인에이블시킨다.
상기 리프레쉬 카운터(160)는 상기 올 뱅크 리프레쉬 지시 신호(AFACT)에 응답하여 상기 제 1 내지 제 8 리프레쉬 카운팅 신호(FACT<0:7>)를 생성한다. 예를 들어, 상기 리프레쉬 카운터(160)는 상기 올 뱅크 리프레쉬 지시 신호(AFACT)가 인에이블되면 상기 제 1 내지 제 8 리프레쉬 카운팅 신호(FACT<0:7>)를 카운팅시킨다. 즉, 상기 리프레쉬 카운터(160)는 상기 올 뱅크 리프레쉬 지시 신호(AFACT)가 인에이블되면 상기 제 1 내지 제 8 리프레쉬 카운팅 신호(FACT<0:7>)를 순차적으로 인에이블시킨다.
상기 리프레쉬 판단부(120)는 도 3에 도시된 바와 같이, 제 1 내지 제 3 낸드 게이트(ND1, ND2, ND3), 및 제 1 내지 제 4 인버터(IV1, IV2, IV3, IV4)를 포함한다. 상기 제 1 낸드 게이트(ND1)는 상기 리프레쉬 제어 신호(REF_c) 및 상기 아이들 신호(IDLE)를 입력 받는다. 상기 제 1 인버터(IV1)는 상기 제 1 낸드 게이트(ND1)의 출력 신호를 입력 받는다. 상기 제 2 낸드 게이트(ND2)는 상기 제 1 인버터(IV1)의 출력 신호 및 상기 리프레쉬 신호(REF)를 입력 받는다. 상기 제 2 인버터(IV2)는 상기 리프레쉬 제어 신호(REF_c)를 입력 받는다. 상기 제 3 낸드 게이트(ND3)는 상기 리프레쉬 신호(REF) 및 상기 제 2 인버터(IV2)의 출력 신호를 입력 받는다. 상기 제 3 인버터(IV3)는 상기 제 2 낸드 게이트(ND2)의 출력 신호를 입력 받아 상기 올 뱅크 리프레쉬 지시 신호(AFACT)를 출력한다, 상기 제 4 인버터(IV4)는 상기 제 3 낸드 게이트(ND3)의 출력 신호를 입력 받아 상기 싱글 뱅크 리프레쉬 지시 신호(REFACT)를 출력한다.
상기 뱅크 액티브 제어부(130)는 도 4에 도시된 바와 같이, 제 1 내지 제 8 예비 뱅크 액티브 제어부(131, 132, 133, 134, 135, 136, 137, 138)를 포함한다. 상기 제 1 내지 제 8 예비 뱅크 액티브 제어부(131~138) 각각은 입력되고 출력되는 신호만 다를 뿐 그 구성은 동일할 수 있다. 그러므로, 상기 제 1 예비 뱅크 액티브 제어부(131)의 구성을 설명함으로써, 나머지 예비 뱅크 액티브 제어부(132~138)의 구성 설명을 대신한다.
상기 제 1 예비 뱅크 액티브 제어부(131)는 상기 액티브 신호(ACT)가 인에이블되고 상기 제 1 뱅크 어드레스(BA<0>)가 인에이블되거나 상기 제 1 리프레쉬 카운팅 신호(FACT<0>)가 인에이블되면 상기 제 1 예비 뱅크 액티브 신호(ACT_pre<0>)를 인에이블시켜 래치하고 출력한다. 상기 제 1 예비 뱅크 액티브 제어부(131)는 상기 프리차지 신호(PCG)가 인에이블되면 상기 제1 예비 뱅크 액티브 신호(ACT_pre<0>)를 디스에이블시켜 래치하고 출력한다.
상기 제 1 예비 뱅크 액티브 제어부(131)는 제 4 낸드 게이트(ND4), 제 5 내지 제 8 인버터(IV5~IV8), 제 1 노어 게이트(NOR1), 및 제 1 및 제 2 트랜지스터(T1, T2)를 포함한다. 상기 제 4 낸드 게이트(ND4)는 상기 액티브 신호(ACT) 및 상기 제 1 뱅크 어드레스(BA<0>)를 입력 받는다. 상기 제 5 인버터(IV5)는 상기 제 4 낸드 게이트(ND4)의 출력 신호를 입력 받는다. 상기 제 1 노어 게이트(NOR1)는 상기 제 5 인버터(IV5)의 출력 신호 및 상기 제 1 리프레쉬 카운팅 신호(FACT<0>)를 입력 받는다. 상기 제 6 인버터(IV6)는 상기 제 1 노어 게이트(NOR1)의 출력 신호를 입력 받는다. 상기 제 1 트랜지스터(T1)는 게이트에 상기 제 6 인버터(IV6)의 출력 신호를 입력 받고 소오스에 접지단(VSS)이 연결된다. 상기 제 2 트랜지스터(T2)는 게이트에 상기 프리차지 신호(PCG)를 입력 받고 소오스에 외부 전압(VDD)을 인가 받으며 드레인에 상기 제 1 트랜지스터(T1)의 드레인이 연결된다. 상기 제 7 인버터(IV7)는 상기 제 1 및 제 2 트랜지스터(T1, T2)의 각 드레인이 연결된 노드에서 출력된 신호를 입력 받아 상기 제 1 예비 뱅크 액티브 신호(ACT_pre<0>)로서 출력한다. 상기 제 8 인버터(IV8)는 상기 제 7 인버터(IV7)의 출력 신호를 입력 받아 상기 제 7 인버터(IV7)의 입력 신호로서 출력한다. 이때, 상기 제 1 트랜지스터(T1)는 엔모스 트랜지스터로 구현될 수 있고, 상기 제 2 트랜지스터(T2)는 피모스 트랜지스터로 구현될 수 있다.
상기 제 2 예비 뱅크 액티브 제어부(132)는 상기 액티브 신호(ACT)가 인에이블되고 상기 제 2 뱅크 어드레스(BA<1>)가 인에이블되거나 상기 제 2 리프레쉬 카운팅 신호(FACT<1>)가 인에이블되면 상기 제 2 예비 뱅크 액티브 신호(ACT_pre<1>)를 인에이블시켜 래치하고 출력한다. 상기 제 2 예비 뱅크 액티브 제어부(132)는 상기 프리차지 신호(PCG)가 인에이블되면 상기 제2 예비 뱅크 액티브 신호(ACT_pre<1>)를 디스에이블시켜 래치하고 출력한다.
상기 제 3 예비 뱅크 액티브 제어부(133)는 상기 액티브 신호(ACT)가 인에이블되고 상기 제 3 뱅크 어드레스(BA<2>)가 인에이블되거나 상기 제 3 리프레쉬 카운팅 신호(FACT<2>)가 인에이블되면 상기 제 3 예비 뱅크 액티브 신호(ACT_pre<2>)를 인에이블시켜 래치하고 출력한다. 상기 제 3 예비 뱅크 액티브 제어부(133)는 상기 프리차지 신호(PCG)가 인에이블되면 상기 제3 예비 뱅크 액티브 신호(ACT_pre<2>)를 디스에이블시켜 래치하고 출력한다.
상기 제 4 예비 뱅크 액티브 제어부(134)는 상기 액티브 신호(ACT)가 인에이블되고 상기 제 4 뱅크 어드레스(BA<3>)가 인에이블되거나 상기 제 4 리프레쉬 카운팅 신호(FACT<3>)가 인에이블되면 상기 제 4 예비 뱅크 액티브 신호(ACT_pre<3>)를 인에이블시켜 래치하고 출력한다. 상기 제 4 예비 뱅크 액티브 제어부(134)는 상기 프리차지 신호(PCG)가 인에이블되면 상기 제4 예비 뱅크 액티브 신호(ACT_pre<3>)를 디스에이블시켜 래치하고 출력한다.
상기 제 5 예비 뱅크 액티브 제어부(135)는 상기 액티브 신호(ACT)가 인에이블되고 상기 제 5 뱅크 어드레스(BA<4>)가 인에이블되거나 상기 제 5 리프레쉬 카운팅 신호(FACT<4>)가 인에이블되면 상기 제 5 예비 뱅크 액티브 신호(ACT_pre<4>)를 인에이블시켜 래치하고 출력한다. 상기 제 5 예비 뱅크 액티브 제어부(135)는 상기 프리차지 신호(PCG)가 인에이블되면 상기 제5 예비 뱅크 액티브 신호(ACT_pre<4>)를 디스에이블시켜 래치하고 출력한다.
상기 제 6 예비 뱅크 액티브 제어부(136)는 상기 액티브 신호(ACT)가 인에이블되고 상기 제 6 뱅크 어드레스(BA<5>)가 인에이블되거나 상기 제 6 리프레쉬 카운팅 신호(FACT<5>)가 인에이블되면 상기 제 6 예비 뱅크 액티브 신호(ACT_pre<5>)를 인에이블시켜 래치하고 출력한다. 상기 제 6 예비 뱅크 액티브 제어부(136)는 상기 프리차지 신호(PCG)가 인에이블되면 상기 제6 예비 뱅크 액티브 신호(ACT_pre<5>)를 디스에이블시켜 래치하고 출력한다.
상기 제 7 예비 뱅크 액티브 제어부(137)는 상기 액티브 신호(ACT)가 인에이블되고 상기 제 7 뱅크 어드레스(BA<6>)가 인에이블되거나 상기 제 7 리프레쉬 카운팅 신호(FACT<6>)가 인에이블되면 상기 제 7 예비 뱅크 액티브 신호(ACT_pre<6>)를 인에이블시켜 래치하고 출력한다. 상기 제 7 예비 뱅크 액티브 제어부(137)는 상기 프리차지 신호(PCG)가 인에이블되면 상기 제7 예비 뱅크 액티브 신호(ACT_pre<6>)를 디스에이블시켜 래치하고 출력한다.
상기 제 8 예비 뱅크 액티브 제어부(138)는 상기 액티브 신호(ACT)가 인에이블되고 상기 제 8 뱅크 어드레스(BA<7>)가 인에이블되거나 상기 제 8 리프레쉬 카운팅 신호(FACT<7>)가 인에이블되면 상기 제 8 예비 뱅크 액티브 신호(ACT_pre<7>)를 인에이블시켜 래치하고 출력한다. 상기 제 8 예비 뱅크 액티브 제어부(138)는 상기 프리차지 신호(PCG)가 인에이블되면 상기 제8 예비 뱅크 액티브 신호(ACT_pre<7>)를 디스에이블시켜 래치하고 출력한다.
상기 싱글 뱅크 리프레쉬 제어부(140)는 도 5에 도시된 바와 같이, 제 1 내지 제 8 싱글 뱅크 리프레쉬 신호 출력부(141, 142, 143, 144, 145, 146, 147, 148)를 포함한다. 상기 제 1 내지 제 8 싱글 뱅크 리프레쉬 신호 출력부(141~148) 각각은 입력되고 출력되는 신호만 다를 뿐 그 구성은 동일할 수 있다. 그러므로, 상기 제 1 싱글 뱅크 리프레쉬 신호 출력부(141)의 구성을 설명함으로써, 나머지 싱글 뱅크 리프레쉬 출력부(142~148)의 구성 설명을 대신한다.
상기 제 1 싱글 뱅크 리프레쉬 신호 출력부(141)는 상기 싱글 뱅크 리프레쉬 지시 신호(REFACT)가 인에이블되고 상기 제 1 뱅크 어드레스(BA<0>)가 인에이블되면 상기 제 1 싱글 뱅크 리프레쉬 신호(SB_REF<0>)를 인에이블시켜 래치하고 출력한다. 이때, 상기 제 1 싱글 뱅크 리프레쉬 신호 출력부(141)는 상기 제 1 예비 뱅크 액티브 신호(ACT_pre<0>)가 인에이블되어 있다면, 상기 제 1 싱글 뱅크 리프레쉬 신호(SB_REF<0>)가 인에이블되는 것을 방지한다. 즉 상기 제 1 싱글 뱅크 리프레쉬 신호(SB_REF<0>)는 상기 제 1 예비 뱅크 액티브 신호(ACT_pre<0>)가 인에이블되면 디스에이블된다.
상기 제 1 싱글 뱅크 리프레쉬 신호 출력부(141)는 제 5 및 제 6 낸드 게이트(ND5, ND6), 제 9 내지 제 13 인버터(IV9, IV10, IV11, IV12, IV13), 및 제 3 및 제 4 트랜지스터(N3, N4)를 포함한다. 상기 제 5 낸드 게이트(ND5)는 상기 싱글 리프레쉬 지시 신호(REFACT) 및 상기 제 1 뱅크 어드레스(BA<0>)를 입력 받는다. 상기 제 9 인버터(IV9)는 상기 제 5 낸드 게이트(ND5)의 출력 신호를 입력 받는다. 상기 제 3 트랜지스터(T3)는 게이트에 상기 제 9 인버터(IV9)의 출력 신호를 입력 받고 소오스에 접지단(VSS)이 연결된다. 상기 제 4 트랜지스터(T4)는 게이트에 상기 프리차지 신호(PCG)를 입력 받고 소오스에 외부 전압(VDD)이 인가되며 드레인에 상기 제 3 트랜지스터(T3)의 드레인이 연결된다. 상기 제 10 인버터(IV10)는 상기 제 3 및 제 4 트랜지스터(T3, T4)의 각 드레인이 연결된 노드의 출력 신호를 입력 받는다. 상기 제 11 인버터(IV11)는 상기 제 10 인버터(IV10)의 출력 신호를 입력 받아 상기 제 10 인버터(IV10)의 출력 신호로서 출력한다. 상기 제 12 인버터(IV12)는 상기 제 1 예비 뱅크 액티브 신호(ACT_pre<0>)를 입력 받는다. 상기 제 6 낸드 게이트(ND6)는 상기 제 10 인버터(IV10) 및 상기 제 12 인버터(IV12)의 출력 신호를 입력 받는다. 상기 제 13 인버터(IV13)는 상기 제 6 낸드 게이트(ND6)의 출력 신호를 입력 받아 상기 제 1 싱글 뱅크 리프레쉬 신호(SB_REF<0>)를 출력한다.
상기 제 2 싱글 뱅크 리프레쉬 신호 출력부(142)는 상기 싱글 뱅크 리프레쉬 지시 신호(REFACT)가 인에이블되고 상기 제 2 뱅크 어드레스(BA<1>)가 인에이블되면 상기 제 2 싱글 뱅크 리프레쉬 신호(SB_REF<1>)를 인에이블시켜 래치하고 출력한다. 이때, 상기 제 2 싱글 뱅크 리프레쉬 신호 출력부(142)는 상기 제 2 예비 뱅크 액티브 신호(ACT_pre<1>)가 인에이블되어 있다면, 상기 제 2 싱글 뱅크 리프레쉬 신호(SB_REF<1>)가 인에이블되는 것을 방지한다. 즉 상기 제 2 싱글 뱅크 리프레쉬 신호(SB_REF<1>)는 상기 제 2 예비 뱅크 액티브 신호(ACT_pre<1>)가 인에이블되면 디스에이블된다.
상기 제 3 싱글 뱅크 리프레쉬 신호 출력부(143)는 상기 싱글 뱅크 리프레쉬 지시 신호(REFACT)가 인에이블되고 상기 제 3 뱅크 어드레스(BA<2>)가 인에이블되면 상기 제 3 싱글 뱅크 리프레쉬 신호(SB_REF<2>)를 인에이블시켜 래치하고 출력한다. 이때, 상기 제 3 싱글 뱅크 리프레쉬 신호 출력부(143)는 상기 제 3 예비 뱅크 액티브 신호(ACT_pre<2>)가 인에이블되어 있다면, 상기 제 3 싱글 뱅크 리프레쉬 신호(SB_REF<2>)가 인에이블되는 것을 방지한다. 즉 상기 제 3 싱글 뱅크 리프레쉬 신호(SB_REF<2>)는 상기 제 3 예비 뱅크 액티브 신호(ACT_pre<2>)가 인에이블되면 디스에이블된다.
상기 제 4 싱글 뱅크 리프레쉬 신호 출력부(144)는 상기 싱글 뱅크 리프레쉬 지시 신호(REFACT)가 인에이블되고 상기 제 4 뱅크 어드레스(BA<3>)가 인에이블되면 상기 제 4 싱글 뱅크 리프레쉬 신호(SB_REF<3>)를 인에이블시켜 래치하고 출력한다. 이때, 상기 제 4 싱글 뱅크 리프레쉬 신호 출력부(144)는 상기 제 4 예비 뱅크 액티브 신호(ACT_pre<3>)가 인에이블되어 있다면, 상기 제 4 싱글 뱅크 리프레쉬 신호(SB_REF<3>)가 인에이블되는 것을 방지한다. 즉 상기 제 4 싱글 뱅크 리프레쉬 신호(SB_REF<3>)는 상기 제 4 예비 뱅크 액티브 신호(ACT_pre<3>)가 인에이블되면 디스에이블된다.
상기 제 5 싱글 뱅크 리프레쉬 신호 출력부(145)는 상기 싱글 뱅크 리프레쉬 지시 신호(REFACT)가 인에이블되고 상기 제 5 뱅크 어드레스(BA<4>)가 인에이블되면 상기 제 5 싱글 뱅크 리프레쉬 신호(SB_REF<4>)를 인에이블시켜 래치하고 출력한다. 이때, 상기 제 5 싱글 뱅크 리프레쉬 신호 출력부(145)는 상기 제 5 예비 뱅크 액티브 신호(ACT_pre<4>)가 인에이블되어 있다면, 상기 제5 싱글 뱅크 리프레쉬 신호(SB_REF<4>)가 인에이블되는 것을 방지한다. 즉 상기 제 5 싱글 뱅크 리프레쉬 신호(SB_REF<4>)는 상기 제 5 예비 뱅크 액티브 신호(ACT_pre<4>)가 인에이블되면 디스에이블된다.
상기 제 6 싱글 뱅크 리프레쉬 신호 출력부(146)는 상기 싱글 뱅크 리프레쉬 지시 신호(REFACT)가 인에이블되고 상기 제 6 뱅크 어드레스(BA<5>)가 인에이블되면 상기 제 6 싱글 뱅크 리프레쉬 신호(SB_REF<5>)를 인에이블시켜 래치하고 출력한다. 이때, 상기 제 6 싱글 뱅크 리프레쉬 신호 출력부(146)는 상기 제 6 예비 뱅크 액티브 신호(ACT_pre<5>)가 인에이블되어 있다면, 상기 제 6 싱글 뱅크 리프레쉬 신호(SB_REF<5>)가 인에이블되는 것을 방지한다. 즉 상기 제 6 싱글 뱅크 리프레쉬 신호(SB_REF<5>)는 상기 제 6 예비 뱅크 액티브 신호(ACT_pre<5>)가 인에이블되면 디스에이블된다.
상기 제 7 싱글 뱅크 리프레쉬 신호 출력부(147)는 상기 싱글 뱅크 리프레쉬 지시 신호(REFACT)가 인에이블되고 상기 제 7 뱅크 어드레스(BA<6>)가 인에이블되면 상기 제 7 싱글 뱅크 리프레쉬 신호(SB_REF<6>)를 인에이블시켜 래치하고 출력한다. 이때, 상기 제 7 싱글 뱅크 리프레쉬 신호 출력부(147)는 상기 제 7 예비 뱅크 액티브 신호(ACT_pre<6>)가 인에이블되어 있다면, 상기 제 7 싱글 뱅크 리프레쉬 신호(SB_REF<6>)가 인에이블되는 것을 방지한다. 즉 상기 제 7 싱글 뱅크 리프레쉬 신호(SB_REF<6>)는 상기 제 7 예비 뱅크 액티브 신호(ACT_pre<6>)가 인에이블되면 디스에이블된다.
상기 제 8 싱글 뱅크 리프레쉬 신호 출력부(148)는 상기 싱글 뱅크 리프레쉬 지시 신호(REFACT)가 인에이블되고 상기 제 8 뱅크 어드레스(BA<7>)가 인에이블되면 상기 제 8 싱글 뱅크 리프레쉬 신호(SB_REF<7>)를 인에이블시켜 래치하고 출력한다. 이때, 상기 제 8 싱글 뱅크 리프레쉬 신호 출력부(148)는 상기 제 8 예비 뱅크 액티브 신호(ACT_pre<7>)가 인에이블되어 있다면, 상기 제 8 싱글 뱅크 리프레쉬 신호(SB_REF<7>)가 인에이블되는 것을 방지한다. 즉 상기 제 8 싱글 뱅크 리프레쉬 신호(SB_REF<7>)는 상기 제 8 예비 뱅크 액티브 신호(ACT_pre<7>)가 인에이블되면 디스에이블된다.
상기 뱅크 활성화 여부 판단부(150)는 도 6에 도시된 바와 같이, 제 2 노어 게이트(NOR2)를 포함할 수 있다. 상기 제 2 노어 게이트(NOR2)는 상기 제 1 내지 제 8 뱅크 액티브 신호(RACT<0>, RACT<1>, RACT<2>, RACT<3>, RACT<4>, RACT<5>, RACT<6>, RACT<7>)를 입력 받아 상기 아이들 신호(IDLE)를 출력한다. 상기 제 2 노어 게이트(NOR2)는 상기 제 1 내지 제 8 뱅크 액티브 신호(RACT<0:7>)가 모두 로우 레벨로 디스에이블된 경우 상기 아이들 신호(IDLE)를 하이 레벨로 인에이블시킨다. 또한 상기 제 2 노어 게이트(NOR2)는 상기 제 1 내지 제 8 뱅크 액티브 신호(RACT<0:7>) 중 하나라도 하이 레벨로 인에이블되면 상기 아이들 신호(IDLE)를 로우 레벨로 디스에이블시킨다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
도 2을 참조하면, 커맨드 디코더(110)는 커맨드(CMD)를 디코딩하여 액티브 신호(ACT), 리프레쉬 신호(REF), 및 프리차지 신호(PCG)를 생성한다.
첫번째, 액티브 동작시, 상기 커맨드 디코더(110)는 상기 커맨드(CMD)를 디코딩하여 상기 액티브 신호(ACT)를 인에이블시킨다.
뱅크 액티브 제어부(130)는 상기 액티브 신호(ACT)가 인에이블되면 제 1 내지 제 8 뱅크 어드레스(BA<0:7>)에 응답하여 제 1 내지 제 8 예비 뱅크 액티브 신호(ACT_pre<0:7>)를 생성한다. 예를 들어, 상기 뱅크 액티브 제어부(130)는 상기 액티브 신호(ACT)가 인에이블되면 상기 제 1 내지 제 8 뱅크 어드레스(BA<0:7>)를 상기 제 1 내지 제 8 예비 뱅크 액티브 신호(ACT_pre<0:7>)로서 출력한다.
도 1의 신호 조합부(200)는 상기 제 1 내지 제 8 예비 뱅크 액티브 신호(ACT_pre<0:7>)를 제 1 내지 제 8 뱅크 액티브 신호(RACT<0:7>)로서 출력한다. 이때, 상기 제 1 내지 제 8 뱅크 액티브 신호(RACT<0:7>)에 응답하여 제 1 내지 제 8 뱅크(301~308)는 선택적으로 활성화된다.
두번째, 리프레시 동작시 상기 커맨드 디코더(110)가 상기 커맨드(CMD)를 디코딩하여 상기 리프레쉬 신호(REF)를 인에이블시킨다.
리프레쉬 동작시 리프레쉬 판단부(120)는 리프레쉬 제어 신호(REF_c)에 응답하여 올 뱅크 리프레쉬 동작 또는 싱글 뱅크 리프레쉬 동작을 선택한다. 이때, 상기 리프레쉬 동작 판단부(120)는 상기 제 1 내지 제 8 뱅크(301~308) 중 하나라도 활성화된 뱅크가 있다면 상기 올 뱅크 리프레시 동작이 수행되지 못하도록 방지한다. 예를 들어, 상기 리프레쉬 동작 판단부(120)는 상기 리프레쉬 신호(REF)가 인에이블되고 상기 리프레쉬 제어 신호(REF_c)가 인에이블되며 아이들 신호(IDLE)가 인에이블되면 상기 올 뱅크 리프레쉬 지시 신호(AFACT)를 인에이블시킨다. 상기 리프레쉬 동작 판단부(120)는 상기 리프레쉬 신호(REF)가 인에이블되고 상기 리프레쉬 제어 신호(REF_c)가 인에이블되더라도 상기 아이들 신호(IDLE)가 디스에이블되면 상기 올 뱅크 리프레쉬 지시 신호(AFACT)를 디스에이블시킨다. 이때, 상기 아이들 신호(IDLE)는 뱅크 활성화 여부 판단부(150)에서 생성된다. 상기 뱅크 활성화 여부 판단부(150)는 상기 제 1 내지 제 8 뱅크 액티브 신호(RACT<0:7>)가 모두 디스에이블된 경우 즉, 상기 제 1 내지 제 8 뱅크(301~308)가 모두 비활성화된 경우 상기 아이들 신호(IDLE)를 인에이블시킨다. 한편, 상기 뱅크 활성화 여부 판단부(150)는 상기 제 1 내지 제 8 뱅크 액티브 신호(RACT<0:7>) 중 하나라도 인에이블된 경우 즉, 상기 제 1 내지 제 8 뱅크(301~308) 중 하나라도 활성화되면 상기 아이들 신호(IDLE)를 디스에이블시킨다.
상기 올 뱅크 리프레쉬 지시 신호(AFACT)가 디스에이블되면 리프레쉬 카운터(160)가 동작하지 않으므로, 올 뱅크 리프레쉬 동작의 수행이 중지된다.
만약, 상기 올 뱅크 리프레쉬 지시 신호(AFACT)가 인에이블되어 올 뱅크 리프레쉬 동작이 수행될 때를 설명한다.
상기 올 뱅크 리프레쉬 지시 신호(AFACT)가 인에이블되면 상기 리프레쉬 카운터(160)가 제 1 내지 제 8 리프레쉬 카운팅 신호(FACT<0:7>)를 카운팅하여 순차적으로 인에이블시킨다.
상기 뱅크 액티브 제어부(130)는 올 뱅크 리프레쉬 동작시 상기 제 1 내지 제 8 리프레쉬 카운팅 신호(FACT<0:7>)에 응답하여 상기 제 1 내지 제 8 예비 뱅크 액티브 신호(ACT_pre<0:7>)를 생성한다. 예를 들어, 상기 뱅크 액티브 제어부(130)는 올 뱅크 리프레쉬 동작시 상기 제 1 내지 제 8 리프레쉬 카운팅 신호(FACT<0:7>)를 상기 제 1 내지 제 8 예비 뱅크 액티브 신호(ACT_pre<0:7>)로서 출력한다.
상기 신호 조합부(200)는 상기 제 1 내지 제 8 예비 뱅크 액티브 신호(ACT_pre<0:7>)를 상기 제 1 내지 제 8 뱅크 액티브 신호(RACT<0:7>)로서 출력한다. 상기 제 1 내지 제 8 뱅크(301~308)는 상기 제 1 내지 제 8 뱅크 액티브 신호(RACT<0:7>)에 응답하여 선택적으로 활성화된다. 즉, 올 뱅크 리프레쉬 동작시 카운팅되는 상기 제 1 내지 제 8 리프레쉬 카운팅 신호(FACT<0:7>)에 응답하여 상기 제 1 내지 제 8 뱅크(301~308)는 순차적으로 활성화되며, 반도체 메모리 장치는 올 뱅크 리프레쉬 동작을 수행한다.
싱글 뱅크 리프레쉬 동작시 상기 리프레쉬 판단부(120)는 상기 싱글 뱅크 리프레쉬 지시 신호(REFACT)를 인에이블시킨다. 예를 들어, 상기 리프레쉬 판단부(120)는 상기 리프레쉬 신호(REF)가 인에이블되고 상기 리프레쉬 제어 신호(REF_c)가 디스에이블되면 상기 싱글 뱅크 리프레쉬 지시 신호(REFACT)를 인에이블시킨다.
싱글 뱅크 리프레쉬 제어부(140)는 상기 싱글 뱅크 리프레쉬 지시 신호(REFACT)가 인에이블되면 상기 제 1 내지 제 8 뱅크 어드레스(BA<0:7>)를 제 1 내지 제 8 싱글 뱅크 리프레쉬 신호(SB_REF<0:7>)로서 출력한다. 이때, 상기 제 1 내지 제 8 예비 뱅크 액티브 신호(ACT_pre<0:7>) 중 인에이블된 신호가 존재하면 그에 해당하는 싱글 뱅크 리프레쉬 신호(SB_REF<0:7>)가 인에이블되는 것을 방지한다. 예를 들어, 상기 싱글 뱅크 리프레쉬 제어부(140)는 상기 싱글 뱅크 리프레쉬 지시 신호(REFACT)가 인에이블되고 상기 제 1 내지 제 8 뱅크 어드레스(BA<0:7>) 중 제 1 뱅크 어드레스(BA<0>)가 인에이블되면 상기 제 1 싱글 뱅크 리프레쉬 신호(SB_REF<0>)는 인에이블된다. 이때, 상기 제 1 예비 뱅크 액티브 시호(ACT_pre<0>)가 인에이블되어 있다면 상기 제 1 싱글 뱅크 리프레쉬 신호(SB_REF<0>)는 인에이블되지 못하고 디스에이블된다. 만약, 상기 싱글 뱅크 리프레쉬 제어부(140)는 상기 싱글 뱅크 리프레쉬 지시 신호(REFACT)가 인에이블되고 상기 제 1 뱅크 어드레스(BA<0>)가 인에이블되며, 상기 제 1 예비 뱅크 액티브 신호(ACT_pre<0>)를 제외한 나머지 예비 뱅크 액티브 신호(ACT_pre<1:7>)가 인에이블되었다면 상기 제 1 싱글 뱅크 리프레쉬 신호(SB_REF<0>)는 인에이블된다.
싱글 뱅크 리프레쉬 동작시 먼저 활성화된 뱅크에 싱글 뱅크 리프레쉬 동작을 수행하라는 싱글 뱅크 리프레쉬 신호의 입력을 방지한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 올 뱅크 리프레쉬 동작이 모든 뱅크가 비활성화된 경우에만 실시하도록 구성된다. 또한, 본 발명의 실시예에 따른 반도체 메모리 장치는 싱글 뱅크 리프레쉬 동작이 먼저 활성화된 뱅크에 다시 활성화 동작을 지시하는 싱글 뱅크 리프레쉬 신호의 입력을 방지한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (18)
- 커맨드, 리프레쉬 제어 신호, 및 뱅크 액티브 신호에 응답하여 예비 뱅크 액티브 신호 및 싱글 뱅크 리프레쉬 신호를 생성하는 액티브 제어부; 및
상기 예비 뱅크 액티브 신호 및 상기 싱글 뱅크 리프레쉬 신호 중 어느 하나라도 인에이블되면 상기 뱅크 액티브 신호를 인에이블시키는 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 액티브 제어부는
리프레쉬 동작을 수행하도록 하는 상기 커맨드가 입력되면 상기 리프레쉬 제어 신호에 응답하여 올 뱅크 리프레쉬 동작 및 싱글 뱅크 리프레쉬 동작을 판단하고, 판단 결과에 따라 상기 예비 뱅크 액티브 신호 및 상기 싱글 뱅크 리프레쉬 신호 중 하나를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제 2 항에 있어서,
상기 액티브 제어부는
상기 올 뱅크 리프레쉬 동작시 상기 예비 뱅크 액티브 신호를 인에이블시키고, 상기 싱글 뱅크 리프레쉬 동작시 상기 싱글 뱅크 리프레쉬 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 3 항에 있어서,
상기 액티브 제어부는
상기 판단 결과가 상기 올 뱅크 리프레쉬 동작일지라도 상기 뱅크 액티브 신호가 인에이블된 상태라면 상기 예비 뱅크 액티브 신호가 인에이블되는 것을 방지하는 것을 특징으로 하는 반도체 메모리 장치. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 4 항에 있어서,
상기 액티브 제어부는
상기 커맨드를 디코딩하여 리프레쉬 신호를 생성하는 커맨드 디코더,
상기 리프레쉬 신호, 및 상기 리프레쉬 제어 신호에 응답하여 상기 올 뱅크 리프레쉬 동작 또는 상기 싱글 뱅크 리프레쉬 동작을 판단하고, 아이들 신호에 응답하여 상기 올 뱅크 리프레쉬 동작시 상기 예비 뱅크 액티브 신호가 인에이블되는 것을 방지하는 리프레쉬 판단부, 및
상기 뱅크 액티브 신호의 인에이블 여부를 판단하여 상기 아이들 신호를 생성하는 뱅크 활성화 여부 판단부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 복수개의 뱅크; 및
커맨드에 응답하여 리프레쉬 동작 및 액티브 동작을 판단하고, 리프레쉬 동작일 경우 리프레쉬 제어 신호에 응답하여 올 뱅크 리프레쉬 동작 또는 싱글 뱅크 리프레쉬 동작을 결정하며, 상기 복수개의 뱅크 중 어느 하나라도 활성화되었을 경우 상기 올 뱅크 리프레쉬 동작의 수행을 방지하는 액티브 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 6 항에 있어서,
상기 올 뱅크 리프레쉬 동작은 상기 복수개의 뱅크 모두를 리프레쉬하는 것이고, 상기 싱글 뱅크 리프레쉬 동작은 상기 복수개의 뱅크 중 하나를 리프레쉬하는 것을 특징으로 하는 반도체 메모리 장치. - ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제 7 항에 있어서,
상기 액티브 제어부는
상기 싱글 뱅크 리프레쉬 동작시 상기 복수개의 뱅크 중 활성화된 뱅크와 리프레쉬 동작을 수행할 뱅크가 다른 경우 상기 싱글 뱅크 리프레쉬 동작을 수행하도록 하고,
상기 싱글 뱅크 리프레쉬 동작시 상기 복수개의 뱅크 중 활성화된 뱅크와 리프레쉬 동작을 수행할 뱅크가 동일한 경우 상기 싱글 뱅크 리프레쉬 동작의 수행을 방지하는 것을 특징으로 하는 반도체 메모리 장치. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 8 항에 있어서,
상기 액티브 제어부는
상기 커맨드, 상기 리프레쉬 제어 신호, 복수개의 뱅크 어드레스, 및 복수개의 뱅크 액티브 신호에 응답하여 복수개의 예비 뱅크 액티브 신호 및 복수개의 싱글 뱅크 리프레쉬 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 9 항에 있어서,
상기 복수개의 뱅크는 상기 복수개의 뱅크 액티브 신호에 응답하여 활성화되며,
상기 복수개의 예비 뱅크 액티브 신호를 상기 복수개의 뱅크 액티브 신호로서 출력하거나 상기 복수개의 싱글 뱅크 리프레쉬 신호를 상기 복수개의 뱅크 액티브 신호로서 출력하는 신호 조합부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치. - ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제 10 항에 있어서,
상기 액티브 제어부는
상기 커맨드를 디코딩하여 액티브 신호, 리프레쉬 신호, 및 프리차지 신호를 생성하는 커맨드 디코더,
상기 리프레쉬 신호, 상기 리프레쉬 제어 신호, 아이들 신호에 응답하여 올 뱅크 리프레쉬 지시 신호 및 싱글 뱅크 리프레쉬 지시 신호 중 하나를 인에이블시키는 리프레쉬 판단부,
상기 액티브 신호, 상기 복수개의 뱅크 어드레스, 복수개의 리프레쉬 카운팅 신호, 및 상기 프리차지 신호에 응답하여 상기 복수개의 예비 뱅크 액티브 신호를 생성하는 뱅크 액티브 제어부,
상기 싱글 뱅크 리프레쉬 지시 신호, 상기 복수개의 뱅크 어드레스, 상기 복수개의 예비 뱅크 액티브 신호에 응답하여 상기 복수개의 싱글 뱅크 리프레쉬 신호를 생성하는 싱글 뱅크 리프레쉬 제어부,
상기 복수개의 뱅크 액티브 신호에 응답하여 상기 아이들 신호를 생성하는 뱅크 활성화 여부 판단부, 및
상기 올 뱅크 리프레쉬 지시 신호에 응답하여 상기 복수개의 리프레쉬 카운팅 신호를 카운팅하는 리프레쉬 카운터를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 11 항에 있어서,
상기 리프레쉬 판단부는
상기 리프레쉬 신호, 상기 리프레쉬 제어 신호, 및 상기 아이들 신호가 모두 인에이블되면 상기 올 뱅크 리프레쉬 신호를 인에이블시키고,
상기 리프레쉬 신호가 인에이블되고 상기 리프레쉬 제어 신호가 디스에이블되면 상기 싱글 뱅크 리프레쉬 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 11 항에 있어서,
상기 뱅크 액티브 제어부는
상기 액티브 신호가 인에이블되면 상기 복수개의 뱅크 어드레스를 상기 복수개의 예비 뱅크 액티브 신호로서 래치하고 출력하며,
상기 복수개의 리프레쉬 카운팅 신호가 카운팅되면 상기 복수개의 리프레쉬 카운팅 신호를 상기 복수개의 예비 뱅크 액티브 신호로서 래치하고 출력하며,
상기 프리차지 신호가 인에이블되면 래치된 상기 복수개의 예비 뱅크 액티브 신호를 모두 초기화시키는 것을 특징으로 하는 반도체 메모리 장치. - ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제 11 항에 있어서,
상기 싱글 뱅크 리프레쉬 제어부는
상기 싱글 뱅크 리프레쉬 지시 신호가 인에이블되면 상기 복수개의 뱅크 어드레스를 상기 복수개의 싱글 뱅크 리프레쉬 신호로서 래치하고 출력하되,
상기 복수개의 예비 뱅크 액티브 신호 중 인에이블된 예비 뱅크 액티브 신호와 동일한 뱅크에 입력되는 상기 싱글 뱅크 리프레쉬 신호는 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제 11 항에 있어서,
상기 뱅크 활성화 여부 판단부는
상기 복수개의 뱅크 액티브 신호가 모두 디스에이블되면 상기 아이들 신호를 인에이블시키고, 상기 복수개의 뱅크 액티브 신호 중 하나라도 인에이블되면 상기 아이들 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치. - 액티브시 뱅크 어드레스에 응답하여 뱅크를 활성화시키는 예비 뱅크 액티브 신호를 생성하는 뱅크 액티브 제어부; 및
하나의 뱅크만을 리프레쉬시킬 경우 상기 뱅크 어드레스에 따라 리프레쉬시킬 뱅크를 선택하고, 리프레쉬 동작을 수행하게 하는 싱글 뱅크 리프레쉬 신호를 인에이블시키되, 리프레쉬 동작을 수행할 뱅크가 활성화되어 있다면 상기 싱글 뱅크 리프레쉬 신호를 디스에이블시키는 싱글 뱅크 리프레쉬 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제 16 항에 있어서,
상기 싱글 뱅크 리프레쉬 제어부는
싱글 뱅크 리프레쉬 지시 신호가 인에이블되면 상기 뱅크 어드레스를 상기 싱글 뱅크 리프레쉬 신호로서 출력하되, 상기 예비 뱅크 액티브 신호에 응답하여 상기 싱글 뱅크 리프레쉬 신호가 인에이블되는 것을 방지하는 것을 특징으로 하는 반도체 메모리 장치. - ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제 17 항에 있어서,
상기 싱글 뱅크 리프레쉬 제어부는
인에이블된 상기 예비 뱅크 액티브 신호와 동일한 뱅크를 지정하는 상기 뱅크 어드레스가 입력될 경우 상기 싱글 뱅크 리프레쉬 신호가 인에이블되는 것을 방지하는 것을 특징으로 하는 반도체 메모리 장치.
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |