KR102128475B1 - 반도체 메모리 장치 - Google Patents

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Abstract

리프레쉬 신호의 입력을 카운팅하여 기설정 횟수에 도달하면 스마트 리프레쉬 인에이블 신호를 생성하는 리프레쉬 카운팅부, 어드레스를 래치하고, 상기 스마트 리프레쉬 인에이블 신호가 인에이블되면 래치된 어드레스에 가산 연산 및 감산 연산을 수행하고 그 결과를 연산 어드레스로서 출력하는 어드레스 연산부, 및 상기 스마트 리프레쉬 인에이블 신호에 응답하여 상기 연산 어드레스 및 상기 어드레스 중 하나를 선택 어드레스로서 출력하는 어드레스 선택부를 포함한다.

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 전하를 저장하는 커패시터를 이용하여 데이터를 저장하도록 구성된다. 메모리 셀 즉, 커패시터에 축적된 전하의 양에 따라 메모리 셀의 데이터 값을 판별한다.
커패시터에 저장된 전하의 양은 누설 전류로 인하여 점차 작아질 수 있어, 일정 시간마다 재충전을 해야 한다. 반도체 메모리 장치에서는 이러한 커패시터의 재충전을 리프레쉬 동작이라 한다.
반도체 메모리 장치의 집적도가 높아지면서 신호 라인들 간의 거리와 메모리 셀 간의 거리가 좁아져, 리프레쉬 동작으로 빈번히 활성화되는 워드라인과 인접한 워드라인에 연결된 메모리 셀의 데이터가 손상될 수 있다.
본 발명은 데이터 손상을 예방할 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 리프레쉬 신호의 입력을 카운팅하여 기설정 횟수에 도달하면 스마트 리프레쉬 인에이블 신호를 생성하는 리프레쉬 카운팅부, 어드레스를 래치하고, 상기 스마트 리프레쉬 인에이블 신호가 인에이블되면 래치된 어드레스에 가산 연산 및 감산 연산을 수행하고 그 결과를 연산 어드레스로서 출력하는 어드레스 연산부, 및 상기 스마트 리프레쉬 인에이블 신호에 응답하여 상기 연산 어드레스 및 상기 어드레스 중 하나를 선택 어드레스로서 출력하는 어드레스 선택부를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 리프레쉬 신호가 기설정된 횟수만큼 인에이블되면 스마트 리프레쉬 인에이블 신호를 인에이블시키는 리프레쉬 카운팅부, 뱅크 어드레스 각각에 대응하여 어드레스를 각각 래치하고, 상기 스마트 리프레쉬 인에이블 신호에 응답하여 래치된 어드레스에 대해 가산 연산 및 감산 연산을 수행하여 연산 어드레스로서 순차적으로 출력하는 어드레스 연산부, 및 상기 스마트 리프레쉬 인에이블 신호에 응답하여 상기 연산 어드레스 및 상기 어드레스 중 하나를 선택 어드레스로서 출력하는 어드레스 선택부를 포함한다.
본 발명에 따른 반도체 메모리 장치는 데이터 손상을 예방할 수 있어 반도체 메모리 장치의 신뢰도를 향상시킬 수 있다.
도 1은 본 발명에 따른 반도체 메모리 장치의 구성도,
도 2는 도 1의 리프레쉬 카운팅부의 구성도,
도 3은 도 1의 어드레스 연산부의 구성도,
도 4는 도 3의 제어부의 구성도
도 5는 도 4의 오실레이터 제어부의 구성도,
도 6은 도 4의 가감 제어부의 구성도,
도 7은 도 4의 어드레스 래치부의 구성도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 1에 구성된 바와 같이, 리프레쉬 카운팅부(100), 어드레스 연산부(200), 및 어드레스 선택부(300)를 포함한다.
상기 리프레쉬 카운팅부(100)는 리프레쉬 신호(REF)가 인에이블되는 횟수를 카운팅하여 설정된 횟수를 경과하면 스마트 리프레쉬 인에이블 신호(SREF_en)를 생성한다. 예를 들어, 상기 리프레쉬 카운팅부는(100)는 상기 리프레쉬 신호(REF)가 8번 인에이블되면 상기 스마트 리프레쉬 인에이블 신호(SREF_en)를 인에이블시킨다.
상기 어드레스 연산부(200)는 뱅크 어드레스(BA<0:7)에 따라 어드레스(ADD<0:13>)를 래치하고, 상기 스마트 리프레쉬 인에이블 신호(SREF_en)가 인에이블되면 래치된 상기 어드레스(ADD<0:13>)를 가산 및 감산하여 연산 어드레스(ADD_cal<0:13>)로서 출력한다. 상기 어드레스(ADD<0:13>)는 로우계 어드레스일 수 있다.
상기 어드레스 선택부(300)는 상기 스마트 리프레쉬 인에이블 신호(SREF_en)에 응답하여 상기 어드레스(ADD<0:13>) 및 상기 연산 어드레스(ADD_cal<0:13>) 중 하나를 선택 어드레스(ADD_sel<0:13>)로서 출력한다.
상기 리프레쉬 카운팅부(100)는 도 2에 도시된 바와 같이, 제1 카운터(110), 및 제 1 디코더(120)를 포함한다.
상기 제 1 카운터(110)는 상기 리프레쉬 신호(REF)가 인에이블될 때마다 제 1 카운터 신호(CNT1<0:2>)를 카운팅한다. 예를 들어, 상기 제 1 카운터(110)는 상기 리프레쉬 신호(REF)가 하이 레벨로 천이될 때마다 상기 제 1 카운터 신호(CNT1<0:2>)를 카운팅한다.
상기 제 1 디코더(120)는 상기 제 1 카운터 신호(CNT1<0:2>)가 설정된 값이면 상기 스마트 리프레쉬 인에이블 신호(SREF_en)를 인에이블시킨다. 예를 들어, 상기 제 1 디코더(120)는 상기 제 1 카운터 신호(CNT1<0:2>)가 (1, 1, 1)의 값을 가질 때 상기 스마트 리프레쉬 인에이블 신호(SREF_en)를 인에이블시킬 수 있다.
상기 어드레스 연산부(200)는 도 3에 도시된 바와 같이, 제어부(210), 어드레스 래치부(220), 및 가감산부(230)를 포함한다.
상기 제어부(210)는 상기 스마트 리프레쉬 인에이블 신호(SREF_en)가 인에이블되면 뱅크 어드레스 출력 신호(BA_out<0:7>)를 생성하고, 마지막 뱅크 프리차지 신호(PCG<7>)가 인에이블되면 상기 뱅크 어드레스 출력 신호(BA_out<0:7>)의 생성을 중지한다. 이때, 반도체 메모리 장치는 0번 뱅크부터 7번 뱅크를 포함한다고 가정하면, 상기 마지막 뱅크 프리차지 신호(PCG<7>)는 8개의 뱅크 중 마지막 7번 뱅크의 프리차지 신호일 수 있다. 또한 상기 제어부(210)는 상기 스마트 리프레쉬 인에이블 신호(SREF_en) 및 상기 마지막 프리차지 신호(PCG<7>)에 응답하여 가감 제어 신호(CTRL_ar)를 생성한다. 예를 들어, 상기 제어부(210)는 상기 스마트 리프레쉬 인에이블 신호(SREF_en)가 디스에이블되었을 때 상기 가감 제어 신호(CTRL_ar)를 인에이블시키고, 상기 스마트 리프레쉬 인에이블 신호(SREF_en)가 인에이블되고 상기 마지막 프리차지 신호(PCG<7>)가 인에이블되면 상기 가감 제어 신호(CTRL_ar)를 디스에이블시킨다.
상기 어드레스 래치부(220)는 뱅크 어드레스(BA<0:7>)에 따라 상기 어드레스(ADD<0:13>)를 래치하고, 래치된 어드레스를 래치 어드레스(ADD_lat<0:13>)로서 출력한다. 예를 들어, 반도체 메모리 장치는 0번 뱅크부터 7번 뱅크를 포함하고, 각 뱅크는 해당 뱅크 어드레스(BA<0:7>)에 의해 활성화된다. 즉, BA<0>이 활성화되면 0번 뱅크가 활성화되고 0번 뱅크에 해당하는 어드레스(ADD<0:13>)가 래치된다. 더욱 상세히 설명하면, 상기 어드레스 래치부(220)는 상기 뱅크 어드레스(BA<0:7>)에 따라 8개의 상기 어드레스(ADD<0:13>)를 래치하여 출력한다.
상기 가감산부(230)는 상기 가감 제어 신호(CTRL_ar)에 응답하여 상기 래치 어드레스(ADD_lat<0:13>)를 가산 또는 감산하여 상기 연산 어드레스(ADD_cal<0:13>)로서 출력한다. 예를 들어, 상기 가감산부(230)는 상기 가감 제어 신호(CTRL_ar)가 인에이블되면 상기 래치 어드레스(ADD_lat<0:13>)를 가산(+1)하여 상기 연산 어드레스(ADD_cal<0:13>)로서 출력한다. 또한 상기 가감산부(230)는 상기 가감 제어 신호(CTRL_ar)가 디스에이블되면 상기 래치 어드레스(ADD_cal<0:13>)를 감산(-1)하여 상기 연산 어드레스(ADD_cal<0:13>)로서 출력한다.
상기 제어부(210)는 도 4에 도시된 바와 같이, 오실레이터 제어부(211), 오실레이터(212), 제 2 카운터(213), 제 2 디코더(214), 및 가감 제어부(215)를 포함한다.
상기 오실레이터 제어부(211)는 상기 스마트 오실레이터 인에이블 신호(SREF_en)가 인에이블되고 상기 뱅크 어드레스 출력 신호(BA_out<0:7>) 중 마지막 뱅크 어드레스 출력 신호(BA_out<7>)가 인에이블되면 오실레이터 중지 신호(OSC_stop)를 인에이블시킨다. 또한 상기 오실레이터 제어부(211)는 상기 마지막 프리차지 신호(PCG<7>)가 인에이블되면 상기 오실레이터 중지 신호(OSC_stop)를 디스에이블시킨다.
상기 오실레이터(212)는 상기 스마트 리프레쉬 인에이블 신호(SREF_en)가 인에이블되면 오실레이팅 동작을 수행하여 오실레이터 출력 신호(OSC_out)를 생성한다. 또한 상기 오실레이터(212)는 상기 오실레이터 중지 신호(OSC_stop)가 인에이블되면 오실레이팅 동작 수행을 중지하고, 상기 오실레이터 출력 신호(OSC_out)의 생성을 중지한다.
상기 제 2 카운터(213)는 상기 오실레이터 출력 신호(OSC_out)를 카운팅하여 제 2 카운터 신호(CNT2<0:2>)를 생성한다. 예를 들어, 상기 제 1 카운터(213)는 상기 오실레이터 출력 신호(OSC_out)가 특정 레벨로 천이할 때마다 상기 제 2 카운터 신호(CNT2<0:2>)의 값을 업 카운팅한다.
상기 제 2 디코더(214)는 상기 제 2 카운터 신호(CNT2<0:2>)를 디코딩하여 상기 뱅크 어드레스 출력 신호(BA_out<0:7>)를 생성한다. 예를 들어, 상기 제 2 디코더(214)는 상기 제 2 카운터 신호(CNT2<0:2>)의 값이 (0,0,0)일 경우 상기 뱅크 어드레스 출력 신호(BA_out<0:7>) 중 첫번째 뱅크 어드레스 출력 신호(BA_out<0>)를 인에이블시킨다. 상기 제 2 디코더(214)는 상기 제 2 카운터 신호(CNT2<0:2>)의 값이 (0,0,1)일 경우 상기 뱅크 어드레스 출력 신호(BA_out<0:7>)중 두번째 뱅크 어드레스 출력 신호(BA_out<1>)를 인에이블시킨다. 상기 제 2 디코더(214)는 상기 제 2 카운터 신호(CNT2<0:2>)의 값이 (0,1,0)일 경우 상기 뱅크 어드레스 출력 신호(BA_out<0:7>) 중 세번째 뱅크 어드레스 출력 신호(BA_out<2>)를 인에이블시킨다. 상기 제 2 디코더(214)는 상기 제 2 카운터 신호(CNT2<0:2>)의 값이 (0,1,1)일 경우 상기 뱅크 어드레스 출력 신호(BA_out<0:7>) 중 네번째 뱅크 어드레스 출력 신호(BA_out<3>)를 인에이블시킨다. 상기 제 2 디코더(214)는 상기 제 2 카운터 신호(CNT2<0:2>)의 값이 (1,0,0)일 경우 상기 뱅크 어드레스 출력 신호(BA_out<0:7>) 중 다섯번째 뱅크 어드레스 출력 신호(BA_out<4>)를 인에이블시킨다. 상기 제 2 디코더(214)는 상기 제 2 카운터 신호(CNT2<0:2>)의 값이 (1,0,1)일 경우 상기 뱅크 어드레스 출력 신호(BA_out<0:7>) 중 여섯번째 뱅크 어드레스 출력 신호(BA_out<5>)를 인에이블시킨다. 상기 제 2 디코더(214)는 상기 제 2 카운터 신호(CNT2<0:2>)의 값이 (1,1,0)일 경우 상기 뱅크 어드레스 출력 신호(BA_out<0:7>) 중 일곱번째 뱅크 어드레스 출력 신호(BA_out<6>)를 인에이블시킨다. 상기 제 2 디코더(214)는 상기 제 2 카운터 신호(CNT2<0:2>)의 값이 (1,1,1)일 경우 상기 뱅크 어드레스 출력 신호(BA_out<0:7>) 중 마지막인 여덟번째 뱅크 어드레스 출력 신호(BA_out<7>)를 인에이블시킨다.
상기 가감 제어부(215)는 상기 스마트 리프레쉬 인에이블 신호(SREF_en)가 디스에이블되면 상기 가감 제어 신호(CTRL_ar)를 인에이블시키고, 상기 스마트 리프레쉬 인에이블 신호(SREF_en)가 인에이블되고 상기 마지막 뱅크 프리차지 신호(PCG<7>)가 인에이블되면 상기 가감 제어 신호(CTRL_ar)를 디스에이블시킨다.
상기 오실레이터 제어부(211)는 도 5에 도시된 바와 같이, 낸드 게이트(ND11), 제 1 및 제 2 트랜지스터(P11, N11), 및 제 1 내지 제 3 인버터(IV11~IV13)를 포함한다. 상기 낸드 게이트(ND11)는 상기 스마트 리프레쉬 인에이블 신호(SREF_en) 및 상기 마지막 뱅크 어드레스 출력 신호(BA_out<7>)를 입력 받는다. 상기 제 1 트랜지스터(P11)는 게이트에 상기 낸드 게이트(ND11)의 출력 신호를 입력 받고 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 2 트랜지스터(N11)는 게이트에 상기 마지막 뱅크 프리차지 신호(PCG<7>)를 입력 받고 드레인에 상기 제 1 트랜지스터(P11)의 드레인이 연결되며 소오스에 접지단(VSS)이 연결된다. 상기 제 1 인버터(IV11)는 입력단에 상기 제1 및 제 2 트랜지스터(P11, N11)가 연결된 노드가 연결된다. 상기 제 2 인버터(IV12)는 입력단에 상기 제 1 인버터(IV11)의 출력단이 연결되고, 출력단이 상기 제 1 인버터(IV11)의 입력단에 연결된다. 상기 제 3 인버터(IV13)는 입력단에 상기 제 2 인버터(IV12)의 출력단이 연결되고 출력단에서 상기 오실레이터 중지 신호(OSC_stop)가 출력된다.
상기 가감 제어부(215)는 도 6에 도시된 바와 같이, 제 3 내지 제 5 트랜지스터(P12, N12, N13), 및 제 4 내지 제 6 인버터(IV14, IV15, IV16)를 포함한다.
상기 제 3 트랜지스터(P12)는 게이트에 상기 스마트 리프레쉬 인에이블 신호(SREF_en)를 입력 받고, 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 4 트랜지스터(N12)는 게이트에 상기 스마트 리프레쉬 인에이블 신호(SREF_en)를 입력 받고, 드레인에 상기 제 3 트랜지스터(P12)의 드레인이 연결된다. 상기 제 5 트랜지스터(N13)는 게이트에 상기 마지막 뱅크 프리차지 신호(PCG<7>)가 입력 되고, 드레인에 상기 제 4 트랜지스터(N12)의 소오스가 연결되고, 소오스에 접지단(VSS)이 연결된다. 상기 제 4 인버터(IV14)는 입력단에 상기 제 3 트랜지스터(P12)와 상기 제4 트랜지스터(N12)가 연결된 노드가 연결된다. 상기 제 5 인버터(IV15)는 입력단에 상기 제 4 인버터(IV14)의 출력단이 연결되고 출력단에 상기 제 4 인버터(IV14)의 입력단이 연결된다. 상기 제 6 인버터(IV16)는 입력단에 상기 제 4 인버터(IV14)의 출력단이 연결되고, 출력단에서 상기 가감 제어 신호(CTRL_ar)를 출력한다.
상기 어드레스 래치부(220)는 도 7에 도시된 바와 같이, 제 1 내지 제 8 래치부(221~228), 및 래치 어드레스 선택부(229)를 포함한다.
상기 제 1 래치부(221)는 상기 뱅크 어드레스(BA<0:7>) 중 첫번째 뱅크 어드레스(BA<0>)가 활성화되면 상기 어드레스(ADD<0:13>)를 래치하여 제 1래치 신호(Latch0<0:13>)로서 출력한다.
상기 제2 래치부(222)는 상기 뱅크 어드레스(BA<0:7>) 중 두번째 뱅크 어드레스(BA<1>)가 활성화되면 상기 어드레스(ADD<0:13>)를 래치하여 제 2 래치 신호(Latch1<0:13>)로서 출력한다.
상기 제 3 래치부(223)는 상기 뱅크 어드레스(BA<0:7>) 중 세번째 뱅크 어드레스(BA<2>)가 활성화되면 상기 어드레스(ADD<0:13>)를 래치하여 제 3 래치 신호(Latch2<0:13>)로서 출력한다.
상기 제 4 래치부(224)는 상기 뱅크 어드레스(BA<0:7>) 중 네번째 뱅크 어드레스(BA<3>)가 활성화되면 상기 어드레스(ADD<0:13>)를 래치하여 제 4 래치 신호(Latch3<0:13)로서 출력한다.
상기 제 5 래치부(225)는 상기 뱅크 어드레스(BA<0:7>) 중 다섯번째 뱅크 어드레스(BA<4>)가 활성화되면 상기 어드레스(ADD<0:13>)를 래치하여 제 5 래치 신호(Latch4<0:13>)로서 출력한다.
상기 제 6 래치부(226)는 상기 뱅크 어드레스(BA<0:7>) 중 여섯번째 뱅크 어드레스(BA<5>)가 활성화되면 상기 어드레스(ADD<0:13>)를 래치하여 제 6 래치 신호(Latch5<0:13>)로서 출력한다.
상기 제 7 래치부(227)는 상기 뱅크 어드레스(BA<0:7>) 중 일곱번째 뱅크 어드레스(BA<6>)가 활성화되면 상기 어드레스(ADD<0:13>)를 래치하여 제 7 래치 신호(Latch6<0:13>)로서 출력한다.
상기 제 8 래치부(228)는 상기 뱅크 어드레스(BA<0:7>) 중 여덟번째 뱅크 어드레스(BA<7>)가 활성화되면 상기 어드레스(ADD<0:13>)를 래치하여 제 8 래치 신호(Latch7<0:13>)로서 출력한다.
정리하면, 상기 어드레스 래치부(220)가 포함하는 상기 제 1 내지 제 8 래치부(221~228)는 상기 뱅크 어드레스(BA<0:7>) 중 해당 뱅크 어드레스(BA<i>)가 활성화되면 활성화된 뱅크 어드레스(BA<i>)에 해당하는 래치부에 상기 어드레스(ADD<0:13>)가 래치된다.
상기 래치 어드레스 선택부(229)는 상기 뱅크 어드레스 출력 신호(BA_out<0:7>)에 응답하여 상기 제 1 내지 제 8 래치 신호(Latch0<0:13>)~ Latch7<0:13>) 중 하나의 래치 신호가 상기 래치 어드레스(ADD_lat<0:13>)로서 출력된다. 예를 들어, 상기 래치 어드레스 선택부(229)는 상기 뱅크 어드레스 출력 신호(BA_out<0:7>) 중 첫번째 뱅크 어드레스 출력 신호(BA_out<0>)가 활성화되면 상기 제 1 래치 신호(Latch0<0:13>)를 상기 래치 어드레스(ADD_lat<0:13>)로서 출력한다. 상기 래치 어드레스 선택부(229)는 상기 뱅크 어드레스 출력 신호(BA_out<0:7>) 중 두번째 뱅크 어드레스 출력 신호(BA_out<1>)가 활성화되면 상기 제 2 래치 신호(Latch1<0:13>)를 상기 래치 어드레스(ADD_lat<0:13>)로서 출력한다. 상기 래치 어드레스 선택부(229)는 상기 뱅크 어드레스 출력 신호(BA_out<0:7>) 중 세번째 뱅크 어드레스 출력 신호(BA_out<2>)가 활성화되면 상기 제 3 래치 신호(Latch2<0:13>)를 상기 래치 어드레스(ADD_lat<0:13>)로서 출력한다. 상기 래치 어드레스 선택부(229)는 상기 뱅크 어드레스 출력 신호(BA_out<0:7>) 중 네번째 뱅크 어드레스 출력 신호(BA_out<3>)가 활성화되면 상기 제 4 래치 신호(Latch3<0:13>)를 상기 래치 어드레스(ADD_lat<0:13>)로서 출력한다. 상기 래치 어드레스 선택부(229)는 상기 뱅크 어드레스 출력 신호(BA_out<0:7>) 중 다섯번째 뱅크 어드레스 출력 신호(BA_out<4>)가 활성화되면 상기 제 5 래치 신호(Latch4<0:13>)를 상기 래치 어드레스(ADD_lat<0:13>)로서 출력한다. 상기 래치 어드레스 선택부(229)는 상기 뱅크 어드레스 출력 신호(BA_out<0:7>) 중 여섯번째 뱅크 어드레스 출력 신호(BA_out<5>)가 활성화되면 상기 제 6 래치 신호(Latch5<0:13>)를 상기 래치 어드레스(ADD_lat<0:13>)로서 출력한다. 상기 래치 어드레스 선택부(229)는 상기 뱅크 어드레스 출력 신호(BA_out<0:7>) 중 일곱번째 뱅크 어드레스 출력 신호(BA_out<6>)가 활성화되면 상기 제 7 래치 신호(Latch6<0:13>)를 상기 래치 어드레스(ADD_lat<0:13>)로서 출력한다. 상기 래치 어드레스 선택부(229)는 상기 뱅크 어드레스 출력 신호(BA_out<0:7>) 중 여덟번째 뱅크 어드레스 출력 신호(BA_out<7>)가 활성화되면 상기 제 8 래치 신호(Latch7<0:13>)를 상기 래치 어드레스(ADD_lat<0:13>)로서 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
본 발명의 실시예에 따른 반도체 메모리 장치는 8개의 뱅크를 포함한다고 가정한다.
반도체 메모리 장치에 리프레쉬 명령 또는 리프레쉬 신호가 컨트롤러로부터 입력된다.
본 발명의 실시예에 따른 반도체 메모리 장치는 리프레쉬 신호(REF)의 입력이 기설정된 횟수에 도달하면 가산 연산된 선택 어드레스(ADD_sel<0:13>)를 출력하고 이후 감산 연산된 선택 어드레스(ADD_sel<0:13>)를 출력하여, 빈번히 액티브된 워드라인에 인접한 워드라인을 활성화시켜 리프레쉬 동작을 수행한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 도면을 참조하여 더욱 상세히 설명한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 1에 도시된 바와 같이, 리프레쉬 카운팅부(100), 어드레스 연산부(200), 및 어드레스 선택부(300)를 포함할 수 있다.
상기 리프레쉬 카운팅부(100)는 반도체 메모리 장치에 리프레쉬 신호(REF)의 입력이 기설정된 횟수에 도달하면 스마트 리프레쉬 인에이블 신호(SREF_en)를 인에이블시킨다. 상기 리프레쉬 카운팅부(100)는 도 2에 도시된 바와 같이, 활성화된 리프레쉬 신호(REF)가 입력될 때마다 제 1 카운터 신호(CNT1<0:2>)를 업 카운팅하는 제 1 카운터(110), 및 상기 제 1 카운터 신호(CNT1<0:2>)를 디코딩하여 상기 스마트 리프레쉬 인에이블 신호(SREF_en)를 인에이블시키는 제 1 디코더(120)를 포함한다. 이때, 상기 리프레쉬 신호(REF)가 8번 입력되면 상기 스마트 리프레쉬 인에이블 신호(SREF_en)를 인에이블시킨다고 가정한다. 상기 제 1 카운터(110)는 활성화된 상기 리프레쉬 신호(REF)가 입력될 때마다 상기 제 1 카운터 신호(CNT1<0:2>)의 값을 증가시킨다. 상기 제 1 카운터 신호(CNT1<0:2>)의 값이 (0,0,0)부터 (1,1,1)에 도달하면 상기 제 1디코더(120)는 상기 스마트 리프레쉬 인에이블 신호(SREF_en)를 인에이블시킨다.
도 1의 어드레스 연산부(200)는 뱅크 어드레스(BA<0:7>)에 응답하여 어드레스(ADD<0:13>)를 래치하고, 상기 스마트 리프레쉬 인에이블 신호(SREF_en)에 응답하여 래치된 어드레스에 가산 및 감산 연산을 수행한 연산 어드레스(ADD_cal<0:13>)를 생성한다.
도 3을 참조하여 상기 어드레스 연산부(200)의 동작을 더욱 상세히 설명한다.
상기 어드레스 연산부(200)는 제어부(210), 어드레스 래치부(220), 및 가감산부(230)를 포함한다.
상기 제어부(210)는 상기 스마트 리프레쉬 인에이블 신호(SREF_en) 및 마지막 뱅크 프리차지 신호(PCG<7>)에 응답하여 뱅크 어드레스 출력 신호(BA_out<0:7>) 및 가감 제어 신호(CTRL_ar)를 생성한다.
도 4를 참조하여, 상기 제어부(210)의 동작을 더욱 상세히 설명한다.
상기 제어부(210)는 오실레이터 제어부(211), 오실레이터(212), 제 2 카운터(213), 제 2 디코더(214), 및 가감 제어부(215)를 포함한다.
상기 오실레이터 제어부(211)는 상기 스마트 리프레쉬 인에이블 신호(SREF_en)가 활성화되고 뱅크 어드레스 출력 신호(BA_out<0:7>) 중 마지막 뱅크 어드레스 출력 신호(BA_out<7>)가 활성화되면 오실레이터 중지 신호(OSC_stop)를 활성화시킨다. 또한 상기 오실레이터 제어부(211)는 마지막 뱅크 프리차지 신호(PCG<7>)가 활성화되면 상기 오실레이터 중지 신호(OSC_stop)를 비활성화시킨다.
상기 오실레이터(212)는 상기 스마트 리프레쉬 인에이블 신호(SREF_en)가 활성화되면 주기적으로 천이하는 오실레이터 출력 신호(OSC_out)를 생성한다. 또한 상기 오실레이터(212)는 상기 오실레이터 중지 신호(OSC_stop)가 활성화되면 상기 오실레이터 출력 신호(OSC_out)를 특정 레벨로 고정시킨다. 즉, 상기 오실레이터(212)는 상기 오실레이터 중지 신호(OSC_stop)가 활성화되면 상기 오실레이터 출력 신호(OSC_out)의 생성을 중지한다.
상기 제 2 카운터(213)는 상기 오실레이터 출력 신호(OSC_out)가 특정 레벨로 천이될 때마다 제 2 카운터 신호(CNT2<0:2>)를 업 카운팅한다. 예를 들어 상기 제 2 카운터(213)는 상기 오실레이터 출력 신호(OSC_out)가 하이 레벨로 천이될 때마다 상기 제 2 카운터 신호(CNT2<0:2>)의 값을 증가시킨다.
상기 제 2 디코더(214)는 상기 제 2 카운터 신호(CNT2<0:2>)를 디코딩하여 상기 뱅크 어드레스 출력 신호(BA_out<0:7>)를 생성한다. 상기 제 2 디코더(214)는 상기 제 2 카운터 신호(CNT2<0:2>)의 값에 대응하는 값을 갖는 상기 뱅크 어드레스 출력 신호(BA_out<0:7>)를 생성한다. 더욱 상세히 설명하면, 상기 제 2 디코더(214)는 상기 제 2 카운터 신호(CNT2<0:2>)의 값에 따라 상기 뱅크 어드레스 출력 신호(BA_out<0:7>) 중 하나의 뱅크 어드레스 출력 신호(BA_out<i>)를 활성화시킨다.
상기 가감 제어부(215)는 상기 스마트 리프레쉬 인에이블 신호(SREF_en)가 비활성화되면 상기 가감 제어 신호(CTRL_ar)를 활성화시키고, 상기 스마트 리프레쉬 인에이블 신호(SREF_en)가 활성화된 상태에서 상기 마지막 뱅크 프리차지 신호(PCG<7>)가 활성화되면 상기 가감 제어 신호(CTRL_ar)를 비활성화시킨다.
도 3의 상기 제어부(210)의 동작을 정리하면 다음과 같다.
상기 스마트 리프레쉬 인에이블 신호(SREF_en)가 활성화 즉 인에이블되면 상기 오실레이터 출력 신호(OSC_out)를 카운팅하여 상기 뱅크 어드레스 출력 신호(BA_out<0:7>)를 순차적으로 활성화 즉, 인에이블시킨다. 또한 상기 스마트 리프레쉬 인에이블 신호(SREF_en)가 인에이블된 상태에서 순차적으로 인에이블되는 상기 뱅크 어드레스 출력 신호(BA_out<0:7>) 중 마지막 뱅크 어드레스 출력 신호(BA_out<7>)가 활성화되면 상기 오실레이터 중지 신호(OSC_stop)가 활성화되어 상기 오실레이터 출력 신호(OSC_out)가 특정 레벨로 고정되고, 순차적으로 인에이블되던 상기 뱅크 어드레스 출력 신호(BA_out<0:7>)가 순차적으로 인에이블되는 것을 중지한다. 상기 마지막 뱅크 프리차지 신호(PCG<7>)가 인에이블되면 상기 오실레이터 중지 신호(OSC_stop)는 비활성화 즉, 디스에이블되고 특정 레벨로 고정되었던 상기 오실레이터 출력 신호(OSC_out)는 주기적으로 천이한다. 상기 오실레이터 출력 신호(OSC_out)가 주기적으로 천이하면 상기 뱅크 어드레스 출력 신호(BA_out<0:7>)가 다시 순차적으로 인에이블된다.
한편, 상기 스마트 리프레쉬 인에이블 신호(SREF_en)가 비활성화되면 상기 가감 제어 신호(CTRL_ar)는 인에이블되고, 상기 스마트 리프레쉬 인에이블 신호(SREF_en)가 활성화된 상태에서 상기 마지막 뱅크 프리차지 신호(PCG<7>)가 활성화되면 상기 가감 제어 신호(CTRL_ar)는 디스에이블된다.
도 3의 상기 어드레스 래치부(220)는 도 7에 도시된 바와 같이, 제 1 내지 제 8 래치부(221~228)를 포함하며, 뱅크 어드레스(BA<0:7>)에 대응하는 래치부에 어드레스(ADD<0:13>)를 래치한다. 또한, 상기 뱅크 어드레스 출력 신호(BA_out<0:7>)에 응답하여 래치된 신호(Latch0<0:13> ~ Latch7<0:13>) 중 하나를 래치 어드레스(ADD_lat<0:13>)로서 출력한다.
도 3의 가감산부(230)는 상기 가감 제어 신호(CTRL_ar)가 인에이블되면 상기 래치 어드레스(ADD_lat<0:13>)를 가산(+1)하여 상기 연산 어드레스(ADD_cal<0:13>)로서 출력한다. 또한 상기 가감산부(230)는 상기 가감 제어 신호(CTRL_ar)가 디스에이블되면 상기 래치 어드레스(ADD_cal<0:13>)를 감산(-1)하여 상기 연산 어드레스(ADD_cal<0:13>)로서 출력한다. 예를 들어, 상기 래치 어드레스(ADD_lat<0:13>)의 값이 (0,0,0,0,0,0,0,0,0,1,1,1,1,1)이라 가정한다. 상기 가감산부(230)는 상기 가감 제어 신호(CTRL_ar)가 인에이블되면 상기 래치 어드레스(ADD_lat<0:13>)의 값에 1을 가산하여 (0,0,0,0,0,0,0,0,1,0,0,0,0,0)의 값을 갖는 상기 연산 어드레스(ADD_cal<0:13>)를 생성한다. 또한 상기 가감산부(230)는 상기 가감 제어 신호(CTRL_ar)가 디스에이블되면 상기 래치 어드레스(ADD_lat<0:13>)의 값에 1을 감산하여 (0,0,0,0,0,0,0,0,0,1,1,1,1,0)의 값을 갖는 상기 연산 어드레스(ADD_cal<0:13>)를 생성한다.
상기 도 1에 도시된 상기 어드레스 연산부(200)의 동작을 정리하면 다음과 같다. 상기 뱅크 어드레스(BA<0:7>)에 응답하여 제 1 내지 제 8 래치부(221~228) 각각은 상기 어드레스(ADD<0:13>)를 래치하여 제 1 내지 제 8 래치 신호(Latch0<0:13> ~ Latch7<0:13>)를 생성한다. 상기 스마트 리프레쉬 인에이블 신호(SREF_en)가 인에이블되면 상기 뱅크 어드레스 출력 신호(BA_out<0:7>)가 순차적으로 인에이블되고 이에 따라 상기 제 1 내지 제 8 래치 신호(Latch0<0:13>) ~ Latch7<0:13>)는 상기 래치 어드레스(ADD_lat<0:13>)로서 순차적으로 출력된다. 상기 가감 제어 신호(CTRL_ar)가 인에이블된 상태에서는 상기 래치 어드레스(ADD_lat<0:13>)에 가산 연산을 하고, 가산 연산된 어드레스를 상기 연산 어드레스(ADD_cal<0:13>)로서 출력한다. 또한 삭이 가감 제어 신호(CTRL_ar)가 디스에이블된 상태에서는 상기 래치 어드레스(ADD_lat<0:13>)에 감산 연산을 하고 감산 연산된 어드레스를 상기 연산 어드레스(ADD_cal<0:13>)로서 출력한다.
도 1의 어드레스 선택부(300)는 상기 스마트 리프레쉬 인에이블 신호(SREF_en)가 디스에이블되면 상기 어드레스(ADD<0:13>)를 상기 선택 어드레스(ADD_sel<0:13>)로서 출력하고, 상기 스마트 리프레쉬 인에이블 신호(SREF_en)가 인에이블되면 상기 연산 어드레스(ADD_cal<0:13>)를 상기 선택 어드레스(ADD_sel<0:13>)로서 출력한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 다시 정리하면 다음과 같다.
반도체 메모리 장치는 8개의 뱅크를 포함한다고 가정한다. 본 발명의 실시예에 따라 반도체 메모리 장치는 8개의 뱅크를 포함한다고 가정하지만 8개의 뱅크만을 포함하는 반도체 메모리 장치만을 한정하는 것은 아니다.
컨트롤러로부터 리프레쉬 명령 또는 리프레쉬 신호(REF)가 반도체 메모리 장치에 입력된다. 상기 리프레쉬 신호(REF)가 반도체 메모리 장치에 기설정된 횟수만큼 입력된다. 예를 들어, 상기 리프레쉬 신호(REF)는 반도체 메모리 장치에 8번 입력된다.
리프레쉬 카운팅부(100)는 상기 리프레쉬 신호(REF)의 입력을 카운팅하여, 상기 리프레쉬 신호(REF)의 입력이 기설정된 횟수에 도달하면 스마트 리프레쉬 인에이블 신호(SREF_en)를 인에이블시킨다.
어드레스 연산부(200)는 8개의 뱅크에 입력되는 어드레스(ADD<0:13>)를 각각 래치한다. 예를 들어, 상기 어드레스 연산부(200)는 뱅크 어드레스(BA<0:7>) 각각에 대응하여 8개의 어드레스(ADD<0:13>)를 래치한다. 이때, 상기 뱅크 어드레스(BA<0:7>) 중 각 뱅크 어드레스(BA<i>)는 8개의 뱅크 각각에 대응된다. 더욱 상세히 설명하면, 상기 어드레스 연산부(200)는 뱅크 어드레스(BA<0:7>) 중 첫번째 뱅크 어드레스(BA<0>)가 인에이블되면 첫번째 뱅크에 해당하는 상기 어드레스(ADD<0:13>)를 래치한다. 상기 어드레스 연산부(200)는 상기 뱅크 어드레스(BA<0:7>) 중 두번째 뱅크 어드레스(BA<1>)가 인에이블되면 두번째 뱅크에 해당하는 상기 어드레스(ADD<0:13>)를 래치한다. 이와 같은 동작을 반복하여 상기 어드레스 연산부(200)는 8개의 뱅크 각각에 대한 8개의 어드레스(ADD<0:13>)를 래치한다. 또한 상기 어드레스 연산부(200)는 8개의 래치된 어드레스(ADD<0:13>) 각각에 대해 가산 연산(+1)을 하고, 연산된 어드레스를 순차적으로 연산 어드레스(ADD_cal<0:13>)로서 출력한다. 상기 어드레스 연산부(200)는 가산 연산된 8개의 어드레스를 상기 연산 어드레스(ADD_cal<0:13>)로서 출력한 이후 상기 래치된 8개의 어드레스(ADD<0:13>) 각각에 대해 감산 연산(-1)을 하고, 감산 연산된 어드레스를 순차적으로 상기 연산 어드레스(ADD_cal<0:13>)로서 출력한다.
상기 어드레스 선택부(300)는 상기 스마트 리프레쉬 인에이블 신호(SREF_en)가 인에이블되면 상기 연산 어드레스(ADD_cal<0:13>)를 선택 어드레스(ADD_sel<0:13>)로서 출력하고, 상기 스마트 리프레쉬 인에이블 신호(SREF_en)가 디스에이블되면 상기 어드레스(ADD<0:13>)를 상기 선택 어드레스(ADD_sel<0:13>)로서 출력한다.
이와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치는 리프레쉬 동작이 빈번히 발생할 경우 즉, 기설정된 횟수의 리프레쉬 신호가 입력되면 각 뱅크가 마지막 리프레쉬 동작을 수행하였던 어드레스에 대해 가산 연산(+1) 및 감산 연산(-1)을 수행하여 연산된 어드레스에 대응하는 리프레쉬 동작을 수행한다. 더욱 상세히 설명하면, 반도체 메모리 장치가 빈번히 리프레쉬 동작을 수행할 경우 각 뱅크가 마지막 리프레쉬 동작을 수행했던 워드라인과 가장 인접한 워드라인을 다시 활성화시켜 리프레쉬 동작을 수행한다. 결국, 반도체 메모리 장치의 집적도가 높아지면서 신호 라인들 간의 거리와 메모리 셀 간의 거리가 좁아져, 리프레쉬 동작으로 빈번히 활성화되는 워드라인과 가장 인접한 워드라인에 연결된 메모리 셀에 대해 리프레쉬 동작을 수행함으로써 데이터의 손상을 막을 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (16)

  1. 리프레쉬 신호의 입력을 카운팅하여 기설정 횟수에 도달하면 스마트 리프레쉬 인에이블 신호를 생성하는 리프레쉬 카운팅부;
    어드레스를 래치하고, 상기 스마트 리프레쉬 인에이블 신호가 인에이블되면 래치된 어드레스 값에 1을 가산하여 연산 어드레스로 출력하거나 상기 래치된 어드레스 값에 1을 감산하여 상기 연산 어드레스로 출력하는 어드레스 연산부; 및
    상기 스마트 리프레쉬 인에이블 신호에 응답하여 상기 연산 어드레스 및 상기 어드레스 중 하나를 선택 어드레스로서 출력하는 어드레스 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 리프레쉬 카운팅부는
    상기 리프레쉬 신호의 입력을 카운팅하여 제 1 카운터 신호를 생성하는 카운터, 및
    상기 제 1 카운터 신호가 기설정된 값이면 상기 스마트 리프레쉬 인에이블 신호를 생성하는 디코더를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 어드레스 연산부는
    상기 스마트 리프레쉬 인에이블 신호에 응답하여 뱅크 어드레스 출력 신호, 및 가감 제어 신호를 생성하는 제어부,
    상기 어드레스를 래치하고, 래치된 어드레스를 상기 뱅크 어드레스 출력 신호에 응답하여 래치 어드레스로서 출력하는 어드레스 래치부, 및
    상기 가감 제어 신호에 응답하여 상기 래치 어드레스의 값에 1을 가산하거나 상기 래치 어드레스의 값에 1을 감산하여 상기 연산 어드레스로서 출력하는 가감산부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 가감산부는
    상기 가감 제어 신호가 인에이블되면 상기 래치 어드레스의 값에 1을 가산하여 상기 연산 어드레스를 생성하고, 상기 가감 제어 신호가 디스에이블되면 상기 래치 어드레스의 값에 1을 감산하여 상기 연산 어드레스를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 어드레스 선택부는
    상기 스마트 리프레쉬 인에이블 신호가 인에이블되면 상기 연산 어드레스를 상기 선택 어드레스로서 출력하고, 상기 스마트 리프레쉬 인에이블 신호가 디스에이블되면 상기 어드레스를 상기 선택 어드레스로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 어드레스는
    로우계 어드레스를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 리프레쉬 신호가 기설정된 횟수만큼 인에이블되면 스마트 리프레쉬 인에이블 신호를 인에이블시키는 리프레쉬 카운팅부;
    뱅크 어드레스 각각에 대응하여 어드레스를 각각 래치하고, 상기 스마트 리프레쉬 인에이블 신호에 응답하여 래치된 어드레스의 값에 1을 가산하여 생성된 연산 어드레스와 상기 래치된 어드레스의 값에 1을 감산하여 생성된 연산 어드레스를 순차적으로 출력하는 어드레스 연산부; 및
    상기 스마트 리프레쉬 인에이블 신호에 응답하여 상기 연산 어드레스 및 상기 어드레스 중 하나를 선택 어드레스로서 출력하는 어드레스 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 리프레쉬 카운팅부는
    상기 리프레쉬 신호가 인에이블될 때마다 제 1 카운터 신호의 값을 증가시키는 카운터, 및
    상기 제 1 카운터 신호의 값이 기설정된 값이면 상기 스마트 리프레쉬 인에이블 신호를 인에이블시키는 디코더를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 어드레스 연산부는
    상기 스마트 리프레쉬 인에이블 신호 및 특정 뱅크 프리차지 신호에 응답하여 뱅크 어드레스 출력 신호 및 가감 제어 신호를 생성하는 제어부,
    상기 뱅크 어드레스에 응답하여 상기 어드레스를 래치하고, 상기 뱅크 어드레스 출력 신호에 응답하여 래치된 어드레스를 래치 어드레스로서 출력하는 어드레스 래치부, 및
    상기 가감 제어 신호에 응답하여 상기 래치 어드레스의 값에 1을 가산하여 상기 연산 어드레스를 출력하거나 상기 어드레스의 값에 1을 감산하여 상기 연산 어드레스를 출력하는 가감산부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 뱅크 어드레스 출력 신호는 복수개의 뱅크 어드레스 출력 신호를 포함하고, 상기 특정 뱅크 프리차지 신호는 반도체 메모리 장치가 포함하는 복수개의 뱅크 중 마지막 뱅크를 프리차지시키는 신호인 것을 특징으로 하는 반도체 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제어부는
    상기 스마트 리프레쉬 인에이블 신호 및 상기 마지막 뱅크에 대응하는 상기 뱅크 어드레스 출력 신호에 응답하여 오실레이터 중지 신호를 인에이블시키고, 상기 특정 뱅크 프리차지 신호에 응답하여 상기 오실레이터 중지 신호를 디스에이블시키는 오실레이터 제어부,
    상기 스마트 리프레쉬 인에이블 신호가 인에이블되면 오실레이터 출력 신호를 생성하고, 상기 오실레이터 중지 신호가 인에이블되면 상기 오실레이터 출력 신호의 생성을 중지하는 오실레이터,
    상기 오실레이터 출력 신호를 카운팅하여 카운터 신호를 생성하는 카운터,
    상기 카운터 신호를 디코딩하여 상기 복수개의 뱅크 어드레스 출력 신호를 순차적으로 인에이블시키는 디코더, 및
    상기 스마트 리프레쉬 인에이블 신호 및 상기 특정 뱅크 프리차지 신호가 모두 인에이블될 때까지 가감 제어 신호를 인에이블시키고, 상기 스마트 리프레쉬 인에이블 신호 및 상기 특정 뱅크 프리차지 신호가 모두 인에이블되면 상기 가감 제어 신호를 디스에이블시키는 가감 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 뱅크 어드레스는 복수개의 뱅크 어드레스를 포함하고,
    상기 어드레스 래치부는
    복수개의 래치부를 포함하며,
    상기 복수개의 래치부 각각은 상기 복수개의 뱅크 어드레스 중 해당 뱅크 어드레스가 인에이블되면 상기 어드레스를 래치하고, 상기 복수개의 뱅크 어드레스 출력 신호 중 해당 뱅크 어드레스 출력 신호가 인에이블되면 래치된 어드레스를 상기 래치 어드레스로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 어드레스 래치부는
    상기 복수개의 뱅크 어드레스 출력 신호에 응답하여 상기 복수개의 래치부의 출력들 중 하나를 상기 래치 어드레스로서 출력하는 래치 어드레스 선택부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 가감산부는
    상기 가감 제어 신호가 인에이블되면 상기 래치 어드레스의 값에 1을 가산하여 상기 연산 어드레스로서 출력하고, 상기 가감 제어 신호가 디스에이블되면 상기 래치 어드레스의 값에 1을 감산하여 상기 연산 어드레스로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 리프레쉬 신호의 입력을 카운팅하여 기설정 횟수에 도달하면 스마트 리프레쉬 인에이블 신호를 생성하는 리프레쉬 카운팅부;
    어드레스를 래치하고, 상기 스마트 리프레쉬 인에이블 신호가 인에이블되면 래치된 어드레스에 의해 활성화되는 워드라인과 인접하는 워드라인을 활성화시키는 연산 어드레스를 출력하는 어드레스 연산부; 및
    상기 스마트 리프레쉬 인에이블 신호에 응답하여 상기 연산 어드레스 및 상기 어드레스 중 하나를 선택 어드레스로서 출력하는 어드레스 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 리프레쉬 신호의 입력을 카운팅하여 기설정 횟수에 도달하면 스마트 리프레쉬 인에이블 신호를 생성하는 리프레쉬 카운팅부;
    어드레스를 래치하고, 상기 스마트 리프레쉬 인에이블 신호가 인에이블되면 래치된 어드레스에 의해 활성화되는 워드라인과 인접하는 워드라인을 활성화시킬 수 있도록 상기 래치된 어드레스의 값을 증가시키거나 감소시켜 연산 어드레스를 생성하는 어드레스 연산부; 및
    상기 스마트 리프레쉬 인에이블 신호에 응답하여 상기 연산 어드레스 및 상기 어드레스 중 하나를 선택 어드레스로서 출력하는 어드레스 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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