KR20180114712A - 리프레쉬 컨트롤러 및 그를 포함하는 반도체 메모리 장치 - Google Patents

리프레쉬 컨트롤러 및 그를 포함하는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 리프레쉬 컨트롤러 및 그를 포함하는 반도체 메모리 장치에 관한 것으로, 버스트 리프레쉬 커맨드신호에 기초하여, 버스트 리프레쉬 주기마다 지속적으로 토글링하는 제1 클럭신호를 카운트하고 제1 카운트 코드신호를 생성하기 위한 제1 카운트 회로; 상기 버스트 리프레쉬 커맨드신호와 프리차지 신호에 기초하여, 상기 버스트 리프레쉬 주기마다 1회 토글링하는 제2 클럭신호를 생성하기 위한 주기 안내 회로; 상기 제2 클럭신호를 카운트하고 제2 카운트 코드신호를 생성하기 위한 제2 카운트 회로; 및 상기 제1 카운트 코드신호와 상기 제2 카운트 코드신호에 기초하여, 상기 버스트 리프레쉬 주기마다 상기 제1 카운트 코드신호에 대응하는 제1 카운트 값과 상기 제2 카운트 코드신호에 대응하는 제2 카운트 값이 동일할 때 타겟 어드레스를 래치하기 위한 래치 제어신호를 생성하기 위한 제어 회로를 포함하는 리프레쉬 컨트롤러를 제공한다.

Description

리프레쉬 컨트롤러 및 그를 포함하는 반도체 메모리 장치{REFRESH CONTROLLER AND SEMICONDUCTOR MEMORY DEVICE INCLUDING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 리프레쉬 컨트롤러 및 그를 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치의 메모리 셀은 스위치역할을 하는 트랜지스터와 전하(데이터)를 저장하는 캐패시터로 구성되어 있다. 메모리 셀 내의 캐패시터에 전하가 있는가 없는가에 따라, 즉 캐패시터의 단자 전압이 높은가 낮은가에 따라 데이터의 '하이'(논리 1), '로우'(논리 0)를 구분한다. 데이터의 보관은 캐패시터에 전하가 축적된 형태로 되어 있는 것이므로 원리적으로는 전력의 소비가 없다. 그러나 MOS트랜지스터의 PN결합 등에 의한 누설 전류가 있어서 캐패시터에 저장된 초기의 전하량이 소멸 되므로 데이터가 소실될 수 있다. 이를 방지하기 위해서 데이터를 잃어버리기 전에 메모리 셀 내의 데이터를 읽어서 그 읽어낸 정보에 맞추어 다시금 정상적인 전하량을 재충전해 주어야 한다. 이러한 동작은 주기적으로 반복되어야만 데이터의 기억이 유지되는데, 이러한 셀 전하의 재충전 과정을 리프레쉬(refresh) 동작이라 한다.
한편, 반도체 메모리 장치의 집적도가 증가하면서 반도체 메모리 장치에 포함된 다수의 워드 라인 사이의 간격이 줄어들고 있다. 워드 라인 사이의 간격이 줄어들면서 인접한 워드 라인 사이의 커플링 효과가 증가하고 있다.
메모리 셀에 데이터가 입출력될 때마다 워드 라인이 활성화(액티브) 상태와 비활성화 상태 사이에서 토글하게 되는데 상술한 바와 같이 인접한 워드 라인 사이의 커플링 효과가 커지면서 자주 활성화되는 워드 라인에 인접한 워드 라인에 연결된 메모리 셀의 데이터가 손상되는 현상이 발생하고 있다. 이러한 현상을 로우 해머링(row hammering) 현상이라고도 하는데 로우 해머링 현상으로 인해 메모리 셀이 리프레쉬되기 전에 메모리 셀의 데이터가 손상되는 현상이 발생하여 문제가 되고 있다.
도 1은 로우 해머링 현상을 설명하기 위한 도면으로 반도체 메모리 장치에 포함된 메모리 셀 어레이의 일부를 나타낸 도면이다.
도 1에서 'WLK'은 활성화 횟수가 많은 워드 라인에 해당하며 'WLK-1', 'WLK+1'은 각각 'WLK'에 인접하게 배치된 워드 라인, 즉 활성화 횟수가 많은 워드 라인에 인접한 워드 라인에 해당한다. 그리고 'CELL_K'은 'WLK'에 연결된 메모리셀, 'CELL_K-1'은 'WLK-1'에 연결된 메모리 셀, 'CELL_K+1'은 'WLK+1'에 연결된 메모리 셀을 나타낸다. 각각의 메모리 셀은 셀 트랜지스터(TR_K, TR_K-1, TR_K+1) 및 셀 캐패시터(CAP_K, CAP_K-1, CAP_K+1)를 포함한다.
도 1에서 'WLK'이 활성화되거나 비활성화되면 'WLL'과 'WLK-1' 및 'WLK+1' 사이에 발생하는 커플링 현상으로 인해 'WLK-1' 및 'WLK+1'의 전압이 상승하거나 하강하면서 셀 캐패시터(CELL_K-1, CELL_K+1)의 전하량에도 영향을 미친다. 따라서 'WLK'의 활성화가 빈번하게 일어나서 'WLK'이 활성화 상태와 비활성화 상태 사이에서 토글하는 경우 'CELL_K-1' 및 'CELL_K+1'에 포함된 셀 캐패시터(CAP_K-1, CAP_K+1)에 저장된 전하의 양의 변화가 증가하고 메모리 셀의 데이터가 열화될 수 있다.
또한, 워드 라인이 활성화 상태와 비활성화 상태를 토글하면서 발생한 전자기파가 인접한 워드 라인에 연결된 메모리 셀의 셀 캐패시터에 전자를 유입시키거나 셀 캐패시터로부터 전자를 유출 시킴으로써 데이터를 손상시킨다.
특정, 워드 라인(예, WLK)이 규정 횟수 이상 반복적으로 활성화되어 인접 워드 라인들(예, WLK+1, WLK-1)에 연결된 메모리 셀들의 데이터가 열화되는 현상(로우 해머링 현상)을 해결하기 위해 주로 사용되는 방법은, 일반적인 리프레쉬 동작(노멀 리프레쉬 동작) 이외에 로우 해머링 현상의 영향을 받은 인접 워드 라인들(예, WLK+1, WLK-1)을 추가적으로 리프레쉬하는 것이다.
본 발명의 실시예는 버스트(burst) 리프레쉬 모드에서 로우 해머링 현상(row hammering)을 효율적으로 방지할 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 일 측면에 따르면, 리프레쉬 컨트롤러는 버스트 리프레쉬 커맨드신호에 기초하여, 버스트 리프레쉬 주기마다 지속적으로 토글링하는 제1 클럭신호를 카운트하고 제1 카운트 코드신호를 생성하기 위한 제1 카운트 회로; 상기 버스트 리프레쉬 커맨드신호와 프리차지 신호에 기초하여, 상기 버스트 리프레쉬 주기마다 1회 토글링하는 제2 클럭신호를 생성하기 위한 주기 안내 회로; 상기 제2 클럭신호를 카운트하고 제2 카운트 코드신호를 생성하기 위한 제2 카운트 회로; 및 상기 제1 카운트 코드신호와 상기 제2 카운트 코드신호에 기초하여, 상기 버스트 리프레쉬 주기마다 상기 제1 카운트 코드신호에 대응하는 제1 카운트 값과 상기 제2 카운트 코드신호에 대응하는 제2 카운트 값이 동일할 때 타겟 어드레스를 래치하기 위한 래치 제어신호를 생성하기 위한 제어 회로를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 리프레쉬 컨트롤러는 버스트 리프레쉬 커맨드신호에 기초하여, 버스트 리프레쉬 주기마다 지속적으로 토글링하는 제1 클럭신호를 카운트하고 카운트 코드신호를 생성하기 위한 카운트 회로; 상기 버스트 리프레쉬 커맨드신호와 프리차지 신호에 기초하여, 상기 버스트 리프레쉬 주기마다 1회 토글링하는 제2 클럭신호를 생성하기 위한 주기 안내 회로; 상기 제2 클럭신호에 기초하여, 상기 버스트 리프레쉬 주기마다 랜덤 코드신호를 생성하기 위한 랜덤화 회로; 및 상기 카운트 코드신호와 상기 랜덤 코드신호에 기초하여, 상기 버스트 리프레쉬 주기마다 상기 카운트 코드신호에 대응하는 카운트 값과 상기 랜덤 코드신호에 대응하는 랜덤 값이 동일할 때 타겟 어드레스를 래치하기 위한 래치 제어신호를 생성하기 위한 제어 회로를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 반도체 메모리 장치는 노멀 어드레스 신호에 기초하여 노멀 동작을 수행하고, 타겟 어드레스 신호에 기초하여 타겟 리프레쉬 동작을 수행하는 메모리 영역; 버스트 리프레쉬 커맨드신호에 기초하여, 버스트 리프레쉬 주기마다 이전 버스트 리프레쉬 주기에 포함된 이전 제한 구간과 다른 제한 구간 동안 활성화되는 래치 제어신호를 생성하기 위한 리프레쉬 컨트롤러; 및 상기 래치 제어신호에 기초하여, 상기 버스트 리프레쉬 주기마다 상기 다른 제한 구간 동안 입력된 상기 노멀 어드레스 신호를 상기 타겟 어드레스신호로써 래치하기 위한 어드레스 래치를 포함할 수 있다.
본 발명의 실시예는 버스트(burst) 리프레쉬 모드에서 로우 해머링 현상(row hammering)을 효율적으로 방지함으로써 버스트(burst) 리프레쉬 모드에 따른 동작 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1은 로우 해머링(row hammering) 현상을 설명하기 위한 도면으로 메모리 셀 어레이의 일부를 보인 도면이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 블록 구성도이다.
도 3은 도 2에 도시된 리프레쉬 컨트롤러의 일예를 보인 블록 구성도이다.
도 4는 도 2에 도시된 리프레쉬 컨트롤러의 다른 예를 보인 블록 구성도이다.
도 5는 도 3 또는 도 4에 도시된 제어 회로의 일예를 보인 블록 구성도이다.
도 6은 도 3에 도시된 리프레쉬 컨트롤러를 포함하는 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 7은 도 4에 도시된 리프레쉬 컨트롤러를 포함하는 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도들이다.
도 8은 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 블록 구성도이다.
도 9는 도 8에 도시된 리프레쉬 컨트롤러의 일예를 보인 블록 구성도이다.
도 10은 도 8에 도시된 리프레쉬 컨트롤러의 다른 예를 보인 블록 구성도이다.
도 11은 도 9 또는 도 10에 도시된 랜덤화 회로의 일예를 보인 블록 구성도이다.
도 12는 도 9 또는 도 10에 도시된 제어 회로의 일예를 보인 블록 구성도이다.
도 13은 도 10에 도시된 리프레쉬 컨트롤러를 포함하는 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도들이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2에는 본 발명의 제1 실시예에 따른 반도체 메모리 장치가 블록 구성도로 도시되어 있다.
도 2를 참조하면, 상기 반도체 메모리 장치는 메모리 영역(100), 리프레쉬 컨트롤러(200), 및 어드레스 래치(300)를 포함할 수 있다.
메모리 영역(100)은 노멀 커맨드 신호(NOR_CMD)와 노멀 어드레스 신호(NADD)에 기초하여 노멀 동작을 수행할 수 있고, 버스트 리프레쉬 커맨드 신호(BUR_REF_CMD)와 타겟 어드레스 신호(TADD)에 기초하여 타겟 리프레쉬 동작을 수행할 수 있다. 메모리 영역(100)은, 도면에 도시되지 않았지만, 복수의 메모리가 로우(row) 방향 및 컬럼(column) 방향으로 배열된 메모리 어레이와, 상기 노멀 동작과 상기 타겟 리프레쉬 동작을 수행할 때 필요한 주변 회로들을 포함할 수 있다. 예컨대, 상기 주변 회로들은 상기 메모리 어레이를 로우(row) 별로 제어하기 위한 로우 디코더 및 워드라인 드라이버 등을 포함할 수 있다.
버스트 리프레쉬 커맨드 신호(BUR_REF_CMD)는 상기 타겟 리프레쉬 동작을 수행할 수 있는 최소한의 시간 간격을 두고 연속해서 입력되는 복수의 노멀 리프레쉬 커맨드 신호를 포함할 수 있다. 예컨대, 8-버스트 리프레쉬 동작 모드에서는 상기 버스트 리프레쉬 주기마다 제1 내지 제8 노멀 리프레쉬 커맨드 신호가 연속해서 입력될 수 있다. 여기서, 버스트 리프레쉬 동작 모드는 버스트 리프레쉬 주기당 일부 구간 동안 집중적으로 복수의 타겟 리프레쉬 동작을 수행함으로써, 상기 버스트 리프레쉬 주기당 나머지 구간 동안 상기 타겟 리프레쉬 동작의 방해를 받지 않고 다른 동작(예: 상기 노멀 동작)이 수행되도록 보장해 줄 수 있다.
상기 노멀 동작은 상기 메모리 어레이에 데이터를 라이트하기 위한 라이트 동작과, 상기 메모리 어레이로부터 데이터를 리드하기 위한 리드 동작 등을 포함할 수 있다. 상기 타겟 리프레쉬 동작은 임의의 워드라인이 규정 횟수 이상 반복적으로 접근(즉, 구동)되어 인접 워드라인들에 연결된 메모리 셀들의 데이터가 열화되는 로우 해머링(row hammering) 현상을 해결하기 위하여, 노멀 리프레쉬 동작 이외에 상기 인접 워드라인들을 추가적으로 리프레쉬하는 동작을 포함할 수 있다.
리프레쉬 컨트롤러(200)는 버스트 리프레쉬 커맨드신호(BUR_REF_CMD)와 프리차지 신호(PCG)에 기초하여, 버스트 리프레쉬 주기마다 이전 버스트 리프레쉬 주기에 포함된 이전 제한 구간과 다른 제한 구간 동안 래치 제어신호(SRLATEN)를 생성할 수 있다.
어드레스 래치(300)는 래치 제어신호(SRLATEN)에 기초하여, 상기 버스트 리프레쉬 주기마다 상기 다른 제한 구간 동안 입력된 노멀 어드레스 신호(NADD)를 타겟 어드레스신호(TADD)로써 래치할 수 있다.
도 3에는 도 2에 도시된 리프레쉬 컨트롤러(200)의 일예를 보인 블록 구성도가 도시되어 있다.
도 3을 참조하면, 리프레쉬 컨트롤러(200)는 제1 카운트 회로(210), 주기 안내 회로(220), 제2 카운트 회로(230), 및 제어 회로(240)를 포함할 수 있다.
제1 카운트 회로(210)는 버스트 리프레쉬 커맨드신호(BUR_REF_CMD)에 기초하여, 상기 버스트 리프레쉬 주기마다 지속적으로 토글링하는 제1 클럭신호(OSC)를 카운트할 수 있고, 그 카운트 값(이하 "제1 카운트 값"이라 칭함)에 대응하는 제1 카운트 코드신호(OSC_CNT)를 생성할 수 있다. 예컨대, 제1 카운트 회로(210)는 버스트 리프레쉬 커맨드신호(BUR_REF_CNT)에 기초하여 상기 버스트 리프레쉬 주기마다 초기화될 수 있고, 상기 버스트 리프레쉬 주기마다 상기 제1 클럭신호를 처음부터 다시 카운트할 수 있다.
주기 안내 회로(220)는 버스트 리프레쉬 커맨드신호(BUR_REF_CMD)와 프리차지 신호(PCG)에 기초하여, 상기 버스트 리프레쉬 주기마다 1회 토글링하는 제2 클럭신호(REFCLK)를 생성할 수 있다. 주기 안내 회로(220)는 버스트 리프레쉬 커맨드신호(BUR_REF_CMD)에 기초하여 활성화되고 프리차지 신호(PCG)에 기초하여 비활성화되는 제2 클럭신호(REFCLK)를 생성할 수 있다. 예컨대, 주기 안내 회로(220)는 SR 래치를 포함할 수 있다.
제2 카운트 회로(230)는 제2 클럭신호(REFCLK)를 카운트할 수 있고, 그 카운트 값(이하 "제2 카운트 값"이라 칭함)에 대응하는 제2 카운트 코드신호(REFCLK_CNT)를 생성할 수 있다.
제어 회로(240)는 제1 카운트 코드신호(OSC_CNT)와 제2 카운트 코드신호(REFCLK_CNT)에 기초하여, 상기 버스트 리프레쉬 주기마다 상기 제1 카운트 값과 상기 제2 카운트 값이 동일할 때 래치 제어신호(SELATEN)를 생성할 수 있다.
한편, 도 4에는 도 2에 도시된 리프레쉬 컨트롤러(200)의 다른 예를 보인 블록 구성도가 도시되어 있다.
도 4를 참조하면, 리프레쉬 컨트롤러(200)는 제1 카운트 회로(210), 주기 안내 회로(220), 제2 카운트 회로(230), 제어 회로(240), 및 주기 변환 회로(250)를 포함할 수 있다.
도 4에 도시된 제1 카운트 회로(210), 주기 안내 회로(220), 제2 카운트 회로(230), 및 제어 회로(240)는 도 3에 도시된 그것들과 동일하므로 그것들에 대한 설명은 생략한다. 단, 제1 카운트 회로(210)는 후술하는 제3 클럭신호(PRBS)에 기초하여 제1 카운트 코드신호(PRBS_CNT)를 생성할 수 있고, 제어 회로(240)는 제3 클럭신호(PRBS)와 제1 카운트 코드신호(PRBS_CNT)에 기초하여 래치 제어신호(SELATEN)를 생성할 수 있다.
주기 변환 회로(250)는 주기적으로 토글링하는 제1 클럭신호(OSC)에 기초하여 비주기적으로 토글링하는 제3 클럭신호(PRBS)를 생성할 수 있다. 예컨대, 주기 변환 회로(250)는 PRBS(pseudo-random binary sequence) 회로를 포함할 수 있다.
도 5에는 도 3 또는 도 4에 도시된 제어 회로(240)가 블록 구성도로 도시되어 있다. 이하에서는 설명의 편의를 위해 도 3에 도시된 제어 회로(240)를 대표적으로 설명한다.
도 5를 참조하면, 제어 회로(240)는 비교부(241), 제한부(243), 및 출력부(245)를 포함할 수 있다.
비교부(241)는 제1 카운트 코드신호(OSC_CNT)와 제2 카운트 코드신호(REFCLK_CNT)에 기초하여, 상기 제1 카운트 값과 상기 제2 카운트 값의 비교 결과에 대응하는 비교신호(CMP)를 생성할 수 있다.
제한부(243)는 비교신호(CMP)와 버스트 리프레쉬 커맨드신호(BUR_REF_CMD)에 기초하여, 제한 구간 동안 활성화되는 제한신호(GTED)를 생성할 수 있다. 예컨대, 제한부(243)는 버스트 리프레쉬 커맨드신호(BUR_REF_CMD)에 기초하여 활성화되고 비교신호(CMP)에 기초하여 비활성화되는 제한신호(GTED)를 생성할 수 있다.
출력부(245)는 제한신호(GTED)와 제1 클럭신호(OSC)에 기초하여, 상기 제한 구간 동안 토글링하는 래치 제어신호(SRLATEN)를 출력할 수 있다. 출력부(245)는 제한신호(GTED)에 따라 제1 클럭신호(OSC)를 게이팅(gating)함으로써 래치 제어신호(SRLATEN)를 생성할 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작을 도 6 및 도 7을 참조하여 설명한다.
도 6에는 도 3에 도시된 리프레쉬 컨트롤러(200)를 포함하는 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 6에 도시된 바와 같이, 만약 상기 8-버스트 리프레쉬 동작 모드에 따라 상기 제1 내지 제8 노멀 리프레쉬 커맨드신호를 포함하는 버스트 리프레쉬 커맨드신호(BUR_REF_CMD)가 입력된다면, 상기 버스트 리프레쉬 주기(tREFI*8)는 상기 제1 내지 제8 노멀 리프레쉬 커맨드신호에 각각 할당된 노멀 리프레쉬 주기(tREFI)의 8배에 대응하는 구간을 포함할 수 있다.
리프레쉬 컨트롤러(200)는 버스트 리프레쉬 주기(tREF*8)마다 이전 버스트 리프레쉬 주기에 포함된 이전 제한 구간과 다른 제한 구간 동안 래치 제어신호(SRLATEN)를 생성할 수 있다. 예컨대, 리프레쉬 컨트롤러(200)는 버스트 리프레쉬 주기(tREF*8)마다 제1 카운트 코드신호(OSC_CNT)에 대응하는 상기 제1 카운트 값과 제2 카운트 코드신호(REFCLK_CNT)에 대응하는 상기 제2 카운트 값이 동일할 때 래치 코드신호(SRLATEN)를 생성할 수 있다. 즉, 제1 버스트 리프레쉬 주기(tREFI*8)에서, 리프레쉬 컨트롤러(200)는 버스트 리프레쉬 커맨드신호(BUR_REF_CMD)가 입력된 시점부터 상기 제1 카운트 값과 상기 제2 카운트 값이 모두 "1"일 때의 시점까지를 포함하는 제1 제한 구간 동안 제1 클럭신호(OSC)를 래치 제어신호(SRLATEN)로써 출력할 수 있다. 아울러, 제n 버스트 리프레쉬 주기(tREFI*8)에서, 리프레쉬 컨트롤러(200)는 버스트 리프레쉬 커맨드신호(BUR_REF_CMD)가 입력된 시점부터 상기 제1 카운트 값과 상기 제2 카운트 값이 모두 "n"일 때의 시점까지를 포함하는 제n 제한 구간 동안 제1 클럭신호(OSC)를 래치 제어신호(SRLATEN)로써 출력할 수 있다.
어드레스 래치(300)는 래치 제어신호(SRLATEN)에 기초하여, 상기 버스트 리프레쉬 주기(tREFI*8)마다 서로 다른 제한 구간 동안 입력된 노멀 어드레스 신호(NADD)를 타겟 어드레스 신호(TADD)로써 래치할 수 있다. 예컨대, 제1 버스트 리프레쉬 주기(tREFI*8)에서, 어드레스 래치(300)는 상기 제1 제한 구간 중 래치 제어신호(SRLATEN)가 두 번째 토글링(즉, 마지막으로 토글링)할 때 입력된 노멀 어드레스 신호(NADD)를 타겟 어드레스 신호(TADD)로써 래치할 수 있다. 아울러, 제n 버스트 리프레쉬 주기(tREFI*8)에서, 어드레스 래치(300)는 상기 제n 제한 구간 중 래치 제어신호(SRLATEN)가 n+1 번째 토글링(즉, 마지막으로 토글링)할 때 입력된 노멀 어드레스 신호(NADD)를 타겟 어드레스 신호(TADD)로써 래치할 수 있다.
참고로, 버스트 리프레쉬 주기(tREFI*8) 동안 래치 제어신호(SRLATEN)가 여러 번 토글링하는 경우, 어드레스 래치(300)는 래치 제어신호(SRLATEN)가 토글링할 때마다 입력된 노멀 어드레스 신호(NADD)를 래치할 수 있다. 결국, 어드레스 래치(300)는 래치 제어신호(SRLATEN)가 마지막으로 토글링할 때 입력된 노멀 어드레스 신호(NADD)를 최종적인 타겟 어드레스 신호(TADD)로써 래치할 수 있다.
한편, 어드레스 래치(300)는 상기 버스트 리프레쉬 주기(tREFI*8)마다 상이하게 정의된 제한 구간 중 래치 제어신호(SRLATEN)가 마지막으로 토글링하는 구간 동안 입력된 노멀 어드레스 신호(NADD)를 타겟 어드레스 신호(TADD)로써 래치할 수 있다. 이는 버스트 리프레쉬 주기(tREFI*8) 동안 순차적으로 입력된 복수의 노멀 어드레스 신호(NADD) 중 어느 하나의 노멀 어드레스 신호(NADD)를 샘플링하는 것이다. 더 나아가서는, 상기 버스트 리프레쉬 주기(tREFI*8)마다 상이한 구간 동안 입력된 상기 어느 하나의 노멀 어드레스 신호(NADD)를 샘플링하는 것이다. 여기서, 샘플링한다는 것은 상기 복수의 노멀 어드레스 신호(NADD) 중 가장 많이 입력된 노멀 어드레스 신호(NADD)를 확률적으로 선택함을 의미할 수 있다. 이는 상기 복수의 노멀 어드레스 신호(NADD)를 노멀 어드레스 신호 별로 카운트하는 방식에 비하여 전력 측면 및 면적 측면 등에서 유리한 장점이 있으면서도, 버스트 리프레쉬 주기(tREFI*8)마다 다른 샘플링 시점에 입력된 노멀 어드레스 신호(NADD)를 타겟 어드레스 신호(TADD)로써 샘플링 및 래치할 수 있는 장점이 있다.
메모리 영역(100)은 버스트 리프레쉬 커맨드신호(BUR_REF_CMD)와 타겟 어드레스 신호(TADD)에 기초하여 상기 타겟 리프레쉬 동작을 수행할 수 있다. 예컨대, 버스트 리프레쉬 커맨드신호(BUR_REF_CMD)가 입력되면, 메모리 영역(100)은 상기 버스트 리프레쉬 주기마다 상기 이전 제한 구간 동안 래치된 이전 타겟 어드레스신호(TADD)에 기초하여 상기 타겟 리프레쉬 동작을 수행할 수 있다.
도 7에는 도 4에 도시된 리프레쉬 컨트롤러(200)를 포함하는 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 7은 도 6의 설명과 거의 동일하므로 그에 대한 설명은 생략한다. 단, 도 7은 도 6에 비하여 제1 클럭신호(OSC)를 대신하여 제3 클럭신호(PRBS)를 이용할 수 있다.
도 8에는 본 발명의 제2 실시예에 따른 반도체 메모리 장치가 블록 구성도로 도시되어 있다.
도 8을 참조하면, 상기 반도체 메모리 장치는 메모리 영역(1100), 리프레쉬 컨트롤러(1200), 및 어드레스 래치(1300)를 포함할 수 있다.
메모리 영역(1100)과 어드레스 래치(1300)는 본 발명의 제1 실시예에 도시된 메모리 영역(100)과 어드레스 래치(300)와 동일한 구성일 수 있으므로, 메모리 영역(1100)과 어드레스 래치(1300)에 대한 설명은 생략한다. 이하에서는 리프레쉬 컨트롤러(1200)에 대하여 자세하게 설명한다.
도 9에는 도 8에 도시된 리프레쉬 컨트롤러(1200)의 일예를 보인 블록 구성도가 도시되어 있다.
도 9를 참조하면, 리프레쉬 컨트롤러(1200)는 카운트 회로(1210), 주기 안내 회로(1220), 랜덤화 회로(1230), 및 제어 회로(1240)를 포함할 수 있다.
카운트 회로(1210), 주기 안내 회로(1220), 및 제어 회로(1240)는 본 발명의 제1 실시예에 포함된 카운트 회로(210), 주기 안내 회로(220), 및 제어 회로(240)와 동일할 수 있으므로(도 3 참조), 이들에 대한 설명은 생략한다.
랜덤화 회로(1230)는 제2 클럭신호(REFCLK)에 기초하여, 버스트 리프레쉬 주기마다 랜덤 값에 대응하는 랜덤 코드신호(RDNUM_CNT)를 생성할 수 있다.
한편, 도 10에는 도 8에 도시된 리프레쉬 컨트롤러(1200)의 다른 예를 보인 블록 구성도가 도시되어 있다.
도 10을 참조하면, 리프레쉬 컨트롤러(1200)는 도 9에 비하여 주기 변환 회로(1250)를 더 포함할 수 있다. 주기 변환 회로(1250)는 본 발명의 제1 실시예에 포함된 주기 변환 회로(250)와 동일할 수 있으므로(도 4 참조), 그에 대한 설명은 생략한다.
도 11에는 도 9 및 도 10에 도시된 랜덤화 회로(1230)가 블록 구성도로 도시되어 있다.
도 11을 참조하면, 랜덤화 회로(1230)는 클럭신호 생성부(1231), 랜덤 값 생성부(1233), 및 래치부(1235)를 포함할 수 있다.
클럭신호 생성부(1231)는 제3 클럭신호(OSC')를 생성할 수 있다.
랜덤 값 생성부(1233)는 제3 클럭신호(OSC')에 기초하여, 상기 버스트 리프레쉬 주기마다 상기 랜덤 값에 대응하는 코드신호(RDNUM)를 적어도 1회 생성할 수 있다.
래치부(1235)는 제2 클럭신호(REFCLK)에 기초하여, 상기 버스트 리프레쉬 주기마다 코드신호(RDNUM)를 랜덤 코드신호(RDNUM_CNT)로써 래치할 수 있다.
도 12에는 도 9 또는 도 10에 도시된 제어 회로(1240)가 블록 구성도로 도시되어 있다.
도 12를 참조하면, 제어 회로(1240)는 비교부(1241), 제한부(1243), 및 출력부(1245)를 포함할 수 있다.
비교부(1241), 제한부(1243), 및 출력부(1245)는 본 발명의 제1 실시예와 동일할 수 있으므로, 그들에 대한 자세한 설명은 생략한다. 단, 비교부(1241)는 랜덤 코드신호(RDNUM_CNT)와 카운트 코드신호(OSC_CNT or PRBS_CNT)를 비교할 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 동작을 도 13을 참조하여 설명한다.
도 13에는 도 10에 도시된 리프레쉬 컨트롤러(1200)를 포함하는 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 13에 도시된 바와 같이, 만약 8-버스트 리프레쉬 동작 모드에 따라 제1 내지 제8 노멀 리프레쉬 커맨드신호를 포함하는 버스트 리프레쉬 커맨드신호(BUR_REF_CMD)가 입력된다면, 상기 버스트 리프레쉬 주기(tREFI*8)는 상기 제1 내지 제8 노멀 리프레쉬 커맨드신호에 각각 할당된 리프레쉬 주기(tREFI)의 8배에 대응하는 구간을 포함할 수 있다.
리프레쉬 컨트롤러(1200)는 버스트 리프레쉬 주기(tREF*8)마다 이전 버스트 리프레쉬 주기에 포함된 이전 제한 구간과 다른 제한 구간 동안 래치 제어신호(SRLATEN)를 생성할 수 있다. 예컨대, 리프레쉬 컨트롤러(200)는 버스트 리프레쉬 주기(tREF*8)마다 제1 카운트 코드신호(OSC_CNT)에 대응하는 상기 제1 카운트 값과 제2 카운트 코드신호(REFCLK_CNT)에 대응하는 상기 제2 카운트 값이 동일할 때 래치 코드신호(SRLATEN)를 생성할 수 있다. 만약 제1 버스트 리프레쉬 주기(tREFI*8)에서 상기 랜덤 값으로 "5"에 대응하는 랜덤 코드신호(RDNUM_CNT)가 생성되었다면, 제어 회로(1240)는 버스트 리프레쉬 커맨드신호(BUR_REF_CMD)가 입력된 시점부터 카운트 코드신호(PRBS_CNT)에 대응하는 카운트 값과 상기 랜덤 값이 모두 "5"일 때의 시점까지를 포함하는 제1 제한 구간 동안 제1 클럭신호(PRBS)를 래치 제어신호(SRLATEN)로써 출력할 수 있다. 한편, 제2 버스트 리프레쉬 주기(tREFI*8)와 같이 상기 랜덤 값으로 "10"에 대응하는 랜덤 코드신호(RDNUM_CNT)가 생성되었다면, 제어 회로(1240)는 상기 제2 버스트 리프레쉬 주기(tREFI*8)의 전체 구간을 포함하는 제2 제한 구간 동안 제1 클럭신호(PRBS)를 래치 제어신호(SRLATEN)로써 출력할 수 있다.
어드레스 래치(1300)는 래치 제어신호(SRLATEN)에 기초하여, 상기 버스트 리프레쉬 주기(tREFI*8)마다 서로 다른 제한 구간 동안 입력된 노멀 어드레스 신호(NADD)를 타겟 어드레스 신호(TADD)로써 래치할 수 있다. 예컨대, 제1 버스트 리프레쉬 주기(tREFI*8)에서, 어드레스 래치(1300)는 제1 제한 구간 중 래치 제어신호(SRLATEN)가 마지막으로 토글링할 때 입력된 노멀 어드레스 신호(NADD)를 타겟 어드레스 신호(TADD)로써 래치할 수 있다.
메모리 영역(1100)은 버스트 리프레쉬 커맨드신호(BUR_REF_CMD)와 타겟 어드레스 신호(TADD)에 기초하여 상기 타겟 리프레쉬 동작을 수행할 수 있다. 예컨대, 버스트 리프레쉬 커맨드신호(BUR_REF_CMD)가 입력되면, 메모리 영역(1100)은 상기 버스트 리프레쉬 주기마다 상기 이전 제한 구간 동안 래치된 이전 타겟 어드레스신호(TADD)에 기초하여 상기 타겟 리프레쉬 동작을 수행할 수 있다.
이와 같은 본 발명의 실시예들에 따르면, 버스트 리프레쉬 주기마다 서로 다른 구간(즉, 샘플링 시점)에서 타겟 어드레스신호를 래치(즉, 샘플링)할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 메모리 영역 200 : 리프레쉬 컨틀롤러
210 : 제1 카운트 회로 220 : 주기 안내 회로
230 : 제3 카운트 회로 240 : 제어 회로
241 : 비교부 243 : 제한부
245 : 출력부 300 : 어드레스 래치

Claims (24)

  1. 버스트 리프레쉬 커맨드신호에 기초하여, 버스트 리프레쉬 주기마다 지속적으로 토글링하는 제1 클럭신호를 카운트하고 제1 카운트 코드신호를 생성하기 위한 제1 카운트 회로;
    상기 버스트 리프레쉬 커맨드신호와 프리차지 신호에 기초하여, 상기 버스트 리프레쉬 주기마다 1회 토글링하는 제2 클럭신호를 생성하기 위한 주기 안내 회로;
    상기 제2 클럭신호를 카운트하고 제2 카운트 코드신호를 생성하기 위한 제2 카운트 회로; 및
    상기 제1 카운트 코드신호와 상기 제2 카운트 코드신호에 기초하여, 상기 버스트 리프레쉬 주기마다 상기 제1 카운트 코드신호에 대응하는 제1 카운트 값과 상기 제2 카운트 코드신호에 대응하는 제2 카운트 값이 동일할 때 타겟 어드레스를 래치하기 위한 래치 제어신호를 생성하기 위한 제어 회로
    를 포함하는 리프레쉬 컨트롤러.
  2. 제1항에 있어서,
    상기 제1 카운트 회로는 상기 버스트 리프레쉬 커맨드신호에 기초하여 상기 버스트 리프레쉬 주기마다 초기화되고 상기 제1 클럭신호를 다시 카운트하는 리프레쉬 컨트롤러.
  3. 제1항에 있어서,
    상기 주기 안내 회로는 상기 버스트 리프레쉬 커맨드신호에 기초하여 활성화되고 상기 프리차지 신호에 기초하여 비활성화되는 상기 제2 클럭신호를 생성하는 리프레쉬 컨트롤러.
  4. 제1항에 있어서,
    상기 제어 회로는,
    상기 제1 카운트 코드신호와 상기 제2 카운트 코드신호에 기초하여, 상기 제1 카운트 값과 상기 제2 카운트 값의 비교 결과에 대응하는 비교신호를 생성하기 위한 비교부;
    상기 비교신호와 상기 버스트 리프레쉬 커맨드신호에 기초하여, 제한 구간 동안 활성화되는 제한신호를 생성하기 위한 제한부; 및
    상기 제한신호와 상기 제1 클럭신호에 기초하여, 상기 제한 구간 동안 토글링하는 상기 래치 제어신호를 출력하기 위한 출력부를 포함하는 리프레쉬 컨트롤러.
  5. 제1항에 있어서,
    주기적으로 토글링하는 제3 클럭신호에 기초하여 비주기적으로 토글링하는 상기 제1 클럭신호를 생성하기 위한 주기 변환 회로를 더 포함하는 리프레쉬 컨트롤러.
  6. 버스트 리프레쉬 커맨드신호에 기초하여, 버스트 리프레쉬 주기마다 지속적으로 토글링하는 제1 클럭신호를 카운트하고 카운트 코드신호를 생성하기 위한 카운트 회로;
    상기 버스트 리프레쉬 커맨드신호와 프리차지 신호에 기초하여, 상기 버스트 리프레쉬 주기마다 1회 토글링하는 제2 클럭신호를 생성하기 위한 주기 안내 회로;
    상기 제2 클럭신호에 기초하여, 상기 버스트 리프레쉬 주기마다 랜덤 코드신호를 생성하기 위한 랜덤화 회로; 및
    상기 카운트 코드신호와 상기 랜덤 코드신호에 기초하여, 상기 버스트 리프레쉬 주기마다 상기 카운트 코드신호에 대응하는 카운트 값과 상기 랜덤 코드신호에 대응하는 랜덤 값이 동일할 때 타겟 어드레스를 래치하기 위한 래치 제어신호를 생성하기 위한 제어 회로
    를 포함하는 리프레쉬 컨트롤러.
  7. 제6항에 있어서,
    상기 카운트 회로는 상기 버스트 리프레쉬 커맨드신호에 기초하여 상기 버스트 리프레쉬 주기마다 초기화되고 상기 제1 클럭신호를 다시 카운트하는 리프레쉬 컨트롤러.
  8. 제6항에 있어서,
    상기 주기 안내 회로는 상기 버스트 리프레쉬 커맨드신호에 기초하여 활성화되고 상기 프리차지 신호에 기초하여 비활성화되는 상기 제2 클럭신호를 생성하는 리프레쉬 컨트롤러.
  9. 제6항에 있어서,
    상기 랜덤화 회로는,
    제3 클럭신호를 생성하기 위한 클럭신호 생성부;
    상기 제3 클럭신호에 기초하여, 상기 버스트 리프레쉬 주기마다 상기 랜덤 값에 대응하는 코드신호를 적어도 1회 생성하기 위한 랜덤 값 생성부; 및
    상기 제2 클럭신호에 기초하여, 상기 버스트 리프레쉬 주기마다 상기 코드신호를 상기 랜덤 코드신호로써 래치하기 위한 래치부를 포함하는 리프레쉬 컨트롤러.
  10. 제6항에 있어서,
    상기 제어 회로는,
    상기 카운트 코드신호와 상기 랜덤 코드신호에 기초하여, 상기 카운트 값과 상기 랜덤 값의 비교 결과에 대응하는 비교신호를 생성하기 위한 비교부;
    상기 비교신호와 상기 버스트 리프레쉬 커맨드신호에 기초하여, 제한 구간 동안 활성화되는 제한신호를 생성하기 위한 제한부; 및
    상기 제한신호와 상기 제1 클럭신호에 기초하여, 상기 제한 구간 동안 토글링하는 상기 래치 제어신호를 출력하기 위한 출력부를 포함하는 리프레쉬 컨트롤러.
  11. 제6항에 있어서,
    주기적으로 토글링하는 제4 클럭신호에 기초하여 비주기적으로 토글링하는 상기 제1 클럭신호를 생성하기 위한 주기 변환 회로를 더 포함하는 리프레쉬 컨트롤러.
  12. 노멀 어드레스 신호에 기초하여 노멀 동작을 수행하고, 타겟 어드레스 신호에 기초하여 타겟 리프레쉬 동작을 수행하는 메모리 영역;
    버스트 리프레쉬 커맨드신호에 기초하여, 버스트 리프레쉬 주기마다 이전 버스트 리프레쉬 주기에 포함된 이전 제한 구간과 다른 제한 구간 동안 활성화되는 래치 제어신호를 생성하기 위한 리프레쉬 컨트롤러; 및
    상기 래치 제어신호에 기초하여, 상기 버스트 리프레쉬 주기마다 상기 다른 제한 구간 동안 입력된 상기 노멀 어드레스 신호를 상기 타겟 어드레스신호로써 래치하기 위한 어드레스 래치
    를 포함하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 리프레쉬 컨트롤러는,
    상기 버스트 리프레쉬 커맨드신호에 기초하여, 상기 버스트 리프레쉬 주기마다 지속적으로 토글링하는 제1 클럭신호를 카운트하고 제1 카운트 코드신호를 생성하기 위한 제1 카운트 회로;
    상기 버스트 리프레쉬 커맨드신호와 프리차지 신호에 기초하여, 상기 버스트 리프레쉬 주기마다 1회 토글링하는 제2 클럭신호를 생성하기 위한 주기 안내 회로;
    상기 제2 클럭신호를 카운트하고 제2 카운트 코드신호를 생성하기 위한 제2 카운트 회로; 및
    상기 제1 카운트 코드신호와 상기 제2 카운트 코드신호에 기초하여, 상기 버스트 리프레쉬 주기마다 상기 제1 카운트 코드신호에 대응하는 제1 카운트 값과 상기 제2 카운트 코드신호에 대응하는 제2 카운트 값이 동일할 때 상기 래치 제어신호를 생성하기 위한 제어 회로
    를 포함하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 제1 카운트 회로는 상기 버스트 리프레쉬 커맨드신호에 기초하여 상기 버스트 리프레쉬 주기마다 초기화되고 상기 제1 클럭신호를 다시 카운트하는 반도체 메모리 장치.
  15. 제13항에 있어서,
    상기 주기 안내 회로는 상기 버스트 리프레쉬 커맨드신호에 기초하여 활성화되고 상기 프리차지 신호에 기초하여 비활성화되는 상기 제2 클럭신호를 생성하는 반도체 메모리 장치.
  16. 제13항에 있어서,
    상기 제어 회로는,
    상기 제1 카운트 코드신호와 상기 제2 카운트 코드신호에 기초하여, 상기 제1 카운트 값과 상기 제2 카운트 값의 비교 결과에 대응하는 비교신호를 생성하기 위한 비교부;
    상기 비교신호와 상기 버스트 리프레쉬 커맨드신호에 기초하여, 제한 구간 동안 활성화되는 제한신호를 생성하기 위한 제한부; 및
    상기 제한신호와 상기 제1 클럭신호에 기초하여, 상기 제한 구간 동안 토글링하는 상기 래치 제어신호를 출력하기 위한 출력부를 포함하는 반도체 메모리 장치.
  17. 제13항에 있어서,
    상기 리프레쉬 컨트롤러는,
    주기적으로 토글링하는 제3 클럭신호에 기초하여 비주기적으로 토글링하는 상기 제1 클럭신호를 생성하기 위한 주기 변환 회로를 더 포함하는 반도체 메모리 장치.
  18. 제12항에 있어서,
    상기 리프레쉬 컨트롤러는,
    상기 버스트 리프레쉬 커맨드신호에 기초하여, 상기 버스트 리프레쉬 주기마다 지속적으로 토글링하는 제1 클럭신호를 카운트하고 카운트 코드신호를 생성하기 위한 카운트 회로;
    상기 버스트 리프레쉬 커맨드신호와 프리차지 신호에 기초하여, 상기 버스트 리프레쉬 주기마다 1회 토글링하는 제2 클럭신호를 생성하기 위한 주기 안내 회로;
    상기 제2 클럭신호에 기초하여, 상기 버스트 리프레쉬 주기마다 랜덤 코드신호를 생성하기 위한 랜덤화 회로; 및
    상기 카운트 코드신호와 상기 랜덤 코드신호에 기초하여, 상기 버스트 리프레쉬 주기마다 상기 카운트 코드신호에 대응하는 카운트 값과 상기 랜덤 코드신호에 대응하는 랜덤 값이 동일할 때 상기 래치 제어신호를 생성하기 위한 제어 회로
    를 포함하는 반도체 메모리 장치.
  19. 제18항에 있어서,
    상기 카운트 회로는 상기 버스트 리프레쉬 커맨드신호에 기초하여 상기 버스트 리프레쉬 주기마다 초기화되고 상기 제1 클럭신호를 다시 카운트하는 반도체 메모리 장치.
  20. 제18항에 있어서,
    상기 주기 안내 회로는 상기 버스트 리프레쉬 커맨드신호에 기초하여 활성화되고 상기 프리차지 신호에 기초하여 비활성화되는 상기 제2 클럭신호를 생성하는 반도체 메모리 장치.
  21. 제18항에 있어서,
    상기 랜덤화 회로는,
    제3 클럭신호를 생성하기 위한 클럭신호 생성부;
    상기 제3 클럭신호에 기초하여, 상기 버스트 리프레쉬 주기마다 상기 랜덤 값에 대응하는 코드신호를 적어도 1회 생성하기 위한 랜덤 값 생성부; 및
    상기 제2 클럭신호에 기초하여, 상기 버스트 리프레쉬 주기마다 상기 코드신호를 상기 랜덤 코드신호로써 래치하기 위한 래치부를 포함하는 반도체 메모리 장치.
  22. 제18항에 있어서,
    상기 제어 회로는,
    상기 카운트 코드신호와 상기 랜덤 코드신호에 기초하여, 상기 카운트 값과 상기 랜덤 값의 비교 결과에 대응하는 비교신호를 생성하기 위한 비교부;
    상기 비교신호와 상기 버스트 리프레쉬 커맨드신호에 기초하여, 제한 구간 동안 활성화되는 제한신호를 생성하기 위한 제한부; 및
    상기 제한신호와 상기 제1 클럭신호에 기초하여, 상기 제한 구간 동안 토글링하는 상기 래치 제어신호를 출력하기 위한 출력부를 포함하는 반도체 메모리 장치.
  23. 제18항에 있어서,
    상기 리프레쉬 컨트롤러는,
    주기적으로 토글링하는 제4 클럭신호에 기초하여 비주기적으로 토글링하는 상기 제1 클럭신호를 생성하기 위한 주기 변환 회로를 더 포함하는 반도체 메모리 장치.
  24. 제12항에 있어서,
    상기 메모리 영역은 상기 버스트 리프레쉬 커맨드신호와 이전 타겟 어드레스신호 - 상기 이전 제한 구간 동안 래치된 상기 타겟 어드레스신호임 - 에 기초하여, 상기 버스트 리프레쉬 주기마다 상기 타겟 리프레쉬 동작을 수행하는 반도체 메모리 장치.

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