JP5439955B2 - 半導体メモリおよびシステム - Google Patents

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Description

本発明は、ダイナミックメモリセルを有する半導体メモリおよびシステムに関する。
ＤＲＡＭ等の半導体メモリは、ダイナミックメモリセルに書き込まれたデータを保持するために、周期的にリフレッシュが必要である。また、ダイナミックメモリセルのデータ保持特性は、チップ温度が高いほど悪くなる。このため、チップ温度が高いときには、リフレッシュ周期を短くする必要がある。
例えば、半導体メモリの動作を制御するコントローラは、半導体メモリからのセルフリフレッシュ信号をモニタすることより、半導体メモリに供給するリフレッシュコマンドの生成周期を調整する（例えば、特許文献１参照。）。また、クロック周期とチップ温度とに相関がある場合、リフレッシュ周期は、クロック周期が短いときに（すなわち、高温時）短く設定される（例えば、特許文献２−４参照。）。
特開２００３−１１５１８９号公報 特開２００２−１４０８９１号公報 特開平１１−３１３８３号公報 特開平１１−２７３３４０号公報
例えば、クロック信号を用いてリフレッシュ要求信号を生成する半導体メモリでは、クロック周期が長くなると、リフレッシュ要求信号の生成周期も長くなる。クロック周期が大幅に長く設定される場合、ダイナミックメモリセルのリフレッシュ間隔は長くなり、データを保持できないおそれがある。
本発明の目的は、リフレッシュ要求信号の生成周期によらずダイナミックメモリセル内のデータを確実に保持することである。
半導体メモリは、複数のダイナミックメモリセルと、ダイナミックメモリセルをリフレッシュするためのリフレッシュ要求信号を、クロック信号の所定のクロック数毎に生成するリフレッシュ要求生成回路と、クロック信号の周期を検出するクロック周期検出回路と、検出された前記クロック信号の周期であるクロック周期に応じて、リフレッシュ要求信号に応答してリフレッシュするダイナミックメモリセルの数を制御するリフレッシュ制御回路とを有している。
クロック周期が長くなったときに、リフレッシュ要求信号毎にリフレッシュするダイナミックメモリセルの数を増加させることで、クロック周期に依存せずダイナミックメモリセル内のデータを確実に保持できる。
一実施形態における半導体メモリの例を示している。 別の実施形態における半導体メモリの例を示している。 図２に示したクロック周期カウンタの例を示している。 図３に示したクロック周期カウンタの動作の例を示している。 図２に示したコア制御回路の例を示している。 図５に示したコア制御回路の動作の例を示している。 図２に示したロウデコーダの例を示している。 図１および図２に示した半導体メモリが搭載されるシステムの例を示している。 図１および図２に示した半導体メモリが搭載されるシステムの別の例を示している。 図２に示した半導体メモリの動作の例を示している。 別の実施形態における半導体メモリの例を示している。 図１１に示したコア制御回路の例を示している。 図１２に示したリフレッシュ制御回路の例を示している。 図１３に示したリフレッシュ制御回路の動作の例を示している。 図１１に示したロウデコーダの例を示している。 図１２に示したコア制御回路の動作の例を示している。 図１２に示したコア制御回路の動作の別の例を示している。 図１２に示したコア制御回路の動作の別の例を示している。 図１２に示したコア制御回路の動作の別の例を示している。 図１１に示した半導体メモリの動作の例を示している。 ロウデコーダの別の例を示している。
以下、実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｂ”が付く信号および先頭に”／”が付く信号は、負論理を示す。末尾に”Ｐ”が付く信号は、パルス信号を示す。図中の二重の四角丸は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
図１は、一実施形態における半導体メモリＭＥＭの例を示している。半導体メモリＭＥＭは、リフレッシュ要求生成回路、クロック周期検出回路、リフレッシュ制御回路および複数のダイナミックメモリセルＭＣを有するメモリセルアレイを有している。リフレッシュ要求生成回路は、ダイナミックメモリセルＭＣをリフレッシュするためのリフレッシュ要求信号ＲＦＡＣＴＰを、クロック信号ＣＬＫの所定のクロック数毎に生成する。クロック周期検出回路は、クロック信号ＣＬＫの周期を検出し、検出されたクロック信号ＣＬＫの周期であるクロック周期を示す情報ＣＹＣＩＮＦを出力する。リフレッシュ制御回路は、クロック周期ＣＹＣＩＮＦが長いときに、リフレッシュ要求信号ＲＦＡＣＴＰＺに応答してリフレッシュするダイナミックメモリセルＭＣの数を増加するためにアクセス制御信号ＣＮＴＬを出力する。
例えば、クロック信号ＣＬＫの周期が２倍になったときに、リフレッシュ要求信号ＲＦＡＣＴＰＺに応答してリフレッシュするダイナミックメモリセルＭＣの数は２倍に設定される。これにより、クロック周期に依存せず、メモリセルアレイ内の全てのダイナミックメモリセルＭＣを、常に所定の期間内にリフレッシュできる。この結果、クロック周期に依存せずダイナミックメモリセルＭＣ内のデータを確実に保持できる。
図２は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
例えば、半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作するＤＲＡＭである。半導体メモリＭＥＭは、コマンドデコーダ１０、クロックカウンタ１２、コア制御回路１４、リフレッシュアドレスカウンタ１６、アドレスラッチ１８、アドレスセレクタ２０、クロック周期カウンタ２２、ロウデコーダＲＤＥＣ、コラムデコーダＣＤＥＣ、データバスアンプＤＢＡＭＰ、データ入出力回路ＤＩＯおよびメモリコアＣＯＲＥを有している。
コマンドデコーダ１０は、リセット信号ＲＳＴＢが高レベルの期間に、チップイネーブル信号ＣＥおよびライトイネーブル信号ＷＥをクロック信号ＣＬＫに同期して受ける。コマンドデコーダ１０は、高レベルのチップイネーブル信号ＣＥおよび低レベルのライトイネーブル信号ＷＥを受けたときに、読み出し動作を実行するためのリセット信号ＲＳＴＢ（読み出しコマンド）を出力する。コマンドデコーダ１０は、高レベルのチップイネーブル信号ＣＥおよび高レベルのライトイネーブル信号ＷＥを受けたときに、書き込み動作を実行するためのアクセス要求信号ＡＣＴＰ（書き込みコマンド）を出力する。
クロックカウンタ１２は、クロック信号ＣＬＫのパルスをカウントし、所定数のクロックパルス毎にリフレッシュ要求信号ＲＦＡＣＴＰを出力する。クロックカウンタ１２は、リフレッシュ要求信号ＲＦＡＣＴＰをクロック信号ＣＬＫの所定のクロック数毎に生成するリフレッシュ要求生成回路として動作する。例えば、クロックカウンタ１２は、クロック信号ＣＬＫの立ち下がりエッジに同期してリフレッシュ要求信号ＲＦＡＣＴＰを出力する。
コア制御回路１４は、アクセス要求信号ＡＣＴＰに応答して、メモリコアＣＯＲＥのアクセス動作（読み出し動作または書き込み動作）を実行するために、アクセス制御信号ＲＡＳＥＮ、ＣＡＳＥＮ、ＡＭＰＥＮ（タイミング信号）を出力する。コア制御回路１４は、リフレッシュ要求信号ＲＦＡＣＴＰに応答して、メモリコアＣＯＲＥのリフレッシュ動作を実行するために、アクセス制御信号ＲＡＳＥＮおよびリフレッシュ信号ＲＥＦを出力し、さらにカウントアップ信号ＲＦＣＵＰを出力する。リフレッシュ動作時に、アクセス制御信号ＣＡＳＥＮ、ＡＭＰＥＮは出力されない。
リフレッシュアドレスカウンタ１６は、カウントアップ信号ＲＦＣＵＰに同期して動作し、リフレッシュアドレス信号ＲＦＡを”１”ずつ増加させる。リフレッシュアドレス信号ＲＦＡは、リフレッシュされるダイナミックメモリセルＭＣを示す。より具体的には、リフレッシュアドレス信号ＲＦＡは、ダイナミックメモリセルＭＣに接続されたワード線ＷＬを示すロウアドレス信号である。
アドレスラッチ１８は、クロック信号ＣＬＫに同期して外部アドレス信号ＩＡをラッチし、ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡとして出力する。ロウアドレス信号ＲＡは、ワード線ＷＬを選択するために使用される。コラムアドレス信号ＣＡは、ビット線対ＢＬ、／ＢＬを選択するために使用される。
アドレスセレクタ２０は、リフレッシュ信号ＲＥＦが低レベルのときに、ロウアドレス信号ＲＡを、内部ロウアドレス信号ＩＲＡとして出力する。アドレスセレクタ２０は、リフレッシュ信号ＲＥＦが高レベルのときに、リフレッシュアドレス信号ＲＦＡを、内部ロウアドレス信号ＩＲＡとして出力する。
クロック周期カウンタ２２は、リセット信号ＲＳＴＢが低レベルの期間に動作し、クロック信号ＣＬＫの周期であるクロック周期を検出する。クロック周期カウンタ２２は、検出したクロック周期を示すカウンタ値ＸＡＣを出力する。クロック周期カウンタ２２は、クロック信号の周期を検出するクロック周期検出回路として動作する。
ロウデコーダＲＤＥＣは、アクセス制御信号ＲＡＳＥＮの高レベル期間に、ワード線ＷＬを選択するために、内部ロウアドレス信号ＩＲＡをデコードする。このとき、同時に選択されるワード線ＷＬの数は、カウンタ値ＸＡＣの値に応じて変更される。
コラムデコーダＣＤＥＣは、アクセス制御信号ＣＡＳＥＮの高レベル期間に、ビット線対ＢＬ、／ＢＬを選択するために、コラムアドレス信号ＣＡをデコードする。データバスアンプＤＢＡＭＰは、アクセス制御信号ＡＭＰＥＮの高レベル期間に、メモリコアＣＯＲＥからの読み出しデータを増幅し、あるいはメモリコアＣＯＲＥに供給する書き込みデータを増幅する。
データ入出力回路ＤＩＯは、読み出し動作時にデータバスアンプＤＢＡＭＰを介してメモリコアＣＯＲＥから出力される読み出しデータをデータ端子ＤＱに出力する。データ入出力回路ＤＩＯは、書き込み動作時にデータ端子ＤＱに供給される書き込みデータをデータバスアンプＤＢＡＭＰを介してメモリコアＣＯＲＥに供給する。データマスク信号ＤＱＭは、読み出しデータまたは書き込みデータの一部のビットをマスクするときに半導体メモリＭＥＭに供給される。
メモリコアＣＯＲＥは、例えば、マトリックス状に配置された複数のダイナミックメモリセルＭＣと、図の横方向に並ぶダイナミックメモリセルＭＣの列に接続された複数のワード線ＷＬと、図の縦方向に並ぶダイナミックメモリセルＭＣの列に接続された複数のビット線対ＢＬ、／ＢＬとを有している。ダイナミックメモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタの一端をビット線ＢＬ（または／ＢＬ）に接続するためのトランスファトランジスタとを有している。キャパシタの他端は、基準電圧線に接続されている。メモリコアＣＯＲＥは、一般的なＤＲＡＭと同様に、ビット線ＢＬ、／ＢＬのプリチャージ回路、センスアンプおよびコラムスイッチ等を有している。
この実施形態では、メモリコアＣＯＲＥは、所定数のワード線ＷＬを有する複数のメモリブロックを有している。各メモリブロックは、独立に動作するプリチャージ回路、センスアンプおよびコラムスイッチを有している。
図３は、図２に示したクロック周期カウンタ２２の例を示している。クロック周期カウンタ２２は、発振信号生成回路ＯＳＣＧＥＮ、クロックカウンタＣＣＯＵＮＴ、レジスタＲＥＧおよびカウンタ制御回路ＣＣＮＴを有している。
発振信号生成回路ＯＳＣＧＥＮは、発振器ＯＳＣ１と３つのラッチ回路ＬＴ０−２を有している。発振器ＯＳＣ１は、ＮＯＲゲートの出力を遅延回路ＤＬＹ１を介してＮＯＲゲートの一方の入力にフィードバックしている。発振器ＯＳＣ１は、ＮＯＲゲートの他方の入力で低レベルのリセット信号ＲＳＴＢを受けているときに、クロック信号ＣＬＫの周期より短い発振信号ＲＩＮＧ０を生成する。リセット信号ＲＳＴＢが高レベルのとき、発振信号ＲＩＮＧ０は、低レベルに固定される。
ラッチ回路ＬＴ０−２は、直列に接続されている。ラッチ回路ＬＴ０−２は、発振信号ＲＩＮＧ０を順次に分周した分周信号Ｃ０−Ｃ２を出力端子Ｑから出力する。ラッチ回路ＬＴ０（またはＬＴ１−２）は、分周信号Ｃ０（またはＣ１−Ｃ２）の論理を反転した信号をデータ入力で受ける。ラッチ回路ＬＴ１（またはＬＴ２）は、分周信号Ｃ０（またはＣ１）の論理を反転した信号をデータ入力Ｄで受ける。発振信号生成回路ＯＳＣＧＥＮは、ラッチ回路ＬＴ２からの発振信号ＯＳＣ０をクロックカウンタＣＣＯＵＮＴに出力する。
クロックカウンタＣＣＯＵＮＴは、直列に接続されたラッチ回路ＬＴ３−６を有している。ラッチ回路ＬＴ３は、発振信号生成回路ＯＳＣＧＥＮからの発振信号ＯＳＣ０を受けている。ラッチ回路ＬＴ３−６から出力される分周信号Ｃ３−Ｃ６は、レジスタＲＥＧに供給される。ラッチ回路ＬＴ３−６の接続関係は、ラッチ回路ＬＴ０−２の接続関係と同じである。ラッチ回路ＬＴ０−６は、低レベルのリセットクロックパルス信号ＲＳＴＣＫＰを受けたときに論理０にリセットされる。クロックカウンタＣＣＯＵＮＴは、クロック信号ＣＬＫの立ち上がりエッジ間に発生する発振信号ＯＳＣ０のパルス数を、クロック周期としてカウントする。なお、クロックカウンタＣＣＯＵＮＴは、クロック信号ＣＬＫの立ち下がりエッジ間に発生する発振信号ＯＳＣ０のパルス数を、クロック周期としてカウントしてもよい。
レジスタＲＥＧは、分周信号Ｃ３−Ｃ６をそれぞれ受けるラッチ回路ＬＴ７−１０を有している。ラッチ回路ＬＴ７−１０は、分周信号Ｃ３−Ｃ６の論理レベルをリセットクロック信号ＲＳＴＣＫに同期してラッチし、カウンタ信号ＸＡＣ（カウンタ値ＸＡＣ０−３）として出力する。
カウンタ制御回路ＣＣＮＴは、リセット信号ＲＳＴＢが低レベルの期間に、クロック信号ＣＬＫに同期するリセットクロック信号ＲＳＴＣＫを生成する論理回路を有している。また、カウンタ制御回路ＣＣＮＴは、リセット信号ＲＳＴＢが低レベルの期間に、クロック信号ＣＬＫの立ち上がりエッジに同期するリセットクロックパルス信号ＲＳＴＣＫＰ（負論理）を生成する論理回路を有している。遅延回路ＤＬＹ２は、リセットクロックパルス信号ＲＳＴＣＫＰのパルス幅を決めている。遅延回路ＤＬＹ３は、リセットクロック信号ＲＳＴＣＫの立ち上がりエッジからリセットクロックパルス信号ＲＳＴＣＫＰが出力されるまでの時間を決めている。
図４は、図３に示したクロック周期カウンタ２２の動作の例を示している。図４では、リセット信号ＲＳＴＢが低レベルであるリセット期間は、クロック信号ＣＬＫの１．５周期程度である。実際には、リセット期間は、クロック信号ＣＬＫの１周期以上であればよい。具体的には、リセット期間は、リセットクロックパルス信号ＲＳＴＣＫＰが２回以上出力される期間であればよい。
先ず、リセット信号ＲＳＴＢが低レベルに活性化され、半導体メモリＭＥＭがリセット状態に設定された後、クロック信号ＣＬＫに同期してリセットクロック信号ＲＳＴＣＫが生成される（図４（ａ））。また、クロック信号ＣＬＫの立ち上がりエッジから所定時間遅れてリセットクロックパルス信号ＲＳＴＣＫＰ（負論理）が生成される（図４（ｂ））。リセットクロックパルス信号ＲＳＴＣＫＰにより、ラッチ回路ＬＴ０−６はリセットされ、分周信号Ｃ０−Ｃ６は論理０に設定される（図４（ｃ））。
この後、次のリセットクロックパルス信号ＲＳＴＣＫＰが出力されるまで、ラッチ回路ＬＴ０−６は、順次に動作し、分周信号Ｃ０−Ｃ６の論理値は増加する。カウンタ値ＸＡＣ３−０に対応する分周信号Ｃ６−３の論理値は、発振信号ＯＳＣ０の立ち上がりエッジに同期して順次に増加する（図４（ｄ、ｅ、ｆ、ｇ、ｈ））。そして、分周信号Ｃ６−３の論理値は、リセットクロック信号ＲＳＴＣＫに同期してラッチ回路ＬＴ１０−７にラッチされ、カウンタ値ＸＡＣ３−０として出力される（図４（ｉ））。この例では、クロック信号ＣＬＫの１周期に対応するカウンタ値ＸＡＣ３−０は”４”と測定される。レジスタＲＥＧは、リセット信号ＲＳＴＢが高レベルに非活性化された後に、検出したクロック周期（カウンタ値ＸＡＣ３−０）を保持する。
リセットクロック信号ＲＳＴＣＫの出力後、リセットクロックパルス信号ＲＳＴＣＫＰが出力され、ラッチ回路ＬＴ０−６はリセットされる（図４（ｊ、ｋ））。リセット期間が、クロック信号ＣＬＫの２周期以上のとき、最後のクロックサイクルで計測されたクロック周期が、カウンタ値ＸＡＣ３−０として保持される。
一般に、リセット信号ＲＳＴＢが解除（非活性化）された後、半導体メモリＭＥＭに供給されるクロック信号ＣＬＫの周期が変更されることはない。リセット期間にクロック周期を計測することで、リセット信号ＲＳＴＢの解除後に、直ちに半導体メモリＭＥＭのアクセス動作を開始できる。この結果、半導体メモリＭＥＭが搭載されるシステムの性能を向上できる。
図５は、図２に示したコア制御回路１４の例を示している。コア制御回路１４は、フリップフロップＦＦ１−３および遅延回路ＤＬＹ１０−１５を有している。リセット信号ＲＳＴＢの活性化中に、フリップフロップＦＦ１−３はリセットされ、低レベルを出力する。以下の説明では、遅延回路ＤＬＹ１０−１５の遅延時間をそれぞれＤＬＹ１０−１５で示す。フリップフロップＦＦ１は、アクセス制御信号ＣＡＳＥＮ、ＡＭＰＥＮの活性化および非活性化を制御する。フリップフロップＦＦ２は、アクセス制御信号ＲＡＳＥＮの活性化および非活性化を制御する。フリップフロップＦＦ３は、リフレッシュ信号ＲＥＦの活性化および非活性化を制御する。
アクセス制御信号ＣＡＳＥＮは、アクセス要求信号ＡＣＴＰの活性化から遅延時間ＤＬＹ１０後に活性化され、さらに遅延時間後ＤＬＹ１１後に非活性化される。アクセス制御信号ＡＭＰＥＮは、アクセス制御信号ＣＡＳＥＮより遅延時間ＤＬＹ１３だけ遅れて出力される。アクセス制御信号ＲＡＳＥＮは、アクセス要求信号ＡＣＴＰに同期して活性化され、アクセス要求信号ＡＣＴＰの活性化から遅延時間ＤＬＹ１０＋ＤＬＹ１１＋ＤＬＹ１２後に非活性化される。また、アクセス制御信号ＲＡＳＥＮは、リフレッシュ要求信号ＲＦＡＣＴＰに同期して活性化され、リフレッシュ要求信号ＲＦＡＣＴＰの活性化から遅延時間ＤＬＹ１４後に非活性化される。遅延時間ＤＬＹ１４は、遅延時間ＤＬＹ１０＋ＤＬＹ１１＋ＤＬＹ１２とほぼ等しい。
リフレッシュ信号ＲＥＦは、リフレッシュ要求信号ＲＦＡＣＴＰに同期して活性化され、リフレッシュ要求信号ＲＦＡＣＴＰの活性化から遅延時間ＤＬＹ１４後に非活性化される。カウントアップ信号ＲＦＣＵＰは、リフレッシュ信号ＲＥＦの立ち下がりエッジに同期して活性化される。カウントアップ信号ＲＦＣＵＰのパルス幅は、リフレッシュ信号ＲＥＦの活性化期間と遅延時間ＤＬＹ１５の差に等しい。
図６は、図５に示したコア制御回路１４の動作の例を示している。図２に示したコマンドデコーダ１０は、読み出しコマンドＲＤまたは書き込みコマンドＷＲを認識すると、クロック信号ＣＬＫの立ち上がりエッジに同期してアクセス要求信号ＡＣＴＰを出力する（図６（ａ））。これにより、ロウアドレス信号ＲＡで指定されるメモリブロックのアクセス制御信号ＲＡＳＥＮ、ＣＡＳＥＮ、ＡＭＰＥＮが順次に活性化され、アクセス動作（読み出し動作または書き込み動作）が実行される（図６（ｂ））。
例えば、読み出し動作では、ロウアドレス信号ＲＡで指定されるメモリブロックのワード線ＷＬの活性化によりダイナミックメモリセルＭＣからビット線ＢＬまたは／ＢＬにデータが読み出され、センスアンプで増幅される。センスアンプの増幅期間は、アクセス制御信号ＣＡＳＥＮの活性化期間にほぼ等しい。この後、アクセス制御信号ＣＡＳＥＮに同期してコラムアドレス信号ＣＡに対応するコラムスイッチＣＳＷがオンし、センスアンプにより増幅された読み出しデータは、データバスアンプＤＢＡＭＰに供給される。データバスアンプＤＢＡＭＰは、アクセス制御信号ＡＭＰＥＮに同期して動作し、読み出しデータをさらに増幅してデータ端子ＤＱに出力する
図２に示したクロックカウンタ１２は、クロック信号ＣＬＫの立ち下がりエッジに同期してリフレッシュ要求信号ＲＦＡＣＴＰを出力する（図６（ｃ））。これにより、アクセス制御信号ＲＡＳＥＮおよびリフレッシュ信号ＲＥＦが活性化され、リフレッシュ動作が実行される（図６（ｄ））。アクセス制御信号ＲＡＳＥＮは、リフレッシュ信号ＲＥＦに応答してダイナミックメモリセルＭＣをリフレッシュするためのリフレッシュ制御信号として機能する。アクセス制御信号ＲＡＳＥＮを生成する論理回路は、リフレッシュ制御信号を生成する制御信号生成回路の機能を有している。
なお、アクセス制御信号ＲＡＳＥＮの活性化期間は、ワード線ＷＬの活性化期間を示し、アクセス動作期間またはリフレッシュ動作期間を示す。リフレッシュ信号ＲＥＦの活性化期間もリフレッシュ動作期間を示す。この実施形態では、１回の読み出しコマンドＲＤまたは書き込みコマンドＷＲに対応するアクセス動作は、クロック信号ＣＬＫの半周期で実行可能である。同様に、１回のリフレッシュ要求信号ＲＦＡＣＴＰに対応するリフレッシュ動作は、クロック信号ＣＬＫの半周期で実行可能である。これにより、読み出しコマンドＲＤまたは書き込みコマンドＷＲは、クロックサイクル毎に半導体メモリＭＥＭに供給可能である。
リフレッシュ要求信号ＲＦＡＣＴＰは、複数のクロックサイクルに１回出力される。アクセス要求信号ＡＣＴＰが出力されるクロックサイクルにおいて、リフレッシュ要求信号ＲＦＡＣＴＰが出力されないとき、アクセス要求信号ＡＣＴＰに応答するアクセス動作のみが実行される（図６（ｅ））。反対に、リフレッシュ要求信号ＲＦＡＣＴＰが出力されるクロックサイクルにおいて、読み出しコマンドＲＤおよび書き込みコマンドＷＲが供給されないとき、リフレッシュ要求信号ＲＦＡＣＴＰに応答してリフレッシュ動作のみが実行される（図６（ｆ））。
図７は、図２に示したロウデコーダＲＤＥＣの例を示している。例えば、メモリコアＣＯＲＥは、複数のメモリブロックＲＢＬＫ（ＲＢＬＫ０−１５）を有している。各メモリブロックＲＢＬＫ０−１５は、２５６本のワード線ＷＬを有している。メモリブロックＲＢＬＫ０−１５は、上位側のロウアドレス信号ＩＲＡ８−１１（ＲＡ８−１１またはＲＦＡ８−１１）により選択される。図中のＲＢＬＫ０−１５は、メモリブロックＲＢＬＫ０−１５を選択するためのブロックデコード信号を示している。各メモリブロックＲＢＬＫ０−１５のワード線ＷＬは、下位側のロウアドレス信号ＩＲＡ０−７（ＲＡ０−７またはＲＦＡ０−７）のデコード回路により選択される。メモリブロックＲＢＬＫ０−１５は、互いに独立したセンスアンプを有しており、アクセス動作およびリフレッシュ動作を独立して実行できる。換言すれば、リフレッシュ動作は、複数のメモリブロックＲＢＬＫで同時に実行できる。
ロウデコーダＲＤＥＣは、プリデコーダＰＤＥＣおよびワードデコーダＷＤＥＣ（ブロックデコーダ）を有している。プリデコーダＰＤＥＣは、単層のロウアドレス信号ＩＲＡ（例えば、ＩＲＡ１１）を相補のプリデコード信号ＲＡＺ、ＲＡＸ（例えば、ＲＡＺ１１、ＲＡＺ１１）に変換するオア回路ＯＲ１を有している。また、プリデコーダＰＤＥＣは、相補のプリデコード信号ＲＡＺ、ＲＡＸ（例えば、ＲＡＺ１１、ＲＡＺ１１）の両方を、ロウアドレス信号ＩＲＡの論理レベルに拘わりなく強制的に高レベル（有効レベル）に設定するためのオア回路ＯＲ２を有している。オア回路ＯＲ２は、ロウアドレス信号ＩＲＡの下位側から上位側に向けて直列に接続されている。各オア回路ＯＲ２は、リフレッシュ動作時に、対応するカウンタ値ＸＡＣ（例えば、ＸＡＣ０）の高レベルを受けたときに高レベルを出力する。あるいは、各オア回路ＯＲ２は、下位のロウアドレス信号ＩＲＡ（例えば、ＲＡ１０）に対応するオア回路ＯＲ２からの高レベルを受けたときに、高レベルを出力する。読み出し動作時または書き込み動作時に、クロック周期カウンタ２２からのカウンタ値ＸＡＣはマスクされ、オア回路ＯＲ２は、低レベルのカウンタ値ＸＡＣを受ける。
カウンタ値ＸＡＣ３が低レベルのとき、プリデコード信号ＲＡＺ８は、ロウアドレス信号ＩＲＡ８と同じ論理レベルであり、プリデコード信号ＲＡＸ８は、ロウアドレス信号ＩＲＡ８と逆の論理レベルである。カウンタ値ＸＡＣ３が高レベルのとき、プリデコード信号ＲＡＺ８−１１、ＲＡＸ８−１１は、ロウアドレス信号ＩＲＡ８−１１の論理レベルに拘わりなく、常に高レベルに設定される。すなわち、相補のプリデコード信号ＲＡＺ、ＲＡＸの４ビット対が有効レベルに設定される。
カウンタ値ＸＡＣ２−３が低レベルのとき、プリデコード信号ＲＡＺ９は、ロウアドレス信号ＩＲＡ９と同じ論理レベルであり、プリデコード信号ＲＡＸ９は、ロウアドレス信号ＩＲＡ９と逆の論理レベルである。カウンタ値ＸＡＣ２が高レベルのとき、プリデコード信号ＲＡＺ９−１１、ＲＡＸ９−１１は、ロウアドレス信号ＩＲＡ９−１１の論理レベルに拘わりなく、常に高レベルに設定される。すなわち、相補のプリデコード信号ＲＡＺ、ＲＡＸの３ビット対が有効レベルに設定される。
カウンタ値ＸＡＣ１−３が低レベルのとき、プリデコード信号ＲＡＺ１０は、ロウアドレス信号ＩＲＡ１０と同じ論理レベルであり、プリデコード信号ＲＡＸ１０は、ロウアドレス信号ＩＲＡ９と逆の論理レベルである。カウンタ値ＸＡＣ１が高レベルのとき、プリデコード信号ＲＡＺ１０−１１、ＲＡＸ１０−１１は、ロウアドレス信号ＲＡ１０−１１の論理レベルに拘わりなく、常に高レベルに設定される。すなわち、相補のプリデコード信号ＲＡＺ、ＲＡＸの２ビット対が有効レベルに設定される。
カウンタ値ＸＡＣ０−３が低レベルのとき、プリデコード信号ＲＡＺ１１は、ロウアドレス信号ＩＲＡ１１と同じ論理レベルであり、プリデコード信号ＲＡＸ１１は、ロウアドレス信号ＩＲＡ１１と逆の論理レベルである。カウンタ値ＸＡＣ０が高レベルのとき、プリデコード信号ＲＡＺ１１、ＲＡＸ１１は、ロウアドレス信号ＩＲＡ１１の論理レベルに拘わりなく、常に高レベルに設定される。すなわち、相補のプリデコード信号ＲＡＺ、ＲＡＸの１ビット対が有効レベルに設定される。
ワードデコーダＷＤＥＣは、メモリブロックＲＢＬＫ０−１５にそれぞれ対応するアンド回路ＡＮＤ１、ＡＮＤ２を有している。アンド回路ＡＮＤ１は、プリデコード信号ＲＡＺ１１、ＲＡＸ１１の一方と、プリデコード信号ＲＡＺ１０、ＲＡＸ１０の一方と、プリデコード信号ＲＡＺ９、ＲＡＸ９の一方とを受ける。アンド回路ＡＮＤ２は、対応するアンド回路ＡＮＤ１の出力と、プリデコード信号ＲＡＺ８、ＲＡＸ８の一方と、ブロックアクセス制御信号ＲＢＬＫＥＮとを受ける。ブロックアクセス制御信号ＲＢＬＫＥＮは、コア制御回路１４によりアクセス制御信号ＲＡＳＥＮに同期して生成される。
カウンタ値ＸＡＣ０−３が低レベルのとき、ロウアドレス信号ＩＲＡ８−１１に応じて、ブロックデコード信号ＲＢＬＫ０−１５の１つが選択され、対応する１つのメモリブロックＲＢＬＫが活性化される。カウンタ値ＸＡＣ０が高レベルで、カウンタ値ＸＡＣ１−３が低レベルのとき、ロウアドレス信号ＩＲＡ１１が縮退される。このとき、ロウアドレス信号ＩＲＡ８−１１に応じて、ブロックデコード信号ＲＢＬＫ０−１５の２つが選択され、対応する２つのメモリブロックＲＢＬＫが活性化される。換言すれば、ロウアドレス信号ＩＲＡ８−１１に対応する１つのメモリブロックＲＢＬＫと、ロウアドレス信号ＩＲＡ８−１１に対応しない別のメモリブロックＲＢＬＫが同時に選択される。
カウンタ値ＸＡＣ０−１が高レベルで、カウンタ値ＸＡＣ２−３が低レベルのとき、ロウアドレス信号ＩＲＡ１１−１０が縮退される。このとき、ロウアドレス信号ＩＲＡ８−１１に応じて、ブロックデコード信号ＲＢＬＫ０−１５の４つが選択され、対応する４つのメモリブロックＲＢＬＫが活性化される。換言すれば、ロウアドレス信号ＩＲＡ８−１１に対応する１つのメモリブロックＲＢＬＫと、ロウアドレス信号ＩＲＡ８−１１に対応しない別の３つのメモリブロックＲＢＬＫが同時に選択される。
カウンタ値ＸＡＣ０−２が高レベルで、カウンタ値ＸＡＣ３が低レベルのとき、ロウアドレス信号ＩＲＡ１１−９が縮退され、ロウアドレス信号ＩＲＡ８−１１に応じて８つのメモリブロックＲＢＬＫが同時に選択される。カウンタ値ＸＡＣ０−３が高レベルのとき、ロウアドレス信号ＩＲＡ１１−８が縮退され、ロウアドレス信号ＩＲＡ８−１１に拘わりなく全てのメモリブロックＲＢＬＫが同時に選択される。これにより、図１０に示すように、１回のリフレッシュ要求信号ＲＦＡＣＴＰに応答して、複数のメモリブロックＲＢＬＫを同時にリフレッシュすることが可能になる。
図８は、図１および図２に示した半導体メモリが搭載されるシステムの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯電話や携帯ゲーム等の携帯機器の少なくとも一部を示している。なお、システムＳＹＳは、ビデオレコーダやパーソナルコンピュータ等のコンピュータ装置の少なくとも一部でもよい。なお、後述する実施形態においても、半導体メモリＭＥＭは、図８と同じシステムＳＹＳに搭載される。
システムＳＹＳは、システムオンチップＳｏＣを有している。あるいは、システムＳＹＳは、マルチチップパッケージＭＣＰ、システムインパッケージＳｉＰ、チップオンチップＣｏＣ、パッケージオンパッケージＰｏＰあるいはプリント基板の形態でもよい。例えば、システムＳＹＳは、半導体メモリＭＥＭ、半導体メモリＭＥＭをアクセスするメモリコントローラＭＣＮＴ、ＡＳＩＣ、ＰＬＬ１−２およびセレクタＳＥＬを有している。
ＰＬＬ１は、外部クロック信号ＥＣＬＫを受け、外部クロック信号ＥＣＬＫの周波数より高い周波数を有する内部クロック信号ＩＣＬＫ１を生成する。内部クロック信号ＩＣＬＫ１は、ＡＳＩＣに供給される。ＰＬＬ２は、外部クロック信号ＥＣＬＫを受け、外部クロック信号ＥＣＬＫの周波数より高い周波数を有する内部クロック信号ＩＣＬＫ２を生成する。セレクタＳＥＬは、試験信号ＴＥＳＴが非活性化される通常動作モード中に、内部クロック信号ＩＣＬＫ２を半導体メモリＭＥＭおよびメモリコントローラＭＣＮＴに供給する。セレクタＳＥＬは、試験信号ＴＥＳＴが活性化される試験モード中に、外部クロック信号ＥＣＬＫを半導体メモリＭＥＭおよびメモリコントローラＭＣＮＴに直接供給する。ＰＬＬ２およびセレクタＳＥＬは、半導体メモリＭＥＭに供給するクロック信号ＣＬＫの周期を通常動作モードと試験モードとで変更するクロック制御回路の機能を有している。
例えば、外部クロック信号ＥＣＬＫの周波数は、１ＭＨｚである。内部クロック信号ＩＣＬＫ１の周波数は、５０ＭＨｚである。内部クロック信号ＩＣＬＫ２の周波数は、１０ＭＨｚである。通常動作モード中、半導体メモリＭＥＭは、１０ＭＨｚのクロック信号ＣＬＫを受けて動作する。試験モード中、半導体メモリＭＥＭは、１ＭＨｚのクロック信号ＣＬＫを受けて動作し、動作試験が実施される。例えば、メモリコントローラＭＣＮＴは、試験モード中に半導体メモリＭＥＭを試験するＢＩＳＴ（Built In Self Test）回路として動作する。試験時に低い周波数の外部クロック信号ＥＣＬＫを半導体メモリＭＥＭに直接供給することで、ダイナミックメモリセルＭＣ内のデータを保持しながら、簡易な試験回路（ＢＩＳＴ回路）で半導体メモリＭＥＭを試験できる。また、ＰＬＬ２が介在することで発生する内部クロック信号ＩＣＬＫ２のジッタ等の影響を受けることなく試験を実施できる。
なお、ＳｏＣ内に周波数が低い試験クロック信号（例えば、１ＭＨｚ）を生成するクロック生成器を設け、試験モード中に、試験クロック信号をセレクタＳＥＬにより選択してもよい。
図９は、図１および図２に示した半導体メモリが搭載されるシステムの別の例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯電話や携帯ゲーム等の携帯機器の少なくとも一部を示している。なお、システムＳＹＳは、ビデオレコーダやパーソナルコンピュータ等のコンピュータ装置の少なくとも一部でもよい。なお、後述する実施形態においても、半導体メモリＭＥＭは、図９と同じシステムＳＹＳに搭載される。
システムＳＹＳは、システムオンチップＳｏＣを有している。あるいは、システムＳＹＳは、マルチチップパッケージＭＣＰ、システムインパッケージＳｉＰ、チップオンチップＣｏＣ、パッケージオンパッケージＰｏＰあるいはプリント基板の形態でもよい。
例えば、システムＳＹＳは、半導体メモリＭＥＭ、半導体メモリＭＥＭをアクセスするメモリコントローラＭＣＮＴ、ＡＳＩＣおよびシステム全体を制御するＣＰＵ（メインコントローラ）を有している。ＣＰＵおよびメモリコントローラＭＣＮＴ、ＡＳＩＣは、システムバスＳＢＵＳにより互いに接続されている。ＳｏＣは、外部バスＳＣＮＴを介して上位のシステムに接続される。システムバスＳＢＵＳには、他の周辺回路チップが接続されてもよい。
ＣＰＵは、半導体メモリＭＥＭをアクセスするために、読み出しパケット（読み出しアクセス要求）および書き込みパケット（書き込みアクセス要求）をメモリコントローラＭＣＮＴに出力する。メモリコントローラＭＣＮＴは、通常動作モード中に、ＣＰＵからの指示に基づいて、半導体メモリＭＥＭにコマンド信号ＣＭＤ、アドレス信号ＡＤおよび書き込みデータ信号ＤＱを出力し、半導体メモリＭＥＭから読み出しデータ信号ＤＱを受ける。メモリコントローラＭＣＮＴは、試験モード中に、半導体メモリＭＥＭを試験するＢＩＳＴ回路として動作する。
なお、システムＳＹＳ内にメモリコントローラＭＣＮＴを設けることなく、コマンド信号ＣＭＤおよびアドレス信号ＡＤを、ＣＰＵから半導体メモリＭＥＭに直接出力してもよい。また、システムＳＹＳは、ＣＰＵと半導体メモリＭＥＭのみを有していてもよい。このとき、ＡＳＩＣは、ＣＰＵ内のユーザロジック領域に形成される。また、ＣＰＵは、上述したメモリコントローラの機能を有する。
半導体メモリＭＥＭおよびメモリコントローラＭＣＮＴは、システムＳＹＳの外部から外部クロック信号ＥＣＬＫを受けて動作する。例えば、外部クロック信号ＥＣＬＫは、通常動作モード中に１０ＭＨｚであり、試験モード中に１ＭＨｚである。すなわち、試験モードでは、１ＭＨｚの周波数で半導体メモリＭＥＭの試験が実施される。クロック信号の周波数を低くすることで、ダイナミックメモリセルＭＣ内のデータを保持しながら、簡易な試験装置により半導体メモリＭＥＭを試験できる。高価なＬＳＩテスタ等が不要になるため、試験コストを削減でき、半導体メモリＭＥＭおよびシステムＳＹＳの製造コストを削減できる。
図１０は、図２に示した半導体メモリＭＥＭの動作の例を示している。ここでは、説明を分かりやすくするために、リフレッシュ動作についてのみ説明する。アクセス要求信号ＡＣＴＰに応答するアクセス動作は、図６に示したように、クロック信号ＣＬＫの立ち上がりエッジに同期して実行される。図１０では、リフレッシュ要求信号ＲＦＡＣＴＰが４クロックサイクル毎に発生する例を示している。
リフレッシュアドレスカウンタ１６は、実際の動作では、リフレッシュ要求信号ＲＦＡＣＴＰに応答して、リフレッシュアドレス信号ＲＦＡ１１−０（ＩＲＡ１１−０に対応）を１つずつ増加する。しかし、ここでは、説明を分かりやすくするために、リフレッシュ要求信号ＲＦＡＣＴＰに応答して、リフレッシュアドレス信号ＲＦＡ１１−８が更新されるものとする。リフレッシュ要求信号ＲＦＡＣＴＰに応答して、ワード線ＷＬの末尾に示した数値は、メモリブロックＲＢＬＫ０−１５の番号を示している。リフレッシュアドレス信号ＲＦＡの値は、メモリブロックＲＢＬＫ０−１５の番号を示している。
カウンタ値ＸＡＣ３−０が”０”のとき、クロック周期は”Ｃ”である。このとき、リフレッシュ要求信号ＲＦＡＣＴＰ毎に１個のメモリブロックＲＢＬＫのワード線ＷＬが活性化され、１本のワード線ＷＬに接続されたダイナミックメモリセルＭＣがリフレッシュされる。活性化されるワード線ＷＬは、ロウアドレス信号ＩＲＡ７−０により示される。カウンタ値ＸＡＣ３−０が”１”のとき、クロック周期は”２Ｃ”である。このとき、ロウアドレス信号ＩＲＡ１１が縮退される。リフレッシュ要求信号ＲＦＡＣＴＰ毎に２個のメモリブロックＲＢＬＫのワード線ＷＬが同時に活性化され、ダイナミックメモリセルＭＣがリフレッシュされる。すなわち、２本のワード線ＷＬが多重に選択され、リフレッシュ動作が実行される。
カウンタ値ＸＡＣ３−０が”２−３”のいずれかのとき、クロック周期は”４Ｃ”である。このとき、ロウアドレス信号ＩＲＡ１１−１０が縮退される。リフレッシュ要求信号ＲＦＡＣＴＰ毎に４個のメモリブロックＲＢＬＫのワード線ＷＬが同時に活性化され、ダイナミックメモリセルＭＣがリフレッシュされる。すなわち、４本のワード線ＷＬが多重に選択され、リフレッシュ動作が実行される。カウンタ値ＸＡＣ３−０が”４−７”のいずれかのとき、クロック周期は”８Ｃ”である。このとき、ロウアドレス信号ＩＲＡ１１−９が縮退される。リフレッシュ要求信号ＲＦＡＣＴＰ毎に８個のメモリブロックＲＢＬＫのワード線ＷＬが同時に活性化され、ダイナミックメモリセルＭＣがリフレッシュされる。すなわち、８本のワード線ＷＬが多重に選択され、リフレッシュ動作が実行される。
カウンタ値ＸＡＣ３−０が”８−１５”のいずれかのとき、クロック周期は”１６Ｃ”である。このとき、ロウアドレス信号ＩＲＡ１１−８が縮退される。リフレッシュ要求信号ＲＦＡＣＴＰ毎に１６個のメモリブロックＲＢＬＫのワード線ＷＬが同時に活性化され、ダイナミックメモリセルＭＣがリフレッシュされる。すなわち、１６本のワード線ＷＬが多重に選択され、リフレッシュ動作が実行される。
以上より、カウンタ値ＸＡＣ３−０の値に拘わらず、６４クロックサイクル以内に全てのメモリブロックＲＢＬＫが選択され、リフレッシュ動作が実行される。各メモリブロックＲＢＬＫのワード線ＷＬの数が２５６本のとき、１６ｋクロックサイクル以内に、半導体メモリＭＥＭの全てのダイナミックメモリセルＭＣをリフレッシュできる。換言すれば、試験モード等により、クロック周期が長くなるときにも、ダイナミックメモリセルＭＣ内のデータを確実に保持できる。なお、リフレッシュ要求信号ＲＦＡＣＴＰに応答して複数のメモリブロックＲＢＬＫのワード線ＷＬを活性化するとき、ワード線ＷＬの活性化タイミングを少しずつずらしてもよい。これにより、ワード線ＷＬの活性化に伴うピーク電流を削減できる。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、クロック周期が長いときに、ロウアドレス信号ＩＲＡ８−１１の少なくとも１ビットを縮退し、複数のワード線ＷＬを多重選択する。これにより、クロック周期に依存せず、所定の期間内に常に同じ数のワード線ＷＬを選択し、ワード線ＷＬに接続されたダイナミックメモリセルＭＣをリフレッシュできる。この結果、クロック周期に依存せずダイナミックメモリセルＭＣ内のデータを確実に保持できる。
クロック周期が長いときに、相補のプリデコード信号ＲＡＺ、ＲＡＸの論理を互いに同じレベルに設定することで、互いに異なるメモリブロックＲＢＬＫのワード線ＷＬの多重選択を容易に実施できる。また、クロック周期が長いときに、メモリブロックＲＢＬＫ０−１５を選択するための相補のプリデコード信号ＲＡＺ１１−８、ＲＡＸ１１−８のビット対を高レベルに設定する。これにより、メモリブロックＲＢＬＫ毎に１つのワード線ＷＬのみを活性化してリフレッシュ動作を実行できる。したがって、メモリブロックＲＢＬＫ内で複数のワード線ＷＬが多重選択されることを防止でき、ダイナミックメモリセルＭＣに保持されたデータが破壊することを防止できる。
図１１は、別の実施形態における半導体メモリの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図２のクロックカウンタ１２およびコア制御回路１４の代わりにクロックカウンタ１２Ａおよびコア制御回路１４Ａが形成されている。クロック周期カウンタ２２からのカウンタ値ＸＡＣ３−０は、コア制御回路１４Ａに供給される。クロックカウンタ１２Ａは、クロック信号ＣＬＫのパルスをカウントし、所定数のクロックパルス毎にリフレッシュ要求信号ＲＦＡＣＴＰを出力する。リフレッシュ要求信号ＲＦＡＣＴＰは、クロック信号ＣＬＫの立ち上がりエッジに同期して生成される。また、ロウデコーダＲＤＥＣが図２と相違している。その他の構成は、図２と同じである。
図１２は、図１１に示したコア制御回路１４Ａの例を示している。コア制御回路１４Ａは、図５に示したコア制御回路１４にアービタＡＲＢおよびリフレッシュパルス生成回路ＲＥＦＰＬＳを追加している。コア制御回路１４Ａは、クロック周期が長いときに、リフレッシュ要求信号ＲＦＡＣＴＰに応答してリフレッシュするダイナミックメモリセルＭＣの数を増加するリフレッシュ制御回路の機能を有している。
アービタＡＲＢは、アクセス要求信号ＡＣＴＰとリフレッシュ要求信号ＲＦＡＣＴＰとが同じクロックサイクルで発生したときに、まずアクセス要求信号ＡＣＴＰ２を出力し、次のクロックサイクルでリフレッシュ要求信号ＲＦＡＣＴＰ２を出力する。また、アービタＡＲＢは、アクセス要求信号ＡＣＴＰとリフレッシュ要求信号ＲＦＡＣＴＰが競合しないとき、アクセス要求信号ＡＣＴＰに応答してアクセス要求信号ＡＣＴＰ２を出力し、リフレッシュ要求信号ＲＦＡＣＴＰに応答してリフレッシュ要求信号ＲＦＡＣＴＰ２を出力する。半導体メモリＭＥＭは、アクセスコマンドを２クロックサイクル毎に受け付けてもよい。
リフレッシュパルス生成回路ＲＥＦＰＬＳは、リフレッシュ要求信号ＲＦＡＣＴＰ２に応答して少なくとも１回リフレッシュ要求信号ＲＥＦＰを生成する。生成されるリフレッシュ要求信号ＲＥＦＰの数は、カウンタ値ＸＡＣ３−０に応じて変化する。なお、アクセス制御信号ＲＡＳＥＮは、リフレッシュ信号ＲＥＦに応答してダイナミックメモリセルＭＣをリフレッシュするためのリフレッシュ制御信号として機能する。アクセス制御信号ＲＡＳＥＮを生成する論理回路は、リフレッシュ制御信号を生成する制御信号生成回路の機能を有している。
図１３は、図１２に示したリフレッシュパルス生成回路ＲＥＦＰＬＳの例を示している。リフレッシュパルス生成回路ＲＥＦＰＬＳは、リフレッシュ生成回路ＲＥＦＧＥＮ、リフレッシュパルスカウンタＲＰＣＯＵＮＴおよび停止制御回路ＳＴＯＰＣＮＴを有している。リフレッシュ生成回路ＲＥＦＧＥＮは、発振器ＯＳＣ２、３つのラッチ回路ＬＴ２０−２２およびリフレッシュ要求信号ＲＥＦＰを出力するＮＯＲゲートを有している。発振器ＯＳＣ２は、ＮＡＮＤゲートの出力を遅延回路ＤＬＹ１を介してＮＡＮＤゲートの一方の入力にフィードバックしている。発振器ＯＳＣ２は、ＮＡＮＤゲートの他方の入力で高レベルのリセット信号ＣＲＳＴＢを受けているときに、発振信号ＲＩＮＧ１を生成する。リセット信号ＣＲＳＴＢが低レベルのとき、発振信号ＲＩＮＧ１は、高レベルに固定される。遅延回路ＤＬＹ１の遅延時間は、図３に示したクロック周期カウンタ２２の遅延回路ＤＬＹ１の遅延時間と同じである。このため、発振信号ＲＩＮＧ１の周期は、発振信号ＲＩＮＧ０の周期と同じである。
ラッチ回路ＬＴ２０−２２は、直列に接続されている。ラッチ回路ＬＴ２０−２２は、発振信号ＲＩＮＧ１を順次に分周した信号Ｃ２０−Ｃ２２を出力する。ラッチ回路ＬＴ２０（またはＬＴ２１−２２）は、分周信号Ｃ２０（またはＣ２１−Ｃ２２）の論理を反転した信号をデータ入力で受ける。ラッチ回路ＬＴ２１（またはＬＴ２２）は、分周信号Ｃ２０（またはＣ２１）の論理を反転した信号をデータ入力で受ける。
ＮＯＲゲートは、全ての分周信号Ｃ２０−２２の論理レベルが低レベルのときに、発振信号ＲＩＮＧ１の立ち下がりエッジに同期してリフレッシュ要求信号ＲＥＦＰを生成する。リフレッシュ生成回路ＲＥＦＧＥＮは、ラッチ回路ＬＴ２２からの発振信号ＯＳＣ２２をリフレッシュパルスカウンタＲＰＣＯＵＮＴに出力する。
リフレッシュパルスカウンタＲＰＣＯＵＮＴは、直列に接続されたラッチ回路ＬＴ２３−２６を有している。ラッチ回路ＬＴ２３は、リフレッシュ生成回路ＲＥＦＧＥＮからの発振信号ＯＳＣ２２を受けている。ラッチ回路ＬＴ２３−２６の接続関係は、ラッチ回路ＬＴ２０−２２の接続関係と同じである。ラッチ回路ＬＴ２０−２６は、低レベルのリセット信号ＣＲＳＴＢを受けたときに論理０にリセットされる。ラッチ回路ＬＴ２３−２６から出力される分周信号Ｃ２３−Ｃ２６の論理値は、発振信号ＯＳＣ２２のパルス数を示す。
停止制御回路ＳＴＯＰＣＮＴは、ラッチ回路ＬＴ２３−２６に対応するＥＯＲゲート、およびリフレッシュイネーブル回路ＲＥＦＥＮを有している。各ＥＯＲゲートは、分周信号（例えば、Ｃ２３）の論理レベルがカウンタ値ＸＡＣ（例えば、ＸＡＣ０）の論理レベルと一致するときに、低レベルを出力する。これにより、分周信号Ｃ２３−２６の論理がカウンタ値ＸＡＣ０−３の論理と等しくなったときに、リフレッシュ停止信号ＲＦＳＴＯＰが出力される。換言すれば、リフレッシュ停止信号ＲＦＳＴＯＰは、全てのＥＯＲゲートが低レベルを出力するときに、分周信号Ｃ２１に同期して低レベルに活性化される。
リフレッシュイネーブル回路ＲＥＦＥＮは、リセット信号ＲＳＴＢおよびリフレッシュ停止信号ＲＦＳＴＯＰが高レベルの期間に、リフレッシュ要求信号ＲＦＡＣＴＰに同期してセットされ、リセット信号ＣＲＳＴＢを高レベルに設定する。リフレッシュイネーブル回路ＲＥＦＥＮは、リセット信号ＣＲＳＴＢが高レベル中に、リセット信号ＲＳＴＢまたはリフレッシュ停止信号ＲＦＳＴＯＰの低レベルに同期してリセットされ、リセット信号ＣＲＳＴＢを低レベルに設定する。
これにより、停止制御回路ＳＴＯＰＣＮＴは、リフレッシュ要求信号ＲＦＡＣＴＰに応答して、カウンタ値ＸＡＣ３−０が示す回数の発振信号ＯＳＣ２２を出力する。カウンタ値ＸＡＣ３−０は、クロック周期に対応している。発振信号ＯＳＣ２２とリフレッシュ要求信号ＲＥＦＰの生成周期は等しい。したがって、リフレッシュ要求信号ＲＦＡＣＴＰに応答して、カウンタ値ＸＡＣ３−０が示す回数のリフレッシュ要求信号ＲＥＦＰが出力される。リフレッシュ要求信号ＲＥＦＰの生成周期は、図５に示したクロック周期カウンタ２２の発振信号ＯＳＣ０の周期に等しい。
図１４は、図１３に示したリフレッシュパルス生成回路ＲＥＦＰＬＳの動作の例を示している。この例では、カウンタ値ＸＡＣ３−０は、”３”に設定されている。リセット信号ＲＳＴＢにより、リセット信号ＣＲＳＴＢは、低レベルに保持されている（図１４（ａ））。低レベルのリセット信号ＣＲＳＴＢにより、発振信号ＲＩＮＧ１は高レベルに設定され、分周信号Ｃ２０−２６は低レベルに設定されている（図１４（ｂ、ｃ））。
リフレッシュ要求信号ＲＦＡＣＴＰに同期して、リセット信号ＣＲＳＴＢが高レベルに変化し、発振信号ＲＩＮＧ１および分周信号Ｃ２０−２６の生成が開始される（図１４（ｄ））。分周信号Ｃ２０−２６は低レベルにリセットされているため、リフレッシュ要求信号ＲＦＡＣＴＰに同期して最初のリフレッシュ要求信号ＲＥＦＰが生成される（図１４（ｅ））。この後、分周信号Ｃ２０−２２が低レベルのとき、発振信号ＲＩＮＧ１に同期してリフレッシュ要求信号ＲＥＦＰが生成される（図１４（ｆ、ｇ））。この例では、１回のリフレッシュ要求信号ＲＦＡＣＴＰに応答して、カウンタ値ＸＡＣ３−０の値と同じ３つのリフレッシュ要求信号ＲＥＦＰが生成される。これにより、３つのワード線ＷＬが順次に選択され、ワード線ＷＬに接続されたダイナミックメモリセルＭＣのリフレッシュ動作が順次に実行される。
分周信号Ｃ２３−２６の値は、順次に増加する（図１４（ｈ、ｉ））。分周信号Ｃ２３−２６の値が”３”になったとき、全てのＥＯＲゲートは低レベルを出力し、リフレッシュ停止信号ＲＦＳＴＯＰが出力される（図１４（ｊ、ｋ））。リフレッシュ停止信号ＲＦＳＴＯＰに応答してリセット信号ＣＲＳＴＢが低レベルに変化し、ラッチ回路ＬＴ２０−２６がリセットされる（図１４（ｌ））。この後、リフレッシュ要求信号ＲＦＡＣＴＰが出力される毎に、上記動作が繰り返される。
図１５は、図１１に示したロウデコーダＲＤＥＣの例を示している。図７と同じ要素については、詳細な説明は省略する。ロウデコーダＲＤＥＣは、プリデコーダＰＤＥＣが図７と相違している。ロウデコーダＲＤＥＣのその他の構成は、図７と同じである。
プリデコーダＰＤＥＣは、図７からカウンタ値ＸＡＣ３−０の論理を削除している。すなわち、プリデコード信号ＲＡＺ（ＲＡＺ１１−８）は、常にロウアドレス信号ＩＲＡ（ＩＲＡ１１−８）と同じ論理レベルであり、プリデコード信号ＲＡＸ（ＲＡＸ１１−８）は、常にロウアドレス信号ＩＲＡ（ＩＲＡ１１−８）と逆の論理レベルである。これにより、ロウデコーダＲＤＥＣは、ロウアドレス信号ＲＡ１１−８に応じて、常にメモリブロックＲＢＬＫ０−１５のいずれかを選択する。
図１６は、図１２に示したコア制御回路１４Ａの動作を示している。なお、図１６では、カウンタ値ＸＡＣ３−０は、”０”である。図６と同じ動作については、詳細な説明は省略する。アクセス要求信号ＡＣＴＰとリフレッシュ要求信号ＲＦＡＣＴＰとが競合したとき、はじめのクロックサイクルでは、アクセス要求信号ＡＣＴＰ２に対応するアクセス動作が実行される（図１６（ａ））。そして、次のクロックサイクルで、リフレッシュ要求信号ＲＦＡＣＴＰ２に対応するリフレッシュ動作が実行される（図１６（ｂ））。半導体メモリＭＥＭは、リフレッシュ動作を実行するクロックサイクルで、リフレッシュ動作の実行中を通知するためのウエイト信号を半導体メモリＭＥＭの外部に出力してもよい。
リフレッシュ要求信号ＲＦＡＣＴＰのみが発生したとき、そのクロックサイクルでリフレッシュ動作が実行される（図１６（ｃ））。なお、実際の動作では、連続するクロックサイクルにおいて、リフレッシュ要求信号ＲＦＡＣＴＰが連続して発生することはない。
図１７は、図１２に示したコア制御回路１４Ａの動作の別の例を示している。図１６と同じ動作については、詳細な説明は省略する。この例では、最初のクロックサイクルでアクセス要求信号ＡＣＴＰが発生し、次のクロックサイクルでリフレッシュ要求信号ＲＦＡＣＴＰが発生する。図１７は、カウンタ値ＸＡＣ３−０が”２”のときの動作を示している。
カウンタ値ＸＡＣ３−０が”２”のとき、リフレッシュ要求信号ＲＦＡＣＴＰに応答して２回のリフレッシュ動作が実行される。カウンタ値ＸＡＣ３−０が”２”のとき、クロック信号ＣＬＫの周期は、図１６の２倍以上である。このため、クロック信号ＣＬＫの半周期内に、リフレッシュ信号ＲＥＦが２回生成可能であり、２回のリフレッシュ動作を連続して実行できる。
図１８は、図１２に示したコア制御回路１４Ａの動作の別の例を示している。図１６と同じ動作については、詳細な説明は省略する。この例では、最初のクロックサイクルでアクセス要求信号ＡＣＴＰが発生し、次のクロックサイクルでリフレッシュ要求信号ＲＦＡＣＴＰが発生する。図１８は、カウンタ値ＸＡＣ３−０が”４”のときの動作を示している。カウンタ値ＸＡＣ３−０が”４”のとき、クロック信号ＣＬＫの周期は、図１６の４倍以上である。このため、クロック信号ＣＬＫの半周期内に、リフレッシュ信号ＲＥＦが４回生成可能であり、４回のリフレッシュ動作を連続して実行できる。
図１９は、図１２に示したコア制御回路１４Ａの動作の別の例を示している。図１６と同じ動作については、詳細な説明は省略する。この例では、最初のクロックサイクルでリフレッシュ要求信号ＲＦＡＣＴＰのみが発生する。このため、アクセス要求信号ＡＣＴＰおよびアクセス制御信号ＣＡＳＥＮ、ＡＭＰＥＮは、低レベルＬに保持される。図１９は、カウンタ値ＸＡＣ３−０が”８”のときの動作を示している。カウンタ値ＸＡＣ３−０が”８”のとき、クロック信号ＣＬＫの周期は、図１６の８倍以上である。このため、クロック信号ＣＬＫの半周期内に、リフレッシュ信号ＲＥＦが８回生成可能であり、８回のリフレッシュ動作を連続して実行できる。
図２０は、図１１に示した半導体メモリの動作の例を示している。図１０と同じ動作については、詳細な説明は省略する。ここでは、説明を分かりやすくするために、リフレッシュ動作についてのみ説明する。図２０では、リフレッシュ要求信号ＲＦＡＣＴＰが４クロックサイクル毎に発生する例を示している。実際の動作では、リフレッシュアドレスカウンタ１６は、リフレッシュ要求信号ＲＦＡＣＴＰに応答して、リフレッシュアドレス信号ＲＦＡ１１−０（ＩＲＡ１１−０に対応）を１つずつ増加する。しかし、ここでは、リフレッシュ要求信号ＲＦＡＣＴＰに応答して、リフレッシュアドレス信号ＲＦＡ１１−８が更新されるものとする。ワード線ＷＬの末尾に示した数値は、メモリブロックＲＢＬＫ０−１５の番号を示している。リフレッシュアドレス信号ＲＦＡの値は、メモリブロックＲＢＬＫ０−１５の番号を示している。
カウンタ値ＸＡＣ３−０が”０”または”１”のとき、リフレッシュ要求信号ＲＦＡＣＴＰ毎に１個のメモリブロックＲＢＬＫのワード線ＷＬが選択され、ワード線ＷＬに接続されたダイナミックメモリセルＭＣがリフレッシュされる。カウンタ値ＸＡＣ３−０が”２”のとき、リフレッシュ要求信号ＲＦＡＣＴＰ毎に２個のメモリブロックＲＢＬＫのワード線ＷＬが順次に活性化され、２本のワード線ＷＬに接続されたダイナミックメモリセルＭＣがリフレッシュされる。
カウンタ値ＸＡＣ３−０が”４”のとき、リフレッシュ要求信号ＲＦＡＣＴＰ毎に４個のメモリブロックＲＢＬＫのワード線ＷＬが順次に活性化され、４本のワード線ＷＬに接続されたダイナミックメモリセルＭＣがリフレッシュされる。カウンタ値ＸＡＣ３−０が”８”のとき、リフレッシュ要求信号ＲＦＡＣＴＰ毎に８個のメモリブロックＲＢＬＫのワード線ＷＬが順次に活性化され、８本のワード線ＷＬに接続されたダイナミックメモリセルＭＣがリフレッシュされる。
カウンタ値ＸＡＣ３−０が”１５”のとき、リフレッシュ要求信号ＲＦＡＣＴＰ毎に１５個のメモリブロックＲＢＬＫのワード線ＷＬが順次に活性化され、１５本のワード線ＷＬに接続されたダイナミックメモリセルＭＣがリフレッシュされる。これにより、カウンタ値ＸＡＣ３−０の値に拘わらず、６４クロックサイクル以内に全てのメモリブロックＲＢＬＫが選択され、リフレッシュ動作が実行される。換言すれば、試験モード等により、クロック周期が長くなるときにも、ダイナミックメモリセルＭＣ内のデータを確実に保持できる。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。すなわち、クロック周期が長いときに、リフレッシュ要求信号ＲＦＡＣＴＰに応答して複数のリフレッシュ信号ＲＥＦを生成することで、複数のワード線ＷＬを順次に選択する。これにより、クロック周期に依存せず、所定の期間内に常に同じ数のワード線ＷＬを選択し、ワード線ＷＬに接続されたダイナミックメモリセルＭＣをリフレッシュできる。この結果、クロック周期に依存せずダイナミックメモリセルＭＣ内のデータを確実に保持できる。
さらに、この実施形態では、ワード線ＷＬを順次に選択してリフレッシュ動作を実行することにより、リフレッシュ動作時のピーク電流を削減できる。リフレッシュ要求信号ＲＦＡＣＴＰに応答して複数のリフレッシュ信号ＲＥＦを生成する場合にも、リフレッシュアドレスカウンタ１６を使用してワード線ＷＬを順次に選択できる。このため、半導体メモリＭＥＭの回路規模が増加することを防止できる。
リフレッシュパルス生成回路ＲＥＦＰＬＳは、カウンタ値ＸＡＣ３−０と同じ数の発振信号ＯＳＣ２２が生成されるまで、リフレッシュ要求信号ＲＥＦＰのパルスを繰り返し生成する。これにより、クロック周期に対応して最適な数のリフレッシュ要求信号ＲＥＦＰを生成でき、リフレッシュ要求信号ＲＦＡＣＴＰに応答して集中的に複数のリフレッシュ動作を実行できる。この結果、クロック周期に依存せずダイナミックメモリセルＭＣ内のデータを確実に保持できる。
リフレッシュ要求信号ＲＦＡＣＴＰに応答する複数のリフレッシュ動作を、１クロックサイクル内で実行することで、半導体メモリＭＥＭは、次のクロックサイクルでアクセスコマンドＲＤ、ＷＲを受けることができる。したがって、リフレッシュ要求信号ＲＦＡＣＴＰに応答して複数のリフレッシュ動作が実行される場合にも、データ転送レートの低下を最小限にできる。
なお、上述した図６は、クロック信号ＣＬＫの立ち上がりエッジに同期してアクセス動作を実行し、クロック信号ＣＬＫの立ち下がりエッジに同期してリフレッシュ動作を実行する例について述べた。しかし、例えば、クロック信号ＣＬＫの立ち上がりエッジに同期してリフレッシュ動作を実行し、クロック信号ＣＬＫの立ち下がりエッジに同期してアクセス動作を実行してもよい。
図１１に示した半導体メモリＭＥＭは、複数のメモリブロックＲＢＬＫ０−１５を有する例について述べた。しかし、例えば、図１１に示した半導体メモリＭＥＭは、１つのメモリブロックのみを有していてもよい。例えば、メモリブロックが１６本のワード線ＷＬ０−１５を有するとき、図２１に示すように、ロウデコーダＲＤＥＣは、４ビットのロウアドレス信号ＲＡ３−０を受け、アクセス制御信号ＲＡＳＥＮに同期して１６本のワード線ＷＬ０−１５のいずれかを選択する。このとき、半導体メモリＭＥＭの動作は、図２０において、ワード線ＷＬの末尾に示した数値およびリフレッシュアドレス信号ＲＦＡの値をワード線ＷＬの番号とすることで表すことができる。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
複数のダイナミックメモリセルと、
前記ダイナミックメモリセルをリフレッシュするためのリフレッシュ要求信号を、クロック信号の所定のクロック数毎に生成するリフレッシュ要求生成回路と、
前記クロック信号の周期を検出するクロック周期検出回路と、
検出された前記クロック信号の周期であるクロック周期に応じて、前記リフレッシュ要求信号に応答してリフレッシュするダイナミックメモリセルの数を制御するリフレッシュ制御回路と
を備えていることを特徴とする半導体メモリ。
（付記２）
前記クロック周期検出回路は、リセット信号が活性化されている期間に前記クロック周期の検出動作を実施し、前記リセット信号が非活性化された後に検出したクロック周期を保持すること
を特徴とする付記１記載の半導体メモリ。
（付記３）
前記ダイナミックメモリセルに接続された複数のワード線を備え、
前記リフレッシュ制御回路は、検出されたクロック周期に応じて、ロウアドレス信号に対応するワード線と、前記ロウアドレス信号に対応しないワード線とを多重選択するデコード回路を備えていること
を特徴とする付記１または付記２項記載の半導体メモリ。
（付記４）
前記デコード回路は、
単層の前記ロウアドレス信号を相補のプリデコード信号に変換するとともに、検出されたクロック周期に応じて、前記相補のプリデコード信号の少なくとも１ビット対を前記ロウアドレス信号の論理レベルに拘わりなく有効レベルに設定するプリデコーダと、
前記プリデコーダからの前記相補のプリデコード信号に応じて前記ワード線を選択するワードデコーダと
を備えていることを特徴とする付記３記載の半導体メモリ。
（付記５）
所定数のワード線を有する複数のメモリブロックと、
前記リフレッシュ要求信号に応答してリフレッシュアドレス信号を順次に生成し、前記ロウアドレス信号として出力するリフレッシュアドレスカウンタと
を備え、
前記リフレッシュアドレス信号の上位側の少なくとも１ビットは、前記メモリブロックを選択するために使用され、
前記リフレッシュアドレス信号の下位側の少なくとも１ビットは、前記各メモリブロック内の前記ワード線を選択するために使用され、
前記プリデコーダは、検出されたクロック周期に応じて、前記メモリブロックを選択するための前記相補のプリデコード信号の少なくとも１ビット対を前記ロウアドレス信号の論理レベルに拘わりなく有効レベルに設定すること
を特徴とする付記４記載の半導体メモリ。
（付記６）
前記リフレッシュ制御回路は、
前記ダイナミックメモリセルをリフレッシュするためのリフレッシュ信号を前記リフレッシュ要求信号に応答して生成するとともに、検出されたクロック周期に応じて前記リフレッシュ信号のパルス数を増加させるリフレッシュパルス生成回路と、
前記リフレッシュ信号の各パルスに応答して前記ダイナミックメモリセルをリフレッシュするためのリフレッシュ制御信号を生成する制御信号生成回路と
を備えていることを特徴とする付記１または付記２記載の半導体メモリ。
（付記７）
前記ダイナミックメモリセルに接続された複数のワード線と、
前記リフレッシュ信号に応答してリフレッシュアドレス信号を順次に生成し、前記ロウアドレス信号として出力するリフレッシュアドレスカウンタと
を備えていることを特徴とする付記６記載の半導体メモリ。
（付記８）
前記クロック周期検出回路は、
前記クロック周期より短い周期を有する発振信号を生成する発振信号生成回路と、
前記クロック信号の遷移エッジ間に発生する前記発振信号のパルス数を、前記クロック周期としてカウントするクロックカウンタと
を備え、
前記リフレッシュパルス生成回路は、
前記リフレッシュ要求信号を受けてからリフレッシュ停止信号を受けるまでの間、前記発振信号と同じ周期で前記リフレッシュ信号のパルスを生成するリフレッシュ生成回路と、
前記リフレッシュ信号のパルス数をカウントするリフレッシュパルスカウンタと、
前記リフレッシュパルスカウンタによりカウントされた前記リフレッシュ信号のパルス数が、前記クロックカウンタによりカウントされた前記クロック周期に対応するパルス数と一致したときに前記リフレッシュ停止信号を出力する停止制御回路と
を備えていることを特徴とする付記６または付記７記載の半導体メモリ。
（付記９）
前記リフレッシュ要求生成回路は、前記クロック信号の立ち上がりエッジおよび立ち下がりエッジの一方に同期して前記リフレッシュ要求信号を生成し、
前記リフレッシュパルス生成回路は、前記クロック信号の１周期内に前記リフレッシュ要求信号に応答する前記リフレッシュ信号の全てのパルスを生成すること
を特徴とする付記６ないし付記８のいずれか１項記載の半導体メモリ。
（付記１０）
付記１ないし付記９のいずれか１項記載の半導体メモリと、
前記半導体メモリのアクセスを制御するコントローラと
を備えていることを特徴とするシステム。
（付記１１）
試験モード中に前記半導体メモリに供給する前記クロック信号の周期を、通常動作モード中に前記半導体メモリに供給する前記クロック信号の周期より長く設定するクロック制御回路を備えていること
を特徴とする付記１０記載のシステム。
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
１０‥コマンドデコーダ；１２、１２Ａ‥クロックカウンタ；１４、１４Ａ‥コア制御回路；１６‥リフレッシュアドレスカウンタ；１８‥アドレスラッチ；２０‥アドレスセレクタ；２２‥クロック周期カウンタ；ＡＭＰＥＮ‥アクセス制御信号；ＡＲＢ‥アービタ；ＢＬ、／ＢＬ‥ビット線対；ＣＡＳＥＮ‥アクセス制御信号；ＣＣＮＴ‥カウンタ制御回路；ＣＣＯＵＮＴ‥クロックカウンタ；ＣＤＥＣ‥コラムデコーダ；ＣＬＫ‥クロック信号；ＣＯＲＥ‥メモリコア；ＤＢＡＭＰ‥データバスアンプ；ＤＩＯ‥データ入出力回路；ＩＡ‥外部アドレス信号；ＩＲＡ‥内部ロウアドレス信号；ＭＥＭ‥半導体メモリ；ＯＳＣ０‥発振信号；ＯＳＣ２２‥発振信号;ＯＳＣＧＥＮ‥発振信号生成回路；ＰＤＥＣ‥プリデコーダ；ＲＤＥＣ‥ロウデコーダ；ＲＡＳＥＮ‥アクセス制御信号；ＲＡＺ、ＲＡＸ‥相補のプリデコード信号；ＲＥＦ‥リフレッシュ信号；ＲＥＦＧＥＮ‥リフレッシュ生成回路；ＲＥＦＰＬＳ‥リフレッシュパルス生成回路；ＲＥＧ‥レジスタ；ＲＦＡ‥リフレッシュアドレス信号；ＲＦＡＣＴＰ‥リフレッシュ要求信号；ＲＦＣＵＰ‥カウントアップ信号；ＲＰＣＯＵＮＴ‥リフレッシュパルスカウンタ；ＲＳＴＢ‥リセット信号；ＳＴＯＰＣＮＴ‥停止制御回路；ＷＤＥＣ‥ワードデコーダ；ＷＬ‥ワード線；ＸＡＣ‥カウンタ値

Claims (6)

  1. 複数のダイナミックメモリセルと、
    前記ダイナミックメモリセルをリフレッシュするためのリフレッシュ要求信号を、クロック信号の所定のクロック数毎に生成するリフレッシュ要求生成回路と、
    前記クロック信号の周期を検出するクロック周期検出回路と、
    検出された前記クロック信号の周期であるクロック周期に応じて、前記リフレッシュ要求信号に応答してリフレッシュするダイナミックメモリセルの数を制御するリフレッシュ制御回路と
    を備え、
    前記クロック周期検出回路は、
    前記クロック周期より短い周期を有する発振信号を生成する発振信号生成回路と、
    前記クロック信号の遷移エッジ間に発生する前記発振信号のパルス数を、前記クロック周期としてカウントするクロックカウンタと
    を備え、
    前記リフレッシュ制御回路は、
    前記ダイナミックメモリセルをリフレッシュするためのリフレッシュ信号を前記リフレッシュ要求信号に応答して生成するリフレッシュパルス生成回路と、
    前記リフレッシュ信号に応答して前記ダイナミックメモリセルをリフレッシュするためのリフレッシュ制御信号を生成する制御信号生成回路と
    を備え、
    前記リフレッシュパルス生成回路は、
    前記リフレッシュ要求信号を受けてからリフレッシュ停止信号を受けるまでの間、前記発振信号と同じ周期で前記リフレッシュ信号のパルスを生成するリフレッシュ生成回路と、
    前記リフレッシュ信号のパルス数をカウントするリフレッシュパルスカウンタと、
    前記リフレッシュパルスカウンタによりカウントされた前記リフレッシュ信号のパルス数が、前記クロックカウンタによりカウントされた前記クロック周期に対応するパルス数と一致したときに前記リフレッシュ停止信号を出力する停止制御回路と
    を備えていることを特徴とする半導体メモリ。
  2. 前記クロック周期検出回路は、リセット信号が活性化されている期間に前記クロック周期の検出動作を実施し、前記リセット信号が非活性化された後に検出したクロック周期を保持すること
    を特徴とする請求項１記載の半導体メモリ。
  3. 前記ダイナミックメモリセルに接続された複数のワード線と、
    前記リフレッシュ信号に応答してリフレッシュアドレス信号を順次に生成し、ロウアドレス信号として出力するリフレッシュアドレスカウンタと
    を備えていることを特徴とする請求項１記載の半導体メモリ。
  4. 前記リフレッシュ要求生成回路は、前記クロック信号の立ち上がりエッジおよび立ち下がりエッジの一方に同期して前記リフレッシュ要求信号を生成し、
    前記リフレッシュパルス生成回路は、前記クロック信号の１周期内に前記リフレッシュ要求信号に応答する前記リフレッシュ信号の全てのパルスを生成すること
    を特徴とする請求項１記載の半導体メモリ。
  5. 請求項１ないし請求項４のいずれか１項記載の半導体メモリと、
    前記半導体メモリのアクセスを制御するコントローラと
    を備えていることを特徴とするシステム。
  6. 試験モード中に前記半導体メモリに供給する前記クロック信号の周期を、通常動作モード中に前記半導体メモリに供給する前記クロック信号の周期より長く設定するクロック制御回路を備えていること
    を特徴とする請求項５記載のシステム。
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