JP4117122B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、大規模なメモリコア（メモリＩＰ）をロジック回路やアナログ回路と混載する半導体装置、いわゆるシステムＬＳＩにおけるＬＳＩの多品種同時製造、歩留まり向上や、メモリコア自体のＩＰ化容易性に関するものである。
【０００２】
【従来の技術】
近年、ロジック回路やアナログ回路（以下、ロジック回路等という）と半導体メモリ回路とを同時に混載した大規模集積回路が、いわゆるシステムＬＳＩとして開発、実用化されている。今日、プロセスの微細化が進み、サブクォーターミクロン世代になって、より大規模なゲート数のロジック回路等と、より大容量の半導体メモリ回路とが混載され始めている。特に、画像処理やデータバッファ等の用途向けに、この半導体メモリ回路として数Ｍｂｉｔ〜数１００Ｍｂｉｔの大容量のダイナミックランダムアクセスメモリコア（ＩＰ）が用いられている。
【０００３】
従来、システムＬＳＩに混載される半導体メモリ回路、特に、ダイナミックランダムアクセスメモリコア（ＤＲＡＭコア）の構成例として、例えば、ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ｐｐ．７２−７３，Ｆｅｂ．，１９９８に示されたものがある。この構成例を含めて、図１８にこの従来のシステムＬＳＩのブロック構成図を示す。
【０００４】
図１８において、ＡはシステムＬＳＩであって、ロジック回路部１と、ＤＲＡＭコア部２とを有する。３、４、５は各々ロジック回路部１からＤＲＡＭコア部２に対し読み出し及び書き込みを制御する制御信号線、メモリセルを指定するアドレス信号線、及びデータ書込み時にロジック回路部１〜ＤＲＡＭコア部２に出力される書き込みデータ用の入力データ線である。６はデータ読み出し時にＤＲＡＭコア部２から読み出されたデータがロジック回路部１に出力される出力データ線、７はロジック回路部１内に備えたメモリコントロール回路である。
【０００５】
以上のように構成された従来のシステムＬＳＩにおいては、ロジック回路部１のメモリコントロール回路７からＤＲＡＭコア部２に対して読み出し又は書き込みの制御信号及びアドレス信号が制御信号線３及びアドレス信号線４に出力され、データ書込み時には更にデータが入力データ線５に出力され、ＤＲＡＭコア部２へ入力される。データ読み出し時には、ＤＲＡＭコア部２から読み出されたデータが出力データ線６を経てロジック回路部１へ転送される。
【０００６】
【発明が解決しようとする課題】
ところで、システムＬＳＩが汎用ＤＲＡＭの製造プロセスによって製造された場合には、そのプロセス仕様にはＤＲＡＭ製造上の必要な工程が付加されているために、汎用ＤＲＡＭプロセスに特有の熱処理量の多さに起因して、ロジック回路等の性能が低下してしまい、システムＬＳＩ自体の性能を達成できなくなる課題がある。また、ＤＲＡＭのメモリセルがスタック型のメモリセルである場合には、微細化と共に、トランジスタ等のデバイスと配線層との間隔が大きくなり、ビア（コンタクト）のアスペクト比が大きくなり、歩留まり等に深刻な影響が発生する課題がある。
【０００７】
そこで、従来では、ＤＲＡＭとロジック回路等とを混載する場合の製造プロセスは、配線部を含めたロジック回路部等の製造容易化や、ロジック回路等の性能を最大限に引き出すような仕様になる場合が多くなるが、この仕様では、今度は逆にＤＲＡＭの性能、特にリフレッシュに関する性能が犠牲になる場合がある。一方、システム側からのＤＲＡＭに対する性能としては、汎用ＤＲＡＭ並みの性能、又はシステムの差別化のために更に高い性能を求められる場合がある。
【０００８】
しかしながら、前記図１８で説明したような制御信号、アドレス及び入出力データのやり取りのみをＤＲＡＭコア２とロジック回路部１とで行う従来の構成では、前記製造プロセス的な理由により、この要求されるＤＲＡＭ性能がプロセス限界近傍の性能に近い場合には、製造プロセスのばらつきによって、ロジック回路部１より発行される制御信号のタイミングをＤＲＡＭ側が満たせなくなり、システムＬＳＩとして機能しなくなることが起り易く、システムＬＳＩとしての歩留まりが低下することになる。
【０００９】
また、この多種多様なシステム要求を同一ＤＲＡＭコアで満たすことは非常に難しく、ＤＲＡＭ回路の改善による特性改善、動作マージン拡大等による対処のみでは、適用できるシステムＬＳＩの範囲が限られてしまう。このため、複数のＤＲＡＭコア（ＩＰ）のラインアップを持つ必要が出てくる。
【００１０】
更に、このＤＲＡＭコアをＩＰとして、様々なプロセス、例えば複数の半導体製造会社で開発された異なる仕様のプロセスや、同一の半導体製造会社であってもプロセスのバリエーションやバージョン等の仕様が異なるプロセスで製造する場合、コア設計は単一であるため、基本的に１つの設計は１つのプロセスにのみにしか対応できないという技術的課題を有していた。
【００１１】
実際にコアとして製造するには、従来では、適用されるプロセスでのトランジスタ、抵抗、容量等のデバイスパラメータを用いて、回路チューニングにおいて部分的に回路の設計変更や全面再設計等を行う必要があったが、プロセスの改良、展開時に大きな設計工数を追加する必要がある欠点がある。
【００１２】
本発明はかかる点に鑑み、その目的は、大規模なメモリＩＰを混載するシステムＬＳＩにおいて、システムＬＳＩの歩留まりを高くすると共に、メモリＩＰの応用範囲を拡大できる半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
前記の目的を達成するため、本発明では、メモリＩＰとロジック回路部とを有するシステムＬＳＩとしての半導体装置において、メモリＩＰのプロセスばらつき等による特性ばらつきをロジック回路部にフィードバックして、ロジック回路部を最適化することとする。
【００１４】
すなわち、請求項１記載の発明の半導体装置は、メモリセルアレイを備えた半導体メモリ回路部と、システム機能を実現するロジック回路部とを有する半導体装置であって、前記ロジック回路部には、前記半導体メモリ回路部の内部制御信号を受け、前記内部制御信号に応じて自己のロジック回路部の機能又は動作タイミングを変更する変更手段が備えられ、前記半導体メモリ回路部はダイナミックランダムアクセスメモリであり、前記内部制御信号はセルフリフレッシュモードのリフレッシュ周期を決定するクロックであり、前記ロジック回路部の変更手段は、前記セルフリフレッシュモードのリフレッシュ周期を決定するクロック、及び前記ロジック回路部を動作させるマスタークロックを入力し、この両クロックの論理積をカウントし、そのカウント値に基づいて前記半導体メモリ回路部のリフレッシュ周期を測定し、その測定結果に応じて前記半導体メモリ回路部へのコマンド発生順序又は動作タイミングを変更することを特徴とする。
【００１５】
請求項２記載の発明は、前記請求項１記載の半導体装置において、前記変更手段により変更される前記ロジック回路部の動作タイミングは、前記半導体メモリ回路部へ出力される制御信号、アドレス及び書込みデータのセットアップタイミングであることを特徴とする。
【００１６】
請求項３記載の発明は、前記請求項１記載の半導体装置において、前記変更手段により変更される前記ロジック回路部の動作タイミングは、前記半導体メモリ回路部から出力されるデータの取り込みタイミングであることを特徴とする。
【００１７】
請求項４記載の発明は、前記請求項１記載の半導体装置において、前記半導体メモリ回路部及び前記ロジック回路部と共に、アナログ回路部も備えることを特徴とする。
【００１８】
以上により、本発明では、半導体メモリ回路部とシステム機能を実現するロジック回路部とから構成されるシステムＬＳＩとしての半導体装置において、半導体メモリ回路部の内部制御信号、半導体メモリ回路部の機能や特性等の情報、又は半導体メモリ回路部の自己検査結果をロジック回路部に転送し、その転送内容に応じてロジック回路部の機能又は動作タイミングを変更したので、製造プロセスの改良による場合に比較して所望のシステムＬＳＩを短時間で得ることができると共に、システムＬＳＩの歩留まりの低下を抑えることができる。また、多種多様なシステム要求を同一の半導体メモリ回路部で実現可能となる。更に、同一の半導体メモリ回路部を異なる仕様のプロセスに対する共通のＩＰとして利用可能になる。加えて、同一ウェハー内で異なる仕様を持つ品種を製造することも可能になり、製造の効率化が期待できる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態の半導体装置について図面を参照しながら説明する。
【００２０】
（第１の実施の形態）
図１は本発明の第１の実施の形態の半導体装置としてのシステムＬＳＩ全体のブロック構成を示す。
【００２１】
同図において、１はロジック回路部、２は内部にメモリセルアレイを有するダイナミックランダムアクセスメモリのコア部であるＤＲＡＭコア部（半導体メモリ回路部）であって、両者は、ロジック回路部１からＤＲＡＭコア部２へ出力される制御信号線３、アドレス信号線４、及び入力デ一夕線５により接続されると共に、ＤＲＡＭコア部２からロジック回路部１への出力デ一夕線６により接続される。
【００２２】
１０７はロジック回路部１内に配置されたメモリコントロール回路、１０８はＤＲＡＭコア２内に配置されたリフレッシュ回路部である。１０９及び１１０は各々前記リフレッシュ回路部１０８で発生されるセルフリフレッシュ用内部クロック及びリフレッシュ活性化信号であって、共に、前記ロジック回路部１のメモリコントロール回路１０７に出力される。前記セルフリフレッシュ用内部クロック１０９は、後述する図６に示すようにセルフリフレッシュモードでのリフレッシュ周期を決定するクロックＣＬＫＲＥＦであって、ＤＲＡＭコア部２の内部で発生される内部制御信号（内部リフレッシュ制御信号）である。
【００２３】
前記ロジック回路部１のメモリコントロール回路１０７の内部構成を図２に示す。同図において、１７０はメモリアクセスに関連する信号１１を受けてＤＲＡＭコア部２に対するコマンドを発生するコマンド発生回路、１７１はＤＲＡＭコア部２に対してリフレッシュコマンドを発生するリフレッシュコマンド発生回路であって、そのコマンド発生周期は自動で変更可能である。また、１７２は前記コマンド発生回路１７０が発生したコマンドを受けてリード／ライトコマンドの発生タイミングを制御するリード／ライトコマンドタイミング回路、１７３は同様に前記コマンド発生回路１７０が発生したコマンドを受けてＤＲＡＭコア部２のアクティブ／プリチャージコマンドの発生タイミングを制御するアクティブ／プリチャージコマンドタイミング回路、１７４は前記ＤＲＡＭコア部２と出力デー夕線６で接続されてＤＲＡＭコア部２からのデータを取り込むデータ入力・ラッチ回路である。更に、１７５はコマンド発生順序調停回路であって、前記リフレッシュコマンド発生回路１７１からのリフレッシュコマンド及び前記２つのコマンドタイミング回路１７２、１７３からのリード／ライトコマンド及びアクティブ／プリチャージコマンドの出力順序を調停する。１７６はマルチプレクサであって、前記調停回路１７５から出力されるコマンドを適切に制御信号線３、アドレス信号線４、入力デ一夕線５に出力する。
【００２４】
そして、図２において、本発明の特徴として、メモリコントロール回路１０７には、リフレッシュ周期測定回路１７７が配置される。この測定回路１７７は、前記ＤＲＡＭコア部２のリフレッシュ回路部１０８からのセルフリフレッシュ周期決定用の内部クロック（ＣＬＫＲＥＦ）１０９及びリフレッシュ活性化信号（ＲＥＦｅｎ）１１０が入力されると共に、システムクロックなどのマスタークロック（ＣＬＫ）１１１が入力されて、ＤＲＡＭコア部２のリフレッシュ周期を測定する。この測定回路１７７の回路例の詳細は後述する。
【００２５】
前記リフレッシュ周期測定回路１７７で測定されたＤＲＡＭコア部２のリフレッシュ周期の情報は、ＤＲＡＭコア部２の性能ランク判定信号１２として、前記リフレッシュコマンド発生回路１７１に入力される。このコマンド発生回路１７１は、前記リフレッシュ周期測定回路１７７から出力された性能ランク判定信号１２に基づいて、リフレッシュコマンドの発生周期を自動調整する。
【００２６】
従って、前記リフレッシュ周期測定回路１７７及びリフレッシュコマンド発生回路１７１により、ＤＲＡＭコア部２のセルフリフレッシュ周期に応じて自己のロジック回路部１の機能としてリフレッシュ制御の順序及びタイミングを変更する変更手段１８０を構成する。
【００２７】
尚、前記リフレッシュコマンド発生回路１７１は、性能ランク判定信号１２に基づいてリフレッシュコマンドの発生周期を自動で変更可能としたが、図３に示すように、通常周期用のコマンド発生回路１７１ａと、この通常周期よりも短い周期の短縮周期用のコマンド発生回路１７１ｂと、この両回路からの出力を選択するセレクタ１７８とにより構成しても良い。
【００２８】
図４は、前記メモリコントロール回路１０７内のリフレッシュ周期測定回路１７７の内部構成を示す。同図において、１２１は測定回路活性化信号発生回路であって、前記リフレッシュ活性化信号（ＲＥＦｅｎ）１１０とセルフリフレッシュ用内部クロック（ＣＬＫＲＥＦ）１０９とにより、所定の一定時間だけＨ又はＬレベルのステートの測定回路活性化信号１２４を出力する。１２２はクロック数をカウントするカウンターであって、前記リフレッシュ回路部１０８から出力されたセルフリフレッシュ用内部クロック１０９を受け、この内部クロック１０９の立上りから次の立上りまでの期間（周期）の間、マスタークロック（ＣＬＫ）１１１の数をカウントする。１２３は前記カウンター１２２でのカウント数を判定するカウント数判定回路であって、複数の判定信号のうちカウンター１２２のカウント数に近い特定の一つの判定信号が活性化する。
【００２９】
次に、本実施の形態のシステムＬＳＩの動作を説明する。先ず、ロジック回路部１において特定の時間内に全メモリセルを自動的にリフレッシュさせるセルフリフレッシュコマンドを発行し、このコマンドを制御線３を介しＤＲＡＭコア部２に入力する。ＤＲＡＭコア部２では、前記セルフリフレッシュコマンドを受け取り、セルフリフレッシュ用内部クロック１０９を発生して、備える多数のメモリセルを所定の時間間隔でリフレッシュする。このセルフリフレッシュ用内部クロック１０９の周期は、予めＤＲＡＭコア部２の検査により得られたメモリセルのデータ保持特性に基づいて、不良メモリセルの救済のために行う冗長ヒューズトリミング時に同時に設定（プログラミング）されている。
【００３０】
一方、ロジック回路１のメモリコントロール回路１０７内のリフレッシュ周期測定回路１７７では、測定回路活性化信号発生回路１２１が前記セルフリフレッシュコマンドをトリガとして起動し、その出力であるリフレッシュ活性化信号（ＲＥＦｅｎ）１１０によりカウンター１２２を所定の一定期間だけ活性化する。活性化したカウンター１２２では、ＤＲＡＭコア部２からセルフリフレッシュ用内部クロック１０９が入力され、前記所定の一定期間に入力されたマスタークロック（ＣＬＫ）１１１の数をカウントし、このカウント数によりカウント数判定回路１２３がリフレッシュ周期のランクを判定し、リフレッシュ周期判定信号１２としてロジック回路部１へ転送する。
【００３１】
図５は、前記リフレッシュ周期測定回路１７７のカウンター１２２の一例を示す。図６は同測定回路１７７の動作のタイミングチャートを示す。
【００３２】
図５において、１２４は測定回路活性化信号、１１１はシステムクロックなどのマスタークロック信号ＣＬＫ、１０９はセルフリフレッシュ用内部クロックＣＬＫＲＥＦ、１１２はリセット信号ＲＳＴである。１４１はＡＮＤ回路であって、前記リフレッシュ活性化信号（ＲＥＦｅｎ）１１０、マスタークロック（ＣＬＫ）１１１及びセルフリフレッシュ用内部クロック（ＣＬＫＲＥＦ）１０９を受ける。１４２は複数個のクロック周期測定用カウンタである。
【００３３】
以下、このリフレッシュ周期測定回路１７７の動作を図６のタイミングチャートに基づいて説明する。先ず、電源投入後、リセット信号（ＲＳＴ）１１２が発生し、これにより全てのカウンター１４２をリセットする。その後、テストモードでセルフリフレッシュコマンド信号３を発行し、ＤＲＡＭコア部２のリフレッシュ回路部１０８でリフレッシュ活性化信号（ＲＥＦｅｎ）１１０を発生させ、この信号１１０をロジック回路部１の本リフレッシュ周期測定回路１７７に入力する。また、ＤＲＡＭコア部２のリフレッシュ回路部１０８では、前記リフレッシュ活性化信号（ＲＥＦｅｎ）１１０の発生後、直ちにリフレッシュ用内部クロック（ＣＬＫＲＥＦ）１０９を発生し、ロジック回路部１へ出力する。
【００３４】
リフレッシュ周期測定回路１７７では、測定回路活性化信号発生回路１２１において前記リフレッシュ活性化信号（ＲＥＦｅｎ）１１０により測定回路活性化信号１２４をセットし、ＡＮＤ回路１４１に前記測定回路活性化信号１２４、セルフリフレッシュ用内部クロック（ＣＬＫＲＥＦ）１０９、及びマスタークロック（ＣＬＫ）１１１が入力され、このＡＮＤ回路１４１は、図６から判るように前記セルフリフレッシュ用内部クロック（ＣＬＫＲＥＦ）１０９の１ショット目と２ショット目とのパルス間に通過クロック信号ＣＬＫＣＭＰ１３１を発生し、クロック周期測定用カウンタ１４２をカウントアップする。そして、測定回路活性化信号発生回路１２１において、セルフリフレッシュ用内部クロック（ＣＬＫＲＥＦ）１０９の２ショット目パルスで測定回路活性化信号１２４をリセットすることにより、カウントアップを完了し、その出力であるカウント数ＢＯ−Ｂｎを保持する。このカウント数ＢＯ−Ｂｎの上位の桁から数ビットの論理をとって、セルフリフレッシュ周期を判定し、性能ランク判定信号１２とする。
【００３５】
尚、本実施の形態では、リフレッシュ周期測定回路１７７はロジック回路部１に設けたが、この測定回路１７７をＤＲＡＭコア部２側に設けて、カウント数ＢＯ−Ｂｎの上位の桁のみをロジック回路部１に返送する構成でも良いのは勿論である。更に、リフレッシュ周期測定回路１７７のカウンター１４２の個数を減らすために、マスタークロック（ＣＬＫ）を分周し、その周波数を遅くしたクロックをＡＮＤ回路１４１に入力しても良い。
【００３６】
図７は、リフレッシュ周期測定回路１７７の周期測定部の他の構成例を示す。図８はこの測定回路１７７の動作のタイミングチャートを示す。この構成例において、入力される信号は図５と同一である。
【００３７】
図７において、１６１は前記図５のＡＮＤ回路１４１に代わるＮＡＮＤ回路である。１６２はチャージ回路であって、前記ＮＡＮＤ回路１６１の出力である通過クロック信号（ＣＬＫＣＭＰ）に基づいて充電される容量１６２ａを持つ。１８１〜１８ｎは内部にＲＳフリップフロップ回路を持つ複数のレベル判定回路であって、前記チャージ回路１６２の容量１６２ａの充電レベルを判定する。各レベル判定回路１８１〜１８ｎの判定レベル（ＲＳフリップフロップ回路のスレッシュホールド電圧）は異なり、レベル判定回路１８１が最も高く、レベル判定回路１８ｎが最も低く設定されている。以下、図７のリフレッシュ周期測定回路１７７の動作を説明する。
【００３８】
先ず、電源投入後、リセット信号（ＲＳＴ）１１２が発生し、これによりチャージ回路１６２、及びレベル判定回路１８１〜１８ｎ内のＲＳフリップフロップ回路がリセットされ、各ＲＳフリップフロップ回路の出力Ａｍ（０＜＝ｍ＜＝ｎ）を全てＬレベルに設定する。
【００３９】
その後、既述したようにリフレッシュエントリーを行い、ＤＲＡＭコア部２のリフレッシュ回路部１０８でリフレッシュ活性化信号（ＲＥＦｅｎ）１１０及びリフレッシュ用内部クロック（ＣＬＫＲＥＦ）１０９を発生させる。そして、前記リフレッシュ活性化信号（ＲＥＦｅｎ）１１０により測定回路活性化信号１２４をセットし、リフレッシュ用内部クロック（ＣＬＫＲＥＦ）１０９及びマスタークロック（ＣＬＫ）１１１と共にＮＡＮＤ回路１６１に入力し、これにより、ＮＡＮＤ回路１６１がリフレッシュ用内部クロック（ＣＬＫＲＥＦ）１０９の１ショット目と２ショット目とのパルス間に通過クロック（ＣＬＫＣＭＰ）１５１を発生して、チャージ回路１６２の容量１６２ａを充電する。この容量１６２ａの充電レベルが上昇するに従って判定レベルの低い側から順次、レベル判定回路１８１〜１８ｎの出力ＡＯ〜ＡｎがＨレベルになる。リフレッシュ用内部クロック（ＣＬＫＲＥＦ）１０９の２ショット目のパルスにより測定回路活性化信号１２４がリセットされて、チャージ回路１６２での充電を停止し、レベル判定回路１８１〜１８ｎの出力ＡＯ〜ＡｎのＨ又はＬレベルの状態を保持する。従って、通過クロック（ＣＬＫＣＭＰ）１５１によってチャージ回路１６２のＰＭＯＳＦＥＴ１６２ｂがＯＮされる時間（ロジック回路部１で機能変更させるターゲット時間）と充電容量値とを考慮すれば、このレベル判定回路８１〜１８ｎの出力ＡＯ〜Ａｎの組合せにより周期判定が可能である。
【００４０】
尚、図７に示したリフレッシュ周期測定回路１７７をＤＲＡＭコア部２側に設けて、レベル判定回路１８１〜１８ｎの出力Ａ０〜Ａｎをロジック回路部１に返送する構成でも良いのは勿論である。
【００４１】
以上説明したように、本実施の形態によれば、リフレッシュ周期などのＤＲＡＭコア部２の特性に応じてロジック回路部１内の回路アーキテクチャー、機能、動作タイミングなどを変更することにより、ロジック回路部１からＤＲＡＭコア部２へのリード／ライトアクセスとＤＲＡＭコア部２でのリフレッシュ動作との両立を図ることができるので、システムＬＳＩとして歩留まりを高くできる。また、同一ＤＲＡＭコア部２であっても種々のプロセスに対応することが可能になるので、ＩＰとして非常に有用である。
【００４２】
（第２の実施の形態）
次に、本発明の第２の実施の形態を図９に基づいて説明する。前記第１の実施の形態ではＤＲＡＭコア部２の内部制御信号としてリフレッシュ用内部クロック（ＣＬＫＲＥＦ）１０９をロジック回路部１に出力したが、本実施の形態では、ＤＲＡＭコア部２の機能や特性に基づく情報をＤＲＡＭコア部２側に記憶し、これ等の情報をロジック回路部１に出力するようにしたものである。
【００４３】
図９に示した本実施の形態の半導体装置において、２０８はＤＲＡＭコア部２内に設けられた情報設定回路（情報出力手段）であって、メモリセルのデータ保持特性又はデータアクセスタイム等のメモリセルアレイの機能及び特性に関するランクが予め設定されていて、そのランク信号は性能ランク判定信号１２としてロジック回路部１に出力される。尚、図１と同一の構成については同一の番号を付して説明を省略する。
【００４４】
本実施の形態では、ロジック回路部１は、図２に示した内部構成のうち、リフレッシュ周期測定回路１７７が省略され、前記情報設定回路２０８から出力された性能ランク判定信号１２がそのまま図２のリード／ライトコマンドタイミング回路１７２、アクティブ／プリチャージコマンドタイミング回路１７３及びデータ入力・ラッチ回路１７４に入力される。これらの回路１７２〜１７４は、前記性能ランク判定信号１２に応じて、ロジック回路部１の機能としてＤＲＡＭコア部２へのアクセス制御の順序又はタイミングを変更すると共に、ロジック回路部１の動作タイミングとしてＤＲＡＭコア部２へ出力するコマンド、リード／ライトアドレス及び書き込みデータのセットアップタイミングや前記ＤＲＡＭコア部２から読み出されたデータの取り込みタイミングを変更するものであり、変更手段１９０を構成する。
【００４５】
次に、前記情報設定回路２０８の内部構成を図１０（ａ）に基づいて説明する。同図（ａ）において、２２０はリセット信号（ＲＳＴ）１１２を受けるインバータ、２２１〜２２ｎはｎビットの設定回路であって、同一構成を持つ。第１ビット目の設定回路２２１を例に挙げて内部構成を説明する。この設定回路２２１は、前記インバータ２２０からの反転リセット信号を受けるＰＭＯＳＦＥＴ２２１ａと、メタル及びポリサイド又はポリシリコンの配線材料より構成されるヒューズ素子２２１ｂとを持つ。前記ＰＭＯＳＦＥＴ２２１ａは一端が電源ＶＣＣに接続されると共に他端が前記ヒューズ素子２２１ｂの一端に接続される。また、ヒューズ素子２２１ｂの他端は接地される。前記ＰＭＯＳＦＥＴ２２１ａとヒューズ素子２２１ｂとの接続点は、出力Ｃ１となると共に、他のインバータ２２１ｃを介して他のＰＭＯＳＦＥＴ２２１ｄのゲートに接続される。このＰＭＯＳＦＥＴ２２１ｄの一端は電源ＶＣＣに接続され、他端は前記出力Ｃ１に接続されている。
【００４６】
次に、本実施の形態の半導体装置の動作を説明する。予め、ウエハー拡散後のＰＣＭ測定やプロ−ブ検査によりプロセス情報及び回路情報、例えばメモリセルのデータ保持特性、動作周波数、データアクセスタイム等のランクなどを前記ｎビットの設定回路２２１〜２２ｎの出力Ｃ１〜Ｃｎの組合せとするために、不良メモリセル救済のための冗長トリミング時と同時期において、切断すべき所定ビット目の設定回路（例えば２２１）のヒューズ素子２２１ｂを図１１に実線で囲んで示すように所定エリアをレーザーブローしてヒューズ素子２２１ｂを切断し、これにより前記プロセス情報などをプログラミングする。尚、レーザー切断に限定されず、電気溶断を用いても良い。
【００４７】
そして、このような状態において、電源投入後、ＤＲＡＭコア部２の情報設定回路２０８からメモリセルのデータ保持特性などをロジック回路部１に出力する。以下では、図１０（ｂ）に示すように、第２ビット目の設定回路２２２のみにおいてヒューズ素子２２２ｂを切断した場合を説明する。即ち、図１２に示すように、電源投入後、Ｈレベルのリセット信号（ＲＳＴ）１１２を発生させる。これにより、各設定回路２２１〜２２ｎにおいてＰＭＯＳＦＥＴ２２１ａ〜２２ｎａをＯＮさせて、初期設定が行われる。この初期設定において、第２ビット目の設定回路２２２では、ヒューズ素子２２ｂが切断されているので、ＰＭＯＳＦＥＴ２２２ａのＯＮにより出力Ｃ２が充電されて電位上昇し、インバータ２２２ｃ及びＰＭＯＳＦＥＴ２２２ｄより成るラッチ回路によりこの電位レベルがラッチされ、出力Ｃ２はＨレベルになる。一方、他の設定回路２２１、２２３〜２２ｎでは、ヒューズ素子２２１ａ…が切断されていないので、出力Ｃ１、Ｃ３〜Ｃｎは電位上昇せず、リセット信号（ＲＳＴ）１１２のＬレベルへの移行と共に完全にＬレベルになる。そして、このようなｎビットの情報が情報設定回路２０８からロジック回路部１に出力される。
【００４８】
従って、本実施の形態では、ＤＲＡＭコア部２の機能や特性に基づく情報を情報設定回路２０８に設定、格納しておき、これをロジック回路部１に出力するようにしたので、このＤＲＡＭコア部２の機能や特性に応じてロジック回路部１内の回路アーキテクチャー、機能等を変更でき、システムＬＳＩとして歩留まりを高くできる共に、ＩＰとして非常に有用となる。
【００４９】
（情報設定回路の変形例）
図１３（ａ）は、図１０（ａ）に示した情報設定回路２０８の具体的構成の変形例を示す。図１０（ａ）ではヒューズ素子を用いたのに代え、本実施の形態ではアンチヒューズ素子を使用するものである。
【００５０】
即ち、図１３（ａ）において、ｎ個の設定回路２４１〜２４ｎは同一構成を有する。第１の設定回路２４１の内部構成を説明すると、この設定回路２４１は、電源ＶＣＣに一端が接続されたＰＭＯＳＦＥＴ２４１ａと、このＰＭＯＳＦＥＴ２４１ａの他端と接地との間に配置されたアンチヒューズ素子２４１ｂとを有する。前記ＰＭＯＳＦＥＴ２４１ａのゲートにはリセット信号（ＲＳＴ）１１２がインバータ２３４を介して入力される。また、アンチヒューズ素子２４１ｂにはＡＮＤ回路２６１が接続される。このＡＮＤ回路２６１は、テストアドレス２５１を受け、このアドレスが自己のアドレスの場合には出力信号を高電圧ＨＶにレベルシフトし、この高電圧の出力信号をアンチヒューズ素子２４１ｂに出力する。アンチヒューズ素子２４１ｂは、図１４に示すように、ゲート酸化膜やＤＲＡＭの容量絶縁膜等の極薄絶縁膜ｘが２つの電極ｙの間に配置されるように作製された電極対であって、前記ＡＮＤ回路２６１からの高電圧の出力信号を受けた時には、この出力信号が２つの電極ｙ、ｙ間に印加されて、極薄絶縁膜ｘが破断し導通するものである。また、前記設定回路２４１には、前記ＰＭＯＳＦＥＴ２４１ａとアンチヒューズ素子２４１ｂとの接続点と出力端Ｃ１との間に配置されたインバータ２４１ｃと、電源ＶＣＣに一端が接続されると共に他端が前記インバータ２４１ｃの入力側に接続された他のＰＭＯＳＦＥＴ２４１ｄとを有する。このＰＭＯＳＦＥＴ２４１ｄのゲートには前記インバータ２４１ｃの出力が入力される。
【００５１】
他の設定回路２４２〜２４ｎには、第１の設定回路２４１と同様に、ＡＮＤ回路２６２〜２６ｎの出力信号が入力されている。リセット信号（ＲＳＴ）１１２を受けるインバータ２３４は、各設定回路２４１〜２４ｎで共通である。
【００５２】
次に、この変形例の情報設定回路の動作を説明する。本変形例では、メモリセルのデータ保持特性等のランク信号を前記ｎビットの設定回路２４１〜２４ｎの出力Ｃ１〜Ｃｎの組合せとするために、導通させるべき所定ビット目の設定回路（例えば２４２）のアンチヒューズ素子２４２ｂを、対応するテストアドレス２５２及びレベルシフト機能付きアンド回路２６２により破断し、導通させる。以下、第２の設定回路２４２のアンチヒューズ素子２４２ｂのみが導通された場合を例示する。
【００５３】
前記の状態において、電源投入後、図１５に示すように、Ｈレベルのリセット信号（ＲＳＴ）１１２が発生すると、各設定回路２４１〜２４ｎのＰＭＯＳＦＥＴ２４１ａ〜２４ｎａがＯＮして、情報の初期設定が行われる。この初期設定において、第２ビット目以外の設定回路２４１、…２４ｎでは、アンチヒューズ素子２４１ｂ等が非導通であるので、インバータ２４１ｃ等の入力側の電位が上昇し、Ｈレベルになり、このＨレベルがインバータ２４１ｃ等及びＰＭＯＳＦＥＴ２４１ｄ等から成るラッチ回路によりラッチされる。出力端Ｃ１、…Ｃｎ等の電位はインバータ２４１ｃ等で反転されてＬレベルになる。
【００５４】
一方、第２ビット目の設定回路２４２では、アンチヒューズ素子２４２ｂ等が導通しているので、インバータ２４２ｃの入力側の電位は上昇せず、リセット信号（ＲＳＴ）１１２のＬレベルへの移行に伴い完全にＬレベルになる。このＬレベルがインバータ２４２ｃで反転されて、出力端Ｃ２の電位はＨレベルになる。
【００５５】
このようにして、ｎビットの設定回路２４１〜２４ｎの出力Ｃ１〜Ｃｎの組合せがロジック回路部１に出力される。
【００５６】
（第３の実施の形態）
続いて、本発明の第３の実施の形態を説明する。本実施の形態の半導体装置は、ＤＲＡＭコア部２内に自己検査回路を備えて、その自己検査の結果をロジック回路部１に出力するようにしたものである。
【００５７】
即ち、図１６において、ＤＲＡＭコア部２内の自己検査回路３０８は、ＤＲＡＭコア部２のメモリセルアレイを自己検査し、その検査結果を性能ランク判定信号１２としてロジック回路部１に出力する。前記自己検査回路３０８の内部構成を図１７に示す。
【００５８】
図１７において、３２１は自己検査イネーブル信号発生回路、３２２は制御信号ジェネレータ、３２３はアドレスジェネレータ、３２４はデータジェネレータ、３２５はデータコンパレータ、３２６は検査結果レジスタである。
【００５９】
自己検査イネーブル信号発生回路３２１が自己検査信号（ＳＴ）３１１を受けて自己検査イネーブル信号が発生すると、制御信号ジェネレータ３２２は、ＤＲＡＭコア部２に対する複数のアクセスパターンを生成すると共に、この各アクセスパターンに応じた制御コマンド信号を生成する。また、前記複数のアクセスパターンの生成に応じて、アドレスジェネレータ３２３が各アクセスパターン毎にＤＲＡＭコア部２に入力すべきデータのロウアドレス及びコラムアドレスを生成すると共に、データジェネレータ３２４が各アクセスパターン毎にＤＲＡＭコア部２に入力すべき検査用データのパターンを生成する。これ等の制御コマンド信号、アドレス及び検査用データはＤＲＡＭコア部２に入力されて、ＤＲＡＭコア部２ではこれ等に応じてデータを出力する。
【００６０】
データコンパレータ３２５には、前記ＤＲＡＭコア部２から出力された各アクセスパターン毎のデータと、これ等の出力データの排他的論理和の結果（全面比較した結果）ＴＱＣＭＰと、前記データジェネレータ３２４で生成された検査用データとが入力され、これ等がデータコンパレータ３２５により論理処理されて、各アクセスパターン毎にＰＡＳＳ、ＦＡＩＬの判定が行われる。これ等の判定結果ＦＬＧは、アクセスパターン順に検査結果レジスタ３２６に格納される。このレジスタ３２６に格納された判定結果ＦＬＧが性能ランク判定信号１２としてロジック回路部１に転送される。
【００６１】
従って、本本実施の形態では、ＤＲＡＭコア部２内部を検査した検査結果を性能ランク判定信号としてロジック回路部１へ転送して、ロジック回路部１内の回路アーキテクチャー、機能、動作タイミングを変更することにより、前記第１及び第２の実施の形態と同様に、ロジック回路部１からＤＲＡＭコア部２へのリード／ライトアクセスとＤＲＡＭコア部２内のリフレッシュ動作との両立を図ることができるので、システムＬＳＩとして歩留まりを高くできる。
【００６２】
更に、ＤＲＡＭコア部２からのデータアクセスの時間の遅れに対し、ロジック回路部１内のデータ入力・ラッチ回路１７４でのデータラッチタイミングやロジック回路部１の内部動作タイミングを変更することにより、メモリアクセス不良による歩留まりの低下を抑制できる。また、ロジック回路部１からＤＲＡＭコア部２へ転送する制御信号、アドレス、入力データのＤＲＡＭコア部２でのセットアップ時間等のマージン不足の場合にも、ロジック回路部１でのこれ等の転送タイミングを変更することにより、同様にＤＲＡＭコア部２へのメモリアクセス不良による歩留まり低下を抑制することができる。
【００６３】
尚、以上の説明では、ＤＲＡＭコア部２とロジック回路部１とを備えた半導体装置を説明したが、ロジック回路部１に加えてアナログ回路部も備えた半導体装置であっても良いのは勿論である。また、半導体メモリ回路としてＤＲＡＭコア部２の場合を述べたが、スタティックランダムアクセスメモリのコア部（ＳＲＡＭコア部）であっても良いのはいうまでもない。
【００６４】
【発明の効果】
以上説明したように、本発明によれば、半導体メモリ回路部とシステム機能を実現するロジック回路部とから構成されるシステムＬＳＩとしての半導体装置において、半導体メモリ回路部の機能や特性等に応じてロジック回路部の機能又は動作タイミングを変更したので、所望のシステムＬＳＩを短時間で得ることができると共に、システムＬＳＩの歩留まりの低下を抑えることができる。しかも、多種多様なシステム要求を同一の半導体メモリ回路部で実現可能となる。更に、同一の半導体メモリ回路部を異なる仕様のプロセスに対する共通のＩＰとして利用可能になる。加えて、同一ウェハー内で異なる仕様を持つ品種を製造することも可能になり、製造の効率化が期待できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態の半導体装置を示すブロック構成図である。
【図２】 同半導体装置のロジック回路部の具体的内部構成を示す図である。
【図３】 同ロジック回路部の他の構成例を示す図である。
【図４】 図２のロジック回路部内に備えるリフレッシュ周期測定回路の内部構成を示す図である。
【図５】 同リフレッシュ周期測定回路の具体的構成を示す図である。
【図６】 同リフレッシュ周期測定回路の動作説明図である。
【図７】 同リフレッシュ周期測定回路の他の具体的構成を示す図である。
【図８】 同リフレッシュ周期測定回路の動作説明図である。
【図９】 本発明の第２の実施の形態の半導体装置を示すブロック構成図である。
【図１０】 （ａ）は同半導体装置のＤＲＡＭコア部に備える情報設定回路の具体的構成を示す図、（ｂ）は同情報設定回路の一設定例を示す図である。
【図１１】 同情報設定回路に備えるヒューズ素子の配置例を示す図である。
【図１２】 同情報設定回路の動作説明図である。
【図１３】 （ａ）は同情報設定回路の他の具体的構成を示す図、（ｂ）は同情報設定回路の一設定例を示す図である。
【図１４】 同情報設定回路に備えるアンチヒューズ素子の構成を示す図である。
【図１５】 同情報設定回路の動作説明図である。
【図１６】 本発明の第３の実施の形態の半導体装置を示すブロック構成図である。
【図１７】 同半導体装置のＤＲＡＭコア部に備える自己検査回路の具体的内部構成を示す図である。
【図１８】 従来のシステムＬＳＩのブロック構成図である。
【符号の説明】
１ ロジック回路部
２ ＤＲＡＭコア部（半導体メモリ回路部）
１０７ メモリコントロール回路
１０８ リフレッシュ回路部
１０９ リフレッシュ周期を決定するクロック(ＣＬＫＲＥＦ)
(内部制御信号、内部リフレッシュ制御信号）
１１１ マスタークロック（ＣＬＫ）
１６２ チャージ回路
１７１ リフレッシュコマンド発生回路
１７２ リード／ライトコマンドタイミング回路
１７３ コマンドタイミング回路
１７７ リフレッシュ周期測定回路
１８０、１９０ 変更手段
１８１ レベル判定回路
２０８ 情報設定回路
２２１〜２２ｎ 設定回路
２２１ｂ〜２２ｎｂ ヒューズ素子
２４１〜２４ｎ 設定回路
２４１ｂ〜２４ｎｂ アンチヒューズ素子
３０８ 自己検査回路
３２２ 制御信号ジェネレータ
３２３ アドレスジェネレータ
３２４ データジェネレータ
３２５ データコンパレータ
３２６ 検査結果レジスタ
【発明の属する技術分野】
本発明は、大規模なメモリコア（メモリＩＰ）をロジック回路やアナログ回路と混載する半導体装置、いわゆるシステムＬＳＩにおけるＬＳＩの多品種同時製造、歩留まり向上や、メモリコア自体のＩＰ化容易性に関するものである。
【０００２】
【従来の技術】
近年、ロジック回路やアナログ回路（以下、ロジック回路等という）と半導体メモリ回路とを同時に混載した大規模集積回路が、いわゆるシステムＬＳＩとして開発、実用化されている。今日、プロセスの微細化が進み、サブクォーターミクロン世代になって、より大規模なゲート数のロジック回路等と、より大容量の半導体メモリ回路とが混載され始めている。特に、画像処理やデータバッファ等の用途向けに、この半導体メモリ回路として数Ｍｂｉｔ〜数１００Ｍｂｉｔの大容量のダイナミックランダムアクセスメモリコア（ＩＰ）が用いられている。
【０００３】
従来、システムＬＳＩに混載される半導体メモリ回路、特に、ダイナミックランダムアクセスメモリコア（ＤＲＡＭコア）の構成例として、例えば、ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ｐｐ．７２−７３，Ｆｅｂ．，１９９８に示されたものがある。この構成例を含めて、図１８にこの従来のシステムＬＳＩのブロック構成図を示す。
【０００４】
図１８において、ＡはシステムＬＳＩであって、ロジック回路部１と、ＤＲＡＭコア部２とを有する。３、４、５は各々ロジック回路部１からＤＲＡＭコア部２に対し読み出し及び書き込みを制御する制御信号線、メモリセルを指定するアドレス信号線、及びデータ書込み時にロジック回路部１〜ＤＲＡＭコア部２に出力される書き込みデータ用の入力データ線である。６はデータ読み出し時にＤＲＡＭコア部２から読み出されたデータがロジック回路部１に出力される出力データ線、７はロジック回路部１内に備えたメモリコントロール回路である。
【０００５】
以上のように構成された従来のシステムＬＳＩにおいては、ロジック回路部１のメモリコントロール回路７からＤＲＡＭコア部２に対して読み出し又は書き込みの制御信号及びアドレス信号が制御信号線３及びアドレス信号線４に出力され、データ書込み時には更にデータが入力データ線５に出力され、ＤＲＡＭコア部２へ入力される。データ読み出し時には、ＤＲＡＭコア部２から読み出されたデータが出力データ線６を経てロジック回路部１へ転送される。
【０００６】
【発明が解決しようとする課題】
ところで、システムＬＳＩが汎用ＤＲＡＭの製造プロセスによって製造された場合には、そのプロセス仕様にはＤＲＡＭ製造上の必要な工程が付加されているために、汎用ＤＲＡＭプロセスに特有の熱処理量の多さに起因して、ロジック回路等の性能が低下してしまい、システムＬＳＩ自体の性能を達成できなくなる課題がある。また、ＤＲＡＭのメモリセルがスタック型のメモリセルである場合には、微細化と共に、トランジスタ等のデバイスと配線層との間隔が大きくなり、ビア（コンタクト）のアスペクト比が大きくなり、歩留まり等に深刻な影響が発生する課題がある。
【０００７】
そこで、従来では、ＤＲＡＭとロジック回路等とを混載する場合の製造プロセスは、配線部を含めたロジック回路部等の製造容易化や、ロジック回路等の性能を最大限に引き出すような仕様になる場合が多くなるが、この仕様では、今度は逆にＤＲＡＭの性能、特にリフレッシュに関する性能が犠牲になる場合がある。一方、システム側からのＤＲＡＭに対する性能としては、汎用ＤＲＡＭ並みの性能、又はシステムの差別化のために更に高い性能を求められる場合がある。
【０００８】
しかしながら、前記図１８で説明したような制御信号、アドレス及び入出力データのやり取りのみをＤＲＡＭコア２とロジック回路部１とで行う従来の構成では、前記製造プロセス的な理由により、この要求されるＤＲＡＭ性能がプロセス限界近傍の性能に近い場合には、製造プロセスのばらつきによって、ロジック回路部１より発行される制御信号のタイミングをＤＲＡＭ側が満たせなくなり、システムＬＳＩとして機能しなくなることが起り易く、システムＬＳＩとしての歩留まりが低下することになる。
【０００９】
また、この多種多様なシステム要求を同一ＤＲＡＭコアで満たすことは非常に難しく、ＤＲＡＭ回路の改善による特性改善、動作マージン拡大等による対処のみでは、適用できるシステムＬＳＩの範囲が限られてしまう。このため、複数のＤＲＡＭコア（ＩＰ）のラインアップを持つ必要が出てくる。
【００１０】
更に、このＤＲＡＭコアをＩＰとして、様々なプロセス、例えば複数の半導体製造会社で開発された異なる仕様のプロセスや、同一の半導体製造会社であってもプロセスのバリエーションやバージョン等の仕様が異なるプロセスで製造する場合、コア設計は単一であるため、基本的に１つの設計は１つのプロセスにのみにしか対応できないという技術的課題を有していた。
【００１１】
実際にコアとして製造するには、従来では、適用されるプロセスでのトランジスタ、抵抗、容量等のデバイスパラメータを用いて、回路チューニングにおいて部分的に回路の設計変更や全面再設計等を行う必要があったが、プロセスの改良、展開時に大きな設計工数を追加する必要がある欠点がある。
【００１２】
本発明はかかる点に鑑み、その目的は、大規模なメモリＩＰを混載するシステムＬＳＩにおいて、システムＬＳＩの歩留まりを高くすると共に、メモリＩＰの応用範囲を拡大できる半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
前記の目的を達成するため、本発明では、メモリＩＰとロジック回路部とを有するシステムＬＳＩとしての半導体装置において、メモリＩＰのプロセスばらつき等による特性ばらつきをロジック回路部にフィードバックして、ロジック回路部を最適化することとする。
【００１４】
すなわち、請求項１記載の発明の半導体装置は、メモリセルアレイを備えた半導体メモリ回路部と、システム機能を実現するロジック回路部とを有する半導体装置であって、前記ロジック回路部には、前記半導体メモリ回路部の内部制御信号を受け、前記内部制御信号に応じて自己のロジック回路部の機能又は動作タイミングを変更する変更手段が備えられ、前記半導体メモリ回路部はダイナミックランダムアクセスメモリであり、前記内部制御信号はセルフリフレッシュモードのリフレッシュ周期を決定するクロックであり、前記ロジック回路部の変更手段は、前記セルフリフレッシュモードのリフレッシュ周期を決定するクロック、及び前記ロジック回路部を動作させるマスタークロックを入力し、この両クロックの論理積をカウントし、そのカウント値に基づいて前記半導体メモリ回路部のリフレッシュ周期を測定し、その測定結果に応じて前記半導体メモリ回路部へのコマンド発生順序又は動作タイミングを変更することを特徴とする。
【００１５】
請求項２記載の発明は、前記請求項１記載の半導体装置において、前記変更手段により変更される前記ロジック回路部の動作タイミングは、前記半導体メモリ回路部へ出力される制御信号、アドレス及び書込みデータのセットアップタイミングであることを特徴とする。
【００１６】
請求項３記載の発明は、前記請求項１記載の半導体装置において、前記変更手段により変更される前記ロジック回路部の動作タイミングは、前記半導体メモリ回路部から出力されるデータの取り込みタイミングであることを特徴とする。
【００１７】
請求項４記載の発明は、前記請求項１記載の半導体装置において、前記半導体メモリ回路部及び前記ロジック回路部と共に、アナログ回路部も備えることを特徴とする。
【００１８】
以上により、本発明では、半導体メモリ回路部とシステム機能を実現するロジック回路部とから構成されるシステムＬＳＩとしての半導体装置において、半導体メモリ回路部の内部制御信号、半導体メモリ回路部の機能や特性等の情報、又は半導体メモリ回路部の自己検査結果をロジック回路部に転送し、その転送内容に応じてロジック回路部の機能又は動作タイミングを変更したので、製造プロセスの改良による場合に比較して所望のシステムＬＳＩを短時間で得ることができると共に、システムＬＳＩの歩留まりの低下を抑えることができる。また、多種多様なシステム要求を同一の半導体メモリ回路部で実現可能となる。更に、同一の半導体メモリ回路部を異なる仕様のプロセスに対する共通のＩＰとして利用可能になる。加えて、同一ウェハー内で異なる仕様を持つ品種を製造することも可能になり、製造の効率化が期待できる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態の半導体装置について図面を参照しながら説明する。
【００２０】
（第１の実施の形態）
図１は本発明の第１の実施の形態の半導体装置としてのシステムＬＳＩ全体のブロック構成を示す。
【００２１】
同図において、１はロジック回路部、２は内部にメモリセルアレイを有するダイナミックランダムアクセスメモリのコア部であるＤＲＡＭコア部（半導体メモリ回路部）であって、両者は、ロジック回路部１からＤＲＡＭコア部２へ出力される制御信号線３、アドレス信号線４、及び入力デ一夕線５により接続されると共に、ＤＲＡＭコア部２からロジック回路部１への出力デ一夕線６により接続される。
【００２２】
１０７はロジック回路部１内に配置されたメモリコントロール回路、１０８はＤＲＡＭコア２内に配置されたリフレッシュ回路部である。１０９及び１１０は各々前記リフレッシュ回路部１０８で発生されるセルフリフレッシュ用内部クロック及びリフレッシュ活性化信号であって、共に、前記ロジック回路部１のメモリコントロール回路１０７に出力される。前記セルフリフレッシュ用内部クロック１０９は、後述する図６に示すようにセルフリフレッシュモードでのリフレッシュ周期を決定するクロックＣＬＫＲＥＦであって、ＤＲＡＭコア部２の内部で発生される内部制御信号（内部リフレッシュ制御信号）である。
【００２３】
前記ロジック回路部１のメモリコントロール回路１０７の内部構成を図２に示す。同図において、１７０はメモリアクセスに関連する信号１１を受けてＤＲＡＭコア部２に対するコマンドを発生するコマンド発生回路、１７１はＤＲＡＭコア部２に対してリフレッシュコマンドを発生するリフレッシュコマンド発生回路であって、そのコマンド発生周期は自動で変更可能である。また、１７２は前記コマンド発生回路１７０が発生したコマンドを受けてリード／ライトコマンドの発生タイミングを制御するリード／ライトコマンドタイミング回路、１７３は同様に前記コマンド発生回路１７０が発生したコマンドを受けてＤＲＡＭコア部２のアクティブ／プリチャージコマンドの発生タイミングを制御するアクティブ／プリチャージコマンドタイミング回路、１７４は前記ＤＲＡＭコア部２と出力デー夕線６で接続されてＤＲＡＭコア部２からのデータを取り込むデータ入力・ラッチ回路である。更に、１７５はコマンド発生順序調停回路であって、前記リフレッシュコマンド発生回路１７１からのリフレッシュコマンド及び前記２つのコマンドタイミング回路１７２、１７３からのリード／ライトコマンド及びアクティブ／プリチャージコマンドの出力順序を調停する。１７６はマルチプレクサであって、前記調停回路１７５から出力されるコマンドを適切に制御信号線３、アドレス信号線４、入力デ一夕線５に出力する。
【００２４】
そして、図２において、本発明の特徴として、メモリコントロール回路１０７には、リフレッシュ周期測定回路１７７が配置される。この測定回路１７７は、前記ＤＲＡＭコア部２のリフレッシュ回路部１０８からのセルフリフレッシュ周期決定用の内部クロック（ＣＬＫＲＥＦ）１０９及びリフレッシュ活性化信号（ＲＥＦｅｎ）１１０が入力されると共に、システムクロックなどのマスタークロック（ＣＬＫ）１１１が入力されて、ＤＲＡＭコア部２のリフレッシュ周期を測定する。この測定回路１７７の回路例の詳細は後述する。
【００２５】
前記リフレッシュ周期測定回路１７７で測定されたＤＲＡＭコア部２のリフレッシュ周期の情報は、ＤＲＡＭコア部２の性能ランク判定信号１２として、前記リフレッシュコマンド発生回路１７１に入力される。このコマンド発生回路１７１は、前記リフレッシュ周期測定回路１７７から出力された性能ランク判定信号１２に基づいて、リフレッシュコマンドの発生周期を自動調整する。
【００２６】
従って、前記リフレッシュ周期測定回路１７７及びリフレッシュコマンド発生回路１７１により、ＤＲＡＭコア部２のセルフリフレッシュ周期に応じて自己のロジック回路部１の機能としてリフレッシュ制御の順序及びタイミングを変更する変更手段１８０を構成する。
【００２７】
尚、前記リフレッシュコマンド発生回路１７１は、性能ランク判定信号１２に基づいてリフレッシュコマンドの発生周期を自動で変更可能としたが、図３に示すように、通常周期用のコマンド発生回路１７１ａと、この通常周期よりも短い周期の短縮周期用のコマンド発生回路１７１ｂと、この両回路からの出力を選択するセレクタ１７８とにより構成しても良い。
【００２８】
図４は、前記メモリコントロール回路１０７内のリフレッシュ周期測定回路１７７の内部構成を示す。同図において、１２１は測定回路活性化信号発生回路であって、前記リフレッシュ活性化信号（ＲＥＦｅｎ）１１０とセルフリフレッシュ用内部クロック（ＣＬＫＲＥＦ）１０９とにより、所定の一定時間だけＨ又はＬレベルのステートの測定回路活性化信号１２４を出力する。１２２はクロック数をカウントするカウンターであって、前記リフレッシュ回路部１０８から出力されたセルフリフレッシュ用内部クロック１０９を受け、この内部クロック１０９の立上りから次の立上りまでの期間（周期）の間、マスタークロック（ＣＬＫ）１１１の数をカウントする。１２３は前記カウンター１２２でのカウント数を判定するカウント数判定回路であって、複数の判定信号のうちカウンター１２２のカウント数に近い特定の一つの判定信号が活性化する。
【００２９】
次に、本実施の形態のシステムＬＳＩの動作を説明する。先ず、ロジック回路部１において特定の時間内に全メモリセルを自動的にリフレッシュさせるセルフリフレッシュコマンドを発行し、このコマンドを制御線３を介しＤＲＡＭコア部２に入力する。ＤＲＡＭコア部２では、前記セルフリフレッシュコマンドを受け取り、セルフリフレッシュ用内部クロック１０９を発生して、備える多数のメモリセルを所定の時間間隔でリフレッシュする。このセルフリフレッシュ用内部クロック１０９の周期は、予めＤＲＡＭコア部２の検査により得られたメモリセルのデータ保持特性に基づいて、不良メモリセルの救済のために行う冗長ヒューズトリミング時に同時に設定（プログラミング）されている。
【００３０】
一方、ロジック回路１のメモリコントロール回路１０７内のリフレッシュ周期測定回路１７７では、測定回路活性化信号発生回路１２１が前記セルフリフレッシュコマンドをトリガとして起動し、その出力であるリフレッシュ活性化信号（ＲＥＦｅｎ）１１０によりカウンター１２２を所定の一定期間だけ活性化する。活性化したカウンター１２２では、ＤＲＡＭコア部２からセルフリフレッシュ用内部クロック１０９が入力され、前記所定の一定期間に入力されたマスタークロック（ＣＬＫ）１１１の数をカウントし、このカウント数によりカウント数判定回路１２３がリフレッシュ周期のランクを判定し、リフレッシュ周期判定信号１２としてロジック回路部１へ転送する。
【００３１】
図５は、前記リフレッシュ周期測定回路１７７のカウンター１２２の一例を示す。図６は同測定回路１７７の動作のタイミングチャートを示す。
【００３２】
図５において、１２４は測定回路活性化信号、１１１はシステムクロックなどのマスタークロック信号ＣＬＫ、１０９はセルフリフレッシュ用内部クロックＣＬＫＲＥＦ、１１２はリセット信号ＲＳＴである。１４１はＡＮＤ回路であって、前記リフレッシュ活性化信号（ＲＥＦｅｎ）１１０、マスタークロック（ＣＬＫ）１１１及びセルフリフレッシュ用内部クロック（ＣＬＫＲＥＦ）１０９を受ける。１４２は複数個のクロック周期測定用カウンタである。
【００３３】
以下、このリフレッシュ周期測定回路１７７の動作を図６のタイミングチャートに基づいて説明する。先ず、電源投入後、リセット信号（ＲＳＴ）１１２が発生し、これにより全てのカウンター１４２をリセットする。その後、テストモードでセルフリフレッシュコマンド信号３を発行し、ＤＲＡＭコア部２のリフレッシュ回路部１０８でリフレッシュ活性化信号（ＲＥＦｅｎ）１１０を発生させ、この信号１１０をロジック回路部１の本リフレッシュ周期測定回路１７７に入力する。また、ＤＲＡＭコア部２のリフレッシュ回路部１０８では、前記リフレッシュ活性化信号（ＲＥＦｅｎ）１１０の発生後、直ちにリフレッシュ用内部クロック（ＣＬＫＲＥＦ）１０９を発生し、ロジック回路部１へ出力する。
【００３４】
リフレッシュ周期測定回路１７７では、測定回路活性化信号発生回路１２１において前記リフレッシュ活性化信号（ＲＥＦｅｎ）１１０により測定回路活性化信号１２４をセットし、ＡＮＤ回路１４１に前記測定回路活性化信号１２４、セルフリフレッシュ用内部クロック（ＣＬＫＲＥＦ）１０９、及びマスタークロック（ＣＬＫ）１１１が入力され、このＡＮＤ回路１４１は、図６から判るように前記セルフリフレッシュ用内部クロック（ＣＬＫＲＥＦ）１０９の１ショット目と２ショット目とのパルス間に通過クロック信号ＣＬＫＣＭＰ１３１を発生し、クロック周期測定用カウンタ１４２をカウントアップする。そして、測定回路活性化信号発生回路１２１において、セルフリフレッシュ用内部クロック（ＣＬＫＲＥＦ）１０９の２ショット目パルスで測定回路活性化信号１２４をリセットすることにより、カウントアップを完了し、その出力であるカウント数ＢＯ−Ｂｎを保持する。このカウント数ＢＯ−Ｂｎの上位の桁から数ビットの論理をとって、セルフリフレッシュ周期を判定し、性能ランク判定信号１２とする。
【００３５】
尚、本実施の形態では、リフレッシュ周期測定回路１７７はロジック回路部１に設けたが、この測定回路１７７をＤＲＡＭコア部２側に設けて、カウント数ＢＯ−Ｂｎの上位の桁のみをロジック回路部１に返送する構成でも良いのは勿論である。更に、リフレッシュ周期測定回路１７７のカウンター１４２の個数を減らすために、マスタークロック（ＣＬＫ）を分周し、その周波数を遅くしたクロックをＡＮＤ回路１４１に入力しても良い。
【００３６】
図７は、リフレッシュ周期測定回路１７７の周期測定部の他の構成例を示す。図８はこの測定回路１７７の動作のタイミングチャートを示す。この構成例において、入力される信号は図５と同一である。
【００３７】
図７において、１６１は前記図５のＡＮＤ回路１４１に代わるＮＡＮＤ回路である。１６２はチャージ回路であって、前記ＮＡＮＤ回路１６１の出力である通過クロック信号（ＣＬＫＣＭＰ）に基づいて充電される容量１６２ａを持つ。１８１〜１８ｎは内部にＲＳフリップフロップ回路を持つ複数のレベル判定回路であって、前記チャージ回路１６２の容量１６２ａの充電レベルを判定する。各レベル判定回路１８１〜１８ｎの判定レベル（ＲＳフリップフロップ回路のスレッシュホールド電圧）は異なり、レベル判定回路１８１が最も高く、レベル判定回路１８ｎが最も低く設定されている。以下、図７のリフレッシュ周期測定回路１７７の動作を説明する。
【００３８】
先ず、電源投入後、リセット信号（ＲＳＴ）１１２が発生し、これによりチャージ回路１６２、及びレベル判定回路１８１〜１８ｎ内のＲＳフリップフロップ回路がリセットされ、各ＲＳフリップフロップ回路の出力Ａｍ（０＜＝ｍ＜＝ｎ）を全てＬレベルに設定する。
【００３９】
その後、既述したようにリフレッシュエントリーを行い、ＤＲＡＭコア部２のリフレッシュ回路部１０８でリフレッシュ活性化信号（ＲＥＦｅｎ）１１０及びリフレッシュ用内部クロック（ＣＬＫＲＥＦ）１０９を発生させる。そして、前記リフレッシュ活性化信号（ＲＥＦｅｎ）１１０により測定回路活性化信号１２４をセットし、リフレッシュ用内部クロック（ＣＬＫＲＥＦ）１０９及びマスタークロック（ＣＬＫ）１１１と共にＮＡＮＤ回路１６１に入力し、これにより、ＮＡＮＤ回路１６１がリフレッシュ用内部クロック（ＣＬＫＲＥＦ）１０９の１ショット目と２ショット目とのパルス間に通過クロック（ＣＬＫＣＭＰ）１５１を発生して、チャージ回路１６２の容量１６２ａを充電する。この容量１６２ａの充電レベルが上昇するに従って判定レベルの低い側から順次、レベル判定回路１８１〜１８ｎの出力ＡＯ〜ＡｎがＨレベルになる。リフレッシュ用内部クロック（ＣＬＫＲＥＦ）１０９の２ショット目のパルスにより測定回路活性化信号１２４がリセットされて、チャージ回路１６２での充電を停止し、レベル判定回路１８１〜１８ｎの出力ＡＯ〜ＡｎのＨ又はＬレベルの状態を保持する。従って、通過クロック（ＣＬＫＣＭＰ）１５１によってチャージ回路１６２のＰＭＯＳＦＥＴ１６２ｂがＯＮされる時間（ロジック回路部１で機能変更させるターゲット時間）と充電容量値とを考慮すれば、このレベル判定回路８１〜１８ｎの出力ＡＯ〜Ａｎの組合せにより周期判定が可能である。
【００４０】
尚、図７に示したリフレッシュ周期測定回路１７７をＤＲＡＭコア部２側に設けて、レベル判定回路１８１〜１８ｎの出力Ａ０〜Ａｎをロジック回路部１に返送する構成でも良いのは勿論である。
【００４１】
以上説明したように、本実施の形態によれば、リフレッシュ周期などのＤＲＡＭコア部２の特性に応じてロジック回路部１内の回路アーキテクチャー、機能、動作タイミングなどを変更することにより、ロジック回路部１からＤＲＡＭコア部２へのリード／ライトアクセスとＤＲＡＭコア部２でのリフレッシュ動作との両立を図ることができるので、システムＬＳＩとして歩留まりを高くできる。また、同一ＤＲＡＭコア部２であっても種々のプロセスに対応することが可能になるので、ＩＰとして非常に有用である。
【００４２】
（第２の実施の形態）
次に、本発明の第２の実施の形態を図９に基づいて説明する。前記第１の実施の形態ではＤＲＡＭコア部２の内部制御信号としてリフレッシュ用内部クロック（ＣＬＫＲＥＦ）１０９をロジック回路部１に出力したが、本実施の形態では、ＤＲＡＭコア部２の機能や特性に基づく情報をＤＲＡＭコア部２側に記憶し、これ等の情報をロジック回路部１に出力するようにしたものである。
【００４３】
図９に示した本実施の形態の半導体装置において、２０８はＤＲＡＭコア部２内に設けられた情報設定回路（情報出力手段）であって、メモリセルのデータ保持特性又はデータアクセスタイム等のメモリセルアレイの機能及び特性に関するランクが予め設定されていて、そのランク信号は性能ランク判定信号１２としてロジック回路部１に出力される。尚、図１と同一の構成については同一の番号を付して説明を省略する。
【００４４】
本実施の形態では、ロジック回路部１は、図２に示した内部構成のうち、リフレッシュ周期測定回路１７７が省略され、前記情報設定回路２０８から出力された性能ランク判定信号１２がそのまま図２のリード／ライトコマンドタイミング回路１７２、アクティブ／プリチャージコマンドタイミング回路１７３及びデータ入力・ラッチ回路１７４に入力される。これらの回路１７２〜１７４は、前記性能ランク判定信号１２に応じて、ロジック回路部１の機能としてＤＲＡＭコア部２へのアクセス制御の順序又はタイミングを変更すると共に、ロジック回路部１の動作タイミングとしてＤＲＡＭコア部２へ出力するコマンド、リード／ライトアドレス及び書き込みデータのセットアップタイミングや前記ＤＲＡＭコア部２から読み出されたデータの取り込みタイミングを変更するものであり、変更手段１９０を構成する。
【００４５】
次に、前記情報設定回路２０８の内部構成を図１０（ａ）に基づいて説明する。同図（ａ）において、２２０はリセット信号（ＲＳＴ）１１２を受けるインバータ、２２１〜２２ｎはｎビットの設定回路であって、同一構成を持つ。第１ビット目の設定回路２２１を例に挙げて内部構成を説明する。この設定回路２２１は、前記インバータ２２０からの反転リセット信号を受けるＰＭＯＳＦＥＴ２２１ａと、メタル及びポリサイド又はポリシリコンの配線材料より構成されるヒューズ素子２２１ｂとを持つ。前記ＰＭＯＳＦＥＴ２２１ａは一端が電源ＶＣＣに接続されると共に他端が前記ヒューズ素子２２１ｂの一端に接続される。また、ヒューズ素子２２１ｂの他端は接地される。前記ＰＭＯＳＦＥＴ２２１ａとヒューズ素子２２１ｂとの接続点は、出力Ｃ１となると共に、他のインバータ２２１ｃを介して他のＰＭＯＳＦＥＴ２２１ｄのゲートに接続される。このＰＭＯＳＦＥＴ２２１ｄの一端は電源ＶＣＣに接続され、他端は前記出力Ｃ１に接続されている。
【００４６】
次に、本実施の形態の半導体装置の動作を説明する。予め、ウエハー拡散後のＰＣＭ測定やプロ−ブ検査によりプロセス情報及び回路情報、例えばメモリセルのデータ保持特性、動作周波数、データアクセスタイム等のランクなどを前記ｎビットの設定回路２２１〜２２ｎの出力Ｃ１〜Ｃｎの組合せとするために、不良メモリセル救済のための冗長トリミング時と同時期において、切断すべき所定ビット目の設定回路（例えば２２１）のヒューズ素子２２１ｂを図１１に実線で囲んで示すように所定エリアをレーザーブローしてヒューズ素子２２１ｂを切断し、これにより前記プロセス情報などをプログラミングする。尚、レーザー切断に限定されず、電気溶断を用いても良い。
【００４７】
そして、このような状態において、電源投入後、ＤＲＡＭコア部２の情報設定回路２０８からメモリセルのデータ保持特性などをロジック回路部１に出力する。以下では、図１０（ｂ）に示すように、第２ビット目の設定回路２２２のみにおいてヒューズ素子２２２ｂを切断した場合を説明する。即ち、図１２に示すように、電源投入後、Ｈレベルのリセット信号（ＲＳＴ）１１２を発生させる。これにより、各設定回路２２１〜２２ｎにおいてＰＭＯＳＦＥＴ２２１ａ〜２２ｎａをＯＮさせて、初期設定が行われる。この初期設定において、第２ビット目の設定回路２２２では、ヒューズ素子２２ｂが切断されているので、ＰＭＯＳＦＥＴ２２２ａのＯＮにより出力Ｃ２が充電されて電位上昇し、インバータ２２２ｃ及びＰＭＯＳＦＥＴ２２２ｄより成るラッチ回路によりこの電位レベルがラッチされ、出力Ｃ２はＨレベルになる。一方、他の設定回路２２１、２２３〜２２ｎでは、ヒューズ素子２２１ａ…が切断されていないので、出力Ｃ１、Ｃ３〜Ｃｎは電位上昇せず、リセット信号（ＲＳＴ）１１２のＬレベルへの移行と共に完全にＬレベルになる。そして、このようなｎビットの情報が情報設定回路２０８からロジック回路部１に出力される。
【００４８】
従って、本実施の形態では、ＤＲＡＭコア部２の機能や特性に基づく情報を情報設定回路２０８に設定、格納しておき、これをロジック回路部１に出力するようにしたので、このＤＲＡＭコア部２の機能や特性に応じてロジック回路部１内の回路アーキテクチャー、機能等を変更でき、システムＬＳＩとして歩留まりを高くできる共に、ＩＰとして非常に有用となる。
【００４９】
（情報設定回路の変形例）
図１３（ａ）は、図１０（ａ）に示した情報設定回路２０８の具体的構成の変形例を示す。図１０（ａ）ではヒューズ素子を用いたのに代え、本実施の形態ではアンチヒューズ素子を使用するものである。
【００５０】
即ち、図１３（ａ）において、ｎ個の設定回路２４１〜２４ｎは同一構成を有する。第１の設定回路２４１の内部構成を説明すると、この設定回路２４１は、電源ＶＣＣに一端が接続されたＰＭＯＳＦＥＴ２４１ａと、このＰＭＯＳＦＥＴ２４１ａの他端と接地との間に配置されたアンチヒューズ素子２４１ｂとを有する。前記ＰＭＯＳＦＥＴ２４１ａのゲートにはリセット信号（ＲＳＴ）１１２がインバータ２３４を介して入力される。また、アンチヒューズ素子２４１ｂにはＡＮＤ回路２６１が接続される。このＡＮＤ回路２６１は、テストアドレス２５１を受け、このアドレスが自己のアドレスの場合には出力信号を高電圧ＨＶにレベルシフトし、この高電圧の出力信号をアンチヒューズ素子２４１ｂに出力する。アンチヒューズ素子２４１ｂは、図１４に示すように、ゲート酸化膜やＤＲＡＭの容量絶縁膜等の極薄絶縁膜ｘが２つの電極ｙの間に配置されるように作製された電極対であって、前記ＡＮＤ回路２６１からの高電圧の出力信号を受けた時には、この出力信号が２つの電極ｙ、ｙ間に印加されて、極薄絶縁膜ｘが破断し導通するものである。また、前記設定回路２４１には、前記ＰＭＯＳＦＥＴ２４１ａとアンチヒューズ素子２４１ｂとの接続点と出力端Ｃ１との間に配置されたインバータ２４１ｃと、電源ＶＣＣに一端が接続されると共に他端が前記インバータ２４１ｃの入力側に接続された他のＰＭＯＳＦＥＴ２４１ｄとを有する。このＰＭＯＳＦＥＴ２４１ｄのゲートには前記インバータ２４１ｃの出力が入力される。
【００５１】
他の設定回路２４２〜２４ｎには、第１の設定回路２４１と同様に、ＡＮＤ回路２６２〜２６ｎの出力信号が入力されている。リセット信号（ＲＳＴ）１１２を受けるインバータ２３４は、各設定回路２４１〜２４ｎで共通である。
【００５２】
次に、この変形例の情報設定回路の動作を説明する。本変形例では、メモリセルのデータ保持特性等のランク信号を前記ｎビットの設定回路２４１〜２４ｎの出力Ｃ１〜Ｃｎの組合せとするために、導通させるべき所定ビット目の設定回路（例えば２４２）のアンチヒューズ素子２４２ｂを、対応するテストアドレス２５２及びレベルシフト機能付きアンド回路２６２により破断し、導通させる。以下、第２の設定回路２４２のアンチヒューズ素子２４２ｂのみが導通された場合を例示する。
【００５３】
前記の状態において、電源投入後、図１５に示すように、Ｈレベルのリセット信号（ＲＳＴ）１１２が発生すると、各設定回路２４１〜２４ｎのＰＭＯＳＦＥＴ２４１ａ〜２４ｎａがＯＮして、情報の初期設定が行われる。この初期設定において、第２ビット目以外の設定回路２４１、…２４ｎでは、アンチヒューズ素子２４１ｂ等が非導通であるので、インバータ２４１ｃ等の入力側の電位が上昇し、Ｈレベルになり、このＨレベルがインバータ２４１ｃ等及びＰＭＯＳＦＥＴ２４１ｄ等から成るラッチ回路によりラッチされる。出力端Ｃ１、…Ｃｎ等の電位はインバータ２４１ｃ等で反転されてＬレベルになる。
【００５４】
一方、第２ビット目の設定回路２４２では、アンチヒューズ素子２４２ｂ等が導通しているので、インバータ２４２ｃの入力側の電位は上昇せず、リセット信号（ＲＳＴ）１１２のＬレベルへの移行に伴い完全にＬレベルになる。このＬレベルがインバータ２４２ｃで反転されて、出力端Ｃ２の電位はＨレベルになる。
【００５５】
このようにして、ｎビットの設定回路２４１〜２４ｎの出力Ｃ１〜Ｃｎの組合せがロジック回路部１に出力される。
【００５６】
（第３の実施の形態）
続いて、本発明の第３の実施の形態を説明する。本実施の形態の半導体装置は、ＤＲＡＭコア部２内に自己検査回路を備えて、その自己検査の結果をロジック回路部１に出力するようにしたものである。
【００５７】
即ち、図１６において、ＤＲＡＭコア部２内の自己検査回路３０８は、ＤＲＡＭコア部２のメモリセルアレイを自己検査し、その検査結果を性能ランク判定信号１２としてロジック回路部１に出力する。前記自己検査回路３０８の内部構成を図１７に示す。
【００５８】
図１７において、３２１は自己検査イネーブル信号発生回路、３２２は制御信号ジェネレータ、３２３はアドレスジェネレータ、３２４はデータジェネレータ、３２５はデータコンパレータ、３２６は検査結果レジスタである。
【００５９】
自己検査イネーブル信号発生回路３２１が自己検査信号（ＳＴ）３１１を受けて自己検査イネーブル信号が発生すると、制御信号ジェネレータ３２２は、ＤＲＡＭコア部２に対する複数のアクセスパターンを生成すると共に、この各アクセスパターンに応じた制御コマンド信号を生成する。また、前記複数のアクセスパターンの生成に応じて、アドレスジェネレータ３２３が各アクセスパターン毎にＤＲＡＭコア部２に入力すべきデータのロウアドレス及びコラムアドレスを生成すると共に、データジェネレータ３２４が各アクセスパターン毎にＤＲＡＭコア部２に入力すべき検査用データのパターンを生成する。これ等の制御コマンド信号、アドレス及び検査用データはＤＲＡＭコア部２に入力されて、ＤＲＡＭコア部２ではこれ等に応じてデータを出力する。
【００６０】
データコンパレータ３２５には、前記ＤＲＡＭコア部２から出力された各アクセスパターン毎のデータと、これ等の出力データの排他的論理和の結果（全面比較した結果）ＴＱＣＭＰと、前記データジェネレータ３２４で生成された検査用データとが入力され、これ等がデータコンパレータ３２５により論理処理されて、各アクセスパターン毎にＰＡＳＳ、ＦＡＩＬの判定が行われる。これ等の判定結果ＦＬＧは、アクセスパターン順に検査結果レジスタ３２６に格納される。このレジスタ３２６に格納された判定結果ＦＬＧが性能ランク判定信号１２としてロジック回路部１に転送される。
【００６１】
従って、本本実施の形態では、ＤＲＡＭコア部２内部を検査した検査結果を性能ランク判定信号としてロジック回路部１へ転送して、ロジック回路部１内の回路アーキテクチャー、機能、動作タイミングを変更することにより、前記第１及び第２の実施の形態と同様に、ロジック回路部１からＤＲＡＭコア部２へのリード／ライトアクセスとＤＲＡＭコア部２内のリフレッシュ動作との両立を図ることができるので、システムＬＳＩとして歩留まりを高くできる。
【００６２】
更に、ＤＲＡＭコア部２からのデータアクセスの時間の遅れに対し、ロジック回路部１内のデータ入力・ラッチ回路１７４でのデータラッチタイミングやロジック回路部１の内部動作タイミングを変更することにより、メモリアクセス不良による歩留まりの低下を抑制できる。また、ロジック回路部１からＤＲＡＭコア部２へ転送する制御信号、アドレス、入力データのＤＲＡＭコア部２でのセットアップ時間等のマージン不足の場合にも、ロジック回路部１でのこれ等の転送タイミングを変更することにより、同様にＤＲＡＭコア部２へのメモリアクセス不良による歩留まり低下を抑制することができる。
【００６３】
尚、以上の説明では、ＤＲＡＭコア部２とロジック回路部１とを備えた半導体装置を説明したが、ロジック回路部１に加えてアナログ回路部も備えた半導体装置であっても良いのは勿論である。また、半導体メモリ回路としてＤＲＡＭコア部２の場合を述べたが、スタティックランダムアクセスメモリのコア部（ＳＲＡＭコア部）であっても良いのはいうまでもない。
【００６４】
【発明の効果】
以上説明したように、本発明によれば、半導体メモリ回路部とシステム機能を実現するロジック回路部とから構成されるシステムＬＳＩとしての半導体装置において、半導体メモリ回路部の機能や特性等に応じてロジック回路部の機能又は動作タイミングを変更したので、所望のシステムＬＳＩを短時間で得ることができると共に、システムＬＳＩの歩留まりの低下を抑えることができる。しかも、多種多様なシステム要求を同一の半導体メモリ回路部で実現可能となる。更に、同一の半導体メモリ回路部を異なる仕様のプロセスに対する共通のＩＰとして利用可能になる。加えて、同一ウェハー内で異なる仕様を持つ品種を製造することも可能になり、製造の効率化が期待できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態の半導体装置を示すブロック構成図である。
【図２】 同半導体装置のロジック回路部の具体的内部構成を示す図である。
【図３】 同ロジック回路部の他の構成例を示す図である。
【図４】 図２のロジック回路部内に備えるリフレッシュ周期測定回路の内部構成を示す図である。
【図５】 同リフレッシュ周期測定回路の具体的構成を示す図である。
【図６】 同リフレッシュ周期測定回路の動作説明図である。
【図７】 同リフレッシュ周期測定回路の他の具体的構成を示す図である。
【図８】 同リフレッシュ周期測定回路の動作説明図である。
【図９】 本発明の第２の実施の形態の半導体装置を示すブロック構成図である。
【図１０】 （ａ）は同半導体装置のＤＲＡＭコア部に備える情報設定回路の具体的構成を示す図、（ｂ）は同情報設定回路の一設定例を示す図である。
【図１１】 同情報設定回路に備えるヒューズ素子の配置例を示す図である。
【図１２】 同情報設定回路の動作説明図である。
【図１３】 （ａ）は同情報設定回路の他の具体的構成を示す図、（ｂ）は同情報設定回路の一設定例を示す図である。
【図１４】 同情報設定回路に備えるアンチヒューズ素子の構成を示す図である。
【図１５】 同情報設定回路の動作説明図である。
【図１６】 本発明の第３の実施の形態の半導体装置を示すブロック構成図である。
【図１７】 同半導体装置のＤＲＡＭコア部に備える自己検査回路の具体的内部構成を示す図である。
【図１８】 従来のシステムＬＳＩのブロック構成図である。
【符号の説明】
１ ロジック回路部
２ ＤＲＡＭコア部（半導体メモリ回路部）
１０７ メモリコントロール回路
１０８ リフレッシュ回路部
１０９ リフレッシュ周期を決定するクロック(ＣＬＫＲＥＦ)
(内部制御信号、内部リフレッシュ制御信号）
１１１ マスタークロック（ＣＬＫ）
１６２ チャージ回路
１７１ リフレッシュコマンド発生回路
１７２ リード／ライトコマンドタイミング回路
１７３ コマンドタイミング回路
１７７ リフレッシュ周期測定回路
１８０、１９０ 変更手段
１８１ レベル判定回路
２０８ 情報設定回路
２２１〜２２ｎ 設定回路
２２１ｂ〜２２ｎｂ ヒューズ素子
２４１〜２４ｎ 設定回路
２４１ｂ〜２４ｎｂ アンチヒューズ素子
３０８ 自己検査回路
３２２ 制御信号ジェネレータ
３２３ アドレスジェネレータ
３２４ データジェネレータ
３２５ データコンパレータ
３２６ 検査結果レジスタ
Claims (4)
- メモリセルアレイを備えた半導体メモリ回路部と、
システム機能を実現するロジック回路部とを有する半導体装置であって、
前記ロジック回路部には、前記半導体メモリ回路部の内部制御信号を受け、前記内部制御信号に応じて自己のロジック回路部の機能又は動作タイミングを変更する変更手段が備えられ、
前記半導体メモリ回路部はダイナミックランダムアクセスメモリであり、
前記内部制御信号はセルフリフレッシュモードのリフレッシュ周期を決定するクロックであり、
前記ロジック回路部の変更手段は、
前記セルフリフレッシュモードのリフレッシュ周期を決定するクロック、及び前記ロジック回路部を動作させるマスタークロックを入力し、この両クロックの論理積をカウントし、そのカウント値に基づいて前記半導体メモリ回路部のリフレッシュ周期を測定し、その測定結果に応じて前記半導体メモリ回路部へのコマンド発生順序又は動作タイミングを変更する
ことを特徴とする半導体装置。 - 前記変更手段により変更される前記ロジック回路部の動作タイミングは、前記半導体メモリ回路部へ出力される制御信号、アドレス及び書込みデータのセットアップタイミングである
ことを特徴とする請求項１記載の半導体装置。 - 前記変更手段により変更される前記ロジック回路部の動作タイミングは、前記半導体メモリ回路部から出力されるデータの取り込みタイミングである
ことを特徴とする請求項１記載の半導体装置。 - 前記半導体メモリ回路部及び前記ロジック回路部と共に、アナログ回路部も備える
ことを特徴とする請求項１記載の半導体装置。
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